JP2000149574A

JP2000149574A - 新しいフラッシュメモリ配列とデ―コ―ディング構造

Info

Publication number: JP2000149574A
Application number: JP3373599A
Authority: JP
Inventors: Peter Wung Lee; ピーター・ウング・リー; Fusho Kyo; 許富菖; Koa So; 曹興亜
Original assignee: Individual
Current assignee: Individual
Priority date: 1998-09-24
Filing date: 1999-02-12
Publication date: 2000-05-30

Abstract

(57)【要約】（修正有）【課題】従来のフラッシュメモリが持つ欠点を克服する
ため、小さく且つ柔軟性があるワードライン数で、メモ
リセルの消去可能で、複数のワードラインを同時に消去
し、ワードライン毎の確認を同時に行う消去方法でメモ
リの干渉や過剰消去を回避できるメモリの回路構造とメ
モリ回路の操作方法。【解決手段】フラッシュメモリ回路のメモリセルを複数
のメモリバンクに分割し、各メモリバンクのメモリセル
は複数の列と複数の行から構成される。隣接する２つの
列のメモリセル電源は同じ電源ラインに接続され、各メ
モリバンクはそれぞれ独自のワードラインデコーダーと
電源ラインデコーダーを持つ。電源ラインデコーダーに
は電源ラインラッチがあり、各メモリ操作において望ま
しい電圧レベルを供給可能である。アドレスラインから
ワードラインデコーダーと電源ラインデコーダーまで
は、メモリ操作を行うワードラインおよび電源ラインを
選択可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュメモリの
設計および電気回路構造に関するもので、とくにフラッ
シュメモリ内のワードラインと電源ラインデコーダーの
構造に関するものである。

【０００２】

【従来の技術】近年、フラッシュメモリは広くコンピュ
ータ関連設備や、記憶装置のような電子設備に応用され
ている。フラッシュメモリの非揮発性とチップ状でプロ
グラム化ができるという特性により、フラッシュメモリ
は多くのアプリケーションのデータ保存にとって重要な
役割を果たしている。例えば、フラッシュメモリはパソ
コンのBIOS記憶装置に汎用されている。このほか、フラ
ッシュメモリのサイズは携帯電話、デジタルカメラ、ビ
デオゲームのプラットフォームといったポータブルデバ
イスに適しており、フラッシュメモリでプログラムやデ
ータを保存している。ランダムに読み込み、消去、プロ
グラム書き込みができるＲＡＭとは異なり、従来のEPRO
M型のフラッシュメモリは複数のバイトを含む各ブロッ
クに対してバイト・プログラムとブロック消去を行う。
メモリブロックのデータは消去するのに個別に選択でき
ないため、フラッシュメモリはブロック全体のメモリセ
ルを消去する必要がある。例えば、フロック全体を消去
してから、バイト毎に新しいデータをプログラムする。
ブロック毎の消去は柔軟性に欠けるだけではなく、過剰
消去という望ましくない問題が発生する。過剰消去は各
メモリセルの消去速度が異なることから発生する。大量
のセルが一緒に消去されるため、消去速度が速いメモリ
バイトは過剰消去で０Ｖ以下となり、遅いメモリセルは
消去が完全に行われない。過剰消去されたセルでは電流
が漏洩し、ビットライン（ＢＬ）感応増幅器に誤動作が
生じる。メモリセル消去の柔軟性を高め、選択していな
いメモリセルを隔離して、データに対する干渉を避ける
ため、米国特許5,548,551号では、非揮発性メモリの単
一メモリセル、またはブロック全体のメモリセルのどち
らかを消去できる負電圧デコーダーが掲示されている。
実際の応用においては、メモリの干渉や過剰消去などの
問題なしにフラッシュメモリの消去操作を行うために
は、小さく（複数バイト）且つ柔軟性がある（ランダム
で複数のワードライン）消去サイズが必要となる。

【０００３】

【発明が解決しようとする課題】本発明では、従来のフ
ラッシュメモリが持つ欠点を克服するため、小さく且つ
柔軟性があるワードライン数で、メモリセルの消去がで
きるという回路を提供することを目的とする。さらに、
複数のワードラインを同時に消去し、且つワードライン
毎の確認を同時に行う消去方法を提供することである。
さらに、従来の方法で発生したメモリの干渉や過剰消去
といった問題を回避できるメモリの回路構造とメモリ回
路の操作方法を提供すること、セグメント電源ラインを
持つため、ワードラインにおける小さいセグメントが電
源の干渉なく消去できるという電源ライン回路を提供す
ること、そして、１つのワードラインにおける１つ又は
それ以上のセグメントを消去するため、選ばれていない
セグメントのゲート干渉を軽減するという新しいバイア
ス条件を提供することをそれぞれ目的としている。

【０００４】

【課題を解決するための手段】本発明ではフラッシュメ
モリ回路のメモリセルを複数のメモリバンクに分割す
る。各メモリバンクのメモリセルは複数の列と複数の行
から構成され、隣接する２つの列のメモリセル電源は同
じ電源ラインに接続されている。本発明の各メモリバン
クはそれぞれ独自のワードラインデコーダーと電源ライ
ンデコーダーを持つ。電源ラインデコーダーには電源ラ
インラッチがあり、各メモリ操作において望ましい電圧
レベルを供給する。アドレスラインからワードラインデ
コーダーと電源ラインデコーダーまでは、メモリ操作を
行うワードラインおよび電源ラインを選択することがで
きる。

【０００５】

【発明の実施の形態】最初の実施例において、各ワード
ラインデコーダーは奇数および偶数の両方のワードライ
ンラッチを持つ。消去操作に関して、本発明のより望ま
しい操作モードは隣接する２つのワードラインを選ぶこ
とである。これらのワードラインは消去するメモリバン
クからの電源ラインを共用している。２つの隣り合うワ
ードラインのメモリセルが消去される時、負電圧がワー
ドラインラッチを通じて両方のワードラインにかかり、
5Vのような正電圧が電源ラインラッチを通じて、消去操
作に適したバイアス条件を提供する。メモリセルの消去
が確認される時、確認されるワードラインにはワードラ
インラッチから確認電圧がかかり、その他のワードライ
ンラッチは確認されないワードライン上の過剰消去メモ
リセルを閉じるに充分な低電圧を供給する。このため、
各ワードラインを確認する際に発生する読み込みエラー
を回避することができる。さらに、各ワードラインが適
当な電圧の負荷によって確認された後、消去を中止する
ことができ、接続されたワードラインラッチによって過
剰消去の問題が軽減できる。実施例では複数のメモリバ
ンクがそれぞれ、同じ電源ラインを共用する２つのワー
ドラインを持ち、１回の消去操作で同時に消去すること
ができる。消去のサイズは１組のワードラインから複数
組のワードラインまで選択することができる。第２の実
施例でも、デコーダーに接続された２つのラッチを持
つ。１つのラッチは選択されたメモリ列のワードライン
の電圧がその他のラッチで供給されるのか、またはアド
レスラインで供給されるのかを制御する。適当な電圧が
アドレスラインとラッチに供給されることで、メモリバ
ンク内の複数組のワードラインが同時に消去され、１つ
ずつ確認される。前記実施例において、メモリバンク内
のすべてのワードラインを消去する場合、ワードライン
電圧を供給するアドレスラインはすべてのメモリバンク
が共用するため、その他のメモリバンクもすべてのワー
ドラインを同時に消去するかまたは消去しないかしか選
択できない。このため、１回の消去操作において、サイ
ズがメモリバンクより小さい複数組のワードラインペア
を消去するか、または複数のメモリバンクを同時に消去
するというモードが望ましい。その他２つの実施例は、
第２の実施例と同じ機能を提供している。第３の実施例
ではワードライン電圧がどのように供給されるかを制御
するための追加ラッチが使用されている。追加ラッチに
よって、ワードラインデコーダーの制御回路デバイスに
対する様々な条件における保護を強化することができ
る。第４の実施例では、ワードラインデコーダーと電源
ラインデコーダーに必要なアドラスラインを半分に減ら
すことができる追加ラッチを使用している。上記２つの
実施例は柔軟性とより望ましい操作モードが第２の実施
例と同じである。本発明ではさらに、消去する列におけ
るメモリセルの小さいセグメントを選択することができ
るという電源ライン回路を提供する。メモリバンクのメ
モリ配列を、複数の行から構成される複数のセグメント
に分割することにより、メモリセルの隣り合う２つの列
の電源を一緒に接続し、セグメント電源ラインとするこ
とができる。１つのワードラインにおけるセグメント電
源ラインはそれぞれ共用の電源ラインに接続され、カッ
プリングされたゲートを持つ電源セグメント制御トラン
ジスタを通じて、電源セグメント制御ラインに接続され
ている。このため、ワードラインにおけるメモリセルは
セグメント毎に消去することができる。本発明の電源セ
グメント制御ラインと電源セグメント制御トランジスタ
は、フラッシュメモリにより高い柔軟性を与えている
が、メモリデバイスの製造がより複雑になってしまう。
制御ゲート、ワードライン、そして電源セグメント制御
トランジスタと電源セグメント制御ラインを適当な処理
層に分割することは、デバイスの製造において重要なポ
イントとなっている。より高い性能を持つデバイスを製
造するため、本発明はさらに多くの望ましいレイアウト
構造を説明する。１つのレイアウト構造において、電源
セグメント制御ラインとトランジスタは１つのポリシリ
コン層に形成されている。前記層において、メモリセル
のフローティングゲートも形成されている。他のレイア
ウト構造において、電源セグメント制御ラインとトラン
ジスタが形成されているポリシリコン層が、制御ゲート
が形成されているポリシリコン層の上方または下方にあ
る。さらに別のレイアウト構造において、最初にワード
ラインが制御ゲートのポリシリコン層にある複数のワー
ドラインセグメントから形成され、さらにその他の誘電
層に接続される。このため、電源セグメント制御ライン
とトランジスタは制御ゲートと同じポリシリコン層に形
成することができる。本発明における消去操作の望まし
いモードは、１つの電源ラインを共有する２つの隣り合
うワードラインを同時に消去することだが、単独のワー
ドラインのメモリセルを一度に消去する場合、ポスト・
プログラミング方法により、干渉を受けたメモリのデー
タを再保存することができる。２つのメモリ消去モード
は、複数のワードラインの消去と単一ワードラインにお
ける複数セグメントの消去によって説明できる。それぞ
れのモードにおいて異なるデバイス条件が適用される。
2種類の操作モードの長所を持つ混合方法は、過剰消去
問題を回避し、消去時間を短縮し、消費電力を節減する
ことができる。

【０００６】本発明の最も望ましい実施例を以下に示
す。本発明はフラッシュメモリを複数のメモリバンクに
分割する。図１に示す通り、本発明の第１実施例におい
て、フラッシュメモリは１つのワードライン（ＷＬ）デ
コーダー５０、１つの電源ライン（ＳＬ）デコーダー６
０、および１つのデータバンク８０を含む。前記データ
バンク８０は１つのメモリセル配列を持つ。各メモリバ
ンクは１つの奇数ＷＬラッチ１０、１つの偶数ＷＬラッ
チ２０および１つのＳＬラッチ３０を持つ。異なるメモ
リバンクを選択するためのバンクデコーダー４０も図中
に示されている。ＷＬラッチとＳＬラッチはバンクデコ
ーダーによって制御されている。ＸＴ１〜ＸＴ４および
ＸＴＢ１〜ＸＴＢ４はアドレスラインで、ＷＬデコーダ
ー５０と一緒に作動するとき、ＷＬラッチからワードラ
インまでの電圧を通すか、阻止する。ＳＴ１〜ＳＴ４お
よびＳＴＢ１〜ＳＴＢ４のアドレスラインはＳＬデコー
ダー６０を制御して、ＳＬラッチから電源ラインまでの
電圧を通すか、阻止する。ＸＳワード制御ラインは本実
施例において、アース電圧に接続されている。ＷＬラッ
チ１０または２０とＳＬラッチ３０に関するデコーダー
回路は図１に示されている。単一ワードラインにおける
メモリセルの消去を行うため、負電圧をワードライン
に、正電圧５Ｖを電源ラインに負荷する（通常、単一ワ
ードラインには１２８又は２５６バイトが含まれる）。
しかし、図１に示す通り、本発明のフラッシュメモリ
は、２つの隣り合うワードラインが１つの電源ラインを
共用している。例えば、ＷＬ１とＷＬ２はＳＬ１を共用
している。ＷＬ１を消去する場合、消去したくないＷＬ
２も消去されてしまう可能性がある。この問題を克服す
るため、消去する前に消去するＷＬを読み込み、隣のＷ
Ｌのメモリセルにプログラムデータとして保存してお
く。消去確認の間、隣のＷＬはオフの状態にある。消去
するＷＬが無事に確認された後、干渉を受けた隣のＷＬ
にあったメモリセルのデータを回復する。呼び出された
データと保存してあったデータを比較する。データが符
合しない場合、保存されていたデータを、干渉を受けた
ＷＬで再プログラミングする。第１実施例に示された回
路では、隣のＷＬにある干渉を受けるかもしれないデー
タを保存し、その後回復する方法により、如何なる数の
ＷＬも消去できるという柔軟性を持っている。しかし、
第１実施例のフラッシュメモリ回路におけるより好まし
い操作は、隣り合うＷＬを同時に消去し、確認操作を干
渉なしに行うことである。本発明の奇数と複数のＷＬラ
ッチ１０、２０は２つの隣り合うＷＬにおけるメモリセ
ルを同時に消去することができる。選択されたメモリバ
ンクにおける奇数と偶数のＷＬラッチが、選択された１
組のＷＬに負電圧を負荷し、選択されたメモリバンクに
おけるＳＬラッチが、選択された１つのＳＬに正電圧を
負荷すると、１組のワードラインは同時に消去され、１
つずつ確認されて、適当なアドレス信号がアドレスライ
ンに送られる。選択されたメモリバンクのその他のＷＬ
すべては、アドレスラインにより消去が選択されなけれ
ば、ワード制御ラインＸＳを通じてアースされる。同様
に、選択されなかったＳＬもアースされる。ゆえに選択
されたＷＬのメモリセル以外は、消去のため負荷するバ
イアス電圧の影響を受けることはない。メモリ干渉問題
は解消されている。さらに各メモリバンクは奇数および
偶数のＷＬラッチとＳＬラッチを持つため、消去操作が
他のメモリバンクに影響を与えることなく、独立して実
施できる。つまり、フラッシュメモリの消去サイズに柔
軟性があり、１組のＷＬペアから複数のＷＬペアまで消
去できる。さらに、消去を選択されたメモリバンクはフ
ラッシュメモリのどこに位置していても構わない。ＷＬ
デコーダー５０の操作を説明するため、デコーダー回路
を図２に再び示す。p-nトランジスタともう１つのｎト
ランジスタは各ＷＬがＷＬラッチに接続するか、ワード
制御ラインＸＳにアースするかを制御している。注意す
べきことは、本実施例において、同時に複数のメモリバ
ンクを選択する場合、各メモリバンクから１組のＷＬだ
けを選択して消去することが望ましいということだ。そ
うすることで、干渉という問題が回避できる。ユーザー
にとって、消去するメモリＷＬのロジカルアドレスも連
続させることができる。しかし、本実施例のメモリデコ
ーダーは１組のＷＬのみを各メモリバンクから選択する
ことを確保することができる。図１に示される回路は１
つのメモリバンクにおいて１組以上のＷＬを同時に削除
することができるが、各メモリバンクから１組だけを消
去しない限り、本発明のメリットを発揮することができ
ない。２組のＷＬを消去する例は、図２に示されたデコ
ーダー回路の操作条件で説明されている。例えば、最初
と２番目のメモリバンクのＷＬ１とＷＬ２を消去すると
する。アドレスラインに適当な電圧が負荷され、ＷＬ１
とＷＬ２が選択される。つまりＸＴ１に０Ｖ、ＸＴ２〜
ＸＴ４に−８Ｖ、ＸＴＢ１に−８Ｖ、ＸＴＢ２〜ＸＴＢ
４に０Ｖが負荷される。本実施例において、ＸＳライン
はつねにアースされている。選択された２つのメモリバ
ンクにおいて、奇数と偶数のＷＬラッチが−８ＶをＸＤ
１とＸＤ２にそれぞれ負荷する。ＷＬデコーダー５０に
おいて、複数のワード・ゲーティング・デバイスがあ
り、それぞれ３つのトランジスタでＷＬの接続を制御し
ている。例えば、ＷＬ１はトランジスタＭ１ａ、Ｍ１
ｂ、およびＭ１ｃで制御されている。それぞれのＷＬは
ＷＬラッチまたはワード制御ラインＸＳに接続される。
これらのバイアス条件において、Ｍ１ａとＭ２ａはＭ１
ｂ、Ｍ２ｂと同様にオンの状態にあり、Ｍ１ｃとＭ２ｃ
はオフにされて、ＸＤ１とＸＤ２をＷＬ１とＷＬ２に通
している。Ｍ３ａ〜Ｍ８ａとＭ３ｂ〜Ｍ８ｂをオフ、Ｍ
３ｃ〜Ｍ８ｃをオンにして、ＸＳ信号をＷＬ３〜ＷＬ８
に通す。ゆえに、ＷＬ１とＷＬ２には−８Ｖがかかり、
消去が行われ、ＷＬ３〜ＷＬ８はアースされ、２つのメ
モリバンクにおいて選択されない。電源ラインデコーダ
ー６０は複数の電源ゲーティング・デバイスから構成さ
れ、それぞれ２つのトランジスタを持ち、電源ラインを
ＳＬラッチ３０に接続するか、電源制御ラインＳＬＳに
接続するかを制御する。アドレスラインＳＴ１〜ＳＴ４
とＳＴＢ１〜ＳＴＢ４は電源ゲーティング・デバイスが
どの電源ラインをＳＬラッチ３０に接続するかを制御す
る。一般的に、ＳＴ１〜ＳＴ４はＸＴ１〜ＸＴ４と同じ
ロジックを持つが、電圧が異なる。ＳＴＢ１〜ＳＴＢ４
もＸＴＢ１〜ＸＴＢ４と同じロジックを持つが、電圧が
異なる。他のメモリバンクを消去しないため、奇数およ
び偶数のＷＬラッチはアース電圧をそれぞれＸＤ１とＸ
Ｄ２にかける。アドレスラインＸＴ１〜ＸＴ４とＸＴＢ
１〜ＸＴＢ４の条件は選択されたＷＬによって決定され
ているため、ＷＬ１とＷＬ２はアース電圧のＸＤ１とＸ
Ｄ２にそれぞれ接続される。ＷＬ３〜ＷＬ８もアース電
圧のＸＳに通される。ゆえに、消去操作によっていかな
るＷＬも影響を受けない。事前に設定された消去時間の
後、消去されたＷＬの各セルの閾値電圧が確認され、消
去が完了したかがチェックされる。確認されるＷＬには
１．５Ｖのような正電圧が負荷される。他の消去された
ＷＬには−３Ｖのような負の低電圧を負荷し、すべての
メモリセルをオフにする。メモリセルが過剰消去されて
いて、閾値電圧が０Ｖ〜―３Ｖの場合でも、オフにす
る。負電圧のオフと過剰消去されたセルの閾値電圧には
関連性がある。消去を確認する前に、消去したＷＬの電
圧をメモリセル電流が感知されなくなるまで下げる。閾
値電圧の決定に関する詳細については、本発明の出願者
が１９９７年３月２５日に提出した米国特許公開番号08
/823,571号に記載されている。選択されていないＷＬに
低電圧またはアース電圧、例えば０Ｖが負荷される。最
初のメモリバンクのＷＬ１が確認されとすると、アドレ
スラインに適当な電圧が負荷されてＷＬ１が選択され、
電源電圧ＶｄｄがＸＴ１に、−３ＶがＸＴ２〜ＸＴ４
に、−３ＶがＸＴＢ１に、ＶｄｄがＸＴＢ２〜ＸＴＢ４
に負荷される。ＷＬ１が位置する最初のメモリバンクに
おいて、奇数のＷＬラッチが１．５Ｖのような確認電圧
をＸＤ１に負荷し、偶数のＷＬラッチが−３Ｖのような
負電圧をＸＤ２に負荷する。このようなバイアス条件に
おいて、Ｍ１ａとＭ２ａはＭ１ｂ、Ｍ２ｂと同様にオン
に、Ｍ１ｃとＭ２ｃはオフにされ、ＸＤ１とＸＤ２はＷ
Ｌ１とＷＬ２にそれぞれ通される。Ｍ３ａ〜Ｍ８ａとＭ
３ｂ〜Ｍ８ｂはオフ、Ｍ３ｃ〜Ｍ８ｃはオンにされ、Ｘ
Ｓ信号をＷＬ３〜ＷＬ８に通す。ゆえに、ＷＬ１には確
認電圧１．５Ｖが、ＷＬ２にはカットオフ電圧−３Ｖが
負荷され、ＷＬ３〜ＷＬ８はメモリバンクでアースされ
る。確認されていないが、消去されているＷＬ１を持つ
第２のメモリバンクにおいて、奇数と偶数のＷＬラッチ
は負のカットオフ電圧−３ＶをＸＤ１とＸＤ２にそれぞ
れ負荷する。アドレスラインが共用されているため、バ
イアス条件はＷＬ１とＷＬ２をカットオフ電圧−３Ｖの
ＸＤ１とＸＤ２にそれぞれ接続し、ＷＬ３〜ＷＬ８をア
ース電圧のＸＳに通す。ＷＬが全く消去を選択されてい
ないその他のメモリバンクでは、両方のＷＬラッチが０
ＶをＸＤ１とＸＤ２に負荷する。ゆえに、ＷＬ１とＷＬ
２は０ＶのＸＤ１とＸＤ２にそれぞれアースされ、ＷＬ
３〜ＷＬ８は０ＶのＸＳにアースされる。確認の後、最
初のメモリバンクのＷＬ１が消去確認できなかった場
合、前述したような同じ操作条件で再び消去される。確
認に合格した場合、ＷＬ１に負のカットオフ電圧を負荷
して、消去を中止すると同時に、過剰消去のメモリセル
があれば、カットオフする。この状況において、次の消
去サイクルの操作条件は前述した条件と同じである。た
だし、最初のメモリバンクの奇数ＷＬラッチは負のカッ
トオフ電圧をＸＤ１に負荷する。上述の説明に基づき、
本発明は複数且つランダムなＷＬペアを同時に消去する
ためのデコーダー回路を提出する。注意すべきことは、
各ＷＬの消去操作が独立して中止できることだ。消去さ
れた各ＷＬは偶数ＷＬラッチまたは奇数ＷＬラッチによ
って制御されるため、消去確認をすでに通過したＷＬに
対する消去操作は、対応するＷＬラッチをリセットして
消去禁止状態にすることにより中止できる。その他ＷＬ
の消去中止前に、消去速度が最も遅いＷＬを待つ必要が
ない。独立して消去操作を中止できることにより、従来
のフラッシュメモリの過剰消去問題を大幅に改善するこ
とができる。注意深く読んでいると、１つのＳＬを共用
する１組のＷＬが同時に消去される場合、隣のＷＬをカ
ットオフしなければ、消去確認において確認されるＷＬ
が誤って読み取られる可能性があることに気がつくであ
ろう。従来、確認用でないＷＬの制御ゲートはアースさ
れている。しかし、隣接するＷＬのメモリセルが過剰消
去された場合、その制御ゲートをアースすることで閉じ
ることはできない。過剰消去されたメモリセルでは電流
が誘導され、確認されるＷＬと電源ラインを共用するた
め、消去確認は不正確な結果を出すかもしれない。上記
の例で示した通り、負のカットオフ電圧は米国特許公開
番号08/823,571号に示された技術によって決定され、隣
のＷＬに負荷されて、読み込みの誤りを回避する。注意
すべきことは、消去確認を行うとき、本発明のフラッシ
ュメモリは３種類の制御ゲート電圧を必要とすることで
ある。従来のフラッシュメモリで使用された確認電圧と
アース電圧以外に、前述した負のカットオフ電圧が必要
となる。本発明の出願者が提出した米国特許公告番号5,
687,121号と特許公開番号08/676,066号では、すくなく
とも３種類の電圧をＷＬラッチから負荷する方法を示し
ている。この技術と本発明とを組合せ、３種類の制御ゲ
ート電圧をＷＬに供給する。図３に、１つのメモリバン
クのＷＬの各種メモリ操作におけるバイアス条件の例を
示す。ＷＬ１とＷＬ２が消去選択されたとする。ＸＤ
１、ＸＤ２及びＳＬＸがそれぞれアドレスラインによ
り、ＷＬ１、ＷＬ２、ＳＬ１に接続されている。消去操
作と消去確認操作は図２に関する説明において前述され
ている。消去操作については、ＸＤ１とＸＤ２を−８
Ｖ、ＳＬＸを５Ｖとする。ＷＬ１の消去確認操作は、Ｘ
Ｄ１を１．５Ｖ、ＸＤ２を負のカットオフ電圧−Ｖｘと
する。前述の説明では−３Ｖと仮定されている。ＳＬＸ
は０Ｖ。ＷＬ１の過剰消去確認は、ＸＬ１を０．５Ｖ、
ＸＤ２を負のカットオフ電圧−Ｖｘ、ＳＬＸを０Ｖとし
ている。ＷＬ１を修復するためには、ＸＬ１を５Ｖ、Ｘ
Ｄ２を負のカットオフ電圧−Ｖｘ、ＳＬＸを０Ｖとして
いる。プログラミングには、ＸＬ１を８Ｖ、ＸＤ２とＳ
ＬＸを０Ｖとしている。異なる操作において本実施例が
必要とするＷＬ電圧は以下のようにまとめられる。３種
類の電圧は消去、消去確認、過剰消去確認、そして修復
操作のため必要となる。消去選択されたＷＬには、操作
電圧が負荷される。消去確認または過剰消去確認される
ＷＬには、消去確認電圧または修復電圧が負荷される。
消去されたが、確認されていないＷＬには、負のカット
オフ電圧が負荷され、ＷＬを閉じる。消去選択されなか
ったＷＬはアースされる。修復操作の後、過剰消去され
たすべてのＷＬは修復される。過剰消去メモリセルを閉
じる必要はない。ゆえに、２種類の電圧がプログラミン
グと読み込み操作のために必要となる。操作電圧はプロ
グラミングまたは読み込みされるＷＬに負荷され、その
他のＷＬはアースされる。本発明の第１実施例における
異なるメモリ操作に対する制御信号は、図４にまとめら
れている。

【０００７】図５に本発明の第２の実施例を示す。本実
施例のフラッシュメモリ回路には、ＷＬデコーダー５
１、ＳＬデコーダー６０、およびメモリセルの配列を持
つメモリバンク８０が含まれている。各メモリバンクに
はＷＬラッチ１１、ＳＬラッチ３０、バンクに関連する
ワード制御ライン（ＸＳ）ラッチ７０含まれている。バ
ンクデコーダー４０はフラッシュメモリの異なるメモリ
バンクを選択する。ＳＬデコーダー６０、ＳＬラッチ３
０、メモリバンク８０、バンクデコーダー４０は第１実
施例と同じである。同じ番号でこれら回路ブロックを識
別している。ＷＬデコーダー５１には、ワードラインの
接続を制御するトランジスタをそれぞれ３種類持つ複数
のワード・ゲーティング・デバイスがある。例えば、Ｗ
Ｌ１はトランジスタＭ１ａ、Ｍ１ｂ、Ｍ１ｃを持つゲー
ティング・デバイスで制御されている。ＷＬラッチ１
１、ＳＬラッチ３０、ＸＳラッチ７０を利用し、図５に
示されるＷＬデコーダー回路５１は、メモリバンクにお
ける各ＷＬをいずれかのアドレスラインＸＴ（ＸＴ１〜
ＸＴ４のうちの１つ）またはＸＳラッチ７０に接続する
ことができる。消去選択されたＷＬの数がメモリバンク
より少なければ、メモリバンクのＷＬラッチ１１は負電
圧をＸＤに送り、ＸＤはメモリバンク内のＷＬを接続
し、接続方法は対応するアドレスラインＸＴと関連性が
ある。アドレスラインが負電圧ならば、対応するＷＬは
ＸＳラッチ７０に接続され、ＸＳラッチは消去のための
負電圧を提供する。アドレスラインがアースされている
場合、対応するＷＬもアースされる。ＷＬデコーダー５
１は柔軟性が低いため、消去選択したＷＬの数がメモリ
バンクのサイズより大きい場合、この実施例では１つま
たは複数のメモリバンクにおけるすべてのＷＬを同時に
消去することだけができる。同時に削除するサイズはメ
モリバンクサイズの倍数でなければならない。つまり、
１つのメモリバンクにおけるすべてのＷＬが消去を選択
された場合、他のメモリバンクにおいてもすべてのＷＬ
を消去するか、消去しないか選択する必要がある。消去
サイズは第１実施例ほど柔軟性が高くないが、２種類の
消去操作を使用することにより、消去サイズを変更させ
ることが可能である。図５からもわかるように、２つの
隣り合うＷＬは同じＳＬを共用する。メモリ干渉問題を
回避することは困難である。メモリバンクのサイズより
少ないならば、いかなるＷＬ数も消去のため選択するこ
とが可能であるが、第１実施例で述べたように、２つの
隣り合うＷＬを同時に消去することが望ましい。ゆえ
に、本実施例のデコーダー回路における望ましい操作方
法は、消去サイズをメモリバンクサイズより小さい偶数
とするか、メモリーバンクサイズの倍数とすることであ
る。第２実施例の操作を説明するため、メモリバンクの
ＷＬデコーダー回路５１を図６に再び示す。各メモリバ
ンクはＸＤ信号を出すという１つのＷＬラッチのみを持
つ。ＸＤ信号は図６に示されるｐ−ｎトランジスタの共
通のゲートに送られる。各アドレスラインＸＴはｐ−Ｍ
ＯＳトランジスタのドレインに送られる。２つのｎ−Ｍ
ＯＳトランジスタのドレインは結合され、ＸＳラッチ７
０に接続されている。ゆえに、ＸＴまたはＸＳがＸＤ信
号によってＷＬに接続される。本実施例では、１つのメ
モリバンクに８つのＷＬを持つ。デコーダーをいかに操
作するかを説明するため、消去するＷＬ数がメモリバン
クのサイズより小さいケースをまず示す。ＸＴ１〜ＸＴ
４の電圧を−８Ｖ、ＸＴ５〜ＸＴ８を０Ｖ、ＸＴＢ１〜
ＸＴＢ４を１Ｖ、ＸＴＢ５〜ＸＴＢ８を−８Ｖとし、Ｗ
Ｌ１〜ＷＬ４を消去する。選択されたメモリバンクのＷ
ＬラッチとＸＳラッチはＸＤとＸＳにそれぞれ−８Ｖを
負荷する。これらの条件において、Ｍ１ａ〜Ｍ４ａとＭ
１ｂ〜Ｍ４ｂはオフとなり、Ｍ１ｃ〜Ｍ４ｃはオンの状
態となって、負電圧−８ＶをＸＳから選択されたＷＬ１
〜ＷＬ４に通す。同時にＭ５ｂ〜Ｍ８ｂとＭ５ｃ〜Ｍ８
ｃをオフに、Ｍ５ａ〜Ｍ８ａをオンにして、０ＶをＸＴ
５〜ＸＴ８から選択されなかったＷＬ５〜ＷＬ８に通
す。ＸＴ１〜ＸＴ８とＸＴＢ１〜ＸＴＢ８は各メモリバ
ンクにおいて対応するＷＬにより共用されているため、
ＸＴ１〜ＸＴ８とＸＴＢ１〜ＸＴＢ８のバイアス条件は
前述したように、選択されたメモリバンクのＷＬによっ
て決定される。選択されなかったメモリバンクの制御は
適当なＸＤおよびＸＳ電圧で行われる。選択されなかっ
たメモリバンクに対して、ＸＤには−８Ｖが、ＸＳには
０Ｖが負荷される。前述したように、ＷＬ１〜ＷＬ４の
電圧がＸＳから通されるため、それらを０Ｖとする。Ｘ
Ｔ５〜ＸＴ８からＷＬ５〜ＷＬ８へ通される電圧も０Ｖ
とする。このため、すべてのＷＬは消去を選択されな
い。選択されたＷＬにおいてワードラインの消去を中止
するため、対応するＸＴに負のカットオフ電圧を負荷し
て、ＷＬへ通す。例えば、ＷＬ１のみ消去確認をパスし
た場合、ＷＬ１のメモリセルをオフにするに充分低い負
のカットオフ電圧をＸＴ１に負荷する。負のカットオフ
電圧は、前述した米国特許公開番号08/823,571号で設定
された閾値電圧より低くする。負のカットオフ電圧の望
ましい例は３Ｖである。ＸＴＢ１も−８Ｖを負荷され
る。Ｍ１ｃをオフとし、負のバイアス電圧でＭ１ａをオ
ンとし、ＷＬ１に通す。残りのワードラインＷＬ２〜Ｗ
Ｌ４には影響がなく、消去操作が継続される。ＷＬ１〜
ＷＬ４の消去操作が完了した後、各ワードラインでそれ
ぞれ確認が行われる。ＷＬ１を確認するため、１．５Ｖ
のような確認電圧をＸＴ１に負荷する。ＸＴ２〜ＸＴ４
には負のカットオフ電圧−３Ｖを、ＸＴ５〜ＸＴ８には
０Ｖをそれぞれ負荷する。ＸＴＢ１に負のカットオフ電
圧―３Ｖを、ＸＴＢ２〜ＸＴＢ４には０Ｖを、そしてＸ
ＴＢ５〜ＸＴＢ８には負のカットオフ電圧−３Ｖをそれ
ぞれ負荷する。ＸＤとＸＳの両方にはそれぞれＷＬラッ
チとＸＳラッチから負のカットオフ電圧―３Ｖが負荷さ
れる。これらの条件においてＭ２ａ〜Ｍ４ａとＭ２ｂ〜
Ｍ４ｂはオフ、Ｍ２ｃ〜Ｍ４ｃはオンとなって、負のカ
ットオフ電圧−３ＶがＸＳから消去されたが確認されて
いないＷＬ２〜ＷＬ４に通じる。同時に、Ｍ５ｂ〜Ｍ８
ｂとＭ５ｃ〜Ｍ８ｃがオフ、Ｍ５ａ〜Ｍ８ａがオンとな
り、０ＶがＸＴ５〜ＸＴ８から選択されていないＷＬ５
〜ＷＬ８に通される。Ｍ１ｂとＭ１ｃはオフ、Ｍ１ａが
オンとなり、確認電圧１．５ＶがＸＴ１からＷＬ１に通
され、確認される。前述したように、第２実施例では、
複数のメモリバンクを同時に消去することもできる。選
択されたメモリバンクのすべてのＷＬは消去されるの
も、中止されるのも一緒に行われる。複数のメモリバン
クを消去する場合、ＸＴ１〜ＸＴ８に０Ｖ、ＸＴＢ１〜
ＸＴＢ８に−８Ｖまたは０Ｖを負荷する。消去に選択さ
れた各メモリバンクに対して、相当するＷＬラッチは０
ＶをＸＤに、対応するＸＳラッチは−８ＶをＸＳにそれ
ぞれ負荷する。この状況において、Ｍ１ａ〜Ｍ８ａはオ
フ、Ｍ１ｂ〜Ｍ８ｂとＭ１ｃ〜Ｍ８ｃはオンとなる。ゆ
えに、ＷＬ１〜ＷＬ８には−８Ｖの電圧がＸＳから負荷
され、消去される。選択されていない各メモリバンクに
対しては、対応するＷＬラッチが−８ＶをＸＤに、対応
するＸＳラッチが０ＶをＸＳにそれぞれ負荷する。この
結果、Ｍ１ａ〜Ｍ８ａはオン、Ｍ１ｂ〜Ｍ８ｂとＭ１ｃ
〜Ｍ８ｃはオフとなる。ＷＬ１〜ＷＬ８にはＸＴ１〜Ｘ
Ｔ８からそれぞれ０Ｖが負荷される。選択されたメモリ
バンクのＷＬは一緒に消去するか、中止するかしなけれ
ばならないが、１つのメモリバンクの消去を中止し、他
のメモリバンクの消去を継続することはできる。選択し
たメモリバンクを中止するため、ＸＳラッチは上述した
ように負のカットオフ電圧−３ＶをＸＳに負荷する必要
がある。Ｍ１ａ〜Ｍ８ａはオフ、Ｍ１ｂ〜Ｍ８ｂとＭ１
ｃ〜Ｍ８ｃはオンとなるため、ＸＳに負荷された負のカ
ットオフ電圧はすべてのＷＬに通され、メモリセルを閉
じる。消去されたＷＬは個別に確認されなければならな
い。メモリバンクのＷＬ１が確認される場合、ＸＴ１に
は確認電圧１．５Ｖが、ＸＴ２〜ＸＴ８には負のカット
オフ電圧−３Ｖが負荷される。ＸＴＢ１には負のカット
オフ電圧−３Ｖが、ＸＴＢ２〜ＸＴＢ８には０Ｖがそれ
ぞれ負荷される。確認されるＷＬ１を持つメモリバンク
に対して、ＸＤとＸＳに負のカットオフ電圧−３ＶがＷ
ＬラッチとＸＳラッチからそれぞれ負荷される。このよ
うな状況において、Ｍ２ａ〜Ｍ８ａとＭ２ｂ〜Ｍ８ｂは
オフ、Ｍ２ｃ〜Ｍ８ｃはオンとなって、負のカットオフ
電圧−３ＶがＸＳから消去されたが確認されていないＷ
Ｌ２〜ＷＬ８に通じる。同時に、Ｍ１ｂとＭ１ｃはオ
フ、Ｍ１ａがオンとなり、確認電圧１．５ＶがＸＴ１か
らＷＬ１に通され、確認される。消去されたが確認され
ていない他のメモリバンクに対しては、対応するＷＬラ
ッチが１ＶをＸＤに、対応するＸＳラッチが負のカット
オフ電圧−３ＶをＸＳに負荷する。このような状況にお
いてＭ１ａ〜Ｍ８ａはオフ、Ｍ１ｂ〜Ｍ８ｂはオンとな
る。Ｍ１ｃはオフ、Ｍ２ｃ〜Ｍ８ｃはオンとなる。すべ
てのワードラインＷＬ１〜ＷＬ８に負のカットオフ電圧
−３ＶがＸＳから負荷され、選択されたメモリバンクに
おけるＷＬ１の確認は干渉を受けない。消去を選択され
ていないメモリバンクに対しては、対応するＷＬラッチ
が１ＶをＸＤに、対応するＸＳラッチが０ＶをＸＳに負
荷する。その結果、Ｍ１ａ〜Ｍ８ａはオフ、Ｍ１ｂ〜Ｍ
８ｂはオンとなる。Ｍ１cはオン、Ｍ２ｃ〜Ｍ８ｃはオ
フとなる。この回路条件により、ＷＬ１〜ＷＬ８にはＸ
Ｓから０Ｖが負荷される。図７に第２実施例の異なる操
作に対する制御信号をまとめて示す。

【０００８】図８に本発明の第３実施例を示す。本実施
例のフラッシュメモリ回路には、ＷＬデコーダー５２、
ＳＬデコーダー６０、およびメモリセルの配列を持つメ
モリバンク８０が含まれている。各メモリバンクには第
１ＷＬラッチ１１、第２ＷＬラッチ１２、ＳＬラッチ３
０、バンクに関連するＸＳラッチ７０含まれている。バ
ンクデコーダー４０はフラッシュメモリの異なるメモリ
バンクを選択する。本実施例は、２つのＷＬラッチがＸ
Ｄ１およびＸＤ２信号をＷＬデコーダー５２内のｐ−Ｍ
ＯＳトランジスタとｎ−ＭＯＳトランジスタのゲートに
それぞれ送ることを除いて、前述した第２実施例と同じ
である。本実施例では、各ｐ−ｎトランジスタ・ペアの
２つのゲートが連結されておらず、２つのＷＬラッチが
異なる電圧を提供することができるため、ｐ−ｎトラン
ジスタに対する保護を提供することができる。例えば、
ＸＤ２には１Ｖを負荷してｎ―ＭＯＳトランジスタをオ
ンにして、ＸＳ信号をＷＬに送ることができる。０Ｖを
ＸＤ１に負荷して、ｐ―ＭＯＳトランジスタを切り、電
源とゲート間の大きな電圧差がブレークダウンすること
を回避する。

【０００９】図９に本発明の第４実施例を示す。本実施
例のフラッシュメモリ回路には、ＷＬデコーダー５３、
ＳＬデコーダー６０、およびメモリセルの配列を持つメ
モリバンク８０が含まれている。各メモリバンクには奇
数ＷＬラッチ１０、偶数ＷＬラッチ２０、ＳＬラッチ３
０、バンクに関連するＸＳラッチ７０含まれている。バ
ンクデコーダー４０はフラッシュメモリの異なるメモリ
バンクを選択する。本実施例も、偶数および奇数ＷＬラ
ッチがメモリバンクにおける偶数および奇数ＷＬをそれ
ぞれ制御するのに使用されることを除いて、第２実施例
に非常に類似している。図９に示す通り、本実施例のＷ
Ｌデコーダー５３はわずか半分のアドレスラインを必要
とする。いいかえれば、奇数および偶数ＷＬラッチで制
御されるそれぞれのＷＬペアがＸＴ１〜ＸＴ４のアドレ
スラインを共用している。第２実施例と比べて、ＷＬラ
ッチ２０を追加することにより、アドレスラインの半分
を節約できるだけではなく、同じデコーディング機能を
提供することができる。

【００１０】注目すべきことは、本発明のすべての実施
例で、第１実施例ではＸＤ、第２、３、４実施例ではＸ
Ｔといった信号を制御するため、３種類の異なる電圧を
必要とすることである。本発明の出願者が以前提出した
米国特許08/676,066号では、異なる３種類の電圧を提供
できるラッチ回路を示している。同じく本発明の出願者
が提出した米国特許08/823,571号では、異なる電圧を負
荷して過剰消去問題を回避するメモリ操作の方法を示し
ている。本発明のＷＬラッチは前述特許に示されたラッ
チ回路と方法を使用している。ラッチ回路の一例を図１
０に示す。前記回路には、第１ラッチ１００と第２ラッ
チ２００、出力ドライバー４００が含まれる。第２ラッ
チ２００がＢ点に高電圧レベルを貯えると、出力ドライ
バー４００がＶ３をＶＯＵＴに供給する。さもなくば、
出力ドライバーはラッチ１００のＡ点に高電圧レベルを
貯えたか、低電圧レベルを貯えたかにより、Ｖ１または
Ｖ２を提供する。ＲＥＳ１、ＲＥＳ２、Ｓ１、Ｓ２、お
よびＳ３はラッチ回路をセットするか、リセットするか
を制御する信号であり、ラッチ回路が異なるモードにお
いて適当に作動することを制御する信号でもある。第２
実施例におけるＸＳ、ＳＬＸ、ＸＤ、第１実施例におけ
るＸＴといった信号ラインは、２種類の電圧を供給する
ことができるラッチを必要とする。図１１に示された２
電圧ラッチの例を使用することができる。そのラッチの
操作は２種類の電圧レベルを使用することを除けば、図
１０のラッチに類似している。本発明において、図１、
５、８、９に示すように、電源ラインは隣り合う２つの
ＷＬにより共用されている。メモリ配列において、各Ｗ
Ｌはｎ―トランジスタを持ち、そのゲートはＷＬにカッ
プリングされ、電源は共用される電源ラインに接続さ
れ、そのドレインは図１、５、８、９に示すように共通
のＳＬＹラインに接続されている。ｎ−トランジスタは
図１においてＭ１００で表示されている。電源ラインの
ための共通のＳＬＹラインとトランジスタＭ１００は、
フラッシュメモリ配列のプログラミング操作が必要な
時、並列な複数ビットの大きなセル電流をドレインする
ことができる。ゆえに、回路のレイアウトに関して、１
つＷＬ幅を持つ狭い金属ラインを電源ラインに使用する
ことができる。「A New DecodingScheme and Erase Seq
uence for 5V Only Sector Erasable Flash Memory」と
題する参考文献が1992年、三菱によりSymposiun on VLS
I Circuit Digest of Technical Papersに掲載された。
これには、プログラミングに大量のセル電流が必要とな
るため、４本のＷＬ幅を持つ広い金属ラインを２本の電
源ラインに使用したフラッシュメモリが示されている。
本発明の共通ＳＬＹラインとトランジスタＭ１００は、
狭い金属ラインを共用の電源ラインに使用することを可
能にしている。

【００１１】これまで説明した４つの実施例は、いずれ
もＷＬの数に柔軟性があり、２個から大量のＷＬを選択
できる。本発明はさらに新しい分割方法を提供する。１
組のＷＬペアを複数のセグメントに分割し、各セグメン
トのメモリセルを選択的に消去することができる。図１
２に示した通り、メモリ配列におけるメモリセルが複数
のビットラインＢＬ１、ＢＬ２、・・・、ＢＬＮ、ＢＬ
（Ｎ＋１）、・・・、ＢＬ（２Ｎ）、・・・を持つと仮
定する。ワードラインペアのＷＬ１とＷＬ２はそれぞれ
Ｎ本のビットラインを持つ複数のセグメントに分割す
る。ビットラインＢＬ１、ＢＬ２、・・・、ＢＬＮを持
つ第１セグメントを例とする。これらメモリセルの電源
は一緒に連結され、セグメント電源ラインＳＬ１１を形
成し、ｎ−ＭＯＳトランジスタＭ５０を通じて電源ライ
ンＳＬ１に接続される。同様に、第１セグメントの別の
ペアであるＷＬ３とＷＬ４も連結され、セグメント電源
ラインＳＬ１２を形成して、他のｎ−ＭＯＳトランジス
タＭ６０を通じて電源ラインＳＬ２に接続される。ｎ―
ＭＯＳトランジスタＭ５０とＭ６０のゲートは電源セグ
メント制御ラインＳＬＣ１に接続される。制御ラインＳ
ＬＣ１は、Ｍ５０とＭ６０のどちらをオンにし、対応す
るセグメント電源ラインＳＬ１１またはＳＬ１２からＳ
Ｌ１またはＳＬ２に接続するかを決定する。ＳＬＣ１の
電圧を制御することにより、本発明はさらに各ＷＬのメ
モリセルのセグメント１つのみを消去することができ
る。いいかえれば、sub-ＷＬの消去は図１２に示された
回路によって完了することができる。図１３にセグメン
ト電源ラインに対する別の回路を示す。図１３におい
て、ＳＬ１１のような各セグメント電源ラインは、セグ
メントの両側に配置されている（が、同じ制御ライン電
圧ＳＬＣ１に接続されている）２本の電源セグメント制
御ラインと、ＳＬ１１からＳＬ１への接続を制御する２
つのトランジスタＭ５０ａとＭ５０ｂを持つ。複数で柔
軟なセグメント消去を達成するため、各ＳＬＣＮ信号の
ためにＳＬＣＮラッチを使用する方法が応用できる。本
方法の操作に関する詳細は、本発明の出願者が提出した
米国特許5,646,890号に示されている。米国特許4,949,3
09号には類似しているが異なる電源ライン回路が示され
ており、これは回路を制御する２つのトランジスタを持
つ。米国特許4,949,309号において、第１金属層は垂直
に配置されるビットラインと電源ラインのために使用さ
れ、制御トランジスタは第２ポリシリコン（Ｐｏｌｙ
２）層を利用して構築されている。図１２の回路構造の
実施例は図１４に示されている。レイアウトには４つの
ＷＬの２個のセグメントが示されている。ＳＬＣ１とＳ
ＬＣ２はそれぞれ第１セグメントと第２セグメントの電
源セグメント制御ラインである。フラッシュメモリ回路
のレイアウトにおいて、第１ポリシリコン（Ｐｏｌｙ
１）層はメモリセルのフローティング・ゲートを形成す
るのに利用され、第２ポリシリコン（Ｐｏｌｙ２）層は
ワードラインのために利用される。高密度のため、Ｐｏ
ｌｙ２層には他のトランジスタを構築する空間がない。
本発明は図１４に示されたレイアウトを提供し、その中
で電源セグメント制御ラインＳＬＣ１とＳＬＣ２はトラ
ンジスタＭ５０とＭ６０と同様に、Ｐｏｌｙ１層に構築
されている。フラッシュメモリ技術において、Ｐｏｌｙ
１層はすべてのメモリセルの独立したフローティング・
ゲートを形成するのに使用されるため、Ｐｏｌｙ１層は
Ｐｏｌｙ２層のマスキングなしにエッチングされる。こ
れはＳＡＥ（Self-Aligned Etching）手法を使用し、特
殊なＳＡＥマスキングを行って、行われる。しかし、本
発明において、トランジスタＭ５０とＭ６０はＳＬＣ
１、ＳＬＣ２と同様に、エッチングから保護されなけれ
ばならない。ゆえに、従来のＳＡＥ層を変更して、これ
らＰｏｌｙ１デバイスや、標準Ｐｏｌｙ１ラインからき
て第１金属ラインのビットラインとオーバーラップする
Ｐｏｌｙ１ゲートラインを排除することができる。原則
的に、電源セグメント制御トランジスタＭ５０とＭ６０
および電源セグメント制御ラインＳＬＣ１とＳＬＣ２
は、メモリセルのワードラインや制御ゲートが形成され
ているポリシリコン層から分離されたポリシリコン層に
形成されるべきである。前述した通り、Ｐｏｌｙ１層は
それらの製造に使用される。しかし、Ｐｏｌｙ１層の厚
みを増やす必要がある。デバイスのパフォーマンスとフ
ランスメモリデバイスの品質を向上するため、製造工程
において別のポリシリコン層を電源セグメント制御ライ
ンとトランジスタのために使用することもできる。この
追加したポリシリコン層はワードラインを形成するＰｏ
ｌｙ２層の上または下に配置することができる。図１５
に、本発明の図１２回路に対する他のレイアウトを示
す。追加されたポリシリコン（Ｐｏｌｙ０）層はＰｏｌ
ｙ２層と異なり、電源セグメント制御トランジスタＭ５
０とＭ６０や電源セグメント制御ラインＳＬＣ１とＳＬ
Ｃ２を最初に形成するのに使用される。フラッシュメモ
リセルのフローティング・ゲートは依然Ｐｏｌｙ１層に
形成される。制御ゲートとワードラインはＰｏｌｙ２層
に形成される。図１４と比較すると、前記レイアウト
は、Ｐｏｌｙ１層がより薄くなり、メモリセルのパフォ
ーマンスの低下を回避するためのドーピングを行う必要
がないという長所を持つ。Ｐｏｌｙ１層は薄い酸化層
で、その厚みは１００オングストローム前後である。Ｐ
ｏｌｙ０層はコンタクト接続を向上し、内部接続抵抗を
低下するため、ドーピングし、厚みを増やすことができ
る。前述した通り、追加されたポリシリコン層はＰｏｌ
ｙ２層の上に配置して、Ｐｏｌｙ３層とすることもでき
る。このような状況において、フォローティング・ゲー
ト、制御ゲート、そしてワードラインが形成された後、
電源セグメント制御ラインとトランジスタをＰｏｌｙ２
層に形成する。上記実施例では、電源セグメント制御ラ
インとトランジスタをＰｏｌｙ２層の上または下に位置
し、Ｐｏｌｙ０、Ｐｏｌｙ１またはＰｏｌｙ３層と呼ば
れるシリコン層に形成する製造方法を示している。制御
ゲートが形成されるＰｏｌｙ２層よりも他のポリシリコ
ン層を使用することにより、電源セグメント制御デバイ
スはワードラインの間隔を広げることなく実現すること
ができる。且つ、Ｐｏｌｙ１層の使用はＰｏｌｙ１層が
より厚くなるという欠点を持つ。Ｐｏｌｙ０やＰｏｌｙ
３層の使用は層を追加することで工程が複雑になる。フ
ラッシュメモリデバイスのパフォーマンスと品質を維持
し、製造工程の繁雑さを軽減するため、本発明はさらに
Ｐｏｌｙ２層における制御ゲートとワードラインに対す
る新しいレイアウトを示す。本レイアウトにおいて、Ｐ
ｏｌｙ２層にワードラインの間隔を広げることなく電源
セグメント制御ラインとトランジスタを製造することが
可能になる。図１６に示す通り、メモリデバイスのワー
ドラインはＰｏｌｙ２層にＷＬ１ａ、ＷＬ１ｂ、ＷＬ２
ａ、ＷＬ２ｂ・・・といった複数のワードラインセグメ
ントとして形成される。ワードラインが接続されていな
いため、電源セグメント制御ラインＳＬＣ１とＳＬＣ２
はトランジスタＭ５０、Ｍ６０、Ｍ５１、Ｍ６１と同様
に、干渉せずにＰｏｌｙ２層に形成することができる。
図１６に示す通り、Ｐｏｌｙ２層のＳＬＣ１とＳＬＣ２
は垂直方向に配置され、トランジスタＭ５０、Ｍ６０、
Ｍ５１、Ｍ６１はＳＬＣ１とＳＬＣ２によって形成され
る。Ｐｏｌｙ２層のワードラインのセグメントは水平方
向に配置される。同じワードラインのすべてのセグメン
トは図１７に示されるその後のプロセスにおいて、第１
金属層や第２金属層などの使用可能な材料に接続され
る。ワードラインをＰｏｌｙ２層において複数のセグメ
ントに分割し、さらに金属層などで再結合するという新
しいレイアウトの技術は、電源セグメント制御ラインと
トランジスタをＰｏｌｙ２層に形成することを可能にし
ている。従来のメモリ設計において、いずれも技術もワ
ードラインをセグメントに分割するという概念は使用さ
れていないことを強調しておきたい。図１７には本発明
の新しいレイアウトに関する実施例が示されている。第
２金属層はワードラインセグメントＷＬ１ａ、ＷＬ１ｂ
を、第１金属層はＷＬ２ａ、ＷＬ２ｂを接続するのに使
用されている。第１金属層と第２金属層は本実施例にお
いて使用されているが、本技術を熟知した者ならば、本
発明が金属層の相互連結にのみ制限されないことを理解
できるはずである。半導体デバイスにおいて、接続に使
用できるいかなる材料も本発明では使用できる。例え
ば、第１金属層、第２金属層、第３金属層、第４金属
層、Ｐｏｌｙ３層、Ｐｏｌｙ４層、またはＰｏｌｙ５層
などによって相互接続が達成できる。上記材料のすべて
は、現在半導体工程において汎用されている。さらに、
ワードラインセグメントの接続には別の方法がある。例
えば、図１８と図１９に２つの可能なワードラインセグ
メント接続方法を示す。説明を簡略化するため、図には
ワードラインのＰｏｌｙ２層と電源セグメント制御トラ
ンジスタのＰｏｌｙ２層のみを示す。本技術を熟知する
者ならば、第１金属層によって形成され、垂直方向に配
置され、各ワードラインセグメントに位置する複数のビ
ットラインがあることを理解できるはずである。図１８
において、ワードラインセグメントＷＬ１ａ、ＷＬ１ｂ
およびＷＬ１ｃが第２金属層セグメント１０ａ、１０ｂ
によって各セグメントの端末に接続されている。その
他、図１９では、連続する第２金属層２０ａでワードラ
インセグメントが接続されている。すでにお分かりの通
り、第２金属層はＰｏｌｙ２層より抵抗が低いため、図
１９の接続方法は読み込み速度が図１８よりも速い。図
１８と図１９は相互接続の例を示したにすぎないことを
留意していただきたい。実際のところ、図１８と図１９
に示した接続方法を混合した方法を使用するなど、多く
の組み合わせが可能であり、これらは本発明の精神から
外れることなく使用できる。Ｐｏｌｙ２層で電源セグメ
ント制御トランジスタを形成する方法は、製造工程を簡
素化できるという長所がある。電源セグメントトランジ
スタを形成するのに、追加のＰｏｌｙ０層やＰｏｌｙ３
層が必要ないため、工程はＰｏｌｙ１層とＰｏｌｙ２層
のみを使用する従来のフラッシュメモリ製造工程とかわ
りない。すでに、ワードラインデコーダーにおけるワー
ドラインからワードラインラッチ、ＸＳラッチ、または
ＸＴアドレスラインへの接続を制御する２種類のゲーテ
ィングデバイスを示している。図２に示されたトランジ
スタＭ１ａ、Ｍ１ｂ、Ｍ１ｃは第１実施例で使用されて
いるゲーティングを形成し、図６に示されたトランジス
タＭ１ａ、Ｍ１ｂ、Ｍ１ｃは、第２実施例で使用された
他のゲーティングデバイスを形成している。ゲーティン
グデバイスは回路を適当な設計することで、多様に変更
することができる。例えば、図２０の回路は、図２のＭ
１ａ、Ｍ１ｂ、Ｍ１ｃに置き換えることができる。同様
に図２１または図２２の回路は図６のＭ１ａ、Ｍ１ｂ、
Ｍ１ｃで形成される回路と全く同じ機能を持っている。
上述された回路の実例は本発明の原理を説明するためだ
けに提示されている。この領域を熟知した者ならば、上
記の原則に基づき、本発明の精神に外れることなく、修
飾を行うことができるはずである。上記の記述におい
て、選択されたワードラインの消去を行うためＸＤ＝−
８Ｖ、ＳＬＸ＝５Ｖのように固定した電圧やその他のバ
イアス条件で様々な実施例の操作を説明してきたが、こ
れらのバイアス条件は本発明の権利の範囲を制限するこ
とはできない。例えば、メモリセルを消去する一部の回
路において、図１の実施例ではＸＤ＝０Ｖ、ＳＬＸ＝１
２Ｖ、ＳＴ１〜ＳＴ４＝１３Ｖを用いるのが望ましい。
さらに、負のカットオフ電圧には何度も言及している
が、これも確認操作の実施において変更することができ
る。この電圧は望ましいプログラミングおよび消去電圧
を決定するのに用いられる。提示した実施例において、
本領域を熟知したものであれば、本発明の指示と実際の
応用における異なるシステムの要求に基づき、望ましい
メモリ操作を達成できる様々なバイアス条件を選択する
ことができるはずである。

【００１２】上述されたように、フラッシュメモリのデ
コーダー回路はフラッシュメモリが適切に機能すること
を保証するため、異なるメモリ機能の対する適当なバイ
アス条件が提供されてきた。フラッシュメモリ産業にお
いて、汎用されてきた消去操作のための２種類のバイア
ス条件がある。これら大まかに、電源消去方法とネガテ
ィブゲート消去方法に分類される。両方法とも、Fowler
-Nordheimトンネリングメカニズムによって、電源のフ
ローティングゲートから電源まで、フローティングゲー
トと電源の重複部分の間にある非常に薄い電化層を通じ
て、電子を引き出す。トンネリング電流を惹起するた
め、充分な電場が電源とゲートの間に負荷される。電源
消去方法では、１２Ｖを電源ラインに、０Ｖをワードラ
インに負荷して、ビットラインを浮かしている。消去操
作の完了するため、高電源電圧を用いて充分な電場を供
給する。ネガティブゲート消去方法は−８Ｖをワードラ
インに、５Ｖを電源ラインに負荷して、ビットラインを
浮かせる。ゲートが負電圧を持つため、本方法では充分
な電場を供給するため、より低い電源電圧が要求され
る。電源消去方法の欠点は、高電源電圧がメモリセルや
周辺回路デバイスによる高いブレークダウン電圧への必
要性をより高めることである。ゆえに、周辺トランジス
タのより深い結合とより厚いゲート酸化層が必要とな
る。これらの必要性によって、メモリデバイスは縮小が
難しくなる。さらに、より高い電源電圧によって、電流
供給が難しくなる。電源をチップ上回路から生産する場
合、より深刻な問題となる。通常、電圧ジェネレーター
は６４ＫＢのメモリセルを消去（１０ｎＡ／セル）する
ため、約５ｍＡを供給する必要がある。しかし、高電圧
ジェネレーターの電流供給は、出力電圧が増加すると急
激に減少してしまう。ゆえに、ポータブルなアプリケー
ションはパワーサプライＶｃｃが１つしかなく、チップ
上で高電圧を生産することを要求されるため、電源消去
方法はこれらのアプリケーションには不適切である。結
局、ネガティブゲート消去方法がより低い電源電圧を使
用するため、より望ましい。低電源電圧は容易にチップ
上で生産でき、５ＶのパワーサプライＶｃｃを使用すれ
ばＶｃｃによって直接供給することもできる。ゲートで
浮いているＤＣ電流がないため、ネガティブゲート電圧
に対して電流供給に関する問題がない。ネガティブゲー
ト消去方法は上述の本発明のフラッシュメモリ回路にお
いて、１つのＷＬ、１組のＷＬペア、複数のＷＬ、複数
のＷＬペアを消去するのによく使用されている。しか
し、従来のネガティブゲート消去方法は本発明の回路に
よって提供されたＷＬペアの一部だけを消去するといっ
た、消去サイズに高い柔軟性を持つ消去方法には適さな
い。前述したように、本発明のメモリ配列におけるＷＬ
またはＷＬペアは図１２や図１３に示した通り、複数の
セグメントに分解でき、各セグメントのメモリセルは選
択的に消去することができる。各セグメントは１バイト
にまで小さくすることが可能である。ネガティブゲート
消去方法のバイアス条件がＷＬペアの１つまたは複数の
セグメントを消去するのに応用される場合、ネガティブ
ゲート電圧が選択されたセグメントにも、選択されてい
ないセグメントにも負荷されるため、消去を選択されて
いないセグメントはゲートの干渉を受ける。高いネガテ
ィブゲート電圧は長い消去時間において、フローティン
グゲートの電子を除去してしまう。ゲート干渉を最小限
に止めるため、従来の電源消去方法がＷＬまたはＷＬペ
アの１つまたはそれ以上のセグメント消去に使用され
る。従来の電源消去方法において、選択されたセグメン
トの電源には１２Ｖのような正電圧が負荷され、選択さ
れたセグメントのゲートはアースされる。図１２と図１
３に示された本発明の回路により、選択されたセグメン
トのセグメント電源ラインには高電圧が負荷される。選
択されていないセグメントのセグメント電源ラインは浮
いている。つまり、電源干渉とゲート干渉の両方を取り
除くことができる。このケースにおいては少数のメモリ
セルのみ消去されるため、必要な電源電流は６４ＫＢの
メモリセルを消去するのに必要な供給電流ほど高くな
い。しかし、このバイアス条件にも上述したように、よ
り厚い酸化層とより深い結合を必要とするという欠点が
ある。これらの問題を解決するため、消去操作のためよ
り望ましいバイアス条件を持つ適当な方法が開発され、
上述したデコーダー回路の消去サイズに対する高い柔軟
性を発揮させている。選択されたＷＬペアの１つまたは
複数のセグメントを消去するより望ましいバイアス条件
は、−４Ｖのような適当な負電圧をゲートラインに、７
Ｖのような適当な正電圧を電源ラインに負荷して、ビッ
トラインを浮かせるという条件である。制御ゲート（ワ
ードライン）からフローティングゲートまでのカップリ
ング比率は約５０％で、２Ｖを従来のネガティブゲート
消去方法の電源電圧に加えることにより、ゲート電圧は
約４Ｖ低減される。これは充分にゲート干渉を軽減する
一方で、メモリセルの消去に対する電場を維持すること
ができる。メモリの読み込み機能を行う場合、ＷＬには
通常５Ｖが負荷される。つまり、選択されていないセグ
メントに−４Ｖを負荷することで発生するゲート干渉
は、もはや読み込み操作によって発生するゲート干渉と
はならない。これは確実に無視することができる。電源
電圧が増加するが、選択されていないセグメントの電源
干渉は増加していない。各セグメントは図１２に示され
ているＳＬ１１、またはＳＬ１２のような自身でデコー
ドするセグメント電源ラインを持つため、同じＷＬペア
内の選択されていないセグメントのセグメント電源ライ
ンは浮いている。さらに、適当な正電源電圧には、従来
の電源消去方法による厚い酸化層や大きな電源電流が必
要にならない。汎用されている電流デバイス技術のブレ
ークダウン電圧（ＢＶＤＳＳ）は８Ｖより高い。本発明
の望ましいバイアス条件によれば、適当な正電源ライン
電圧はブレークダウン電圧より低い。ゆえに、酸化層を
厚くしたり、周辺デバイスの結合を深くする必要がな
い。さらに、７Ｖの電源ライン電圧はチップ上のポンプ
回路で容易に得ることができる。ポンプ回路は５ＶＶ
ｃｃを使用すれば１段階、３ＶＶｃｃを使用すれば２
段階が必要となる。結局、新しいバイアス条件は従来の
条件に比べて、無視できる程度のゲート干渉や容易に上
げることができる電源電圧などの長所を提供することが
できる。また、電流デバイスの製造技術も同じである。
上述した電源ライン電圧とゲートライン電圧は一例に過
ぎずないことを強調する。その他の適当な値も使用する
ことができる。前述の説明に続いて、本発明のフラッシ
ュメモリに使用されるバイアス条件は以下の通りであ
る。従来のネガティブゲート消去方法のバイアス条件は
低い電源電圧という長所を持つため、１つまたは複数の
ＷＬペアを消去するのに適当である。従来の電源消去方
法または適当な方法に使用されるバイアス条件は、ＷＬ
またはＷＬペアの１つまたは複数のセグメントのメモリ
セルを消去するのに使用できる。いいかえれば、本発明
において、最も適切なバイアス条件は消去操作のサイズ
によって調整される。

【００１３】本説明において指摘したように、本発明の
フラッシュメモリの操作に対するより望ましいモード
は、同時に同じ電源ラインを共用するワードラインペア
やワードラインセグメントを消去することであるが、回
路によって１つのワードラインにおけるメモリセルを消
去することもできる。さらに、１つのバイトセットのメ
モリセルや１つのワードラインにおける小さなセグメン
トを消去することもできる。しかし、隣に位置する選択
されていないワードラインやワードラインセグメントは
ストレスを受けたり、干渉を受けることもある。単独の
ワードラインを消去する欠点を克服する方法は、選択さ
れていない隣のＷＬにおけるストレスを受けるメモリセ
ルのプログラムデータを消去前に記憶し、保存しておく
ことである。選択されたＷＬが無事に消去、確認された
後、隣のＷＬの消去前に保存されたデータを回復し、消
去後に干渉されたＷＬのメモリセルの読み込みデータと
比較する。ポストプログラミング操作は、これらのデー
タが安全な読み込み範囲内で一致しなかった場合、再実
行される。このアプローチは従来のフラッシュメモリ回
路にも応用できるが、本発明では干渉を受けたワードラ
インに対してだけ再保存するという長所を提供してい
る。これは本発明において、隣のワードラインにおける
メモリセルは単一のワードラインが消去される時にオフ
となり、データ干渉が最小限に止められるためである。
ゆえに、干渉を受けたメモリセルだけ再プログラミング
されなければならない。しかし、従来のフラッシュメモ
リの場合は、メモリセルのブロック全体で消去または再
プログラミングを行われなければならない。図２３に、
消去操作後にストレスを受けたメモリセルをポストプロ
グラミングする手順のフローチャートを示す。これらの
メモリセルは消去を選択されておらず、そのデータは回
復のために保存されていたと仮定している。以下のよう
にまとめることができる。（１）ストレスを受けたメモリセルのメモリデータを
読み込み、保存されたメモリデータと比較する。（２）３Ｖ操作における４Ｖ前後の閾値電圧を持つデ
ータ「０」を確認する。失敗した場合は、その閾値電圧
を再保存し、４Ｖ以上に回復させるため、メモリセルを
ポストプログラミングする。再プログラミングを行う前
に許容できる消去時間を超えた場合、フラッシュメモリ
デバイスは欠陥があるとみなされる。（３）３Ｖ操作における１Ｖ前後の閾値電圧を持つデ
ータ「１」を確認する。失敗した場合は、その閾値電圧
を再保存し、１Ｖに回復させるため、メモリセルをポス
トプログラミングする。プログラミングを行う前に許容
できる消去時間を超えた場合、フラッシュメモリデバイ
スは欠陥があるとみなされる。（４）データ「０」と「１」が両方とも無事にメモリ
セルへ最保存された場合、ポストプログラミングが完了
する。上記のポストプログラミング手順は、本発明のフラッシ
ュメモリ回路が同じ電源ラインを共用するペアと十分に
対になっていない複数のワードラインを消去するのに使
用された場合、データ干渉を克服するのに使用される。
図２４に、本発明における複数のワードラインを消去す
る方法のフローチャートを示す。消去方法のこのモード
はマルチプル・ワードライン・モードと呼ばれている。
以下のようにまとめることができる。ａ．消去するワードラインを選択する。ｂ．消去操作によってデータ干渉を受けるという、隣の
選択されていないワードラインのメモリセルからメモリ
データを読み込む。例えば、消去を選択されたワードラ
インと同じ電源ラインを共用する各ワードラインなど。
さらに、データをチップ上またはチップ外にあるＳＲＡ
Ｍのような一時保存デバイスに保存する。ｃ．１つまたはそれ以上のワードラインを消去するた
め、選択されたワードラインに適当なバイアス条件を適
用し、その他の選択されていないワードラインをオフに
する。ｄ．選択されたワードラインに消去パルスを加える。ｅ．選択されたワードラインにおけるメモリセルを確認
する。選択されたすべてのワードラインが無事に確認を
通過したならば、ステップｇに進む。ｆ．許容消去時間を過ぎていない場合、ステップｅで確
認に失敗したワードラインを再選択し、次の消去操作を
行うためステップｃに戻る。許容消去時間を過ぎている
場合、消去操作を終了し、フラッシュメモリに欠陥があ
るとみなす。ｇ．図２３に示したポストプログラミング手順を行う。
従来の技術に比べて、本発明の消去操作では新たな３つ
の要点がある。最初に、ステップｆにおいて、確認を通
過した選択されたワードラインは選択されていないとし
て、リセットされ、次の消去操作において消去パルスを
これらのワードラインに加えない。これは過剰消去のセ
ルを顕著に減少することができる。反対に、従来のフラ
ッシュメモリはこれらのワードラインに対しても消去を
続け、選択されたすべてのワードラインが消去、確認す
るまで行われる。第２に、メモリセルがステップｆで継
続的に消去されなければならない場合、操作はステップ
ｃに戻り、バイアス条件は上述した確認ステップで検出
されたメモリセルの閾値電圧により更新される。一方、
従来のフラッシュメモリでは、ステップｄに戻り、バイ
アス条件は更新されない。第３に、ステップｂとステッ
プｇでは、消去で干渉を受けたメモリセルのデータをポ
ストプログラミングする。一方、従来の技術では、この
操作が行われない。

【００１４】上述したように、本発明のフラッシュメモ
リはワードラインのメモリセルを複数のセグメントに分
割することもできる。１つのワードラインの１つまたは
複数のセグメントのメモリセルを消去するため、操作は
似ているが、電源干渉を受ける選択されていない隣のワ
ードラインのメモリセルに加えて、選択されたワードラ
インから障害を受ける選択されていないメモリセルに対
しても、ＳＲＡＭのような一時保存デバイスにデータを
読み込み、保存しなければならないという点が異なる。
これらのメモリセルは消去操作の間に干渉を受けたなら
ば、確認され、再保存されなければならない。図２５
に、１つのワードラインまたは１組のワードラインペア
の１つまたは複数のセグメントを消去する本発明の方法
を示す。消去操作の本モードは、マルチプル・セグメン
ト・モードと呼ばれている。以下のようにまとめること
ができる。Ａ．消去するワードラインセグメントを選択する。Ｂ．消去操作によってデータ干渉を受けるという、同じ
ワードラインにおける選択されていないワードラインセ
グメントのメモリセルや、隣の選択されていないワード
ラインのメモリセルからからメモリデータを読み込む。
さらに、データをチップ上またはチップ外にあるＳＲＡ
Ｍのような一時保存デバイスに保存する。Ｃ．１つまたはそれ以上のワードラインセグメントを消
去するため、選択されたワードラインセグメントに適当
なバイアス条件を適用し、その他の選択されていないワ
ードラインセグメントと選択されていない他のワードラ
インをオフにする。Ｄ．選択されたワードラインセグメントに消去パルスを
加える。Ｅ．選択されたワードラインセグメントにおけるメモリ
セルを確認する。選択されたすべてのワードラインセグ
メントが無事に確認を通過したならば、ステップＧに進
む。Ｆ．許容消去時間を過ぎていない場合、ステップＥで確
認に失敗したワードラインセグメントを再選択し、次の
消去操作を行うためステップＣに戻る。許容消去時間を
過ぎている場合、消去操作を終了し、フラッシュメモリ
に欠陥があるとみなす。Ｇ．図２３に示したポストプログラミング手順を行う。
図２４と同様に、各選択されたセグメントはステップＦ
の確認を通過した後、消去が中止される。前述した通
り、適当な正電圧をセグメント電源ラインに、適当な負
電圧をゲートに供給することで得られたバイアス条件
が、ステップＣの消去操作において、選択されたワード
ラインセグメントに使用される。選択されていないワー
ドラインセグメントのセグメント電源ラインは浮いてい
なければならない。前述した通り、バイオス条件は選択
されていないワードラインセグメントへのゲート干渉を
軽減する。

【００１５】図２４と図２５のフローチャートに示され
た方法は、複数のワードラインやワードラインセグメン
トのメモリセルを消去するために設計されている。本発
明はさらに、図２４と図２５の両方の方法の長所を組み
合わせて、示されたフラッシュメモリ回路の消去操作強
化のための二段階操作を提供する。従来のフラッシュメ
モリ回路において、複数のワードラインのメモリセルが
消去に選択されたとき、消去に長い時間を取るメモリセ
ルがあるならば、その他の選択されたセルは遅いセルの
消去が完了するまで、継続して消去が行われる。これは
過剰消去のセルを増やすだけではなく、時間とエネルギ
ーの浪費でもある。本応用において、過剰消去の欠点と
問題が前述されている。本発明の図２４に示された方法
では、この問題を回避するため、ワードラインにおける
消去操作を独立して中止することができる。しかし、遅
いセルが多くのワードラインに存在し、干渉するなら
ば、個々のワードラインの消去を中止する方法では欠点
を解決することができない。この問題を解決するため、
図２６のフローチャートに複数のワードラインを消去す
る新たな方法を示す。図２６に示された消去方法は、マ
ルチプル・ワードライン・モードとマルチプル・セグメ
ント・モードを含む。最初に、選択されたワードライン
はマルチプル・ワードライン・モードで消去される。そ
のモードにおいて、選択された複数のワードラインはす
べて同時に消去され、確認を通過したワードラインは個
々に消去を中止する。ほとんどの選択されたワードライ
ンが無事に消去、確認された後、消去操作はマルチプル
・セグメント・モードに切り換えられる。マルチプル・
セグメント・モードにおいて、消去が完了していないワ
ードラインが検出され、ワードライン毎に消去される。
さらに消去が必要なワードラインに対しては、消去が完
了していないメモリセルを含む複数のセグメントに消去
パルスが加えられる。各セグメントは確認を通過した時
点で個々に消去を中止することができる。ワードライン
のすべてのセグメントが無事に消去、確認された後、消
去が完了していないメモリセルを含む次のワードライン
が検出され、マルチプル・セグメント・モードの消去が
進められる。消去操作のマルチプル・セグメント・モー
ドは選択されたワードラインのすべてのメモリセルの消
去、確認されるまで続けられる。図２４で行われた各ス
テップが、図２６でもステップｆを除いて繰り返されて
いる。ステップｆにおいて、図２６の方法では、許容消
去時間が過ぎていなければ、消去操作をマルチプル・セ
グメント・モードに切り換えるかを決定する。その決定
は、加える消去パルスの数、確認を失敗したメモリセル
の数、消去されたメモリセルの最小閾値電圧のような複
数のファクターに基づいて行われる。消去操作のマルチ
プル・ワードライン・モードをマルチプル・セグメント
・モードに切り換えるかどうか決定する少数の例を以下
の示す。複数のワードラインのメモリセルが消去を選択
されたとする。５つのワードラインが選択されたワード
ライン全体の一部を代表する。モードを切り換えるため
の設定条件は、消去・確認を失敗したワードラインの総
数が５未満になった場合とすることができる。選択され
たワードラインに加えられる消去パルスの総数も、追加
の制限条件とすることができる。例えば、消去パルスの
数が１００のような設定値を越え、消去・確認を失敗し
たワードラインの総数が５未満になったとき、マルチプ
ル・セグメント・モードが開始される。また、追加基準
として、メモリセルの最大閾値電圧を使用することもで
きる。マルチプル・ワードライン・モードからマルチプ
ル・セグメント・モードに切り換えるポイントを、消去
・確認が失敗したメモリセルの最大閾値電圧が３Ｖのよ
うな設定値を越え、消去・確認を失敗したワードライン
の総数が５未満となった時とすることができる。上記の
ワードライン数と電圧値は例にすぎず、本発明の範囲を
制限するものではない。マルチプル・ワードライン・モ
ードの継続が決定されたならば、消去操作は図２４の方
法に戻る。消去操作がマルチプル・セグメント・モード
に切り換えられたならば、確認結果に基づいて各ワード
ラインのワードラインセグメントが認識される。認識さ
れた各ワードラインのワードラインセグメントはさらに
図２５に示された方法で消去を選択される。マルチプル
・セグメント・モードに切り換えることができることに
より、遅いメモリセルを含まないワードラインセグメン
トは長い消去時間に干渉される機会が減る。ゆえに、過
剰消去問題が解決され、電力消費も顕著に減少すること
ができる。

【００１６】

【発明の効果】本発明のフラッシュメモリ回路のメモリ
セルを複数のメモリバンクに分割し、各メモリバンクの
メモリセルは複数の列と複数の行から構成した。隣接す
る２つの列のメモリセル電源を同じ電源ラインに接続さ
した。本発明の各メモリバンクはそれぞれ独自のワード
ラインデコーダーと電源ラインデコーダーを持ち、電源
ラインデコーダーには電源ラインラッチがあり、各メモ
リ操作において望ましい電圧レベルを供給できる。アド
レスラインからワードラインデコーダーと電源ラインデ
コーダーまでは、メモリ操作を行うワードラインおよび
電源ラインを選択することができる。これにより、消去
サイズに対して高い柔軟性を持つフラッシュメモリを得
ることができた。

【図面の簡単な説明】

【図１】本発明の第１実施例におけるメモリバンク回路
（メモリバンクデコーダー、奇数および偶数ワードライ
ンラッチを持つワードラインデコーダー、電源ラインラ
ッチを持つ電源ラインデコーダーを含む）。

【図２】図１の第１実施例におけるワードラインデコー
ダー回路。

【図３】メモリバンクのメモリ配列回路と各種メモリ操
作におけるデコーダー操作条件。

【図４】第１実施例における異なるメモリ操作に対する
制御信号。

【図５】本発明の第２実施例におけるメモリバンク回路
（メモリバンクデコーダー、ワードラインラッチを持つ
ワードラインデコーダー、電源ラインラッチを持つ電源
ラインデコーダーを含む）。

【図６】第２実施例におけるワードラインデコーダー回
路。

【図７】第２実施例における異なるメモリ操作に対する
制御信号。

【図８】本発明の第３実施例におけるメモリバンク回
路。

【図９】本発明の第４実施例におけるメモリバンク回
路。

【図１０】３段階の電圧レベルを提供するラッチ回路。

【図１１】２段階の電圧レベルを提供するラッチ回路。

【図１２】セグメント電源ラインを持つメモリ配列回
路。

【図１３】別のセグメント電源ラインを持つメモリ配列
回路。

【図１４】メモリ配列回路の典型的レイアウト。

【図１５】メモリ配列回路の別のレイアウト。

【図１６】別のレイアウトにおける最初の少数層（ワー
ドラインが第２ポリシリコン層において複数のセグメン
トに分割され、電源セグメント制御トランジスタを第２
ポリシリコン層に配列できる）。

【図１７】別のレイアウトにおける同じワードラインの
第２ポリシリコン層にある隣接するワードラインセグメ
ント（第１金属層または第２金属層に接続されてい
る）。

【図１８】金属コネクタで接続されている２つの隣り合
う第２ポリシリコン層ワードラインセグメント。

【図１９】第２ポリシリコン層ワードラインセグメント
を接続する金属コネクタ（直列に配列され、長い金属ラ
インを形成している）。

【図２０】典型的なゲーティングデバイス。

【図２１】典型的なゲーティングデバイス。

【図２２】他の典型的なゲーティングデバイス。

【図２３】本発明のポスト・プログラミング法のフロー
チャート（１組のワードラインのメモリセルに対する消
去を同時に行わず、データ干渉が発生したメモリセルに
対する再プログラミングを行う）。

【図２４】本発明における第１の消去モード（複数のワ
ードラインのメモリセルが消去を選択された場合）。

【図２５】本発明における第２の消去モード（複数のワ
ードラインセグメントのメモリセルが消去を選択された
場合）。

【図２６】本発明における第３の消去モード。

【符号の説明】

(10) WLラッチ (11) WLラッチ (12) WLラッチ (20) WLラッチ (30) SLラッチ (40) メモリバンクデコーダー (50) ワードライン（WL）デコーダー (51) ワードライン（WL）デコーダー (52) ワードライン（WL）デコーダー (53) ワードライン（WL）デコーダー (60) 電源ライン(SL)デコーダー (70) ワード制御ライン(XS)ラッチ (80) メモリバンク (100) 第１ラッチ (200) 第２ラッチ (400) 出力ドライバー

フロントページの続き (72)発明者ピーター・ウング・リー米国95070カリフォルニア州サラトーガ・ロード13990 (72)発明者許富菖台湾台北市東園街38号２楼 (72)発明者曹興亜台湾台北県新店市五峰路61巷７号２楼Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD04 AD05 AD08 AE06 AE08

Claims

【特許請求の範囲】

【請求項１】それぞれ１つの制御ゲート、１つのドレイ
ンおよび１つの電源を持ち、複数の列と複数の行に配列
された複数のフラッシュメモリセルと、それぞれ、同じ
奇数列においてすべてのフラッシュメモリセルの制御ゲ
ートを接続している複数の奇数のワードラインと、それ
ぞれ、同じ偶数列においてすべてのフラッシュメモリセ
ルの制御ゲートを接続している複数の偶数のワードライ
ンと、それぞれ、同じ行においてすべてのフラッシュメ
モリセルのドレインを接続している複数のビットライン
と、それぞれ、奇数列と前記奇数列に隣接する関連偶数
列においてすべてのフラッシュメモリセルの電源を接続
している複数の電源ラインとから構成されていることを
特徴とするフラッシュメモリ配列。
【請求項２】さらに、少なくとも１行のトランジスタを
持ち、各トランジスタには１つのゲートがあり、前記ゲ
ートは１列のメモリセルの１つのワードラインにカップ
リングされ、前記列に関連する電源ラインを電源電流ド
レイニングラインまで接続しており、プログラミング操
作において高セル電流を分流処理し、且つ関連電源ライ
ンを第１アースに接続し、プログラミング操作において
前記電源電流ドレイニングラインを第２アースに接続す
ることを特徴とする請求項１に記載のフラッシュメモリ
配列。
【請求項３】前記複数の電源ラインの各々が１つの奇数
列および１つの関連する偶数列におけるメモリセルの電
源に接続されておらず、前記メモリ配列がそれぞれ複数
の行から構成されるという複数のセグメントに分割さ
れ、前記セグメントが複数のセグメント電源ラインを持
ち、前記セグメント電源ラインが１つの奇数列と１つの
関連する偶数列におけるすべてのメモリセルの電源を一
緒に連結して形成されており、前記関連する偶数列のセ
グメントは前記奇数列と隣り合い、且つ少なくとも１つ
の電源セグメント制御トランジスタによって再び奇数お
よび偶数列に関連する電源ラインに接続され、前記電源
セグメント制御トランジスタには１つのゲートがあり、
前記セグメントの電源セグメント制御ラインにカップリ
ングされていることを特徴とする請求項１に記載のフラ
ッシュメモリ配列。
【請求項４】前記電源セグメント制御ラインと前記電源
セグメント制御トランジスタが第１ポリシリコン層に構
築され、奇数および偶数のワードラインと前記複数のフ
ラッシュメモリセルの制御ゲートが第２ポリシリコン層
に形成されることを特徴とする請求項３に記載のフラッ
シュメモリ配列。
【請求項５】１つのフラッシュメモリ配列と、１つのバ
ンクデコーダーと、前記バンクデコーダーで制御される
１つの電源ライン圧力と、１つの電源ラインデコーダー
と、前記バンクデコーダーで制御される１つの奇数ワー
ドライン電圧と、前記バンクデコーダーで制御される１
つの偶数ワードライン電圧と、１つのワードラインデコ
ーダーとから構成される複数のフラッシュメモリバンク
を持つフラッシュメモリ回路において、前記フラッシュ
メモリ配列が、それぞれ１つの制御ゲート、１つのドレ
インおよび１つの電源を持ち、複数の列と複数の行に配
列された複数のフラッシュメモリセルと、それぞれ、同
じ奇数列においてすべてのフラッシュメモリセルの制御
ゲートを接続している複数の奇数のワードラインと、そ
れぞれ、同じ偶数列においてすべてのフラッシュメモリ
セルの制御ゲートを接続している複数の偶数のワードラ
インと、それぞれ、同じ行においてすべてのフラッシュ
メモリセルのドレインを接続している複数のビットライ
ンと、それぞれ、奇数列と前記奇数列に隣接する関連偶
数列においてすべてのフラッシュメモリセルの電源を接
続している複数の電源ラインとを含み、前記電源ライン
デコーダーが、電源制御ラインと、それぞれの電源主ア
ドレスラインが対応する電源副アドレスラインを持つ複
数の電源主アドレスラインおよび電源副アドレスライン
と、それぞれ電源主アドレスラインと対応する電源副ア
ドレスラインにカップリングされ、電源ラインを前記電
源ライン電圧または前記電源制御ラインに接続する複数
の電源ゲーティングデバイスとを含み、前記ワードライ
ンデコーダーが、ワード制御ラインと、それぞれのワー
ド主アドレスラインと対応するワード副アドレスライン
を持つ複数のワード主アドレスラインとワード副アドレ
スラインと、そして、それぞれワード主アドレスライン
と対応するワード副アドレスラインにカップリングさ
れ、奇数ワードラインを前記奇数ワードライン電圧また
は前記ワード制御ラインに接続するか、偶数ワードライ
ンを前記偶数ワードライン電圧または前記ワード制御ラ
インに接続する、複数のワードゲーティングデバイスと
を含み、さらに、奇数ワードゲーティングデバイスと隣
の偶数ワードゲーティングデバイスが同じワード主アド
レスラインと同じ副アドレスラインにカップリングされ
て、奇数ワードラインと偶数ワードラインがそれぞれ同
時に接続されることを特徴とする複数のフラッシュメモ
リバンクのフラッシュメモリ回路。
【請求項６】前記電源ライン電圧を供給する前記バンク
デコーダーにより制御される電源ラインラッチと、前記
奇数ワードライン電圧を供給する前記バンクデコーダー
により制御される奇数ワードラインラッチと、前記偶数
ワードライン電圧を供給する前記バンクデコーダーによ
り制御される偶数ワードラインラッチとから構成される
ことを特徴とする請求項５に記載のフラッシュメモリ回
路。
【請求項７】それぞれの前記電源ゲーティングデバイス
が、第１および第２トランジスタから構成され、当該第
１および第２トランジスタが電源主アドレスラインと対
応する電源副アドレスラインをそれぞれカップリングす
るゲートを持ち、電源ラインを前記電源ラインラッチま
たは前記電源制御ラインに接続することを特徴とする請
求項６に記載のフラッシュメモリ回路。
【請求項８】それぞれの前記ワードゲーティングデバイ
スが、ワード主アドレスラインと対応するワード副アド
レスラインへそれぞれカップリングするゲートを持ち、
奇数ワードラインを前記奇数ワードラッチに接続する
か、または偶数ワードラインを前記偶数ワードラインラ
ッチに接続する１組のｎ−チャンネルおよびｐ−チャン
ネルトランジスタと、ワード副アドレスラインへカップ
リングするゲートを持ち、さらに奇数または偶数ワード
ラインを前記ワード制御ラインに接続するｎ−チャンネ
ルトランジスタとから構成され、前記ｎ−チャンネルト
ランジスタへカップリングされるワード副アドレスライ
ンが対の前記トランジスタにカップリングされるワード
副アドレスラインと同じであり、前記ｎ−チャンネルト
ランジスタによって接続されるワードラインが対の前記
トランジスタに接続されるワードラインと同じであるこ
とを特徴とする請求項６に記載のフラッシュメモリ回
路。
【請求項９】さらに、少なくとも１行のトランジスタを
持ち、各トランジスタには１つのゲートがあり、前記ゲ
ートは１列のメモリセルの１つのワードラインにカップ
リングされ、前記列に関連する電源ラインを電源電流ド
レイニングラインまで接続しており、プログラミング操
作において高セル電流を分流処理し、且つ関連電源ライ
ンを第１アースに接続し、プログラミング操作において
前記電源電流ドレイニングラインを第２アースに接続す
ることを特徴とする請求項６に記載のフラッシュメモリ
回路。
【請求項１０】前記電源ゲーティングデバイスが、第１
および第２トランジスタから構成され、当該第１および
第２トランジスタはそれぞれ電源主アドレスラインと対
応する電源副アドレスラインへそれぞれカップリングす
るゲートを持ち、電源ラインを前記電源ラインラッチま
たは前記電源制御ラインに接続し、前記ワードゲーティ
ングデバイスが、ワード主アドレスラインと対応するワ
ード副アドレスラインをそれぞれカップリングするゲー
トを持ち、奇数ワードラインを前記奇数ワードラッチに
接続するか、または偶数ワードラインを前記偶数ワード
ラインラッチに接続する１組のｎ−チャンネルおよびｐ
−チャンネルトランジスタと、ワード副アドレスライン
をカップリングするゲートを持ち、奇数または偶数ワー
ドラインを前記ワード制御ラインに接続するｎ−チャン
ネルトランジスタとから構成され、前記ｎ−チャンネル
トランジスタにカップリングされるワード副アドレスラ
インが対の前記トランジスタにカップリングされるワー
ド副アドレスラインと同じであり、前記ｎ−チャンネル
トランジスタによって接続されるワードラインが対の前
記トランジスタに接続されるワードラインと同じである
ことを特徴とし、前記メモリ配列が、少なくとも１行の
トランジスタから構成され、各トランジスタには１つの
ゲートがあり、前記ゲートは１列のメモリセルの１つの
ワードライン上にカップリングされ、前記列に関連する
電源ラインを電源電流ドレイニングラインまで接続して
おり、プログラミング操作において高セル電流を分流処
理し、且つ関連電源ラインを第１アースに接続し、プロ
グラミング操作において前記電源電流ドレイニングライ
ンを第２アースに接続することを特徴とする請求項６に
記載のフラッシュメモリ回路。
【請求項１１】複数の電源ラインの各々が１つの奇数列
および１つの関連する偶数列におけるメモリセルの電源
に接続されておらず、前記メモリ配列がそれぞれ複数の
行から構成されるという複数のセグメントに分割され、
前記セグメントが複数のセグメント電源ラインを持ち、
前記セグメント電源ラインが１つの奇数列と１つの関連
する偶数列におけるすべてのメモリセルの電源を一緒に
連結して形成されており、セグメントの関連する偶数列
は前記奇数列と隣り合い、且つ少なくとも１つの電源セ
グメント制御トランジスタによって再び奇数および偶数
列に関連する電源ラインに接続され、前記電源セグメン
ト制御トランジスタには１つのゲートがあり、前記セグ
メントの電源セグメント制御ラインにカップリングされ
ていることを特徴とする請求項６に記載のフラッシュメ
モリ回路。
【請求項１２】前記電源セグメント制御ラインと前記電
源セグメント制御トランジスタが第１ポリシリコン層に
構築され、奇数および偶数のワードラインと前記複数の
フラッシュメモリセルの制御ゲートが第２ポリシリコン
層に形成されることを特徴とする請求項１１に記載のフ
ラッシュメモリ回路。
【請求項１３】１つのフラッシュメモリ配列と、１つの
バンクデコーダーと、前記バンクデコーダーで制御され
る１つの電源ライン圧力と、１つの電源ラインデコーダ
ーと、前記バンクデコーダーで制御される１つのワード
制御ラインと、前記バンクデコーダーで制御される１つ
のワードライン電圧と、１つのワードラインデコーダー
とから構成される複数のフラッシュメモリバンクを持つ
フラッシュメモリ回路において、前記フラッシュメモリ
配列が、それぞれ１つの制御ゲート、１つのドレインお
よび１つの電源を持ち、複数の列と複数の行に配列され
た複数のフラッシュメモリセルと、それぞれ、同じ列に
おいてすべてのフラッシュメモリセルの制御ゲートを接
続している複数のワードラインと、それぞれ、同じ行に
おいてすべてのフラッシュメモリセルのドレインを接続
している複数のビットラインと、それぞれ、奇数列と前
記奇数列に隣接する関連偶数列においてすべてのフラッ
シュメモリセルの電源を接続している複数の電源ライン
とを含み、前記電源ラインデコーダーが、電源制御ライ
ンと、それぞれの電源主アドレスラインが対応する電源
副アドレスラインを持つ複数の電源主アドレスラインお
よび電源副アドレスラインと、それぞれ電源主アドレス
ラインと対応する電源副アドレスラインにカップリング
され、電源ラインを前記電源ライン電圧または前記電源
制御ラインに接続する複数の電源ゲーティングデバイス
とを含み、前記ワードラインデコーダーが、それぞれの
ワード主アドレスラインと対応するワード副アドレスラ
インを持つ複数のワード主アドレスラインとワード副ア
ドレスラインと、そして、それぞれワード副アドレスラ
インにカップリングされ、ワードライン電圧によりワー
ドラインを対応するワード主アドレスラインに接続する
か、または前記ワード制御ラインに接続するかを制御さ
れている複数のワードゲーティングデバイスとを含むこ
とを特徴とする複数のフラッシュメモリバンクを持つフ
ラッシュメモリ回路。
【請求項１４】前記電源ライン電圧を供給する前記バン
クデコーダーにより制御される電源ラインラッチと、前
記ワード制御ラインを供給する前記バンクデコーダーに
より制御されるワード制御ラッチと、前記ワードライン
電圧を供給する前記バンクデコーダーにより制御される
ワードラインラッチとから構成されることを特徴とする
請求項１３に記載のフラッシュメモリ回路。
【請求項１５】それぞれの前記電源ゲーティングデバイ
スが、第１および第２トランジスタから構成され、前記
第１および第２トランジスタが電源主アドレスラインと
対応する電源副アドレスラインをそれぞれカップリング
するゲートを持ち、電源ラインを前記電源ラインラッチ
または前記電源制御ラインに接続することを特徴とする
請求項１４に記載のフラッシュメモリ回路。
【請求項１６】それぞれの前記ワードゲーティングデバ
イスが、前記ワードラインラッチへ一緒に接続し、カッ
プリングするゲートを持ち、ワードラインをワード主ア
ドレスラインまたは前記ワード制御ラッチに接続する１
組のｎ−チャンネルおよびｐ−チャンネルトランジスタ
と、ワード副アドレスラインへカップリングするゲート
を持ち、前記対のトランジスタに接続されたワードライ
ンを前記ワード制御ラッチに接続するｎ−チャンネルト
ランジスタとから構成され、前記ｎ−チャンネルトラン
ジスタにカップリングされるワード副アドレスラインが
対の前記トランジスタにカップリングされるワード主ア
ドレスラインと同じであることを特徴とする請求項１４
に記載のフラッシュメモリ回路。
【請求項１７】前記メモリ配列が少なくとも１行のトラ
ンジスタから構成され、それぞれの前記トランジスタに
は１つのゲートがあり、前記ゲートは１列のメモリセル
の１つのワードラインへカップリングされ、列に関連す
る電源ラインを電源電流ドレイニングラインまで接続し
ており、プログラミング操作において高セル電流を分流
処理し、且つ関連電源ラインを第１アースに接続し、プ
ログラミング操作において前記電源電流ドレイニングラ
インを第２アースに接続することを特徴とする請求項１
４に記載のフラッシュメモリ回路。
【請求項１８】前記電源ゲーティングデバイスが、第１
および第２トランジスタから構成され、それぞれ電源主
アドレスラインと対応する電源副アドレスラインへカッ
プリングするゲートを持ち、電源ラインを前記電源ライ
ンラッチまたは前記電源制御ラインに接続し、前記ワー
ドゲーティングデバイスが、前記ワードラインラッチへ
一緒に接続し、カップリングするゲートを持ち、ワード
ラインをワード主アドレスラインまたは前記ワード制御
ラッチに接続する１組のｎ−チャンネルおよびｐ−チャ
ンネルトランジスタと、ワード副アドレスラインへカッ
プリングするゲートを持ち、前記対のトランジスタに接
続されたワードラインを前記ワード制御ラッチに接続す
るｎ−チャンネルトランジスタとから構成され、前記ｎ
−チャンネルトランジスタにカップリングされるワード
副アドレスラインが対の前記トランジスタにカップリン
グされるワード主アドレスラインと同じであることを特
徴とし、前記メモリ配列が、少なくとも１行のトランジ
スタから構成され、各トランジスタには１つのゲートが
あり、前記ゲートは１列のメモリセルの１つのワードラ
インへカップリングされ、列に関連する電源ラインを電
源電流ドレイニングラインまで接続しており、プログラ
ミング操作において高セル電流を分流処理し、且つ関連
電源ラインを第１アースに接続し、プログラミング操作
において前記電源電流ドレイニングラインを第２アース
に接続することを特徴とする請求項１４に記載のフラッ
シュメモリ回路。
【請求項１９】それぞれの前記複数の電源ラインが１つ
の奇数列および１つの関連する偶数列におけるメモリセ
ルの電源に接続されておらず、前記メモリ配列がそれぞ
れ複数の行から構成されるという複数のセグメントに分
割され、それぞれのセグメントが複数のセグメント電源
ラインを持ち、前記セグメント電源ラインが１つの奇数
列と１つの関連する偶数列におけるすべてのメモリセル
の電源を一緒に連結して形成されており、セグメントに
おける関連する偶数列は前記奇数列と隣り合い、且つ少
なくとも１つの電源セグメント制御トランジスタによっ
て再び奇数および偶数列に関連する電源ラインに接続さ
れ、前記電源セグメント制御トランジスタには１つのゲ
ートがあり、セグメントの電源セグメント制御ラインへ
カップリングされていることを特徴とする請求項１４に
記載のフラッシュメモリ回路。
【請求項２０】前記電源セグメント制御ラインと前記電
源セグメント制御トランジスタが第１ポリシリコン層に
構築され、前記複数のワードラインと前記複数のフラッ
シュメモリセルの制御ゲートが第２ポリシリコン層に形
成されることを特徴とする請求項１９に記載のフラッシ
ュメモリ回路。
【請求項２１】１つのフラッシュメモリ配列と、１つの
バンクデコーダーと、前記バンクデコーダーで制御され
る１つの電源ライン圧力と、１つの電源ラインデコーダ
ーと、前記バンクデコーダーで制御される１つのワード
制御ラインと、前記バンクデコーダーで制御される１つ
の第１ワードライン電圧と、前記バンクデコーダーで制
御される１つの第２ワードライン電圧と、１つのワード
ラインデコーダーとから構成される複数のフラッシュメ
モリバンクを持つフラッシュメモリ回路において、前記
フラッシュメモリ配列が、それぞれ１つの制御ゲート、
１つのドレインおよび１つの電源を持ち、複数の列と複
数の行に配列された複数のフラッシュメモリセルと、そ
れぞれ、同じ列においてすべてのフラッシュメモリセル
の制御ゲートを接続している複数のワードラインと、そ
れぞれ、同じ行においてすべてのフラッシュメモリセル
のドレインを接続している複数のビットラインと、それ
ぞれ、奇数列と前記奇数列に隣接する関連偶数列におい
てすべてのフラッシュメモリセルの電源に接続されてい
る複数の電源ラインとを含み、前記電源ラインデコーダ
ーが、電源制御ラインと、それぞれの電源主アドレスラ
インが対応する電源副アドレスラインを持つ複数の電源
主アドレスラインと電源副アドレスラインと、それぞれ
電源主アドレスラインと対応する電源副アドレスライン
にカップリングされ、電源ラインを前記電源ライン電圧
または前記電源制御ラインに接続する複数の電源ゲーテ
ィングデバイスとを含み、前記ワードラインデコーダー
が、それぞれのワード主アドレスラインと対応するワー
ド副アドレスラインを持つ複数のワード主アドレスライ
ンおよびワード副アドレスラインと、それぞれワード副
アドレスラインにカップリングされ、前記第１および第
２ワードライン電圧によりワードラインを対応するワー
ド主アドレスラインに接続するか、または前記ワード制
御ラインに接続するかを制御されている複数のワードゲ
ーティングデバイスとを含むことを特徴とする複数のフ
ラッシュメモリバンクを持つフラッシュメモリ回路。
【請求項２２】前記電源ライン電圧を供給する前記バン
クデコーダーにより制御される電源ラインラッチと、前
記ワード制御ラインを供給する前記バンクデコーダーに
より制御されるワード制御ラッチと、前記第１ワードラ
イン電圧を供給する前記バンクデコーダーにより制御さ
れる第１ワードラインラッチと、前記第２ワードライン
電圧を供給する前記バンクデコーダーにより制御される
第２ワードラインラッチとから構成されることを特徴と
する請求項２１に記載のフラッシュメモリ回路。
【請求項２３】それぞれの前記電源ゲーティングデバイ
スが、第１および第２トランジスタから構成され、前記
第１および第２トランジスタが電源主アドレスラインと
対応する電源副アドレスラインをそれぞれカップリング
するゲートを持ち、電源ラインを前記電源ラインラッチ
または前記電源制御ラインに接続することを特徴とする
請求項２２に記載のフラッシュメモリ回路。
【請求項２４】それぞれの前記ワードゲーティングデバ
イスが、前記ワードラインラッチへ一緒に接続し、カッ
プリングするゲートを持ち、ワードラインをワード主ア
ドレスラインまたは前記ワード制御ラッチに接続する１
組のｎ−チャンネルおよびｐ−チャンネルトランジスタ
と、ワード副アドレスラインへカップリングするゲート
を持ち、前記対のトランジスタに接続されたワードライ
ンを前記ワード制御ラッチに接続するｎ−チャンネルト
ランジスタとから構成され、前記ｎ−チャンネルトラン
ジスタにカップリングされるワード副アドレスラインが
対の前記トランジスタにカップリングされるワード主ア
ドレスラインと同じであることを特徴とする請求項２２
に記載のフラッシュメモリ回路。
【請求項２５】前記メモリ配列が少なくとも１行のトラ
ンジスタから構成され、それぞれの前記トランジスタに
は１つのゲートがあり、前記ゲートは１列のメモリセル
の１つのワードラインへカップリングされ、列に関連す
る電源ラインを電源電流ドレイニングラインまで接続し
ており、プログラミング操作において高セル電流を分流
処理し、且つ関連電源ラインを第１アースに接続し、プ
ログラミング操作において前記電源電流ドレイニングラ
インを第２アースに接続することを特徴とする請求項２
２に記載のフラッシュメモリ回路。
【請求項２６】前記電源ゲーティングデバイスが、第１
および第２トランジスタから構成され、それぞれ電源主
アドレスラインと対応する電源副アドレスラインへカッ
プリングするゲートを持ち、電源ラインを前記電源ライ
ンラッチまたは前記電源制御ラインに接続し、前記ワー
ドゲーティングデバイスが、前記ワードラインラッチへ
一緒に接続し、カップリングするゲートを持ち、ワード
ラインをワード主アドレスラインまたは前記ワード制御
ラッチに接続する１組のｎ−チャンネルおよびｐ−チャ
ンネルトランジスタと、ワード副アドレスラインへカッ
プリングするゲートを持ち、、前記対のトランジスタに
接続されたワードラインを前記ワード制御ラッチに接続
するｎ−チャンネルトランジスタとから構成され、前記
ｎ−チャンネルトランジスタにカップリングされるワー
ド副アドレスラインが対の前記トランジスタにカップリ
ングされるワード主アドレスラインと同じであることを
特徴とし、前記メモリ配列が、少なくとも１行のトラン
ジスタから構成され、各トランジスタには１つのゲート
があり、前記ゲートは１列のメモリセルの１つのワード
ラインへカップリングされ、列に関連する電源ラインを
電源電流ドレイニングラインまで接続しており、プログ
ラミング操作において高セル電流を分流処理し、且つ関
連電源ラインを第１アースに接続し、プログラミング操
作において前記電源電流ドレイニングラインを第２アー
スに接続することを特徴とする請求項２２に記載のフラ
ッシュメモリ回路。
【請求項２７】それぞれの前記複数の電源ラインが１つ
の奇数列および１つの関連する偶数列におけるメモリセ
ルの電源に接続されておらず、前記メモリ配列がそれぞ
れ複数の行から構成されるという複数のセグメントに分
割され、それぞれのセグメントが複数のセグメント電源
ラインを持ち、前記セグメント電源ラインが１つの奇数
列と１つの関連する偶数列におけるすべてのメモリセル
の電源を一緒に連結して形成されており、セグメントに
おける関連する偶数列は前記奇数列と隣り合い、且つ少
なくとも１つの電源セグメント制御トランジスタによっ
て再び奇数および偶数列に関連する電源ラインに接続さ
れ、前記電源セグメント制御トランジスタには１つのゲ
ートがあり、セグメントの電源セグメント制御ラインへ
カップリングされていることを特徴とする請求項２２に
記載のフラッシュメモリ回路。
【請求項２８】前記電源セグメント制御ラインと前記電
源セグメント制御トランジスタが第１ポリシリコン層に
構築され、前記複数のワードラインと前記複数のフラッ
シュメモリセルの制御ゲートが第２ポリシリコン層に形
成されることを特徴とする請求項２７に記載のフラッシ
ュメモリ回路。
【請求項２９】１つのフラッシュメモリ配列と、１つの
バンクデコーダーと、前記バンクデコーダーで制御され
る１つの電源ライン圧力と、１つの電源ラインデコーダ
ーと、前記バンクデコーダーで制御される１つのワード
制御ラインと、前記バンクデコーダーで制御される１つ
の奇数ワードライン電圧と、前記バンクデコーダーで制
御される１つの偶数ワードライン電圧と、１つのワード
ラインデコーダーとから構成される複数のフラッシュメ
モリバンクを持つフラッシュメモリ回路において、前記
フラッシュメモリ配列が、それぞれ１つの制御ゲート、
１つのドレインおよび１つの電源を持ち、複数の列と複
数の行に配列された複数のフラッシュメモリセルと、そ
れぞれ、同じ奇数列においてすべてのフラッシュメモリ
セルの制御ゲートを接続している複数の奇数ワードライ
ンと、それぞれ、同じ偶数列においてすべてのフラッシ
ュメモリセルの制御ゲートを接続している複数の偶数ワ
ードラインと、それぞれ、同じ行においてすべてのフラ
ッシュメモリセルのドレインを接続している複数のビッ
トラインと、それぞれ、奇数列と前記奇数列に隣接する
関連偶数列においてすべてのフラッシュメモリセルの電
源に接続されている複数の電源ラインとを含み、前記電
源ラインデコーダーが、電源制御ラインと、それぞれの
電源主アドレスラインが対応する電源副アドレスライン
を持つ複数の電源主アドレスラインと電源副アドレスラ
インと、それぞれ電源主アドレスラインと対応する電源
副アドレスラインにカップリングされ、電源ラインを前
記電源ライン電圧または前記電源制御ラインに接続する
複数の電源ゲーティングデバイスとを含み、前記ワード
ラインデコーダーが、それぞれのワード主アドレスライ
ンと対応するワード副アドレスラインを持つ複数のワー
ド主アドレスラインおよびワード副アドレスラインと、
それぞれワード副アドレスラインにカップリングされ、
前記奇数ワードライン電圧により奇数ワードラインを対
応するワード主アドレスラインまたは前記ワード制御ラ
インに接続するかを制御されているか、またはそれぞれ
ワード副アドレスラインにカップリングされ、前記偶数
ワードライン電圧により偶数ワードラインを対応するワ
ード主アドレスラインまたは前記ワード制御ラインに接
続するかを制御されている複数のワードゲーティングデ
バイスとを含み、奇数ワードゲーティングデバイスと隣
接する偶数ワードゲーティングデバイスが同じワード主
アドレスラインと同じ副アドレスラインにカップリング
され、奇数ワードラインと偶数ワードラインをそれぞれ
同時に接続することを特徴とする複数のフラッシュメモ
リバンクを持つフラッシュメモリ回路。
【請求項３０】前記電源ライン電圧を供給する前記バン
クデコーダーにより制御される電源ラインラッチと、前
記ワード制御ラインを供給する前記バンクデコーダーに
より制御されるワード制御ラッチと、前記奇数ワードラ
イン電圧を供給する前記バンクデコーダーにより制御さ
れる奇数ワードラインラッチと、前記偶数ワードライン
電圧を供給する前記バンクデコーダーにより制御される
偶数ワードラインラッチとから構成されることを特徴と
する請求項２９に記載のフラッシュメモリ回路。
【請求項３１】それぞれの前記電源ゲーティングデバイ
スが、第１および第２トランジスタから構成され、前記
第１および第２トランジスタが電源主アドレスラインと
対応する電源副アドレスラインをそれぞれカップリング
するゲートを持ち、電源ラインを前記電源ラインラッチ
または前記電源制御ラインに接続することを特徴とする
請求項３０に記載のフラッシュメモリ回路。
【請求項３２】それぞれの前記ワードゲーティングデバ
イスが、前記奇数ワードラインラッチへ一緒に接続し、
カップリングするゲートを持ち、奇数ワードラインをワ
ード主アドレスラインまたは前記ワード制御ラッチに接
続するか、または前記偶数ワードラインラッチへ一緒に
接続し、カップリングするゲートを持ち、偶数ワードラ
インをワード主アドレスラインまたは前記ワード制御ラ
ッチに接続する１組のｎ−チャンネルおよびｐ−チャン
ネルトランジスタと、ワード副アドレスラインへカップ
リングするゲートを持ち、前記対のトランジスタに接続
されたワードラインを前記ワード制御ラッチに接続する
ｎ−チャンネルトランジスタとから構成され、前記ｎ−
チャンネルトランジスタにカップリングされるワード副
アドレスラインが対の前記トランジスタにカップリング
されるワード主アドレスラインと同じであることを特徴
とする請求項３０に記載のフラッシュメモリ回路。
【請求項３３】前記メモリ配列が少なくとも１行のトラ
ンジスタから構成され、それぞれの前記トランジスタに
は１つのゲートがあり、前記ゲートは１列のメモリセル
の１つのワードラインへカップリングされ、列に関連す
る電源ラインを電源電流ドレイニングラインまで接続し
ており、プログラミング操作において高セル電流を分流
処理し、且つ関連電源ラインを第１アースに接続し、プ
ログラミング操作において前記電源電流ドレイニングラ
インを第２アースに接続することを特徴とする請求項３
０に記載のフラッシュメモリ回路。
【請求項３４】前記電源ゲーティングデバイスが、第１
および第２トランジスタから構成され、それぞれ電源主
アドレスラインと対応する電源副アドレスラインへカッ
プリングするゲートを持ち、電源ラインを前記電源ライ
ンラッチまたは前記電源制御ラインに接続し、前記ワー
ドゲーティングデバイスが、前記奇数ワードラインラッ
チへ一緒に接続し、カップリングするゲートを持ち、奇
数ワードラインをワード主アドレスラインまたは前記ワ
ード制御ラッチに接続するか、または前記偶数ワードラ
インラッチへ一緒に接続し、カップリングするゲートを
持ち、偶数ワードラインをワード主アドレスラインまた
は前記ワード制御ラッチに接続する１組のｎ−チャンネ
ルおよびｐ−チャンネルトランジスタと、ワード副アド
レスラインへカップリングするゲートを持ち、前記対の
トランジスタに接続されたワードラインを前記ワード制
御ラッチに接続するｎ−チャンネルトランジスタとから
構成され、前記ｎ−チャンネルトランジスタにカップリ
ングされるワード副アドレスラインが対の前記トランジ
スタにカップリングされるワード主アドレスラインと同
じであることを特徴とし、前記メモリ配列が、少なくと
も１行のトランジスタから構成され、各トランジスタに
は１つのゲートがあり、前記ゲートは１列のメモリセル
の１つのワードラインへカップリングされ、列に関連す
る電源ラインを電源電流ドレイニングラインまで接続し
ており、プログラミング操作において高セル電流を分流
処理し、且つ関連電源ラインを第１アースに接続し、プ
ログラミング操作において前記電源電流ドレイニングラ
インを第２アースに接続することを特徴とする請求項３
０に記載のフラッシュメモリ回路。
【請求項３５】それぞれの前記複数の電源ラインが１つ
の奇数列および１つの関連する偶数列におけるメモリセ
ルの電源に接続されておらず、前記メモリ配列がそれぞ
れ複数の行から構成されるという複数のセグメントに分
割され、それぞれのセグメントが複数のセグメント電源
ラインを持ち、前記セグメント電源ラインが１つの奇数
列と１つの関連する偶数列におけるすべてのメモリセル
の電源を一緒に連結して形成されており、セグメントに
おける関連する偶数列は前記奇数列と隣り合い、且つ少
なくとも１つの電源セグメント制御トランジスタによっ
て再び奇数および偶数列に関連する電源ラインに接続さ
れ、前記電源セグメント制御トランジスタには１つのゲ
ートがあり、セグメントの電源セグメント制御ラインへ
カップリングされていることを特徴とする請求項３０に
記載のフラッシュメモリ回路。
【請求項３６】前記電源セグメント制御ラインと前記電
源セグメント制御トランジスタが第１ポリシリコン層に
構築され、前記複数の奇数および偶数ワードラインと前
記複数のフラッシュメモリセルの制御ゲートが第２ポリ
シリコン層に形成されることを特徴とする請求項３５に
記載のフラッシュメモリ回路。
【請求項３７】２つの隣り合う列がそれぞれワードライ
ンを持ち、ともにフラッシュメモリ回路の選択されたメ
モリバンクにおいて電源ラインを共用し、前記フラッシ
ュメモリ回路に複数のメモリバンクを持ち、前記メモリ
バンクがそれぞれバンクデコーダー、ワードラインデコ
ーダーおよび、電源ラインデコーダーを含み、適当なア
ドレス信号を選択されたメモリバンクのワードラインデ
コーダーに送り、２つの隣り合うワードラインを選択
し、適当なアドレス信号を選択されたメモリバンクの電
源ラインデコーダーに送り、選択された２つの隣り合う
ワードラインが共用する電源ラインを選択し、第１電圧
を選択されたメモリバンクの前記バンクデコーダーから
選択された隣り合うワードラインへ負荷し、第２電圧を
選択されたメモリバンクの前記バンクデコーダーから選
択された電源ラインに負荷し、第３電圧を選択されてい
ないメモリバンクのワードラインに負荷するというステ
ップから構成され、前記第１および第２電圧が選択され
たワードラインに接続されたメモリセルを消去するに充
分な電圧差をもたらすことを特徴とする２つの隣り合う
列のメモリセルを同時に消去する方法。
【請求項３８】２つの消去された列のメモリセルに対し
て１回に１列ずつ消去確認を行い、適当なアドレス信号
を選択されたメモリバンクのワードラインデコーダーに
送り、２つの隣り合うワードラインを選択し、適当なア
ドレス信号を選択されたメモリバンクの電源ラインデコ
ーダーに送り、選択された２つの隣り合うワードライン
が共用する電源ラインを選択し、第３電圧を前記バンク
デコーダーから確認において選択された隣り合うワード
ラインの１つへ負荷し、第４電圧を前記バンクデコーダ
ーから選択されたその他の隣り合うワードラインに負荷
し、さらに第５電圧をその他の選択されていないメモリ
バンクのワードラインに負荷するというステップから構
成され、前記第３電圧は確認においてワードラインに接
続されるメモリセルが正確に消去されたかを確認し、前
記第４電圧は選択された隣り合うワードラインのその他
のワードラインに接続されているすべてのメモリセルを
オフにする充分に低い電圧を供給し、前記第５電圧は選
択されていないメモリバンクのすべてのワードラインを
アースすることを特徴とする請求項３７に記載の２つの
隣り合う列のメモリセルを同時に消去する方法。
【請求項３９】前記バンクデコーダーが奇数および偶数
ワードラインに電圧を供給する奇数および偶数のワード
ラインラッチと、電源ラインに電圧を供給する電源ライ
ンラッチを含むことを特徴とする請求項３８に記載の２
つの隣り合う列のメモリセルを同時に消去する方法。
【請求項４０】２つの隣り合う列がそれぞれワードライ
ンを持ち、ともにフラッシュメモリ回路の選択されたメ
モリバンクにおいて電源ラインを共用し、前記フラッシ
ュメモリ回路に複数のメモリバンクを持ち、前記メモリ
バンクがそれぞれバンクデコーダー、ワードラインデコ
ーダーおよび、電源ラインデコーダーを含み、適当なア
ドレス信号を選択されたメモリバンクのワードラインデ
コーダーに送り、２つの隣り合うワードラインを選択
し、適当なアドレス信号を選択されたメモリバンクの電
源ラインデコーダーに送り、選択された２つの隣り合う
ワードラインが共用する電源ラインを選択し、第１電圧
を前記バンクデコーダーから確認において選択された隣
り合うワードラインの１つへ負荷し、第２電圧を選択さ
れた隣り合うワードラインのその他のワードラインに負
荷し、さらに第３電圧をその他の選択されていないメモ
リバンクのワードラインに負荷するというステップから
構成され、前記第１電圧は確認においてワードラインに
接続されるメモリセルが正確に消去されたかを確認し、
前記第２電圧は選択された隣り合うワードラインのその
他のワードラインに接続されているすべてのメモリセル
をオフにする充分に低い電圧を供給し、前記第３電圧は
選択されていないメモリバンクのすべてのワードライン
をアースすることを特徴とする２つの隣り合う列のメモ
リセルを１列ずつ消去の確認をする方法。
【請求項４１】Ａ．消去されるワードラインを選択し、Ｂ．ステップＡにおいて選択されたワードラインに適当
な消去バイアス条件を負荷した場合、干渉を受けるであ
ろうメモリセルを識別し、Ｃ．ステップＢで識別されたメモリセルのデータを読み
込み、さらにデータを一時保存デバイスに保存し、Ｄ．消去を選択されたワードラインのメモリセルに適当
な前記消去バイアス条件を、その他の選択されていない
ワードラインのメモリセルに非消去バイアス条件をそれ
ぞれ設定し、Ｅ．消去を選択されたワードラインに消去パルスを加
え、Ｆ．消去を選択されたワードラインのメモリセルに対し
てデータ確認を行い、Ｇ．消去を選択されたすべてのワードラインのメモリセ
ルがステップＦで無事に確認を通過したならば、ステッ
プＩに進み、Ｈ．事前に設定した時間を過ぎていない場合、ステップ
Ｆですべてのメモリセルがデータ確認を通過したワード
ラインを排除することにより消去を行うワードラインの
選択を更新して、ステップＤへ戻り、さもなくばステッ
プＰへ行き、Ｉ．ステップＢで識別されたメモリセルの第１グループ
の新しいデータを読み込み、前記メモリセルの第１グル
ープに対するデータ「１」確認を行い、前記第１グルー
プのメモリセルが前記一時保存デバイスに保存したデー
タ値「１」を持ち、Ｊ．ステップＩで前記データ「１」確認が成功した場合
ステップＬへ進み、さもなくばステップＫを実行し、Ｋ．ステップＩの前記データ「１」確認が失敗し、事前
に設定した時間を超えていない場合、データ「１」を前
記第１グループにポストプログラミングを行い、ステッ
プＩに戻り、さもなくばステップＰへ進み、Ｌ．ステップＢで識別されたメモリセルの第２グループ
の新しいデータを読み込み、前記メモリセルの第２グル
ープに対するデータ「０」確認を行い、前記第２グルー
プのメモリセルが前記一時保存デバイスに保存したデー
タ値「０」を持ち、Ｍ．ステップＬで前記データ「０」の確認が成功した場
合ステップＯへ進み、さもなくばステップＮを実行し、Ｎ．ステップＬの前記データ「０」確認が失敗し、事前
に設定した時間を超えていない場合、データ「０」を前
記第１グループのメモリセルにポストプログラミングを
行い、ステップＬへ戻り、さもなくばステップＰへ進
み、Ｏ．前記メモリ操作を無事に終了し、Ｐ．前記メモリ操作を終了し、前記フラッシュメモリの
欠陥を宣言するというステップを含むことを特徴とする
フラッシュメモリ回路において１つまたはそれ以上のワ
ードラインのメモリセルを消去し、確認するメモリ操作
の方法。
【請求項４２】前記ステップＨを、Ｈ１．事前に設定した時間を過ぎた場合、ステップＰに
進み、Ｈ２．事前に設定した条件を満たしていない場合、ステ
ップＦですべてのメモリセルがデータ確認を通過したワ
ードラインを排除することにより消去を行うワードライ
ンの選択を更新して、ステップＤへ戻り、Ｈ３．ステップＦでデータ確認に失敗したメモリセルを
持つワードラインを識別し、認識された各ワードライン
にメモリセグメント消去を実行するというステップで構
成される手順に置き換え、前記メモリセグメント消去
が、ａ．ワードラインのメモリセルを複数のセグメントに分
割し、ｂ．消去されるワードラインを選択し、ｃ．ステップaにおいて選択されたワードラインに適当
な消去バイアス条件を負荷した場合、干渉を受けるであ
ろうメモリセルを識別し、ｄ．ステップcで識別されたメモリセルのデータを読み
込み、さらにデータを一時保存デバイスに保存し、ｅ．消去を選択されたセグメントのメモリセルに適当な
前記消去バイアス条件を、その他の選択されていないセ
グメントと選択されていないワードラインのメモリセル
に非消去バイアス条件をそれぞれ設定し、ｆ．消去を選択されたセグメントに消去パルスを加え、ｇ．消去を選択されたセグメントのメモリセルに対して
データ確認を行い、ｈ．消去を選択されたすべてのセグメントのメモリセル
がステップgで無事に確認を通過したならば、ステップj
に進み、ｉ．事前に設定した時間を過ぎていない場合、ステップ
gですべてのメモリセルがデータ確認を通過したセグメ
ントを排除することにより消去を行うセグメントの選択
を更新して、ステップeへ戻り、さもなくばステップqへ
行き、 j．ステップcで識別されたメモリセルの第１グループの
新しいデータを読み込み、前記メモリセルの第１グルー
プに対するデータ「１」確認を行い、前記第１グループ
のメモリセルが前記一時保存デバイスに保存したデータ
値「１」を持ち、 k．ステップjで前記データ「１」確認が成功した場合ス
テップmへ進み、さもなくばステップlを実行し、 l．ステップjの前記データ「１」確認が失敗し、事前に
設定した時間を超えていない場合、データ「１」を前記
第１グループにポストプログラミングを行い、ステップ
jに戻り、さもなくばステップqへ進み、ｍ．ステップcで識別されたメモリセルの第２グループ
の新しいデータを読み込み、前記メモリセルの第２グル
ープに対するデータ「０」確認を行い、前記第２グルー
プのメモリセルが前記一時保存デバイスに保存したデー
タ値「０」を持ち、ｎ．ステップｍで前記データ「０」の確認が成功した場
合ステップｐへ進み、さもなくばステップｏを実行し、ｏ．ステップｍの前記データ「０」確認が失敗し、事前
に設定した時間を超えていない場合、データ「０」を前
記第１グループのメモリセルにポストプログラミングを
行い、ステップｍに戻り、さもなくばステップｑへ進
み、ｐ．前記メモリ操作を無事に終了し、ｑ．前記メモリ操作を終了し、前記フラッシュメモリの
欠陥を宣言するというステップから構成されることを特
徴とする請求項４１に記載のフラッシュメモリ回路にお
いて１つまたはそれ以上のワードラインのメモリセルを
消去し、確認するメモリ操作の方法。
【請求項４３】ステップeにおいて消去を選択されたセ
グメントのメモリセルに対する前記の適当な消去デバイ
ス条件が、電源消去方法のバイアス条件であり、さらに
選択されていないセグメントのメモリセルが浮いている
ことを特徴とする請求項４２に記載のフラッシュメモリ
回路において１つまたはそれ以上のワードラインのメモ
リセルを消去し、確認するメモリ操作の方法。
【請求項４４】ステップeにおいて消去を選択されたセ
グメントのメモリセルに対する前記の適当な消去デバイ
ス条件が、適当な方法のバイアス条件であり、さらに選
択されていないセグメントのメモリセルが浮いているこ
とを特徴とする請求項４２に記載のフラッシュメモリ回
路において１つまたはそれ以上のワードラインのメモリ
セルを消去し、確認するメモリ操作の方法。
【請求項４５】ａ．消去されるセグメントを選択し、ｂ．ステップaにおいて選択されたセグメントに適当な
消去バイアス条件を負荷した場合、干渉を受けるであろ
うメモリセルを識別し、ｃ．ステップｂで識別されたメモリセルのデータを読み
込み、さらにデータを一時保存デバイスに保存し、ｄ．消去を選択されたセグメントのメモリセルに適当な
前記消去バイアス条件を、その他の選択されていないセ
グメントと選択されていないワードラインのメモリセル
に非消去バイアス条件をそれぞれ設定し、ｅ．消去を選択されたセグメントに消去パルスを加え、ｆ．消去を選択されたセグメントのメモリセルに対して
データ確認を行い、ｇ．消去を選択されたすべてのセグメントのメモリセル
が無事に確認を通過したならば、ステップｉに進み、ｈ．事前に設定した時間を過ぎていない場合、すべての
メモリセルがデータ確認を通過したセグメントを排除す
ることにより消去を行うセグメントの選択を更新して、
ステップｄへ戻り、さもなくばステップｐへ行き、ｉ．ステップｂで識別されたメモリセルの第１グループ
の新しいデータを読み込み、前記メモリセルの第１グル
ープに対するデータ「１」確認を行い、前記第１グルー
プのメモリセルが前記一時保存デバイスに保存したデー
タ値「１」を持ち、ｊ．ステップｌで前記データ「１」確認が成功した場合
ステップｌへ進み、さもなくばステップｋを実行し、ｋ．ステップｉの前記データ「１」確認が失敗し、事前
に設定した時間を超えていない場合、データ「１」を前
記第１グループにポストプログラミングを行い、ステッ
プｉに戻り、さもなくばステップｐへ進み、ｌ．ステップｂで識別されたメモリセルの第２グループ
の新しいデータを読み込み、前記メモリセルの第２グル
ープに対するデータ「０」確認を行い、前記第２グルー
プのメモリセルが前記一時保存デバイスに保存したデー
タ値「０」を持ち、ｍ．ステップｌで前記データ「０」の確認が成功した場
合ステップｏへ進み、さもなくばステップｎを実行し、ｎ．ステップｌの前記データ「０」確認が失敗し、事前
に設定した時間を超えていない場合、データ「０」を前
記第１グループのメモリセルにポストプログラミングを
行い、ステップｌに戻り、さもなくばステップｐへ進
み、ｏ．前記メモリ操作を無事に終了し、ｐ．前記メモリ操作を終了し、前記フラッシュメモリの
欠陥を宣言するというステップから構成されることを特
徴とするフラッシュメモリ回路において１つのワードラ
インの複数のセグメントのメモリセルを消去し、確認す
るメモリ操作の方法。
【請求項４６】ステップｄにおいて消去を選択されたセ
グメントのメモリセルに対する前記の適当な消去デバイ
ス条件が、電源消去方法のバイアス条件であり、さらに
選択されていないセグメントのメモリセルが浮いている
ことを特徴とする請求項４５に記載のフラッシュメモリ
回路において１つのワードラインの複数のセグメントの
メモリセルを消去し、確認するメモリ操作の方法。
【請求項４７】ステップeにおいて消去を選択されたセ
グメントのメモリセルに対する前記の適当な消去デバイ
ス条件が、適当な方法のバイアス条件であり、さらに選
択されていないセグメントのメモリセルが浮いているこ
とを特徴とする請求項４５に記載のフラッシュメモリ回
路において１つのワードラインの複数のセグメントのメ
モリセルを消去し、確認するメモリ操作の方法。
【請求項４８】複数のメモリセグメントに分割され、さ
らに複数のフラッシュメモリセルと、複数の奇数ワード
ラインと、複数の偶数ワードラインと、複数のビットラ
インと、複数のセグメント電源ラインから構成され、前
記フラッシュメモリセルが複数の列と複数の列に配列さ
れ、それぞれのメモリセグメントが少なくとも１つの行
を持ち、それぞれの前記複数のフラッシュメモリが制御
ゲート、フローティングゲート、ドレインおよび電源を
持ち、前記フローティングゲートが第１ポリシリコン層
に形成され、前記制御ゲートが第２ポリシリコン層に形
成され、前記複数の奇数ワードラインが前記第２ポリシ
リコン層に形成され、それぞれの奇数ワードラインが同
じ奇数列におけるすべてのフラッシュメモリセルの制御
ゲートに接続されており、前記複数の偶数ワードライン
が前記第２ポリシリコン層に形成され、それぞれの偶数
ワードラインが同じ奇数列におけるすべてのフラッシュ
メモリセルの制御ゲートに接続されており、隣の奇数ワ
ードラインとワードラインペアを形成し、前記複数のビ
ットラインが同じ行におけるすべてのフラッシュメモリ
のドレインに接続され、前記複数の電源ラインがそれぞ
れワードラインペアに対応し、前記複数のセグメント電
源ラインは各メモリセグメントにあり、前記セグメント
電源ラインが、メモリセグメント内のワードラインペア
におけるすべてのメモリセルの電源を一緒に連結して形
成されており、少なくとも１つの電源セグメント制御ト
ランジスタによって再びワードラインペアに関連する電
源ラインに接続され、前記電源セグメント制御トランジ
スタには１つのゲートがあり、メモリセグメントの電源
セグメント制御ラインへカップリングされており、前記
電源セグメント制御ラインと前記電源セグメント制御ト
ランジスタが第３ポリシリコン層に形成されていること
を特徴とするフラッシュメモリ配列。
【請求項４９】前記第３ポリシリコン層が前記第２ポリ
シリコン層とは異なるポリシリコン層であることを特徴
とする請求項４８に記載のフラッシュメモリ回路。
【請求項５０】前記第３ポリシリコン層が前記第２ポリ
シリコン層の下方にあるポリシリコン層であることを特
徴とする請求項４８に記載のフラッシュメモリ回路。
【請求項５１】前記第３ポリシリコン層が前記第２ポリ
シリコン層の上方にあるポリシリコン層であることを特
徴とする請求項４８に記載のフラッシュメモリ回路。
【請求項５２】複数のメモリセグメントに分割され、さ
らに複数のフラッシュメモリセルと、複数の奇数ワード
ラインと、複数の偶数ワードラインと、複数のビットラ
インと、複数のセグメント電源ラインから構成され、前
記フラッシュメモリセルが複数の列と複数の列に配列さ
れ、それぞれのメモリセグメントが少なくとも１つの行
を持ち、それぞれの前記複数のフラッシュメモリが制御
ゲート、フローティングゲート、ドレインおよび電源を
持ち、前記フローティングゲートが第１ポリシリコン層
に形成され、前記制御ゲートが第２ポリシリコン層に形
成され、前記複数の奇数ワードラインが第２ポリシリコ
ン層に形成されており、それぞれの奇数ワードラインが
メモリセグメントにおいて同じ奇数列におけるすべての
フラッシュメモリセルの制御ゲートに接続されている複
数の奇数ワードラインセグメントと、第１誘電層に形成
されており、同じ奇数行における前記奇数ワードライン
セグメントを接続し、奇数ワードラインを形成する複数
のワードラインセグメントコネクタとから構成され、前
記複数の偶数ワードラインが隣の奇数ワードラインとワ
ードラインペアを形成し、前記第２ポリシリコン層に形
成されており、それぞれの偶数ワードラインがメモリセ
グメントにおいて同じ偶数列におけるすべてのフラッシ
ュメモリセルの制御ゲートに接続されている複数の偶数
ワードラインセグメントと、第２誘電層に形成されてお
り、同じ偶数行における前記偶数ワードラインセグメン
トを接続し、偶数ワードラインを形成する複数のワード
ラインセグメントコネクタとから構成され、前記複数の
ビットラインが同じ行におけるすべてのフラッシュメモ
リのドレインに接続され、前記複数の電源ラインがそれ
ぞれワードラインペアに対応し、前記複数のセグメント
電源ラインは各メモリセグメントにあり、前記セグメン
ト電源ラインが、メモリセグメント内のワードラインペ
アにおけるすべてのメモリセルの電源を一緒に連結して
形成されており、少なくとも１つの電源セグメント制御
トランジスタによって再びワードラインペアに関連する
電源ラインに接続され、前記電源セグメント制御トラン
ジスタには１つのゲートがあり、メモリセグメントの電
源セグメント制御ラインへカップリングされており、前
記電源セグメント制御ラインと前記電源セグメント制御
トランジスタが第２ポリシリコン層に形成されているこ
とを特徴とするフラッシュメモリ配列。
【請求項５３】前記第１誘電層が前記第２ポリシリコン
層とは異なるポリシリコンまたは金属層であることを特
徴とする請求項５２に記載のフラッシュメモリ配列。
【請求項５４】前記第２誘電層が前記第２ポリシリコン
層とは異なるポリシリコンまたは金属層であることを特
徴とする請求項５２に記載のフラッシュメモリ配列。
【請求項５５】前記第１および２誘電層が第２ポリシリ
コン層とは異なる同じポリシリコンまたはメタル層であ
ることを特徴とする請求項５２に記載のフラッシュメモ
リ配列。
【請求項５６】同じ奇数列において奇数ワードラインセ
グメントを接続する前記ワードラインセグメントコネク
ターが、連続し、前記第１誘電層にコネクターラインを
形成することを特徴とする請求項５２に記載のフラッシ
ュメモリ配列。
【請求項５７】同じ偶数列において偶数ワードラインセ
グメントを接続する前記ワードラインセグメントコネク
ターが、連続し、前記第２誘電層にコネクターラインを
形成することを特徴とする請求項５２に記載のフラッシ
ュメモリ配列。