JP2000516380A - 新しいフラッシュメモリ配列とデーコーディング構造 - Google Patents

Abstract

(57)【要約】 偶数ワードラインラッチ(10)および奇数ワードラインラッチ(20)を持つワードラインデコーダ(50)と電源ラインラッチ(30)を持つ電源ラインデコーダ(60)を有するフラッシュメモリ回路を示す。ワードラインデコーダ(50)と電源ラインデコーダ(60)はフラッシュメモリにおける隣り合う２つのワードラインにあるメモリセルを同時に消去し、ワードライン毎に確認するという特性を供する。隣り合う２つの列を消去することによって、本発明の実施例では過剰消去、電源干渉といった従来のフラッシュメモリ回路が持つ問題を解決している。デコーディング構造によって、１組または複数組のワードラインペアまで幅広い消去サイズを選択することができる。ワードラインのメモリセルを複数のセグメントに分割し、電源セグメント制御ラインとトランジスタによって制御されるセグメント電源ラインを持つことによって、デコーディング回路はさらに、消去するワードラインセグメントのメモリセルを選択することができるという特性を提供している。いくつかの異なるアプローチがワードライン同様、電源セグメント制御ラインとトランジスタのレイアウトにも示されている。

Description

【発明の詳細な説明】 新しいフラッシュメモリ配列とデーコーディング構造 発明の属する技術分野 本発明はフラッシュメモリの設計および電気回路構造に関するもので、とくに フラッシュメモリ内のワードラインと電源ラインデコーダーの構造に関するもの である。 発明の背景 近年、フラッシュメモリは広くコンピュータ関連設備や、記憶装置のような電 子設備に応用されている。フラッシュメモリの非揮発性とチップ状でプログラム 化ができるという特性により、フラッシュメモリは多くのアプリケーションのデ ータ保存にとって重要な役割を果たしている。例えば、フラッシュメモリはパソ コンのBIOS記憶装置に汎用されている。このほか、フラッシュメモリのサイズは 携帯電話、デジタルカメラ、ビデオゲームのプラットフォームといったポータブ ルデバイスに適しており、フラッシュメモリでプログラムやデータを保存してい る。 ランダムに読み込み、消去、プログラム書き込みができるＲＡＭとは異なり、 従来のEPROM型のフラッシュメモリは複数のバイトを含む各ブロックに対してバ イト・プログラムとブロック消去を行う。メモリブロックのデータは消去するの に個別に選択できないため、フラッシュメモリはブロック全体のメモリセルを消 去する必要がある。例えば、フロック全体を消去してから、バイト毎に新しいデ ータをプログラムする。ブロック毎の消去は柔軟性に欠けるだけではなく、過 剰消去という望ましくない問題が発生する。過剰消去は各メモリセルの消去速度 が異なることから発生する。大量のセルが一緒に消去されるため、消去速度が速 いメモリバイトは過剰消去で０Ｖ以下となり、遅いメモリセルは消去が完全に行 われない。過剰消去されたセルでは電流が漏洩し、ビットライン（ＢＬ）感応増 幅器に誤動作が生じる。 メモリセル消去の柔軟性を高め、選択していないメモリセルを隔離して、デー タに対する干渉を避けるため、米国特許5,548,551号では、非揮発性メモリの単 一メモリセル、またはブロック全体のメモリセルのどちらかを消去できる負電圧 デコーダーが掲示されている。実際の応用においては、メモリの干渉や過剰消去 などの問題なしにフラッシュメモリの消去操作を行うためには、小さく（複数バ イト）且つ柔軟性がある（ランダムで複数のワードライン）消去サイズが必要と なる。 発明の要旨 本発明では、従来のフラッシュメモリが持つ欠点を克服するため、小さく且つ 柔軟性があるワードライン数で、メモリセルの消去ができるという回路を提供す ることを目的とする。さらに、複数のワードラインを同時に消去し、且つワード ライン毎の確認を同時に行う消去方法を提供することである。さらに、従来の方 法で発生したメモリの干渉や過剰消去といった問題を回避できるメモリの回路構 造とメモリ回路の操作方法を提供すること、セグメント電源ラインを持つため、 ワードラインにおける小さいセグメントが電源の干渉なく消去できるという電源 ライン回路を提供すること、そして、１つのワードラインにおける１つ又はそれ 以上のセグメントを消去するため、選ばれていないセグメントのゲート干渉を軽 減するという新しいバイアス条件を提供することをそれぞれ目的としている。 本発明ではフラッシュメモリ回路のメモリセルを複数のメモリバンクに分割す る。各メモリバンクのメモリセルは複数の列と複数の行から構成され、隣接する ２つの列のメモリセル電源は同じ電源ラインに接続されている。本発明の各メモ リバンクはそれぞれ独自のワードラインデコーダーと電源ラインデコーダーを持 つ。電源ラインデコーダーには電源ラインラッチがあり、各メモリ操作において 望ましい電圧レベルを供給する。アドレスラインからワードラインデコーダーと 電源ラインデコーダーまでは、メモリ操作を行うワードラインおよび電源ライン を選択することができる。 最初の実施例において、各ワードラインデコーダーは奇数および偶数の両方の ワードラインラッチを持つ。消去操作に関して、本発明のより望ましい操作モー ドは隣接する２つのワードラインを選ぶことである。これらのワードラインは消 去するメモリバンクからの電源ラインを共用している。２つの隣り合うワードラ インのメモリセルが消去される時、負電圧がワードラインラッチを通じて両方の ワードラインにかかり、5Vのような正電圧が電源ラインラッチを通じて、消去操 作に適したバイアス条件を提供する。メモリセルの消去が確認される時、確認さ れるワードラインにはワードラインラッチから確認電圧がかかり、その他のワー ドラインラッチは確認されないワードライン上の過剰消去メモリセルを閉じるに 充分な低電圧を供給する。このため、各ワードラインを確認する際に発生する読 み込みエラーを回避することができる。さらに、各ワードラインが適当な電圧の 負荷によって確認された後、消去を中止することができ、接続されたワードライ ンラッチによって過剰消去の問題が軽減できる。実施例では複数のメモリバンク がそれぞれ、同じ電源ラインを共用する２つのワードラインを持ち、１回の消去 操作で同時に消去することができる。消去のサイズ は１組のワードラインから複数組のワードラインまで選択することができる。 第２の実施例でも、デコーダーに接続された２つのラッチを持つ。１つのラッ チは選択されたメモリ列のワードラインの電圧がその他のラッチで供給されるの か、またはアドレスラインで供給されるのかを制御する。適当な電圧がアドレス ラインとラッチに供給されることで、メモリバンク内の複数組のワードラインが 同時に消去され、１つずつ確認される。前記実施例において、メモリバンク内の すべてのワードラインを消去する場合、ワードライン電圧を供給するアドレスラ インはすべてのメモリバンクが共用するため、その他のメモリバンクもすべての ワードラインを同時に消去するかまたは消去しないかしか選択できない。このた め、１回の消去操作において、サイズがメモリバンクより小さい複数組のワード ラインペアを消去するか、または複数のメモリバンクを同時に消去するというモ ードが望ましい。 その他２つの実施例は、第２の実施例と同じ機能を提供している。第３の実施 例ではワードライン電圧がどのように供給されるかを制御するための追加ラッチ が使用されている。追加ラッチによって、ワードラインデコーダーの制御回路デ バイスに対する様々な条件における保護を強化することができる。第４の実施例 では、ワードラインデコーダーと電源ラインデコーダーに必要なアドラスライン を半分に減らすことができる追加ラッチを使用している。上記２つの実施例は柔 軟性とより望ましい操作モードが第２の実施例と同じである。 本発明ではさらに、消去する列におけるメモリセルの小さいセグメントを選択 することができるという電源ライン回路を提供する。メモリバンクのメモリ配列 を、複数の行から構成される複数のセグメントに分割することにより、メモリセ ルの隣り合う２つの列の電源を一緒 に接続し、セグメント電源ラインとすることができる。１つのワードラインにお けるセグメント電源ラインはそれぞれ共用の電源ラインに接続され、カップリン グされたゲートを持つ電源セグメント制御トランジスタを通じて、電源セグメン ト制御ラインに接続されている。このため、ワードラインにおけるメモリセルは セグメント毎に消去することができる。 本発明の電源セグメント制御ラインと電源セグメント制御トランジスタは、フ ラッシュメモリにより高い柔軟性を与えているが、メモリデバイスの製造がより 複雑になってしまう。制御ゲート、ワードライン、そして電源セグメント制御ト ランジスタと電源セグメント制御ラインを適当な処理層に分割することは、デバ イスの製造において重要なポイントとなっている。より高い性能を持つデバイス を製造するため、本発明はさらに多くの望ましいレイアウト構造を説明する。 １つのレイアウト構造において、電源セグメント制御ラインとトランジスタは １つのポリシリコン層に形成されている。前記層において、メモリセルのフロー ティングゲートも形成されている。他のレイアウト構造において、電源セグメン ト制御ラインとトランジスタが形成されているポリシリコン層が、制御ゲートが 形成されているポリシリコン層の上方または下方にある。さらに別のレイアウト 構造において、最初にワードラインが制御ゲートのポリシリコン層にある複数の ワードラインセグメントから形成され、さらにその他の誘電層に接続される。こ のため、電源セグメント制御ラインとトランジスタは制御ゲートと同じポリシリ コン層に形成することができる。 本発明における消去操作の望ましいモードは、１つの電源ラインを共有する２ つの隣り合うワードラインを同時に消去することだが、単独のワードラインのメ モリセルを一度に消去する場合、ポスト・プロ グラミング方法により、干渉を受けたメモリのデータを再保存することができる 。２つのメモリ消去モードは、複数のワードラインの消去と単一ワードラインに おける複数セグメントの消去によって説明できる。それぞれのモードにおいて異 なるデバイス条件が適用される。２種類の操作モードの長所を持つ混合方法は、 過剰消去問題を回避し、消去時間を短縮し、消費電力を節減することができる。 図面の簡単な説明 図１ 本発明の第１実施例におけるメモリバンク回路(メモリバンクデコーダー、奇 数および偶数ワードラインラッチを持つワードラインデコーダー、電源ラインラ ッチを持つ電源ラインデコーダーを含む)。 図２ 図１の第１実施例におけるワードラインデコーダー回路。 図３ａ メモリバンクのメモリ配列回路と各種メモリ操作におけるデコーダー操作条件 。 図３ｂ 第１実施例における異なるメモリ操作に対する制御信号。 図４ 本発明の第２実施例におけるメモリバンク回路(メモリバンクデコーダー、ワ ードラインラッチを持つワードラインデコーダー、電源ラインラッチを持つ電源 ラインデコーダーを含む)。 図５ａ 図５の第２実施例におけるワードラインデコーダー回路。 図５ｂ 第２実施例における異なるメモリ操作に対する制御信号。 図６ 本発明の第３実施例におけるメモリバンク回路。 図７ 本発明の第４実施例におけるメモリバンク回路。 図８ ３段階の電圧レベルを提供するラッチ回路。 図９ ２段階の電圧レベルを提供するラッチ回路。 図１０ａ セグメント電源ラインを持つメモリ配列回路。 図１０ｂ 別のセグメント電源ラインを持つメモリ配列回路。 図１１ａ メモリ配列回路（図１０ａ）の典型的レイアウト。 図１１ｂ メモリ配列回路（図１０ａ）の別のレイアウト。 図１１ｃ 別のレイアウトにおける最初の少数層(ワードラインが第２ポリシリコン層に おいて複数のセグメントに分割され、電源セグメント制御トランジスタを第２ポ リシリコン層に配列できる)。 図１１ｄ 図１１ｃの別のレイアウトにおける同じワードラインの第２ポリシリコン層に ある隣接するワードラインセグメント(第１金属層または第２金属層に接続され ている)。 図１１ｅ 金属コネクタで接続されている２つの隣り合う第２ポリシリコン層ワードライ ンセグメント。 図１１ｆ 第２ポリシリコン層ワードラインセグメントを接続する金属コネクタ(直列に 配列され、長い金属ラインを形成している)。 図１２ａ 典型的なゲーティングデバイス(図２のゲーティングデバイスに代替できる)。 図１２ｂ 典型的なゲーティングデバイス(図５のゲーティングデバイスに代替できる)。 図１２ｃ 他の典型的なゲーティングデバイス(図５のゲーティングデバイスに代替でき る)。 図１３ 本発明のポスト・プログラミング法のフローチャート(１組のワードラインの メモリセルに対する消去を同時に行わず、データ干渉が発生したメモリセルに対 する再プログラミングを行う)。 図１４ 本発明における第１の消去モード(複数のワードラインのメモリセルが消去を 選択された場合)。 図１５ 本発明における第２の消去モード(複数のワードラインセグメントのメモリセ ルが消去を選択された場合)。 図１６ 本発明における第３の消去モード(図１４、図１５に示された第１ および第２消去モードの長所を組み合わせ、複数のワードラインのメモリセルを 消去する場合)。 発明の詳細な説明 本発明はフラッシュメモリを複数のメモリバンクに分割する。図１に示す通り 、本発明の第１実施例において、フラッシュメモリは１つのワードライン（ＷＬ ）デコーダ−５０、１つの電源ライン（ＳＬ）デコーダー６０、および１つのデ ータバンク８０を含む。前記データバンク８０は１つのメモリセル配列を持つ。 各メモリバンクは１つの奇数ＷＬラッチ１０、１つの偶数ＷＬラッチ２０および １つのＳＬラッチ３０を持つ。異なるメモリバンクを選択するためのバンクデコ ーダー４０も図中に示されている。ＷＬラッチとＳＬラッチはバンクデコーダー によって制御されている。ＸＴ１〜ＸＴ４およびＸＴＢ１〜ＸＴＢ４はアドレス ラインで、ＷＬデコーダー５０と一緒に作動するとき、ＷＬラッチからワードラ インまでの電圧を通すか、阻止する。ＳＴ１〜ＳＴ４およびＳＴＢ１〜ＳＴＢ４ のアドレスラインはＳＬデコーダー６０を制御して、ＳＬラッチから電源ライン までの電圧を通すか、阻止する。ＸＳワード制御ラインは本実施例において、ア ース電圧に接続されている。 ＷＬラッチ１０または２０とＳＬラッチ３０に関するデコーダー回路は図１に 示されている。単一ワードラインにおけるメモリセルの消去を行うため、負電圧 をワードラインに、正電圧５Ｖを電源ラインに負荷する(通常、単一ワードライ ンには１２８又は２５６バイトが含まれる)。しかし、図１に示す通り、本発明 のフラッシュメモリは、２つの隣り合うワードラインが１つの電源ラインを共用 している。例 えば、ＷＬ１とＷＬ２はＳＬ１を共用している。ＷＬ１を消去する場合、消去し たくないＷＬ２も消去されてしまう可能性がある。この問題を克服するため、消 去する前に消去するＷＬを読み込み、隣のＷＬのメモリセルにプログラムデータ として保存しておく。消去確認の間、隣のＷＬはオフの状態にある。消去するＷ Ｌが無事に確認された後、干渉を受けた隣のＷＬにあったメモリセルのデータを 回復する。呼び出されたデータと保存してあったデータを比較する。データが符 合しない場合、保存されていたデータを、干渉を受けたＷＬで再プログラミング する。第１実施例に示された回路では、隣のＷＬにある干渉を受けるかもしれな いデータを保存し、その後回復する方法により、如何なる数のＷＬも消去できる という柔軟性を持っている。 しかし、第１実施例のフラッシュメモリ回路におけるより好ましい操作は、隣 り合うＷＬを同時に消去し、確認操作を干渉なしに行うことである。本発明の奇 数と複数のＷＬラッチ１０、２０は２つの隣り合うＷＬにおけるメモリセルを同 時に消去することができる。選択されたメモリバンクにおける奇数と偶数のＷＬ ラッチが、選択された１組のＷＬに負電圧を負荷し、選択されたメモリバンクに おけるＳＬラッチが、選択された１つのＳＬに正電圧を負荷すると、１組のワー ドラインは同時に消去され、１つずつ確認されて、適当なアドレス信号がアドレ スラインに送られる。 選択されたメモリバンクのその他のＷＬすべては、アドレスラインにより消去 が選択されなければ、ワード制御ラインＸＳを通じてアースされる。同様に、選 択されなかったＳＬもアースされる。ゆえに選択されたＷＬのメモリセル以外は 、消去のため負荷するバイアス電圧の影響を受けることはない。メモリ干渉問題 は解消されている。さらに各メモリバンクは奇数および偶数のＷＬラッチとＳＬ ラッチを持つ ため、消去操作が他のメモリバンクに影響を与えることなく、独立して実施でき る。つまり、フラッシュメモリの消去サイズに柔軟性があり、１組のＷＬペアか ら複数のＷＬペアまで消去できる。さらに、消去を選択されたメモリバンクはフ ラッシュメモリのどこに位置していても構わない。 ＷＬデコーダー５０の操作を説明するため、デコーダー回路を図２に再び示す 。p-nトランジスタともう１つのｎトランジスタは各ＷＬがＷＬラッチに接続す るか、ワード制御ラインＸＳにアースするかを制御している。注意すべきことは 、本実施例において、同時に複数のメモリバンクを選択する場合、各メモリバン クから１組のＷＬだけを選択して消去することが望ましいということだ。そうす ることで、干渉という問題が回避できる。ユーザーにとって、消去するメモリＷ Ｌのロジカルアドレスも連続させることができる。しかし、本実施例のメモリデ コーダーは１組のＷＬのみを各メモリバンクから選択することを確保することが できる。図１に示される回路は１つのメモリバンクにおいて１組以上のＷＬを同 時に削除することができるが、各メモリバンクから１組だけを消去しない限り、 本発明のメリットを発揮することができない。 ２組のＷＬを消去する例は、図２に示されたデコーダー回路の操作条件で説明 されている。例えば、最初と２番目のメモリバンクのＷＬ１とＷＬ２を消去する とする。アドレスラインに適当な電圧が負荷され、ＷＬ１とＷＬ２が選択される 。つまりＸＴＩに０Ｖ、ＸＴ２〜ＸＴ４に−８Ｖ、ＸＴＢ１に−８Ｖ、ＸＴＢ２ 〜ＸＴＢ４に０Ｖが負荷される。本実施例において、ＸＳラインはつねにアース されている。選択された２つのメモリバンクにおいて、奇数と偶数のＷＬラッチ が−８ＶをＸＤ１とＸＤ２にそれぞれ負荷する。ＷＬデコーダー５０に おいて、複数のワード・ゲーティング・デバイスがあり、それぞれ３つのトラン ジスタでＷＬの接続を制御している。例えば、ＷＬ１はトランジスタＭ１ａ、Ｍ １ｂ、およびＭ１ｃで制御されている。それぞれのＷＬはＷＬラッチまたはワー ド制御ラインＸＳに接続される。これらのバイアス条件において、Ｍ１ａとＭ２ ａはＭ１ｂ、Ｍ２ｂと同様にオンの状態にあり、Ｍ１ｃとＭ２ｃはオフにされて 、ＸＤ１とＸＤ２をＷＬ１とＷＬ２に通している。Ｍ３ａ〜Ｍ８ａとＭ３ｂ〜Ｍ ８ｂをオフ、Ｍ３ｃ〜Ｍ８ｃをオンにして、ＸＳ信号をＷＬ３〜ＷＬ８に通す。 ゆえに、ＷＬ１とＷＬ２には−８Ｖがかかり、消去が行われ、ＷＬ３〜ＷＬ８は アースされ、２つのメモリバンクにおいて選択されない。 電源ラインデコーダー６０は複数の電源ゲーティング・デバイスから構成され 、それぞれ２つのトランジスタを持ち、電源ラインをＳＬラッチ３０に接続する か、電源制御ラインＳＬＳに接続するかを制御する。アドレスラインＳＴ１〜Ｓ Ｔ４とＳＴＢ１〜ＳＴＢ４は電源ゲーティング・デバイスがどの電源ラインをＳ Ｌラッチ３０に接続するかを制御する。一般的に、ＳＴ１〜ＳＴ４はＸＴ１〜Ｘ Ｔ４と同じロジックを持つが、電圧が異なる。ＳＴＢ１〜ＳＴＢ４もＸＴＢ１〜 ＸＴＢ４と同じロジックを持つが、電圧が異なる。 他のメモリバンクを消去しないため、奇数および偶数のＷＬラッチはアース電 圧をそれぞれＸＤ１とＸＤ２にかける。アドレスラインＸＴ１〜ＸＴ４とＸＴＢ １〜ＸＴＢ４の条件は選択されたＷＬによって決定されているため、ＷＬ１とＷ Ｌ２はアース電圧のＸＤ１とＸＤ２にそれぞれ接続される。ＷＬ３〜ＷＬ８もア ース電圧のＸＳに通される。ゆえに、消去操作によっていかなるＷＬも影響を受 けない。 事前に設定された消去時間の後、消去されたＷＬの各セルの閾値電 圧が確認され、消去が完了したかがチェックされる。確認されるＷＬには１．５ Ｖのような正電圧が負荷される。他の消去されたＷＬには−３Ｖのような負の低 電圧を負荷し、すべてのメモリセルをオフにする。メモリセルが過剰消去されて いて、閾値電圧が０Ｖ〜−３Ｖの場合でも、オフにする。負電圧のオフと過剰消 去されたセルの閾値電圧には関連性がある。消去を確認する前に、消去したＷＬ の電圧をメモリセル電流が感知されなくなるまで下げる。閾値電圧の決定に関す る詳細については、本発明の出願者が１９９７年３月２５日に提出した米国特許 公開番号08/823,571号に記載されている。 選択されていないＷＬに低電圧またはアース電圧、例えば０Ｖが負荷される。 最初のメモリバンクのＷＬ１が確認されとすると、アドレスラインに適当な電圧 が負荷されてＷＬ１が選択され、電源電圧ＶｄｄがＸＴ１に、−３ＶがＸＴ２〜 ＸＴ４に、−３ＶがＸＴＢ１に、ＶｄｄがＸＴＢ２〜ＸＴＢ４に負荷される。Ｗ Ｌ１が位置する最初のメモリバンクにおいて、奇数のＷＬラッチが１．５Ｖのよ うな確認電圧をＸＤ１に負荷し、偶数のＷＬラッチが−３Ｖのような負電圧をＸ Ｄ２に負荷する。このようなバイアス条件において、Ｍ１ａとＭ２ａはＭ１ｂ、 Ｍ２ｂと同様にオンに、Ｍ１ｃとＭ２ｃはオフにされ、ＸＤ１とＸＤ２はＷＬ１ とＷＬ２にそれぞれ通される。Ｍ３ａ〜Ｍ８ａとＭ３ｂ〜Ｍ８ｂはオフ、Ｍ３ｃ 〜Ｍ８ｃはオンにされ、ＸＳ信号をＷＬ３〜ＷＬ８に通す。ゆえに、ＷＬ１には 確認電圧１．５Ｖが、ＷＬ２にはカットオフ電圧−３Ｖが負荷され、ＷＬ３〜Ｗ Ｌ８はメモリバンクでアースされる。 確認されていないが、消去されているＷＬ１を持つ第２のメモリバンクにおい て、奇数と偶数のＷＬラッチは負のカットオフ電圧−３ＶをＸＤ１とＸＤ２にそ れぞれ負荷する。アドレスラインが共用されて いるため、バイアス条件はＷＬ１とＷＬ２をカットオフ電圧−３ＶのＸＤ１とＸ Ｄ２にそれぞれ接続し、ＷＬ３〜ＷＬ８をアース電圧のＸＳに通す。ＷＬが全く 消去を選択されていないその他のメモリバンクでは、両方のＷＬラッチが０Ｖを ＸＤ１とＸＤ２に負荷する。ゆえに、ＷＬ１とＷＬ２は０ＶのＸＤ１とＸＤ２に それぞれアースされ、ＷＬ３〜ＷＬ８は０ＶのＸＳにアースされる。 確認の後、最初のメモリバンクのＷＬ１が消去確認できなかった場合、前述し たような同じ操作条件で再び消去される。確認に合格した場合、ＷＬ１に負のカ ットオフ電圧を負荷して、消去を中止すると同時に、過剰消去のメモリセルがあ れば、カットオフする。この状況において、次の消去サイクルの操作条件は前述 した条件と同じである。ただし、最初のメモリバンクの奇数ＷＬラッチは負のカ ットオフ電圧をＸＤ１に負荷する。 上述の説明に基づき、本発明は複数且つランダムなＷＬペアを同時に消去する ためのデコーダー回路を提出する。注意すべきことは、各ＷＬの消去操作が独立 して中止できることだ。消去された各ＷＬは偶数ＷＬラッチまたは奇数ＷＬラッ チによって制御されるため、消去確認をすでに通過したＷＬに対する消去操作は 、対応するＷＬラッチをリセットして消去禁止状態にすることにより中止できる 。その他ＷＬの消去中止前に、消去速度が最も遅いＷＬを待つ必要がない。独立 して消去操作を中止できることにより、従来のフラッシュメモリの過剰消去問題 を大幅に改善することができる。 注意深く読んでいると、１つのＳＬを共用する１組のＷＬが同時に消去される 場合、隣のＷＬをカットオフしなければ、消去確認において確認されるＷＬが誤 って読み取られる可能性があることに気がつくであろう。従来、確認用でないＷ Ｌの制御ゲートはアースされている。 しかし、隣接するＷＬのメモリセルが過剰消去された場合、その制御ゲートをア ースすることで閉じることはできない。過剰消去されたメモリセルでは電流が誘 導され、確認されるＷＬと電源ラインを共用するため、消去確認は不正確な結果 を出すかもしれない。上記の例で示した通り、負のカットオフ電圧は米国特許公 開番号08/823,571号に示された技術によって決定され、隣のＷＬに負荷されて、 読み込みの誤りを回避する。 注意すべきことは、消去確認を行うとき、本発明のフラッシュメモリは３種類 の制御ゲート電圧を必要とすることである。従来のフラッシュメモリで使用され た確認電圧とアース電圧以外に、前述した負のカットオフ電圧が必要となる。本 発明の出願者が提出した米国特許公告番号5,687,121号と特許公開番号08/676,06 6号では、すくなくとも３種類の電圧をＷＬラッチから負荷する方法を示してい る。この技術と本発明とを組合せ、３種類の制御ゲート電圧をＷＬに供給する。 図３ａに、１つのメモリバンクのＷＬの各種メモリ操作におけるバイアス条件 の例を示す。ＷＬ１とＷＬ２が消去選択されたとする。ＸＤ１、ＸＤ２及びＳＬ Ｘがそれぞれアドレスラインにより、ＷＬ１、ＷＬ２、ＳＬ１に接続されている 。消去操作と消去確認操作は図２に関する説明において前述されている。消去操 作については、ＸＤ１とＸＤ２を−８Ｖ、ＳＬＸを５Ｖとする。ＷＬ１の消去確 認操作は、ＸＤ１を１．５Ｖ、ＸＤ２を負のカットオフ電圧−Ｖｘとする。前述 の説明では−３Ｖと仮定されている。ＳＬＸは０Ｖ。ＷＬ１の過剰消去確認は、 ＸＬ１を０．５Ｖ、ＸＤ２を負のカットオフ電圧−Ｖｘ、ＳＬＸを０Ｖとしてい る。ＷＬ１を修復するためには、ＸＬ１を５Ｖ、ＸＤ２を負のカットオフ電圧− Ｖｘ、ＳＬＸを０Ｖとしている。プログラミングには、ＸＬ１を８Ｖ、ＸＤ２と ＳＬＸを０Ｖとしている。 異なる操作において本実施例が必要とするＷＬ電圧は以下のようにまとめられ る。３種類の電圧は消去、消去確認、過剰消去確認、そして修復操作のため必要 となる。消去選択されたＷＬには、操作電圧が負荷される。消去確認または過剰 消去確認されるＷＬには、消去確認電圧または修復電圧が負荷される。消去され たが、確認されていないＷＬには、負のカットオフ電圧が負荷され、ＷＬを閉じ る。消去選択されなかったＷＬはアースされる。修復操作の後、過剰消去された すべてのＷＬは修復される。過剰消去メモリセルを閉じる必要はない。ゆえに、 ２種類の電圧がプログラミングと読み込み操作のために必要となる。操作電圧は プログラミングまたは読み込みされるＷＬに負荷され、その他のＷＬはアースさ れる。本発明の第１実施例における異なるメモリ操作に対する制御信号は、図３ ｂにまとめられている。 図４に本発明の第２の実施例を示す。本実施例のフラッシュメモリ回路には、 ＷＬデコーダー５１、ＳＬデコーダー６０、およびメモリセルの配列を持つメモ リバンク８０が含まれている。各メモリバンクにはＷＬラッチ１１、ＳＬラッチ ３０、バンクに関連するワード制御ライン（ＸＳ）ラッチ７０含まれている。バ ンクデコーダー４０はフラッシュメモリの異なるメモリバンクを選択する。ＳＬ デコーダー６０、ＳＬラッチ３０、メモリバンク８０、バンクデコーダー４０は 第１実施例と同じである。同じ番号でこれら回路ブロックを識別している。ＷＬ デコーダー５１には、ワードラインの接続を制御するトランジスタをそれぞれ３ 種類持つ複数のワード・ゲーティング・デバイスがある。例えば、ＷＬ１はトラ ンジスタＭ１ａ、Ｍ１ｂ、Ｍ１ｃを持つゲーティング・デバイスで制御されてい る。ＷＬラッチ１１、ＳＬラッチ３０、ＸＳラッチ７０を利用し、図４に示され るＷＬデコーダー回路５１は、メモリバンクにおける各ＷＬをいずれかのアドレ スラ インＸＴ（ＸＴ１〜ＸＴ４のうちの１つ）またはＸＳラッチ７０に接続すること ができる。 消去選択されたＷＬの数がメモリバンクより少なければ、メモリバンクのＷＬ ラッチ１１は負電圧をＸＤに送り、ＸＤはメモリバンク内のＷＬを接続し、接続 方法は対応するアドレスラインＸＴと関連性がある。アドレスラインが負電圧な らば、対応するＷＬはＸＳラッチ７０に接続され、ＸＳラッチは消去のための負 電圧を提供する。アドレスラインがアースされている場合、対応するＷＬもアー スされる。ＷＬデコーダー５１は柔軟性が低いため、消去選択したＷＬの数がメ モリバンクのサイズより大きい場合、この実施例では１つまたは複数のメモリバ ンクにおけるすべてのＷＬを同時に消去することだけができる。同時に削除する サイズはメモリバンクサイズの倍数でなければならない。つまり、１つのメモリ バンクにおけるすべてのＷＬが消去を選択された場合、他のメモリバンクにおい てもすべてのＷＬを消去するか、消去しないか選択する必要がある。消去サイズ は第１実施例ほど柔軟性が高くないが、２種類の消去操作を使用することにより 、消去サイズを変更させることが可能である。 図４からもわかるように、２つの隣り合うＷＬは同じＳＬを共用する。メモリ 干渉問題を回避することは困難である。メモリバンクのサイズより少ないならば 、いかなるＷＬ数も消去のため選択することが可能であるが、第１実施例で述べ たように、２つの隣り合うＷＬを同時に消去することが望ましい。ゆえに、本実 施例のデコーダー回路における望ましい操作方法は、消去サイズをメモリバンク サイズより小さい偶数とするか、メモリーバンクサイズの倍数とすることである 。 第２実施例の操作を説明するため、メモリバンクのＷＬデコーダー回路５１を 図５ａに再び示す。各メモリバンクはＸＤ信号を出すとい う１つのＷＬラッチのみを持つ。ＸＤ信号は図５ａに示されるｐ−ｎトランジス タの共通のゲートに送られる。各アドレスラインＸＴはｐ−ＭＯＳトランジスタ のドレインに送られる。２つのｎ−ＭＯＳトランジスタのドレインは結合され、 ＸＳラッチ７０に接続されている。ゆえに、ＸＴまたはＸＳがＸＤ信号によって ＷＬに接続される。本実施例では、１つのメモリバンクに８つのＷＬを持つ。 デコーダーをいかに操作するかを説明するため、消去するＷＬ数がメモリバン クのサイズより小さいケースをまず示す。ＸＴ１〜ＸＴ４の電圧を−８Ｖ、ＸＴ ５〜ＸＴ８を０Ｖ、ＸＴＢ１〜ＸＴＢ４を１Ｖ、ＸＴＢ５〜ＸＴＢ８を−８Ｖと し、ＷＬ１〜ＷＬ４を消去する。選択されたメモリバンクのＷＬラッチとＸＳラ ッチはＸＤとＸＳにそれぞれ−８Ｖを負荷する。これらの条件において、Ｍ１ａ 〜Ｍ４ａとＭ１ｂ〜Ｍ４ｂはオフとなり、Ｍ１ｃ〜Ｍ４ｃはオンの状態となって 、負電圧−８ＶをＸＳから選択されたＷＬ１〜ＷＬ４に通す。同時にＭ５ｂ〜Ｍ ８ｂとＭ５ｃ〜Ｍ８ｃをオフに、Ｍ５ａ〜Ｍ８ａをオンにして、０ＶをＸＴ５〜 ＸＴ８から選択されなかったＷＬ５〜ＷＬ８に通す。 ＸＴ１〜ＸＴ８とＸＴＢ１〜ＸＴＢ８は各メモリバンクにおいて対応するＷＬ により共用されているため、ＸＴ１〜ＸＴ８とＸＴＢ１〜ＸＴＢ８のバイアス条 件は前述したように、選択されたメモリバンクのＷＬによって決定される。選択 されなかったメモリバンクの制御は適当なＸＤおよびＸＳ電圧で行われる。選択 されなかったメモリバンクに対して、ＸＤには−８Ｖが、ＸＳには０Ｖが負荷さ れる。前述したように、ＷＬ１〜ＷＬ４の電圧がＸＳから通されるため、それら を０Ｖとする。ＸＴ５〜ＸＴ８からＷＬ５〜ＷＬ８へ通される電圧も０Ｖとする 。このため、すべてのＷＬは消去を選択されない。 選択されたＷＬにおいてワードラインの消去を中止するため、対応 するＸＴに負のカットオフ電圧を負荷して、ＷＬへ通す。例えば、ＷＬ１のみ消 去確認をパスした場合、ＷＬ１のメモリセルをオフにするに充分低い負のカット オフ電圧をＸＴ１に負荷する。負のカットオフ電圧は、前述した米国特許公開番 号08/823,571号で設定された閾値電圧より低くする。負のカットオフ電圧の望ま しい例は３Ｖである。ＸＴＢ１も−８Ｖを負荷される。Ｍ１ｃをオフとし、負の バイアス電圧でＭ１ａをオンとし、ＷＬ１に通す。残りのワードラインＷＬ２〜 ＷＬ４には影響がなく、消去操作が継続される。 ＷＬ１〜ＷＬ４の消去操作が完了した後、各ワードラインでそれぞれ確認が行 われる。ＷＬ１を確認するため、１．５Ｖのような確認電圧をＸＴ１に負荷する 。ＸＴ２〜ＸＴ４には負のカットオフ電圧−３Ｖを、ＸＴ５〜ＸＴ８には０Ｖを それぞれ負荷する。ＸＴＢ１に負のカットオフ電圧−３Ｖを、ＸＴＢ２〜ＸＴＢ ４には０Ｖを、そしてＸＴＢ５〜ＸＴＢ８には負のカットオフ電圧−３Ｖをそれ ぞれ負荷する。ＸＤとＸＳの両方にはそれぞれＷＬラッチとＸＳラッチから負の カットオフ電圧−３Ｖが負荷される。これらの条件においてＭ２ａ〜Ｍ４ａとＭ ２ｂ〜Ｍ４ｂはオフ、Ｍ２ｃ〜Ｍ４ｃはオンとなって、負のカットオフ電圧−３ ＶがＸＳから消去されたが確認されていないＷＬ２〜ＷＬ４に通じる。同時に、 Ｍ５ｂ〜Ｍ８ｂとＭ５ｃ〜Ｍ８ｃがオフ、Ｍ５ａ〜Ｍ８ａがオンとなり、０Ｖが ＸＴ５〜ＸＴ８から選択されていないＷＬ５〜ＷＬ８に通される。Ｍ１ｂとＭ１ ｃはオフ、Ｍ１ａがオンとなり、確認電圧１．５ＶがＸＴ１からＷＬ１に通され 、確認される。 前述したように、第２実施例では、複数のメモリバンクを同時に消去すること もできる。選択されたメモリバンクのすべてのＷＬは消去されるのも、中止され るのも一緒に行われる。複数のメモリバンクを 消去する場合、ＸＴ１〜ＸＴ８に０Ｖ、ＸＴＢ１〜ＸＴＢ８に−８Ｖまたは０Ｖ を負荷する。消去に選択された各メモリバンクに対して、相当するＷＬラッチは ０ＶをＸＤに、対応するＸＳラッチは−８ＶをＸＳにそれぞれ負荷する。この状 況において、Ｍ１ａ〜Ｍ８ａはオフ、Ｍ１ｂ〜Ｍ８ｂとＭ１ｃ〜Ｍ８ｃはオンと なる。ゆえに、ＷＬ１〜ＷＬ８には−８Ｖの電圧がＸＳから負荷され、消去され る。選択されていない各メモリバンクに対しては、対応するＷＬラッチが−８Ｖ をＸＤに、対応するＸＳラッチが０ＶをＸＳにそれぞれ負荷する。この結果、Ｍ １ａ〜Ｍ８ａはオン、Ｍ１ｂ〜Ｍ８ｂとＭ１ｃ〜Ｍ８ｃはオフとなる。ＷＬ１〜 ＷＬ８にはＸＴ１〜ＸＴ８からそれぞれ０Ｖが負荷される。 選択されたメモリバンクのＷＬは一緒に消去するか、中止するかしなければな らないが、１つのメモリバンクの消去を中止し、他のメモリバンクの消去を継続 することはできる。選択したメモリバンクを中止するため、ＸＳラッチは上述し たように負のカットオフ電圧−３ＶをＸＳに負荷する必要がある。Ｍ１ａ〜Ｍ８ ａはオフ、Ｍ１ｂ〜Ｍ８ｂとＭ１ｃ〜Ｍ８ｃはオンとなるため、ＸＳに負荷され た負のカットオフ電圧はすべてのＷＬに通され、メモリセルを閉じる。 消去されたＷＬは個別に確認されなければならない。メモリバンクのＷＬ１が 確認される場合、ＸＴ１には確認電圧１．５Ｖが、ＸＴ２〜ＸＴ８には負のカッ トオフ電圧−３Ｖが負荷される。ＸＴＢ１には負のカットオフ電圧−３Ｖが、Ｘ ＴＢ２〜ＸＴＢ８には０Ｖがそれぞれ負荷される。確認されるＷＬ１を持つメモ リバンクに対して、ＸＤとＸＳに負のカットオフ電圧−３ＶがＷＬラッチとＸＳ ラッチからそれぞれ負荷される。このような状況において、Ｍ２ａ〜Ｍ８ａとＭ ２ｂ〜Ｍ８ｂはオフ、Ｍ２ｃ〜Ｍ８ｃはオンとなって、負のカットオフ 電圧−３ＶがＸＳから消去されたが確認されていないＷＬ２〜ＷＬ８に通じる。 同時に、Ｍ１ｂとＭ１ｃはオフ、Ｍ１ａがオンとなり、確認電圧１．５ＶがＸＴ １からＷＬ１に通され、確認される。 消去されたが確認されていない他のメモリバンクに対しては、対応するＷＬラ ッチが１ＶをＸＤに、対応するＸＳラッチが負のカットオフ電圧−３ＶをＸＳに 負荷する。このような状況においてＭ１ａ〜Ｍ８ａはオフ、Ｍ１ｂ〜Ｍ８ｂはオ ンとなる。Ｍ１ｃはオフ、Ｍ２ｃ〜Ｍ８ｃはオンとなる。すべてのワードライン ＷＬ１〜ＷＬ８に負のカットオフ電圧−３ＶがＸＳから負荷され、選択されたメ モリバンクにおけるＷＬ１の確認は干渉を受けない。消去を選択されていないメ モリバンクに対しては、対応するＷＬラッチが１ＶをＸＤに、対応するＸＳラッ チが０ＶをＸＳに負荷する。その結果、Ｍ１ａ〜Ｍ８ａはオフ、Ｍ１ｂ〜Ｍ８ｂ はオンとなる。Ｍ１ｃはオン、Ｍ２ｃ〜Ｍ８ｃはオフとなる。この回路条件によ り、ＷＬ１〜ＷＬ８にはＸＳから０Ｖが負荷される。図５ｂに第２実施例の異な る操作に対する制御信号をまとめて示す。 図６に本発明の第３実施例を示す。本実施例のフラッシュメモリ回路には、Ｗ Ｌデコーダー５２、ＳＬデコーダー６０、およびメモリセルの配列を持つメモリ バンク８０が含まれている。各メモリバンクには第１ＷＬラッチ１１、第２ＷＬ ラッチ１２、ＳＬラッチ３０、バンクに関連するＸＳラッチ７０含まれている。 バンクデコーダー４０はフラッシュメモリの異なるメモリバンクを選択する。本 実施例は、２つのＷＬラッチがＸＤ１およびＸＤ２信号をＷＬデコーダー５２内 のｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタのゲートにそれぞれ送るこ とを除いて、前述した第２実施例と同じである。本実施例では、各ｐ−ｎトラン ジスタ・ペアの２つのゲートが連結されておらず、 ２つのＷＬラッチが異なる電圧を提供することができるため、ｐ−ｎトランジス タに対する保護を提供することができる。例えば、ＸＤ２には１Ｖを負荷してｎ −ＭＯＳトランジスタをオンにして、ＸＳ信号をＷＬに送ることができる。０Ｖ をＸＤ１に負荷して、ｐ−ＭＯＳトランジスタを切り、電源とゲート間の大きな 電圧差がブレークダウンすることを回避する。 図７に本発明の第４実施例を示す。本実施例のフラッシュメモリ回路には、Ｗ Ｌデコーダー５３、ＳＬデコーダー６０、およびメモリセルの配列を持つメモリ バンク８０が含まれている。各メモリバンクには奇数ＷＬラッチ１０、偶数ＷＬ ラッチ２０、ＳＬラッチ３０、バンクに関連するＸＳラッチ７０含まれている。 バンクデコーダー４０はフラッシュメモリの異なるメモリバンクを選択する。本 実施例も、偶数および奇数ＷＬラッチがメモリバンクにおける偶数および奇数Ｗ Ｌをそれぞれ制御するのに使用されることを除いて、第２実施例に非常に類似し ている。図７に示す通り、本実施例のＷＬデコーダー５３はわずか半分のアドレ スラインを必要とする。いいかえれば、奇数および偶数ＷＬラッチで制御される それぞれのＷＬペアがＸＴ１〜ＸＴ４のアドレスラインを共用している。第２実 施例と比べて、ＷＬラッチ２０を追加することにより、アドレスラインの半分を 節約できるだけではなく、同じデコーディング機能を提供することができる。 注目すべきことは、本発明のすべての実施例で、第１実施例ではＸＤ、第２、 ３、４実施例ではＸＴといった信号を制御するため、３種類の異なる電圧を必要 とすることである。本発明の出願者が以前提出した米国特許08/676,066号では、 異なる３種類の電圧を提供できるラッチ回路を示している。同じく本発明の出願 者が提出した米国特許08/823,571号では、異なる電圧を負荷して過剰消去問題を 回避する メモリ操作の方法を示している。本発明のＷＬラッチは前述特許に示されたラッ チ回路と方法を使用している。ラッチ回路の一例を図８に示す。前記回路には、 第１ラッチ１００と第２ラッチ２００、出力ドライバー４００が含まれる。第２ ラッチ２００がＢ点に高電圧レベルを貯えると、出力ドライバー４００がＶ３を ＶＯＵＴに供給する。さもなくば、出力ドライバーはラッチ１００のＡ点に高電 圧レベルを貯えたか、低電圧レベルを貯えたかにより、Ｖ１またはＶ２を提供す る。ＲＥＳ１、ＲＥＳ２、Ｓ１、Ｓ２、およびＳ３はラッチ回路をセットするか 、リセットするかを制御する信号であり、ラッチ回路が異なるモードにおいて適 当に作動することを制御する信号でもある。第２実施例におけるＸＳ、ＳＬＸ、 ＸＤ、第１実施例におけるＸＴといった信号ラインは、２種類の電圧を供給する ことができるラッチを必要とする。図９に示された２電圧ラッチの例を使用する ことができる。そのラッチの操作は２種類の電圧レベルを使用することを除けば 、図８のラッチに類似している。 本発明において、図１、４、６、７に示すように、電源ラインは隣り合う２つ のＷＬにより共用されている。メモリ配列において、各ＷＬはｎ−トランジスタ を持ち、そのゲートはＷＬにカップリングされ、電源は共用される電源ラインに 接続され、そのドレインは図１、４、６、７に示すように共通のＳＬＹラインに 接続されている。ｎ−トランジスタは図１においてＭ１００で表示されている。 電源ラインのための共通のＳＬＹラインとトランジスタＭ１００は、フラッシュ メモリ配列のプログラミング操作が必要な時、並列な複数ビットの大きなセル電 流をドレインすることができる。ゆえに、回路のレイアウトに関して、１つＷＬ 幅を持つ狭い金属ラインを電源ラインに使用することができる。「A New Decodi ng Scheme and Erase Sequence for 5V Only Sector Erasable Flash Memory」と題する参考文献が1992年、三菱によりS ymposiun on VLSI Circuit Digest of Technical Papersに掲載された。これに は、プログラミングに大量のセル電流が必要となるため、４本のＷＬ幅を持つ広 い金属ラインを２本の電源ラインに使用したフラッシュメモリが示されている。 本発明の共通ＳＬＹラインとトランジスタＭ１００は、狭い金属ラインを共用の 電源ラインに使用することを可能にしている。 これまで説明した４つの実施例は、いずれもＷＬの数に柔軟性があり、２個か ら大量のＷＬを選択できる。本発明はさらに新しい分割方法を提供する。１組の ＷＬペアを複数のセグメントに分割し、各セグメントのメモリセルを選択的に消 去することができる。図１０ａに示した通り、メモリ配列におけるメモリセルが 複数のビットラインＢＬ１、ＢＬ２、・・・、ＢＬＮ、ＢＬ(Ｎ＋１)、・・・、 ＢＬ(２Ｎ)、・・・を持つと仮定する。ワードラインペアのＷＬ１とＷＬ２はそ れぞれＮ本のビットラインを持つ複数のセグメントに分割する。ビットラインＢ Ｌ１、ＢＬ２、・・・、ＢＬＮを持つ第１セグメントを例とする。これらメモリ セルの電源は一緒に連結され、セグメント電源ラインＳＬ１１を形成し、ｎ−Ｍ ＯＳトランジスタＭ５０を通じて電源ラインＳＬ１に接続される。同様に、第１ セグメントの別のペアであるＷＬ３とＷＬ４も連結され、セグメント電源ライン ＳＬ１２を形成して、他のｎ−ＭＯＳトランジスタＭ６０を通じて電源ラインＳ Ｌ２に接続される。ｎ−ＭＯＳトランジスタＭ５０とＭ６０のゲートは電源セグ メント制御ラインＳＬＣ１に接続される。制御ラインＳＬＣ１は、Ｍ５０とＭ６ ０のどちらをオンにし、対応するセグメント電源ラインＳＬ１１またはＳＬ１２ からＳＬ１またはＳＬ２に接続するかを決定する。ＳＬＣ１の電圧を制御するこ とにより、本発明はさらに各ＷＬの メモリセルのセグメント１つのみを消去することができる。いいかえれば、sub- ＷＬの消去は図１０ａに示された回路によって完了することができる。図１０ｂ にセグメント電源ラインに対する別の回路を示す。図１０ｂにおいて、ＳＬ１１ のような各セグメント電源ラインは、セグメントの両側に配置されている（が、 同じ制御ライン電圧ＳＬＣ１に接続されている）２本の電源セグメント制御ライ ンと、ＳＬ１１からＳＬ１への接続を制御する２つのトランジスタＭ５０ａとＭ ５０ｂを持つ。複数で柔軟なセグメント消去を達成するため、各ＳＬＣＮ信号の ためにＳＬＣＮラッチを使用する方法が応用できる。本方法の操作に関する詳細 は、本発明の出願者が提出した米国特許5,646,890号に示されている。 米国特許4,949,309号には類似しているが異なる電源ライン回路が示されてお り、これは回路を制御する２つのトランジスタを持つ。米国特許4,949,309号に おいて、第１金属層は垂直に配置されるビットラインと電源ラインのために使用 され、制御トランジスタは第２ポリシリコン（Ｐｏｌｙ２）層を利用して構築さ れている。図１０ａの回路構造の実施例は図１１ａに示されている。レイアウト には４つのＷＬの２個のセグメントが示されている。ＳＬＣ１とＳＬＣ２はそれ ぞれ第１セグメントと第２セグメントの電源セグメント制御ラインである。フラ ッシュメモリ回路のレイアウトにおいて、第１ポリシリコン（Ｐｏｌｙ１）層は メモリセルのフローティング・ゲートを形成するのに利用され、第２ポリシリコ ン（Ｐｏｌｙ２）層はワードラインのために利用される。高密度のため、Ｐｏｌ ｙ２層には他のトランジスタを構築する空間がない。本発明は図１１ａに示され たレイアウトを提供し、その中で電源セグメント制御ラインＳＬＣ１とＳＬＣ２ はトランジスタＭ５０とＭ６０と同様に、Ｐｏｌｙ１層に構築されている。 フラッシュメモリ技術において、Ｐｏｌｙ１層はすべてのメモリセルの独立した フローティング・ゲートを形成するのに使用されるため、Ｐｏｌｙ１層はＰｏｌ ｙ２層のマスキングなしにエッチングされる。これはＳＡＥ（Self-Aligned Etc hing）手法を使用し、特殊なＳＡＥマスキングを行って、行われる。しかし、本 発明において、トランジスタＭ５０とＭ６０はＳＬＣ１、ＳＬＣ２と同様に、エ ッチングから保護されなければならない。ゆえに、従来のＳＡＥ層を変更して、 これらＰｏｌｙ１デバイスや、標準Ｐｏｌｙ１ラインからきて第１金属ラインの ビットラインとオーバーラップするＰｏｌｙ１ゲートラインを排除することがで きる。 原則的に、電源セグメント制御トランジスタＭ５０とＭ６０および電源セグメ ント制御ラインＳＬＣ１とＳＬＣ２は、メモリセルのワードラインや制御ゲート が形成されているポリシリコン層から分離されたポリシリコン層に形成されるべ きである。前述した通り、Ｐｏｌｙ１層はそれらの製造に使用される。しかし、 Ｐｏｌｙ１層の厚みを増やす必要がある。デバイスのパフォーマンスとフランス メモリデバイスの品質を向上するため、製造工程において別のポリシリコン層を 電源セグメント制御ラインとトランジスタのために使用することもできる。この 追加したポリシリコン層はワードラインを形成するＰｏｌｙ２層の上または下に 配置することができる。 図１１ｂに、本発明の図１０ａ回路に対する他のレイアウトを示す。追加され たポリシリコン（Ｐｏｌｙ０）層はＰｏｌｙ２層と異なり、電源セグメント制御 トランジスタＭ５０とＭ６０や電源セグメント制御ラインＳＬＣ１とＳＬＣ２を 最初に形成するのに使用される。フラッシュメモリセルのフローティング・ゲー トは依然Ｐｏｌｙ１層に形成される。制御ゲートとワードラインはＰｏｌｙ２層 に形成される。 図１１ａと比較すると、前記レイアウトは、Ｐｏｌｙ１層がより薄くなり、メモ リセルのパフォーマンスの低下を回避するためのドーピングを行う必要がないと いう長所を持つ。 Ｐｏｌｙ１層は薄い酸化層で、その厚みは１００オングストローム前後である 。Ｐｏｌｙ０層はコンタクト接続を向上し、内部接続抵抗を低下するため、ドー ピングし、厚みを増やすことができる。前述した通り、追加されたポリシリコン 層はＰｏｌｙ２層の上に配置して、Ｐｏｌｙ３層とすることもできる。このよう な状況において、フォローティング・ゲート、制御ゲート、そしてワードライン が形成された後、電源セグメント制御ラインとトランジスタをＰｏｌｙ２層に形 成する。 上記実施例では、電源セグメント制御ラインとトランジスタをＰｏｌｙ２層の 上または下に位置し、Ｐｏｌｙ０、Ｐｏｌｙ１またはＰｏｌｙ３層と呼ばれるシ リコン層に形成する製造方法を示している。制御ゲートが形成されるＰｏｌｙ２ 層よりも他のポリシリコン層を使用することにより、電源セグメント制御デバイ スはワードラインの間隔を広げることなく実現することができる。且つ、Ｐｏｌ ｙ１層の使用はＰｏｌｙ１層がより厚くなるという欠点を持つ。Ｐｏｌｙ０やＰ ｏｌｙ３層の使用は層を追加することで工程が複雑になる。 フラッシュメモリデバイスのパフォーマンスと品質を維持し、製造工程の繁雑 さを軽減するため、本発明はさらにＰｏｌｙ２層における制御ゲートとワードラ インに対する新しいレイアウトを示す。本レイアウトにおいて、Ｐｏｌｙ２層に ワードラインの間隔を広げることなく電源セグメント制御ラインとトランジスタ を製造することが可能になる。図１１ｃに示す通り、メモリデバイスのワードラ インはＰｏｌｙ２層にＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂ・・・といった 複 数のワードラインセグメントとして形成される。ワードラインが接続されていな いため、電源セグメント制御ラインＳＬＣ１とＳＬＣ２はトランジスタＭ５０、 Ｍ６０、Ｍ５１、Ｍ６１と同様に、干渉せずにＰｏｌｙ２層に形成することがで きる。 図１１ｃに示す通り、Ｐｏｌｙ２層のＳＬＣ１とＳＬＣ２は垂直方向に配置さ れ、トランジスタＭ５０、Ｍ６０、Ｍ５１、Ｍ６１はＳＬＣ１とＳＬＣ２によっ て形成される。Ｐｏｌｙ２層のワードラインのセグメントは水平方向に配置され る。同じワードラインのすべてのセグメントは図１１ｄに示されるその後のプロ セスにおいて、第１金属層や第２金属層などの使用可能な材料に接続される。ワ ードラインをＰｏｌｙ２層において複数のセグメントに分割し、さらに金属層な どで再結合するという新しいレイアウトの技術は、電源セグメント制御ラインと トランジスタをＰｏｌｙ２層に形成することを可能にしている。従来のメモリ設 計において、いずれも技術もワードラインをセグメントに分割するという概念は 使用されていないことを強調しておきたい。 図１１ｄには本発明の新しいレイアウトに関する実施例が示されている。第２ 金属層はワードラインセグメントＷＬ１ａ、ＷＬ１ｂを、第１金属層はＷＬ２ａ 、ＷＬ２ｂを接続するのに使用されている。第１金属層と第２金属層は本実施例 において使用されているが、本技術を熟知した者ならば、本発明が金属層の相互 連結にのみ制限されないことを理解できるはずである。半導体デバイスにおいて 、接続に使用できるいかなる材料も本発明では使用できる。例えば、第１金属層 、第２金属層、第３金属層、第４金属層、Ｐｏｌｙ３層、Ｐｏｌｙ４層、または Ｐｏｌｙ５層などによって相互接続が達成できる。上記材料のすべては、現在半 導体工程において汎用されている。 さらに、ワードラインセグメントの接続には別の方法がある。例えば、図１１ ｅと図１１ｆに２つの可能なワードラインセグメント接続方法を示す。説明を簡 略化するため、図にはワードラインのＰｏｌｙ２層と電源セグメント制御トラン ジスタのＰｏｌｙ２層のみを示す。本技術を熟知する者ならば、第１金属層によ って形成され、垂直方向に配置され、各ワードラインセグメントに位置する複数 のビットラインがあることを理解できるはずである。 図１１ｅにおいて、ワードラインセグメントＷＬ１ａ、ＷＬ１ｂおよびＷＬ１ ｃが第２金属層セグメント１０ａ、１０ｂによって各セグメントの端末に接続さ れている。その他、図１１ｆでは、連続する第２金属層２０ａでワードラインセ グメントが接続されている。すでにお分かりの通り、第２金属層はＰｏｌｙ２層 より抵抗が低いため、図１１ｆの接続方法は読み込み速度が図１１ｅよりも速い 。図１１ｅと図１１ｆは相互接続の例を示したにすぎないことを留意していただ きたい。実際のところ、図１１ｅと図１１ｆに示した接続方法を混合した方法を 使用するなど、多くの組み合わせが可能であり、これらは本発明の精神から外れ ることなく使用できる。 Ｐｏｌｙ２層で電源セグメント制御トランジスタを形成する方法は、製造工程 を簡素化できるという長所がある。電源セグメントトランジスタを形成するのに 、追加のＰｏｌｙ０層やＰｏｌｙ３層が必要ないため、工程はＰｏｌｙ１層とＰ ｏｌｙ２層のみを使用する従来のフラッシュメモリ製造工程とかわりない。 すでに、ワードラインデコーダーにおけるワードラインからワードラインラッ チ、ＸＳラッチ、またはＸＴアドレスラインへの接続を制御する２種類のゲーテ ィングデバイスを示している。図２に示されたトランジスタＭ１ａ、Ｍ１ｂ、Ｍ １ｃは第１実施例で使用されている ゲーティングを形成し、図５に示されたトランジスタＭ１ａ、Ｍ１ｂ、Ｍ１ｃは 、第２実施例で使用された他のゲーティングデバイスを形成している。ゲーティ ングデバイスは回路を適当な設計することで、多様に変更することができる。例 えば、図１２ａの回路は、図２のＭ１ａ、Ｍ１ｂ、Ｍ１ｃに置き換えることがで きる。同様に図１２ｂまたは図１２ｃの回路は図５のＭ１ａ、Ｍ１ｂ、Ｍ１ｃで 形成される回路と全く同じ機能を持っている。上述された回路の実例は本発明の 原理を説明するためだけに提示されている。この領域を熟知した者ならば、上記 の原則に基づき、本発明の精神に外れることなく、修飾を行うことができるはず である。 上記の記述において、選択されたワードラインの消去を行うためＸＤ＝−８Ｖ 、ＳＬＸ＝５Ｖのように固定した電圧やその他のバイアス条件で様々な実施例の 操作を説明してきたが、これらのバイアス条件は本発明の権利の範囲を制限する ことはできない。例えば、メモリセルを消去する一部の回路において、図１の実 施例ではＸＤ＝０Ｖ、ＳＬＸ＝１２Ｖ、ＳＴ１〜ＳＴ４＝１３Ｖを用いるのが望 ましい。さらに、負のカットオフ電圧には何度も言及しているが、これも確認操 作の実施において変更することができる。この電圧は望ましいプログラミングお よび消去電圧を決定するのに用いられる。提示した実施例において、本領域を熟 知したものであれば、本発明の指示と実際の応用における異なるシステムの要求 に基づき、望ましいメモリ操作を達成できる様々なバイアス条件を選択すること ができるはずである。 上述されたように、フラッシュメモリのデコーダー回路はフラッシュメモリが 適切に機能することを保証するため、異なるメモリ機能の対する適当なバイアス 条件が提供されてきた。フラッシュメモリ産業において、汎用されてきた消去操 作のための２種類のバイアス条件が ある。これら大まかに、電源消去方法とネガティブゲート消去方法に分類される 。両方法とも、Fowler-Nordheimトンネリングメカニズムによって、電源のフロ ーティングゲートから電源まで、フローティングゲートと電源の重複部分の間に ある非常に薄い電化層を通じて、電子を引き出す。トンネリング電流を惹起する ため、充分な電場が電源とゲートの間に負荷される。 電源消去方法では、１２Ｖを電源ラインに、０Ｖをワードラインに負荷して、 ビットラインを浮かしている。消去操作の完了するため、高電源電圧を用いて充 分な電場を供給する。ネガティブゲート消去方法は−８Ｖをワードラインに、５ Ｖを電源ラインに負荷して、ビットラインを浮かせる。ゲートが負電圧を持つた め、本方法では充分な電場を供給するため、より低い電源電圧が要求される。 電源消去方法の欠点は、高電源電圧がメモリセルや周辺回路デバイスによる高 いブレークダウン電圧への必要性をより高めることである。ゆえに、周辺トラン ジスタのより深い結合とより厚いゲート酸化層が必要となる。これらの必要性に よって、メモリデバイスは縮小が難しくなる。さらに、より高い電源電圧によっ て、電流供給が難しくなる。電源をチップ上回路から生産する場合、より深刻な 問題となる。通常、電圧ジェネレーターは６４ＫＢのメモリセルを消去（１０ｎ Ａ／セル）するため、約５ｍＡを供給する必要がある。しかし、高電圧ジェネレ ーターの電流供給は、出力電圧が増加すると急激に減少してしまう。ゆえに、ポ ータブルなアプリケーションはパワーサプライＶｃｃが１つしかなく、チップ上 で高電圧を生産することを要求されるため、電源消去方法はこれらのアプリケー ションには不適切である。 結局、ネガティブゲート消去方法がより低い電源電圧を使用するため、より望 ましい。低電源電圧は容易にチップ上で生産でき、５Ｖの パワーサプライＶｃｃを使用すればＶｃｃによって直接供給することもできる。 ゲートで浮いているＤＣ電流がないため、ネガティブゲート電圧に対して電流供 給に関する問題がない。ネガティブゲート消去方法は上述の本発明のフラッシュ メモリ回路において、１つのＷＬ、１組のＷＬペア、複数のＷＬ、複数のＷＬペ アを消去するのによく使用されている。しかし、従来のネガティブゲート消去方 法は本発明の回路によって提供されたＷＬペアの一部だけを消去するといった、 消去サイズに高い柔軟性を持つ消去方法には適さない。 前述したように、本発明のメモリ配列におけるＷＬまたはＷＬペアは図１０ａ や図１０ｂに示した通り、複数のセグメントに分解でき、各セグメントのメモリ セルは選択的に消去することができる。各セグメントは１バイトにまで小さくす ることが可能である。ネガティブゲート消去方法のバイアス条件がＷＬペアの１ つまたは複数のセグメントを消去するのに応用される場合、ネガティブゲート電 圧が選択されたセグメントにも、選択されていないセグメントにも負荷されるた め、消去を選択されていないセグメントはゲートの干渉を受ける。高いネガティ ブゲート電圧は長い消去時間において、フローティングゲートの電子を除去して しまう。 ゲート干渉を最小限に止めるため、従来の電源消去方法がＷＬまたはＷＬペア の１つまたはそれ以上のセグメント消去に使用される。従来の電源消去方法にお いて、選択されたセグメントの電源には１２Ｖのような正電圧が負荷され、選択 されたセグメントのゲートはアースされる。図１０ａと図１０ｂに示された本発 明の回路により、選択されたセグメントのセグメント電源ラインには高電圧が負 荷される。選択されていないセグメントのセグメント電源ラインは浮いている。 つまり、電源干渉とゲート干渉の両方を取り除くことができる。このケ ースにおいては少数のメモリセルのみ消去されるため、必要な電源電流は６４Ｋ Ｂのメモリセルを消去するのに必要な供給電流ほど高くない。しかし、このバイ アス条件にも上述したように、より厚い酸化層とより深い結合を必要とするとい う欠点がある。 これらの問題を解決するため、消去操作のためより望ましいバイアス条件を持 つ適当な方法が開発され、上述したデコーダー回路の消去サイズに対する高い柔 軟性を発揮させている。選択されたＷＬペアの１つまたは複数のセグメントを消 去するより望ましいバイアス条件は、−４Ｖのような適当な負電圧をゲートライ ンに、７Ｖのような適当な正電圧を電源ラインに負荷して、ビットラインを浮か せるという条件である。制御ゲート（ワードライン）からフローティングゲート までのカップリング比率は約５０％で、２Ｖを従来のネガティブゲート消去方法 の電源電圧に加えることにより、ゲート電圧は約４Ｖ低減される。これは充分に ゲート干渉を軽減する一方で、メモリセルの消去に対する電場を維持することが できる。メモリの読み込み機能を行う場合、ＷＬには通常５Ｖが負荷される。つ まり、選択されていないセグメントに−４Ｖを負荷することで発生するゲート干 渉は、もはや読み込み操作によって発生するゲート干渉とはならない。これは確 実に無視することができる。 電源電圧が増加するが、選択されていないセグメントの電源干渉は増加してい ない。各セグメントは図１０ａに示されているＳＬ１１、またはＳＬ１２のよう な自身でデコードするセグメント電源ラインを持つため、同じＷＬペア内の選択 されていないセグメントのセグメント電源ラインは浮いている。さらに、適当な 正電源電圧には、従来の電源消去方法による厚い酸化層や大きな電源電流が必要 にならない。汎用されている電流デバイス技術のブレークダウン電圧（ＢＶＤＳ Ｓ）は８Ｖより高い。本発明の望ましいバイアス条件によれば、適当な正電源ラ イン電圧はブレークダウン電圧より低い。ゆえに、酸化層を厚くしたり、周辺デ バイスの結合を深くする必要がない。 さらに、７Ｖの電源ライン電圧はチップ上のポンプ回路で容易に得ることがで きる。ポンプ回路は５Ｖ Ｖｃｃを使用すれば１段階、３Ｖ Ｖｃｃを使用すれば ２段階が必要となる。結局、新しいバイアス条件は従来の条件に比べて、無視で きる程度のゲート干渉や容易に上げることができる電源電圧などの長所を提供す ることができる。また、電流デバイスの製造技術も同じである。上述した電源ラ イン電圧とゲートライン電圧は一例に過ぎずないことを強調する。その他の適当 な値も使用することができる。 前述の説明に続いて、本発明のフラッシュメモリに使用されるバイアス条件は 以下の通りである。従来のネガティブゲート消去方法のバイアス条件は低い電源 電圧という長所を持つため、１つまたは複数のＷＬペアを消去するのに適当であ る。従来の電源消去方法または適当な方法に使用されるバイアス条件は、ＷＬま たはＷＬペアの１つまたは複数のセグメントのメモリセルを消去するのに使用で きる。いいかえれば、本発明において、最も適切なバイアス条件は消去操作のサ イズによって調整される。 本説明において指摘したように、本発明のフラッシュメモリの操作に対するよ り望ましいモードは、同時に同じ電源ラインを共用するワードラインペアやワー ドラインセグメントを消去することであるが、回路によって１つのワードライン におけるメモリセルを消去することもできる。さらに、１つのバイトセットのメ モリセルや１つのワードラインにおける小さなセグメントを消去することもでき る。しかし、隣に位置する選択されていないワードラインやワードラインセグメ ン トはストレスを受けたり、干渉を受けることもある。単独のワードラインを消去 する欠点を克服する方法は、選択されていない隣のＷＬにおけるストレスを受け るメモリセルのプログラムデータを消去前に記憶し、保存しておくことである。 選択されたＷＬが無事に消去、確認された後、隣のＷＬの消去前に保存されたデ ータを回復し、消去後に干渉されたＷＬのメモリセルの読み込みデータと比較す る。ポストプログラミング操作は、これらのデータが安全な読み込み範囲内で一 致しなかった場合、再実行される。このアプローチは従来のフラッシュメモリ回 路にも応用できるが、本発明では干渉を受けたワードラインに対してだけ再保存 するという長所を提供している。これは本発明において、隣のワードラインにお けるメモリセルは単一のワードラインが消去される時にオフとなり、データ干渉 が最小限に止められるためである。ゆえに、干渉を受けたメモリセルだけ再プロ グラミングされなければならない。しかし、従来のフラッシュメモリの場合は、 メモリセルのブロック全体で消去または再プログラミングを行われなければなら ない。 図１３に、消去操作後にストレスを受けたメモリセルをポストプログラミング する手順のフローチャートを示す。これらのメモリセルは消去を選択されておら ず、そのデータは回復のために保存されていたと仮定している。以下のようにま とめることができる。 Ｉ ストレスを受けたメモリセルのメモリデータを読み込み、保存されたメモリ データと比較する。 II ３Ｖ操作における４Ｖ前後の閾値電圧を持つデータ「０」を確認する。失敗 した場合は、その閾値電圧を再保存し、４Ｖ以上に回復させるため、メモリセル をポストプログラミングする。再プログラミングを行う前に許容できる消去時間 を超えた場合、フラッシュメモリデ バイスは欠陥があるとみなされる。 III ３Ｖ操作における１Ｖ前後の閾値電圧を持つデータ「１」を確認する。失 敗した場合は、その閾値電圧を再保存し、１Ｖに回復させるため、メモリセルを ポストプログラミングする。プログラミングを行う前に許容できる消去時間を超 えた場合、フラッシュメモリデバイスは欠陥があるとみなされる。 IV データ「０」と「１」が両方とも無事にメモリセルヘ最保存された場合、ポ ストプログラミングが完了する。 上記のポストプログラミング手順は、本発明のフラッシュメモリ回路が同じ電 源ラインを共用するペアと十分に対になっていない複数のワードラインを消去す るのに使用された場合、データ干渉を克服するのに使用される。図１４に、本発 明における複数のワードラインを消去する方法のフローチャートを示す。消去方 法のこのモードはマルチプル・ワードライン・モードと呼ばれている。以下のよ うにまとめることができる。 ａ．消去するワードラインを選択する。 ｂ．消去操作によってデータ干渉を受けるという、隣の選択されていないワード ラインのメモリセルからメモリデータを読み込む。例えば、消去を選択されたワ ードラインと同じ電源ラインを共用する各ワードラインなど。さらに、データを チップ上またはチップ外にあるＳＲＡＭのような一時保存デバイスに保存する。 ｃ．１つまたはそれ以上のワードラインを消去するため、選択されたワードライ ンに適当なバイアス条件を適用し、その他の選択されていないワードラインをオ フにする。 ｄ．選択されたワードラインに消去パルスを加える。 ｅ．選択されたワードラインにおけるメモリセルを確認する。選択さ れたすべてのワードラインが無事に確認を通過したならば、ステップｇに進む。 ｆ．許容消去時間を過ぎていない場合、ステップｅで確認に失敗したワードライ ンを再選択し、次の消去操作を行うためステップｃに戻る。許容消去時間を過ぎ ている場合、消去操作を終了し、フラッシュメモリに欠陥があるとみなす。 ｇ．図１３に示したポストプログラミング手順を行う。 従来の技術に比べて、本発明の消去操作では新たな３つの要点がある。最初に 、ステップｆにおいて、確認を通過した選択されたワードラインは選択されてい ないとして、リセットされ、次の消去操作において消去パルスをこれらのワード ラインに加えない。これは過剰消去のセルを顕著に減少することができる。反対 に、従来のフラッシュメモリはこれらのワードラインに対しても消去を続け、選 択されたすべてのワードラインが消去、確認するまで行われる。第２に、メモリ セルがステップｆで継続的に消去されなければならない場合、操作はステップｃ に戻り、バイアス条件は上述した確認ステップで検出されたメモリセルの閾値電 圧により更新される。一方、従来のフラッシュメモリでは、ステップｄに戻り、 バイアス条件は更新されない。第３に、ステップｂとステップｇでは、消去で干 渉を受けたメモリセルのデータをポストプログラミングする。一方、従来の技術 では、この操作が行われない。 上述したように、本発明のフラッシュメモリはワードラインのメモリセルを複 数のセグメントに分割することもできる。１つのワードラインの１つまたは複数 のセグメントのメモリセルを消去するため、操作は似ているが、電源干渉を受け る選択されていない隣のワードラインのメモリセルに加えて、選択されたワード ラインから障害を受ける 選択されていないメモリセルに対しても、ＳＲＡＭのような一時保存デバイスに データを読み込み、保存しなければならないという点が異なる。これらのメモリ セルは消去操作の間に干渉を受けたならば、確認され、再保存されなければなら ない。図１５に、１つのワードラインまたは１組のワードラインペアの１つまた は複数のセグメントを消去する本発明の方法を示す。消去操作の本モードは、マ ルチプル・セグメント・モードと呼ばれている。以下のようにまとめることがで きる。 Ａ．消去するワードラインセグメントを選択する。 Ｂ．消去操作によってデータ干渉を受けるという、同じワードラインにおける選 択されていないワードラインセグメントのメモリセルや、隣の選択されていない ワードラインのメモリセルからからメモリデータを読み込む。さらに、データを チップ上またはチップ外にあるＳＲＡＭのような一時保存デバイスに保存する。 Ｃ．１つまたはそれ以上のワードラインセグメントを消去するため、選択された ワードラインセグメントに適当なバイアス条件を適用し、その他の選択されてい ないワードラインセグメントと選択されていない他のワードラインをオフにする 。 Ｄ．選択されたワードラインセグメントに消去パルスを加える。 Ｅ．選択されたワードラインセグメントにおけるメモリセルを確認する。選択さ れたすべてのワードラインセグメントが無事に確認を通過したならば、ステップ Ｇに進む。 Ｆ．許容消去時間を過ぎていない場合、ステップＥで確認に失敗したワードライ ンセグメントを再選択し、次の消去操作を行うためステップＣに戻る。許容消去 時間を過ぎている場合、消去操作を終了し、フラッシュメモリに欠陥があるとみ なす。 Ｇ．図１３に示したポストプログラミング手順を行う。 図１４と同様に、各選択されたセグメントはステップＦの確認を通過した後、 消去が中止される。前述した通り、適当な正電圧をセグメント電源ラインに、適 当な負電圧をゲートに供給することで得られたバイアス条件が、ステップＣの消 去操作において、選択されたワードラインセグメントに使用される。選択されて いないワードラインセグメントのセグメント電源ラインは浮いていなければなら ない。前述した通り、バイオス条件は選択されていないワードラインセグメント へのゲート干渉を軽減する。 図１４と図１５のフローチャートに示された方法は、複数のワードラインやワ ードラインセグメントのメモリセルを消去するために設計されている。本発明は さらに、図１４と図１５の両方の方法の長所を組み合わせて、示されたフラッシ ュメモリ回路の消去操作強化のための二段階操作を提供する。従来のフラッシュ メモリ回路において、複数のワードラインのメモリセルが消去に選択されたとき 、消去に長い時間を取るメモリセルがあるならば、その他の選択されたセルは遅 いセルの消去が完了するまで、継続して消去が行われる。これは過剰消去のセル を増やすだけではなく、時間とエネルギーの浪費でもある。本応用において、過 剰消去の欠点と問題が前述されている。本発明の図１４に示された方法では、こ の問題を回避するため、ワードラインにおける消去操作を独立して中止すること ができる。しかし、遅いセルが多くのワードラインに存在し、干渉するならば、 個々のワードラインの消去を中止する方法では欠点を解決することができない。 この問題を解決するため、図１６のフローチャートに複数のワードラインを消 去する新たな方法を示す。図１６に示された消去方法は、マルチプル・ワードラ イン・モードとマルチプル・セグメント・モー ドを含む。最初に、選択されたワードラインはマルチプル・ワードライン・モー ドで消去される。そのモードにおいて、選択された複数のワードラインはすべて 同時に消去され、確認を通過したワードラインは個々に消去を中止する。ほとん どの選択されたワードラインが無事に消去、確認された後、消去操作はマルチプ ル・セグメント・モードに切り換えられる。マルチプル・セグメント・モードに おいて、消去が完了していないワードラインが検出され、ワードライン毎に消去 される。 さらに消去が必要なワードラインに対しては、消去が完了していないメモリセ ルを含む複数のセグメントに消去パルスが加えられる。各セグメントは確認を通 過した時点で個々に消去を中止することができる。ワードラインのすべてのセグ メントが無事に消去、確認された後、消去が完了していないメモリセルを含む次 のワードラインが検出され、マルチプル・セグメント・モードの消去が進められ る。消去操作のマルチプル・セグメント・モードは選択されたワードラインのす べてのメモリセルの消去、確認されるまで続けられる。図１４で行われた各ステ ップが、図１６でもステップｆを除いて繰り返されている。ステップｆにおいて 、図１６の方法では、許容消去時間が過ぎていなければ、消去操作をマルチプル ・セグメント・モードに切り換えるかを決定する。その決定は、加える消去パル スの数、確認を失敗したメモリセルの数、消去されたメモリセルの最小閾値電圧 のような複数のファクターに基づいて行われる。 消去操作のマルチプル・ワードライン・モードをマルチプル・セグメント・モ ードに切り換えるかどうか決定する少数の例を以下の示す。複数のワードライン のメモリセルが消去を選択されたとする。５つのワードラインが選択されたワー ドライン全体の一部を代表する。モー ドを切り換えるための設定条件は、消去・確認を失敗したワードラインの総数が ５未満になった場合とすることができる。選択されたワードラインに加えられる 消去パルスの総数も、追加の制限条件とすることができる。例えば、消去パルス の数が１００のような設定値を越え、消去・確認を失敗したワードラインの総数 が５未満になったとき、マルチプル・セグメント・モードが開始される。また、 追加基準として、メモリセルの最大閾値電圧を使用することもできる。マルチプ ル・ワードライン・モードからマルチプル・セグメント・モードに切り換えるポ イントを、消去・確認が失敗したメモリセルの最大閾値電圧が３Ｖのような設定 値を越え、消去・確認を失敗したワードラインの総数が５未満となった時とする ことができる。上記のワードライン数と電圧値は例にすぎず、本発明の範囲を制 限するものではない。 マルチプル・ワードライン・モードの継続が決定されたならば、消去操作は図 １４の方法に戻る。消去操作がマルチプル・セグメント・モードに切り換えられ たならば、確認結果に基づいて各ワードラインのワードラインセグメントが認識 される。認識された各ワードラインのワードラインセグメントはさらに図１５に 示された方法で消去を選択される。マルチプル・セグメント・モードに切り換え ることができることにより、遅いメモリセルを含まないワードラインセグメント は長い消去時間に干渉される機会が減る。ゆえに、過剰消去問題が解決され、電 力消費も顕著に減少することができる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，Ｋ Ｒ，ＳＧ (72)発明者 曹 興亜 台湾台北県新店市五峰路61巷７号２楼. 【要約の続き】 ウトにも示されている。

Claims (1)

1. 【特許請求の範囲】 請求項１ それぞれ１つの制御ゲート、１つのドレインおよび１つの電源を持ち、複数の 列と複数の行に配列された複数のフラッシュメモリセルと、 それぞれ、同じ奇数列においてすべてのフラッシュメモリセルの制御ゲートを 接続している複数の奇数のワードラインと、 それぞれ、同じ偶数列においてすべてのフラッシュメモリセルの制御ゲートを 接続している複数の偶数のワードラインと、 それぞれ、同じ行においてすべてのフラッシュメモリセルのドレインを接続し ている複数のビットラインと、 それぞれ、奇数列と前記奇数列に隣接する関連偶数列においてすべてのフラッ シュメモリセルの電源を接続している複数の電源ラインとから構成されているこ とを特徴とするフラッシュメモリ配列。 請求項２ さらに、少なくとも１行のトランジスタを持ち、各トランジスタには１つのゲ ートがあり、前記ゲートは１列のメモリセルの１つのワードラインにカップリン グされ、前記列に関連する電源ラインを電源電流ドレイニングラインまで接続し ており、プログラミング操作において高セル電流を分流処理し、且つ関連電源ラ インを第１アースに接続し、プログラミング操作において前記電源電流ドレイニ ングラインを第２アースに接続することを特徴とする請求項１に記載のフラッシ ュメモリ配列。 請求項３ 前記複数の電源ラインの各々が１つの奇数列および１つの関連する偶数列にお けるメモリセルの電源に接続されておらず、前記メモリ配列がそれぞれ複数の行 から構成されるという複数のセグメントに分割され、前記セグメントが複数のセ グメント電源ラインを持ち、前記セグメント電源ラインが１つの奇数列と１つの 関連する偶数列におけるすべてのメモリセルの電源を一緒に連結して形成されて おり、前記関連する偶数列のセグメントは前記奇数列と隣り合い、且つ少なくと も１つの電源セグメント制御トランジスタによって再び奇数および偶数列に関連 する電源ラインに接続され、前記電源セグメント制御トランジスタには１つのゲ ートがあり、前記セグメントの電源セグメント制御ラインにカップリングされて いることを特徴とする請求項１に記載のフラッシュメモリ配列。 請求項４ 前記電源セグメント制御ラインと前記電源セグメント制御トランジスタが第１ ポリシリコン層に構築され、奇数および偶数のワードラインと前記複数のフラッ シュメモリセルの制御ゲートが第２ポリシリコン層に形成されることを特徴とす る請求項３に記載のフラッシュメモリ配列。 請求項５ １つのフラッシュメモリ配列と、 １つのバンクデコーダーと、 前記バンクデコーダーで制御される１つの電源ライン圧力と、 １つの電源ラインデコーダーと、 前記バンクデコーダーで制御される１つの奇数ワードライン電圧と、 前記バンクデコーダーで制御される１つの偶数ワードライン電圧と、 １つのワードラインデコーダーとから構成される複数のフラッシュメモリバン クを持つフラッシュメモリ回路において、 前記フラッシュメモリ配列が、 それぞれ１つの制御ゲート、１つのドレインおよび１つの電源を持ち、複数の 列と複数の行に配列された複数のフラッシュメモリセルと、 それぞれ、同じ奇数列においてすべてのフラッシュメモリセルの制御ゲートを 接続している複数の奇数のワードラインと、 それぞれ、同じ偶数列においてすべてのフラッシュメモリセルの制御ゲートを 接続している複数の偶数のワードラインと、 それぞれ、同じ行においてすべてのフラッシュメモリセルのドレインを接続し ている複数のビットラインと、 それぞれ、奇数列と前記奇数列に隣接する関連偶数列においてすべてのフラッ シュメモリセルの電源を接続している複数の電源ラインとを含み、 前記電源ラインデコーダーが、 電源制御ラインと、 それぞれの電源主アドレスラインが対応する電源副アドレスラインを持つ複数 の電源主アドレスラインおよび電源副アドレスラインと、 それぞれ電源主アドレスラインと対応する電源副アドレスラインにカップリン グされ、電源ラインを前記電源ライン電圧または前記電源制御ラインに接続する 複数の電源ゲーティングデバイスとを含み、 前記ワードラインデコーダーが、 ワード制御ラインと、 それぞれのワード主アドレスラインと対応するワード副アドレスラインを持つ 複数のワード主アドレスラインとワード副アドレスラインと、 そして、それぞれワード主アドレスラインと対応するワード副アドレスライン にカップリングされ、奇数ワードラインを前記奇数ワードライン電圧または前記 ワード制御ラインに接続するか、偶数ワードラインを前記偶数ワードライン電圧 または前記ワード制御ラインに接続する、複数のワードゲーティングデバイスと を含み、 さらに、奇数ワードゲーティングデバイスと隣の偶数ワードゲーティングデバ イスが同じワード主アドレスラインと同じ副アドレスラインにカップリングされ て、奇数ワードラインと偶数ワードラインがそれぞれ同時に接続されることを特 徴とする複数のフラッシュメモリバンクのフラッシュメモリ回路。 請求項６ 前記電源ライン電圧を供給する前記バンクデコーダーにより制御される電源ラ インラッチと、 前記奇数ワードライン電圧を供給する前記バンクデコーダーにより制御される 奇数ワードラインラッチと、 前記偶数ワードライン電圧を供給する前記バンクデコーダーにより制御される 偶数ワードラインラッチとから構成されることを特徴とする請求項５に記載のフ ラッシュメモリ回路。 請求項７ それぞれの前記電源ゲーティングデバイスが、第１および第２トランジスタ から構成され、当該第１および第２トランジスタが電源主アドレスラインと対応 する電源副アドレスラインをそれぞれカップリングするゲートを持ち、電源ライ ンを前記電源ラインラッチまたは前記電源制御ラインに接続することを特徴とす る請求項６に記載のフラッシュメモリ回路。 請求項８ それぞれの前記ワードゲーティングデバイスが、 ワード主アドレスラインと対応するワード副アドレスラインへそれぞれカップ リングするゲートを持ち、奇数ワードラインを前記奇数ワードラッチに接続する か、または偶数ワードラインを前記偶数ワードラインラッチに接続する１組のｎ −チャンネルおよびｐ−チャンネルトランジスタと、 ワード副アドレスラインへカップリングするゲートを持ち、さらに奇数または 偶数ワードラインを前記ワード制御ラインに接続するｎ−チャンネルトランジス タとから構成され、 前記ｎ−チャンネルトランジスタへカップリングされるワード副アドレスライ ンが対の前記トランジスタにカップリングされるワード副アドレスラインと同じ であり、前記ｎ−チャンネルトランジスタによって接続されるワードラインが対 の前記トランジスタに接続されるワードラインと同じであることを特徴とする請 求項６に記載のフラッシュメモリ回路。 請求項９ さらに、少なくとも１行のトランジスタを持ち、各トランジスタには１つのゲ ートがあり、前記ゲートは１列のメモリセルの１つのワードラインにカップリン グされ、前記列に関連する電源ラインを電源電流ドレイニングラインまで接続し ており、プログラミング操作において高セル電流を分流処理し、且つ関連電源ラ インを第１アースに接続し、プログラミング操作において前記電源電流ドレイニ ングラインを第２アースに接続することを特徴とする請求項６に記載のフラッシ ュメモリ回路。 請求項１０ 前記電源ゲーティングデバイスが、第１および第２トランジスタから構成され 、当該第１および第２トランジスタはそれぞれ電源主アドレスラインと対応す る電源副アドレスラインへそれぞれカップリングするゲートを持ち、電源ライン を前記電源ラインラッチまたは前記電源制御ラインに接続し、 前記ワードゲーティングデバイスが、 ワード主アドレスラインと対応するワード副アドレスラインをそれぞれカップ リングするゲートを持ち、奇数ワードラインを前記奇数ワードラッチに接続する か、または偶数ワードラインを前記偶数ワードラインラッチに接続する１組のｎ −チャンネルおよびｐ−チャンネルトランジスタと、 ワード副アドレスラインをカップリングするゲートを持ち、奇数または偶数ワ ードラインを前記ワード制御ラインに接続するｎ−チャンネルトランジスタとか ら構成され、 前記ｎ−チャンネルトランジスタにカップリングされるワード副アドレスライ ンが対の前記トランジスタにカップリングされるワード副アドレスラインと同じ であり、前記ｎ−チャンネルトランジスタによって接続されるワードラインが対 の前記トランジスタに接続されるワードラインと同じであることを特徴とし、 前記メモリ配列が、少なくとも１行のトランジスタから構成され、各トランジ スタには１つのゲートがあり、前記ゲートは１列のメモリセルの１つのワードラ イン上にカップリングされ、前記列に関連する電源ラインを電源電流ドレイニン グラインまで接続しており、プログラミング操作において高セル電流を分流処理 し、且つ関連電源ラインを第１アースに接続し、プログラミング操作において前 記電源電流ドレイニングラインを第２アースに接続することを特徴とする請求項 ６に記載のフラッシュメモリ回路。 請求項１１ 複数の電源ラインの各々が１つの奇数列および１つの関連する偶数列における メモリセルの電源に接続されておらず、前記メモリ配列がそれぞれ複数の行から 構成されるという複数のセグメントに分割され、前記セグメントが複数のセグメ ント電源ラインを持ち、前記セグメント電源ラインが１つの奇数列と１つの関連 する偶数列におけるすべてのメモリセルの電源を一緒に連結して形成されており 、セグメントの関連する偶数列は前記奇数列と隣り合い、且つ少なくとも１つの 電源セグメント制御トランジスタによって再び奇数および偶数列に関連する電源 ラ インに接続され、前記電源セグメント制御トランジスタには１つのゲートがあり 、前記セグメントの電源セグメント制御ラインにカップリングされていることを 特徴とする請求項６に記載のフラッシュメモリ回路。 請求項１２ 前記電源セグメント制御ラインと前記電源セグメント制御トランジスタが第１ ポリシリコン層に構築され、奇数および偶数のワードラインと前記複数のフラッ シュメモリセルの制御ゲートが第２ポリシリコン層に形成されることを特徴とす る請求項１１に記載のフラッシュメモリ回路。 請求項１３ １つのフラッシュメモリ配列と、 １つのバンクデコーダーと、 前記バンクデコーダーで制御される１つの電源ライン圧力と、 １つの電源ラインデコーダーと、 前記バンクデコーダーで制御される１つのワード制御ラインと、 前記バンクデコーダーで制御される１つのワードライン電圧と、 １つのワードラインデコーダーとから構成される複数のフラッシュメモリバン クを持つフラッシュメモリ回路において、 前記フラッシュメモリ配列が、 それぞれ１つの制御ゲート、１つのドレインおよび１つの電源を持ち、複数の 列と複数の行に配列された複数のフラッシュメモリセルと、 それぞれ、同じ列においてすべてのフラッシュメモリセルの制御ゲートを接続 している複数のワードラインと、 それぞれ、同じ行においてすべてのフラッシュメモリセルのドレインを接続し ている複数のビットラインと、 それぞれ、奇数列と前記奇数列に隣接する関連偶数列においてすべてのフラッ シュメモリセルの電源を接続している複数の電源ラインとを含み、 前記電源ラインデコーダーが、 電源制御ラインと、 それぞれの電源主アドレスラインが対応する電源副アドレスラインを持つ複 数の電源主アドレスラインおよび電源副アドレスラインと、 それぞれ電源主アドレスラインと対応する電源副アドレスラインにカップリン グされ、電源ラインを前記電源ライン電圧または前記電源制御ラインに接続する 複数の電源ゲーティングデバイスとを含み、 前記ワードラインデコーダーが、 それぞれのワード主アドレスラインと対応するワード副アドレスラインを持つ 複数のワード主アドレスラインとワード副アドレスラインと、 そして、それぞれワード副アドレスラインにカップリングされ、ワードライン 電圧によりワードラインを対応するワード主アドレスラインに接続するか、また は前記ワード制御ラインに接続するかを制御されている複数のワードゲーティン グデバイスとを含むことを特徴とする複数のフラッシュメモリバンクを持つフラ ッシュメモリ回路。 請求項１４ 前記電源ライン電圧を供給する前記バンクデコーダーにより制御される電源ラ インラッチと、 前記ワード制御ラインを供給する前記バンクデコーダーにより制御されるワー ド制御ラッチと、 前記ワードライン電圧を供給する前記バンクデコーダーにより制御されるワー ドラインラッチとから構成されることを特徴とする請求項１３に記載のフラッシ ュメモリ回路。 請求項１５ それぞれの前記電源ゲーティングデバイスが、第１および第２トランジスタか ら構成され、前記第１および第２トランジスタが電源主アドレスラインと対応す る電源副アドレスラインをそれぞれカップリングするゲートを持ち、電源ライン を前記電源ラインラッチまたは前記電源制御ラインに接続することを特徴とする 請求項１４に記載のフラッシュメモリ回路。 請求項１６ それぞれの前記ワードゲーティングデバイスが、 前記ワードラインラッチへ一緒に接続し、カップリングするゲートを持ち、 ワードラインをワード主アドレスラインまたは前記ワード制御ラッチに接続する １組のｎ−チャンネルおよびｐ−チャンネルトランジスタと、 ワード副アドレスラインへカップリングするゲートを持ち、前記対のトランジ スタに接続されたワードラインを前記ワード制御ラッチに接続するｎ−チャンネ ルトランジスタとから構成され、 前記ｎ−チャンネルトランジスタにカップリングされるワード副アドレスライ ンが対の前記トランジスタにカップリングされるワード主アドレスラインと同じ であることを特徴とする請求項１４に記載のフラッシュメモリ回路。 請求項１７ 前記メモリ配列が少なくとも１行のトランジスタから構成され、それぞれの前 記トランジスタには１つのゲートがあり、前記ゲートは１列のメモリセルの１つ のワードラインへカップリングされ、列に関連する電源ラインを電源電流ドレイ ニングラインまで接続しており、プログラミング操作において高セル電流を分流 処理し、且つ関連電源ラインを第１アースに接続し、プログラミング操作におい て前記電源電流ドレイニングラインを第２アースに接続することを特徴とする請 求項１４に記載のフラッシュメモリ回路。 請求項１８ 前記電源ゲーティングデバイスが、第１および第２トランジスタから構成され 、それぞれ電源主アドレスラインと対応する電源副アドレスラインへカップリン グするゲートを持ち、電源ラインを前記電源ラインラッチまたは前記電源制御ラ インに接続し、 前記ワードゲーティングデバイスが、 前記ワードラインラッチへ一緒に接続し、カップリングするゲートを持ち、ワ ードラインをワード主アドレスラインまたは前記ワード制御ラッチに接続する１ 組のｎ−チャンネルおよびｐ−チャンネルトランジスタと、 ワード副アドレスラインへカップリングするゲートを持ち、前記対のトランジ スタに接続されたワードラインを前記ワード制御ラッチに接続するｎ−チャンネ ルトランジスタとから構成され、 前記ｎ−チャンネルトランジスタにカップリングされるワード副アドレスラ インが対の前記トランジスタにカップリングされるワード主アドレスラインと同 じであることを特徴とし、 前記メモリ配列が、少なくとも１行のトランジスタから構成され、各トランジ スタには１つのゲートがあり、前記ゲートは１列のメモリセルの１つのワードラ インへカップリングされ、列に関連する電源ラインを電源電流ドレイニングライ ンまで接続しており、プログラミング操作において高セル電流を分流処理し、且 つ関連電源ラインを第１アースに接続し、プログラミング操作において前記電源 電流ドレイニングラインを第２アースに接続することを特徴とする請求項１４に 記載のフラッシュメモリ回路。 請求項１９ それぞれの前記複数の電源ラインが１つの奇数列および１つの関連する偶数列 におけるメモリセルの電源に接続されておらず、前記メモリ配列がそれぞれ複数 の行から構成されるという複数のセグメントに分割され、それぞれのセグメント が複数のセグメント電源ラインを持ち、前記セグメント電源ラインが１つの奇数 列と１つの関連する偶数列におけるすべてのメモリセルの電源を一緒に連結して 形成されており、セグメントにおける関連する偶数列は前記奇数列と隣り合い、 且つ少なくとも１つの電源セグメント制御トランジスタによって再び奇数および 偶数列に関連する電源ラインに接続され、前記電源セグメント制御トランジスタ には１つのゲートがあり、セグメントの電源セグメント制御ラインへカップリン グされていることを特徴とする請求項１４に記載のフラッシュメモリ回路。 請求項２０ 前記電源セグメント制御ラインと前記電源セグメント制御トランジスタが第１ ポリシリコン層に構築され、前記複数のワードラインと前記複数のフラッシュメ モリセルの制御ゲートが第２ポリシリコン層に形成されることを特徴とする請求 項１９に記載のフラッシュメモリ回路。 請求項２１ １つのフラッシュメモリ配列と、 １つのバンクデコーダーと、 前記バンクデコーダーで制御される１つの電源ライン圧力と、 １つの電源ラインデコーダーと、 前記バンクデコーダーで制御される１つのワード制御ラインと、 前記バンクデコーダーで制御される１つの第１ワードライン電圧と、 前記バンクデコーダーで制御される１つの第２ワードライン電圧と、 １つのワードラインデコーダーとから構成される複数のフラッシュメモリバン クを持つフラッシュメモリ回路において、 前記フラッシュメモリ配列が、 それぞれ１つの制御ゲート、１つのドレインおよび１つの電源を持ち、複数の 列と複数の行に配列された複数のフラッシュメモリセルと、 それぞれ、同じ列においてすべてのフラッシュメモリセルの制御ゲートを接続 している複数のワードラインと、 それぞれ、同じ行においてすべてのフラッシュメモリセルのドレインを接続し ている複数のビットラインと、 それぞれ、奇数列と前記奇数列に隣接する関連偶数列においてすべてのフラッ シュメモリセルの電源に接続されている複数の電源ラインとを含み、 前記電源ラインデコーダーが、 電源制御ラインと、 それぞれの電源主アドレスラインが対応する電源副アドレスラインを持つ複数 の電源主アドレスラインと電源副アドレスラインと、 それぞれ電源主アドレスラインと対応する電源副アドレスラインにカップリン グされ、電源ラインを前記電源ライン電圧または前記電源制御ラインに接続する 複数の電源ゲーティングデバイスとを含み、 前記ワードラインデコーダーが、 それぞれのワード主アドレスラインと対応するワード副アドレスラインを持つ 複数のワード主アドレスラインおよびワード副アドレスラインと、 それぞれワード副アドレスラインにカップリングされ、前記第１および第２ワ ードライン電圧によりワードラインを対応するワード主アドレスラインに接続す るか、または前記ワード制御ラインに接続するかを制御されている複数のワード ゲーティングデバイスとを含むことを特徴とする複数のフラッシュメモリバン クを持つフラッシュメモリ回路。 請求項２２ 前記電源ライン電圧を供給する前記バンクデコーダーにより制御される電源ラ インラッチと、 前記ワード制御ラインを供給する前記バンクデコーダーにより制御されるワー ド制御ラッチと、 前記第１ワードライン電圧を供給する前記バンクデコーダーにより制御される 第１ワードラインラッチと、 前記第２ワードライン電圧を供給する前記バンクデコーダーにより制御される 第２ワードラインラッチとから構成されることを特徴とする請求項２１に記載の フラッシュメモリ回路。 請求項２３ それぞれの前記電源ゲーティングデバイスが、第１および第２トランジスタか ら構成され、前記第１および第２トランジスタが電源主アドレスラインと対応す る電源副アドレスラインをそれぞれカップリングするゲートを持ち、電源ライン を前記電源ラインラッチまたは前記電源制御ラインに接続することを特徴とする 請求項２２に記載のフラッシュメモリ回路。 請求項２４ それぞれの前記ワードゲーティングデバイスが、 前記ワードラインラッチへ一緒に接続し、カップリングするゲートを持ち、ワ ードラインをワード主アドレスラインまたは前記ワード制御ラッチに接続する１ 組のｎ−チャンネルおよびｐ−チャンネルトランジスタと、 ワード副アドレスラインヘカップリングするゲートを持ち、前記対のトランジ スタに接続されたワードラインを前記ワード制御ラッチに接続するｎ−チャンネ ルトランジスタとから構成され、 前記ｎ−チャンネルトランジスタにカップリングされるワード副アドレスライ ンが対の前記トランジスタにカップリングされるワード主アドレスラインと同じ であることを特徴とする請求項２２に記載のフラッシュメモリ回路。 請求項２５ 前記メモリ配列が少なくとも１行のトランジスタから構成され、それぞれの前 記トランジスタには１つのゲートがあり、前記ゲートは１列のメモリセルの１つ のワードラインへカップリングされ、列に関連する電源ラインを電源電流ドレイ ニングラインまで接続しており、プログラミング操作において高セル電流を分流 処理し、且つ関連電源ラインを第１アースに接続し、プログラミング操作におい て前記電源電流ドレイニングラインを第２アースに接続することを特徴とする請 求項２２に記載のフラッシュメモリ回路。 請求項２６ 前記電源ゲーティングデバイスが、第１および第２トランジスタから構成され 、それぞれ電源主アドレスラインと対応する電源副アドレスラインへカップリン グするゲートを持ち、電源ラインを前記電源ラインラッチまたは前記電源制御ラ インに接続し、 前記ワードゲーティングデバイスが、 前記ワードラインラッチへ一緒に接続し、カップリングするゲートを持ち、ワ ードラインをワード主アドレスラインまたは前記ワード制御ラッチに接続する１ 組のｎ−チャンネルおよびｐ−チャンネルトランジスタと、 ワード副アドレスラインへカップリングするゲートを持ち、、前記対のトラン ジスタに接続されたワードラインを前記ワード制御ラッチに接続するｎ−チャン ネルトランジスタとから構成され、 前記ｎ−チャンネルトランジスタにカップリングされるワード副アドレスライ ンが対の前記トランジスタにカップリングされるワード主アドレスラインと同じ であることを特徴とし、 前記メモリ配列が、少なくとも１行のトランジスタから構成され、各トランジ スタには１つのゲートがあり、前記ゲートは１列のメモリセルの１つのワードラ インへカップリングされ、列に関連する電源ラインを電源電流ドレイニングライ ンまで接続しており、プログラミング操作において高セル電流を分流処理し、且 つ関連電源ラインを第１アースに接続し、プログラミング操作において前記電源 電流ドレイニングラインを第２アースに接続することを特徴とする請求項２２に 記載のフラッシュメモリ回路。 請求項２７ それぞれの前記複数の電源ラインが１つの奇数列および１つの関連する偶数列 におけるメモリセルの電源に接続されておらず、前記メモリ配列がそれぞれ複数 の行から構成されるという複数のセグメントに分割され、それぞれのセグメント が複数のセグメント電源ラインを持ち、前記セグメント電源ラインが１つの奇数 列と１つの関連する偶数列におけるすべてのメモリセルの電源を一緒に連結して 形成されており、セグメントにおける関連する偶数列は前記奇数列と隣り合い、 且つ少なくとも１つの電源セグメント制御トランジスタによって再び奇数および 偶数列に関連する電源ラインに接続され、前記電源セグメント制御トランジスタ には１つのゲートがあり、セグメントの電源セグメント制御ラインへカップリン グされていることを特徴とする請求項２２に記載のフラッシュメモリ回路。 請求項２８ 前記電源セグメント制御ラインと前記電源セグメント制御トランジスタが第１ ポリシリコン層に構築され、前記複数のワードラインと前記複数のフラッシュメ モリセルの制御ゲートが第２ポリシリコン層に形成されることを特徴とする請求 項２７に記載のフラッシュメモリ回路。 請求項２９ １つのフラッシュメモリ配列と、 １つのバンクデコーダーと、 前記バンクデコーダーで制御される１つの電源ライン圧力と、 １つの電源ラインデコーダーと、 前記バンクデコーダーで制御される１つのワード制御ラインと、 前記バンクデコーダーで制御される１つの奇数ワードライン電圧と、 前記バンクデコーダーで制御される１つの偶数ワードライン電圧と、 １つのワードラインデコーダーとから構成される複数のフラッシュメモリバン クを持つフラッシュメモリ回路において、 前記フラッシュメモリ配列が、 それぞれ１つの制御ゲート、１つのドレインおよび１つの電源を持ち、複数の 列と複数の行に配列された複数のフラッシュメモリセルと、 それぞれ、同じ奇数列においてすべてのフラッシュメモリセルの制御ゲートを 接続している複数の奇数ワードラインと、 それぞれ、同じ偶数列においてすべてのフラッシュメモリセルの制御ゲートを 接続している複数の偶数ワードラインと、 それぞれ、同じ行においてすべてのフラッシュメモリセルのドレインを接続し ている複数のビットラインと、 それぞれ、奇数列と前記奇数列に隣接する関連偶数列においてすべてのフラッ シュメモリセルの電源に接続されている複数の電源ラインとを含み、 前記電源ラインデコーダーが、 電源制御ラインと、 それぞれの電源主アドレスラインが対応する電源副アドレスラインを持つ複数 の電源主アドレスラインと電源副アドレスラインと、 それぞれ電源主アドレスラインと対応する電源副アドレスラインにカップリン グされ、電源ラインを前記電源ライン電圧または前記電源制御ラインに接続する 複数の電源ゲーティングデバイスとを含み、 前記ワードラインデコーダーが、 それぞれのワード主アドレスラインと対応するワード副アドレスラインを持つ 複数のワード主アドレスラインおよびワード副アドレスラインと、 それぞれワード副アドレスラインにカップリングされ、前記奇数ワードライン 電圧により奇数ワードラインを対応するワード主アドレスラインまたは前記ワー ド制御ラインに接続するかを制御されているか、またはそれぞれワード副アドレ スラインにカップリングされ、前記偶数ワードライン電圧により偶数ワードライ ンを対応するワード主アドレスラインまたは前記ワード制御ラインに接続するか を制御されている複数のワードゲーティングデバイスとを含み、 奇数ワードゲーティングデバイスと隣接する偶数ワードゲーティングデバイス が同じワード主アドレスラインと同じ副アドレスラインにカップリングされ、奇 数ワードラインと偶数ワードラインをそれぞれ同時に接続することを特徴とする 複数のフラッシュメモリバンクを持つフラッシュメモリ回路。 請求項３０ 前記電源ライン電圧を供給する前記バンクデコーダーにより制御される電源ラ インラッチと、 前記ワード制御ラインを供給する前記バンクデコーダーにより制御されるワー ド制御ラッチと、 前記奇数ワードライン電圧を供給する前記バンクデコーダーにより制御される 奇数ワードラインラッチと、 前記偶数ワードライン電圧を供給する前記バンクデコーダーにより制御される 偶数ワードラインラッチとから構成されることを特徴とする請求項２９に記載の フラッシュメモリ回路。 請求項３１ それぞれの前記電源ゲーティングデバイスが、第１および第２トランジスタか ら構成され、前記第１および第２トランジスタが電源主アドレスラインと対応す る電源副アドレスラインをそれぞれカップリングするゲートを持ち、電源ライン を前記電源ラインラッチまたは前記電源制御ラインに接続することを特徴とする 請求項３０に記載のフラッシュメモリ回路。 請求項３２ それぞれの前記ワードゲーティングデバイスが、 前記奇数ワードラインラッチへ一緒に接続し、カップリングするゲートを持ち 、奇数ワードラインをワード主アドレスラインまたは前記ワード制御ラッチに接 続するか、または前記偶数ワードラインラッチへ一緒に接続し、カップリングす るゲートを持ち、偶数ワードラインをワード主アドレスラインまたは前記ワード 制御ラッチに接続する１組のｎ−チャンネルおよびｐ−チャンネルトランジスタ と、 ワード副アドレスラインへカップリングするゲートを持ち、前記対のトランジ スタに接続されたワードラインを前記ワード制御ラッチに接続するｎ−チャンネ ルトランジスタとから構成され、 前記ｎ−チャンネルトランジスタにカップリングされるワード副アドレスライ ンが対の前記トランジスタにカップリングされるワード主アドレスラインと同じ であることを特徴とする請求項３０に記載のフラッシュメモリ回路。 請求項３３ 前記メモリ配列が少なくとも１行のトランジスタから構成され、それぞれの前 記トランジスタには１つのゲートがあり、前記ゲートは１列のメモリセルの１つ のワードラインへカップリングされ、列に関連する電源ラインを電源電流ドレイ ニングラインまで接続しており、プログラミング操作において高セル電流を分流 処理し、且つ関連電源ラインを第１アースに接続し、プログラミング操作におい て前記電源電流ドレイニングラインを第２アースに接続することを特徴とする請 求項３０に記載のフラッシュメモリ回路。 請求項３４ 前記電源ゲーティングデバイスが、第１および第２トランジスタから構成され 、それぞれ電源主アドレスラインと対応する電源副アドレスラインへカップリン グするゲートを持ち、電源ラインを前記電源ラインラッチまたは前記電源制御ラ インに接続し、 前記ワードゲーティングデバイスが、 前記奇数ワードラインラッチへ一緒に接続し、カップリングするゲートを持ち 、奇数ワードラインをワード主アドレスラインまたは前記ワード制御ラッチに接 続するか、または前記偶数ワードラインラッチへ一緒に接続し、カップリングす るゲートを持ち、偶数ワードラインをワード主アドレスラインまたは前記ワード 制御ラッチに接続する１組のｎ−チャンネルおよびｐ−チャンネルトランジスタ と、 ワード副アドレスラインへカップリングするゲートを持ち、前記対のトランジ スタに接続されたワードラインを前記ワード制御ラッチに接続するｎ−チャンネ ルトランジスタとから構成され、 前記ｎ−チャンネルトランジスタにカップリングされるワード副アドレスライ ンが対の前記トランジスタにカップリングされるワード主アドレスラインと同じ であることを特徴とし、 前記メモリ配列が、少なくとも１行のトランジスタから構成され、各トランジ スタには１つのゲートがあり、前記ゲートは１列のメモリセルの１つのワードラ インへカップリングされ、列に関連する電源ラインを電源電流ドレイニングラ インまで接続しており、プログラミング操作において高セル電流を分流処理し、 且つ関連電源ラインを第１アースに接続し、プログラミング操作において前記電 源電流ドレイニングラインを第２アースに接続することを特徴とする請求項３０ に記載のフラッシュメモリ回路。 請求項３５ それぞれの前記複数の電源ラインが１つの奇数列および１つの関連する偶数列 におけるメモリセルの電源に接続されておらず、前記メモリ配列がそれぞれ複数 の行から構成されるという複数のセグメントに分割され、それぞれのセグメント が複数のセグメント電源ラインを持ち、前記セグメント電源ラインが１つの奇数 列と１つの関連する偶数列におけるすべてのメモリセルの電源を一緒に連結して 形成されており、セグメントにおける関連する偶数列は前記奇数列と隣り合い、 且つ少なくとも１つの電源セグメント制御トランジスタによって再び奇数および 偶数列に関連する電源ラインに接続され、前記電源セグメント制御トランジスタ には１つのゲートがあり、セグメントの電源セグメント制御ラインへカップリン グされていることを特徴とする請求項３０に記載のフラッシュメモリ回路。 請求項３６ 前記電源セグメント制御ラインと前記電源セグメント制御トランジスタが第１ ポリシリコン層に構築され、前記複数の奇数および偶数ワードラインと前記複数 のフラッシュメモリセルの制御ゲートが第２ポリシリコン層に形成されることを 特徴とする請求項３５に記載のフラッシュメモリ回路。 請求項３７ ２つの隣り合う列がそれぞれワードラインを持ち、ともにフラッシュメモリ回 路の選択されたメモリバンクにおいて電源ラインを共用し、前記フラッシュメモ リ回路に複数のメモリバンクを持ち、前記メモリバンクがそれぞれバンクデコー ダー、ワードラインデコーダーおよび、電源ラインデコーダーを含み、 適当なアドレス信号を選択されたメモリバンクのワードラインデコーダーに送 り、２つの隣り合うワードラインを選択し、 適当なアドレス信号を選択されたメモリバンクの電源ラインデコーダーに送り 、選択された２つの隣り合うワードラインが共用する電源ラインを選択し、 第１電圧を選択されたメモリバンクの前記バンクデコーダーから選択された隣 り合うワードラインへ負荷し、 第２電圧を選択されたメモリバンクの前記バンクデコーダーから選択された電 源ラインに負荷し、 第３電圧を選択されていないメモリバンクのワードラインに負荷するというス テップから構成され、 前記第１および第２電圧が選択されたワードラインに接続されたメモリセルを 消去するに充分な電圧差をもたらすことを特徴とする２つの隣り合う列のメモリ セルを同時に消去する方法。 請求項３８ ２つの消去された列のメモリセルに対して１回に１列ずつ消去確認を行い、 適当なアドレス信号を選択されたメモリバンクのワードラインデコーダーに送 り、２つの隣り合うワードラインを選択し、 適当なアドレス信号を選択されたメモリバンクの電源ラインデコーダーに送り 、選択された２つの隣り合うワードラインが共用する電源ラインを選択し、 第３電圧を前記バンクデコーダーから確認において選択された隣り合うワード ラインの１つへ負荷し、 第４電圧を前記バンクデコーダーから選択されたその他の隣り合うワードライ ンに負荷し、さらに第５電圧をその他の選択されていないメモリバンクのワード ラインに負荷するというステップから構成され、 前記第３電圧は確認においてワードラインに接続されるメモリセルが正確に消 去されたかを確認し、前記第４電圧は選択された隣り合うワードラインのその他 のワードラインに接続されているすべてのメモリセルをオフにする充分に低い電 圧を供給し、前記第５電圧は選択されていないメモリバンクのすべてのワードラ インをアースすることを特徴とする請求項３７に記載の２つの隣り合う列のメモ リセルを同時に消去する方法。 請求項３９ 前記バンクデコーダーが奇数および偶数ワードラインに電圧を供給する奇数お よび偶数のワードラインラッチと、電源ラインに電圧を供給する電源ラインラッ チを含むことを特徴とする請求項３８に記載の２つの隣り合う列のメモリセルを 同時に消去する方法。 請求項４０ ２つの隣り合う列がそれぞれワードラインを持ち、ともにフラッシュメモリ回 路の選択されたメモリバンクにおいて電源ラインを共用し、前記フラッシュメモ リ回路に複数のメモリバンクを持ち、前記メモリバンクがそれぞれバンクデコー ダー、ワードラインデコーダーおよび、電源ラインデコーダーを含み、 適当なアドレス信号を選択されたメモリバンクのワードラインデコーダーに送 り、２つの隣り合うワードラインを選択し、 適当なアドレス信号を選択されたメモリバンクの電源ラインデコーダーに送り 、選択された２つの隣り合うワードラインが共用する電源ラインを選択し、 第１電圧を前記バンクデコーダーから確認において選択された隣り合うワード ラインの１つへ負荷し、 第２電圧を選択された隣り合うワードラインのその他のワードラインに負荷し 、さらに第３電圧をその他の選択されていないメモリバンクのワードラインに負 荷するというステップから構成され、 前記第１電圧は確認においてワードラインに接続されるメモリセルが正確に消 去されたかを確認し、前記第２電圧は選択された隣り合うワードラインのその他 のワードラインに接続されているすべてのメモリセルをオフにする充分に低い電 圧を供給し、前記第３電圧は選択されていないメモリバンクのすべてのワードラ インをアースすることを特徴とする２つの隣り合う列のメモリセルを１列ずつ消 去の確認をする方法。 請求項４１ Ａ．消去されるワードラインを選択し、 Ｂ．ステップＡにおいて選択されたワードラインに適当な消去バイアス条件を 負荷した場合、干渉を受けるであろうメモリセルを識別し、 Ｃ．ステップＢで識別されたメモリセルのデータを読み込み、さらにデータを 一時保存デバイスに保存し、 Ｄ．消去を選択されたワードラインのメモリセルに適当な前記消去バイアス 条件を、その他の選択されていないワードラインのメモリセルに非消去バイアス 条件をそれぞれ設定し、 Ｅ．消去を選択されたワードラインに消去パルスを加え、 Ｆ．消去を選択されたワードラインのメモリセルに対してデータ確認を行い、 Ｇ．消去を選択されたすべてのワードラインのメモリセルがステップＦで無事 に確認を通過したならば、ステップＩに進み、 Ｈ．事前に設定した時間を過ぎていない場合、ステップＦですべてのメモリセ ルがデータ確認を通過したワードラインを排除することにより消去を行うワード ラインの選択を更新して、ステップＤへ戻り、さもなくばステップＰへ行き、 Ｉ．ステップＢで識別されたメモリセルの第１グループの新しいデータを読み 込み、前記メモリセルの第１グループに対するデータ「１」確認を行い、前記第 １グループのメモリセルが前記一時保存デバイスに保存したデータ値「１」を持 ち、 Ｊ．ステップＩで前記データ「１」確認が成功した場合ステップＬへ進み、さ もなくばステップＫを実行し、 Ｋ．ステップＩの前記データ「１」確認が失敗し、事前に設定した時間を超え ていない場合、データ「１」を前記第１グループにポストプログラミングを行い 、ステップＩに戻り、さもなくばステップＰへ進み、 Ｌ．ステップＢで識別されたメモリセルの第２グループの新しいデータを読み 込み、前記メモリセルの第２グループに対するデータ「０」確認を行い、前記第 ２グループのメモリセルが前記一時保存デバイスに保存したデータ値「０」を持 ち、 Ｍ．ステップＬで前記データ「０」の確認が成功した場合ステップＯへ進み、 さもなくばステップＮを実行し、 Ｎ．ステップＬの前記データ「０」確認が失敗し、事前に設定した時間を超え ていない場合、データ「０」を前記第１グループのメモリセルにポストプログラ ミングを行い、ステップＬへ戻り、さもなくばステップＰへ進み、 Ｏ．前記メモリ操作を無事に終了し、 Ｐ．前記メモリ操作を終了し、前記フラッシュメモリの欠陥を宣言するとい うステップを含むことを特徴とするフラッシュメモリ回路において１つまたはそ れ以上のワードラインのメモリセルを消去し、確認するメモリ操作の方法。 請求項４２ 前記ステップＨを、 Ｈ１．事前に設定した時間を過ぎた場合、ステップＰに進み、 Ｈ２．事前に設定した条件を満たしていない場合、ステップＦですべてのメモ リセルがデータ確認を通過したワードラインを排除することにより消去を行うワ ードラインの選択を更新して、ステップＤへ戻り、 Ｈ３．ステップＦでデータ確認に失敗したメモリセルを持つワードラインを識 別し、認識された各ワードラインにメモリセグメント消去を実行するというステ ップで構成される手順に置き換え、 前記メモリセグメント消去が、 ａ．ワードラインのメモリセルを複数のセグメントに分割し、 ｂ．消去されるワードラインを選択し、 ｃ．ステップａにおいて選択されたワードラインに適当な消去バイアス条件を 負荷した場合、干渉を受けるであろうメモリセルを識別し、 ｄ．ステップｃで識別されたメモリセルのデータを読み込み、さらにデータを 一時保存デバイスに保存し、 ｅ．消去を選択されたセグメントのメモリセルに適当な前記消去バイアス条件 を、その他の選択されていないセグメントと選択されていないワードラインのメ モリセルに非消去バイアス条件をそれぞれ設定し、 ｆ．消去を選択されたセグメントに消去パルスを加え、 ｇ．消去を選択されたセグメントのメモリセルに対してデータ確認を行い、 ｈ．消去を選択されたすべてのセグメントのメモリセルがステップｇで無事に 確認を通過したならば、ステップｊに進み、 ｉ．事前に設定した時間を過ぎていない場合、ステップｇですべてのメモリセ ルがデータ確認を通過したセグメントを排除することにより消去を行うセグメン トの選択を更新して、ステップｅへ戻り、さもなくばステップｑへ行き、 ｊ．ステップｃで識別されたメモリセルの第１グループの新しいデータを読み 込み、前記メモリセルの第１グループに対するデータ「１」確認を行い、前記第 １グループのメモリセルが前記一時保存デバイスに保存したデータ値「１」を持 ち、 ｋ．ステップｊで前記データ「１」確認が成功した場合ステップｍへ進み、さ もなくばステップｌを実行し、 ｌ．ステップｊの前記データ「１」確認が失敗し、事前に設定した時間を超え ていない場合、データ「１」を前記第１グループにポストプログラミングを行い 、ステップｊに戻り、さもなくばステップｑへ進み、 ｍ．ステップｃで識別されたメモリセルの第２グループの新しいデータを読み 込み、前記メモリセルの第２グループに対するデータ「０」確認を行い、前記第 ２グループのメモリセルが前記一時保存デバイスに保存したデータ値「０」を持 ち、 ｎ．ステップｍで前記データ「０」の確認が成功した場合ステップｐへ進み、 さもなくばステップ０を実行し、 ｏ．ステップｍの前記データ「０」確認が失敗し、事前に設定した時間を超え ていない場合、データ「０」を前記第１グループのメモリセルにポストプログラ ミングを行い、ステップｍに戻り、さもなくばステップｑへ進み、 ｐ．前記メモリ操作を無事に終了し、 ｑ．前記メモリ操作を終了し、前記フラッシュメモリの欠陥を宣言するという ステップから構成されることを特徴とする請求項４１に記載のフラッシュメモリ 回路において１つまたはそれ以上のワードラインのメモリセルを消去し、確認す るメモリ操作の方法。 請求項４３ ステップｅにおいて消去を選択されたセグメントのメモリセルに対する前記の 適当な消去デバイス条件が、電源消去方法のバイアス条件であり、さらに選択さ れていないセグメントのメモリセルが浮いていることを特徴とする請求項４２に 記載のフラッシュメモリ回路において１つまたはそれ以上のワードラインのメモ リセルを消去し、確認するメモリ操作の方法。 請求項４４ ステップｅにおいて消去を選択されたセグメントのメモリセルに対する前記の 適当な消去デバイス条件が、適当な方法のバイアス条件であり、さらに選択され ていないセグメントのメモリセルが浮いていることを特徴とする請求項４２に記 載のフラッシュメモリ回路において１つまたはそれ以上のワードラインのメモリ セルを消去し、確認するメモリ操作の方法。 請求項４５ ａ．消去されるセグメントを選択し、 ｂ．ステップａにおいて選択されたセグメントに適当な消去バイアス条件を負 荷した場合、干渉を受けるであろうメモリセルを識別し、 ｃ．ステップｂで識別されたメモリセルのデータを読み込み、さらにデータを 一時保存デバイスに保存し、 ｄ．消去を選択されたセグメントのメモリセルに適当な前記消去バイアス条件 を、その他の選択されていないセグメントと選択されていないワードラインのメ モリセルに非消去バイアス条件をそれぞれ設定し、 ｅ．消去を選択されたセグメントに消去パルスを加え、 ｆ．消去を選択されたセグメントのメモリセルに対してデータ確認を行い、 ｇ．消去を選択されたすべてのセグメントのメモリセルが無事に確認を通過し たならば、ステップｉに進み、 ｈ．事前に設定した時間を過ぎていない場合、すべてのメモリセルがデータ確 認を通過したセグメントを排除することにより消去を行うセグメントの選択を更 新して、ステップｄへ戻り、さもなくばステップｐへ行き、 ｉ．ステップｂで識別されたメモリセルの第１グループの新しいデータを読み 込み、前記メモリセルの第１グループに対するデータ「１」確認を行い、前記第 １グループのメモリセルが前記一時保存デバイスに保存したデータ値「１」を持 ち、 ｊ．ステップｌで前記データ「１」確認が成功した場合ステップｌへ進み、さ もなくばステップｋを実行し、 ｋ．ステップｉの前記データ「１」確認が失敗し、事前に設定した時間を超え ていない場合、データ「１」を前記第１グループにポストプログラミングを行 い、ステップｉに戻り、さもなくばステップｐへ進み、 ｌ．ステップｂで識別されたメモリセルの第２グループの新しいデータを読み 込み、前記メモリセルの第２グループに対するデータ「０」確認を行い、前記第 ２グループのメモリセルが前記一時保存デバイスに保存したデータ値「０」を持 ち、 ｍ．ステップｌで前記データ「０」の確認が成功した場合ステップｏへ進み、 さもなくばステップｎを実行し、 ｎ．ステップｌの前記データ「０」確認が失敗し、事前に設定した時間を超え ていない場合、データ「０」を前記第１グループのメモリセルにポストプログラ ミングを行い、ステップｌに戻り、さもなくばステップｐへ進み、 ｏ．前記メモリ操作を無事に終了し、 ｐ．前記メモリ操作を終了し、前記フラッシュメモリの欠陥を宣言するという ステップから構成されることを特徴とするフラッシュメモリ回路において１つの ワードラインの複数のセグメントのメモリセルを消去し、確認するメモリ操作の 方法。 請求項４６ ステップｄにおいて消去を選択されたセグメントのメモリセルに対する前記の 適当な消去デバイス条件が、電源消去方法のバイアス条件であり、さらに選択さ れていないセグメントのメモリセルが浮いていることを特徴とする請求項４５に 記載のフラッシュメモリ回路において１つのワードラインの複数のセグメントの メモリセルを消去し、確認するメモリ操作の方法。 請求項４７ ステップｅにおいて消去を選択されたセグメントのメモリセルに対する前記の 適当な消去デバイス条件が、適当な方法のバイアス条件であり、さらに選択され ていないセグメントのメモリセルが浮いていることを特徴とする請求項４５に記 載のフラッシュメモリ回路において１つのワードラインの複数のセグメントのメ モリセルを消去し、確認するメモリ操作の方法。