TWI691055B - 具有側向耦合結構的非揮發性記憶單元及使用其之記憶單元陣列 - Google Patents

具有側向耦合結構的非揮發性記憶單元及使用其之記憶單元陣列 Download PDF

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Abstract

一種非揮發性記憶單元包括：主動區，其沿第一方向延伸；選擇閘電極層，其與主動區相交並沿第二方向延伸；浮閘電極層，其與主動區相交，並且沿第二方向延伸，其中浮閘電極層沿與選擇閘電極層平行的方向延伸並與選擇閘電極層間隔開；以及電介質層，其設置在選擇閘電極層和浮閘電極層之間。選擇閘電極層、電介質層和浮閘電極層實質上位於同一位準並一起形成側向耦合電容器，並且浮閘電極層的第一端部與主動區相重疊。

Description

具有側向耦合結構的非揮發性記憶單元及使用其之記憶單元陣列 【相關申請案的交叉參考】
本申請基於35 U.S.C.§ 119(a)要求於2015年11月23日提交的序號為10-2015-0163847的韓國專利申請的優先權，其全部內容通過引用併入本文。
本發明的各個實施例涉及非揮發性記憶單元以及使用非揮發性記憶單元的記憶單元陣列，尤其是涉及具有側向耦合結構的非揮發性記憶單元以及使用該非揮發性記憶單元的記憶單元陣列。
即使電源供給中斷，非揮發性記憶體裝置仍留存存儲資料。已經提出了能夠被電編程和擦除的非揮發性記憶體裝置的各種結構。非揮發性記憶體裝置的典型單位記憶單元採用疊閘結構。該結構包括：閘絕緣層，其也被稱為隧道絕緣層；浮閘，其用於存儲資料；中間閘極介電層；以及控制閘，其依序地堆疊在半導體基板上。近來，由於電子裝置的尺寸減小和半導體裝置製造技術進步，執行各種功能的各種半導體裝置成為先進數位產品的關鍵部件。例如，將邏輯裝置和記憶體裝置包括於單一的半導體晶片內而形成系統晶片(system-on-chip，SOC)裝置。因此，已需要一 種用於嵌入SOC的嵌入式非揮發性記憶體裝置的製造技術。
為了製造嵌入式非揮發性記憶體裝置，在同一製程步驟中製造邏輯裝置和非揮發性記憶體裝置。邏輯裝置，例如金屬氧化物半導體(MOS)，通常使用單一閘極結構的電晶體。因此，當採用疊閘結構的非揮發性記憶體裝置形成在具有邏輯裝置的同一基板上時，製造製程變得非常複雜。為了解決這一問題，已經將具有單一閘極結構並且為非疊閘結構的單層多晶非揮發性記憶體裝置更廣泛地用作嵌入式非揮發性記憶體裝置。即，可以容易地將用於製造邏輯裝置的互補金屬氧化物半導體(CMOS)製程技術用於採用單層多晶非揮發性記憶體裝置的非揮發性記憶體裝置的製造。
各個實施例涉及具有側向耦合結構的非揮發性記憶體裝置以及使用該非揮發性記憶體裝置的記憶單元陣列。
根據一個實施例，非揮發性記憶單元包括：主動區，其沿第一方向延伸；選擇閘電極層，其與主動區相交並沿第二方向延伸；浮閘電極層，其與主動區相交，並且沿第二方向延伸，其中浮閘電極層沿與選擇閘電極層平行的方向延伸並與選擇閘電極層間隔開；以及電介質層，其設置在選擇閘電極層和浮閘電極層之間。選擇閘電極層、電介質層和浮閘電極層實質上位於同一位準並一起形成側向耦合電容器，並且浮閘電極層的第一端部與主動區相重疊。
根據一個實施例，非揮發性記憶單元陣列具有排列成多個行和列的單元。每個單元包括：主動區，其沿第一方向延伸；選擇閘電極層， 其與主動區相交並沿第二方向延伸；浮閘電極層，其與主動區相交並沿第二方向延伸，其中浮閘電極層沿與選擇閘電極層平行的方向延伸並與選擇閘電極層間隔開；以及電介質層，其設置在選擇閘電極層和浮閘電極層之間。選擇閘電極層、電介質層和浮閘電極層實質上位於同一位準並一起形成側向耦合電容器，並且浮閘電極層的第一端部與主動區相重疊。
100‧‧‧非揮發性記憶單元
110‧‧‧選擇電晶體
120‧‧‧存儲電晶體
132‧‧‧基板
134‧‧‧溝槽裝置絕緣層
136‧‧‧主動區
138‧‧‧阱區
141‧‧‧第一N+型接面區
142‧‧‧第二N+型接面區
143‧‧‧第三N+型接面區
145‧‧‧第一通道區
146‧‧‧第二通道區
151‧‧‧第一閘絕緣層
152‧‧‧第二閘絕緣層
160‧‧‧選擇閘電極層
170‧‧‧浮閘電極層
170A‧‧‧第一端部
170B‧‧‧第二端部
180‧‧‧電介質層
191‧‧‧第一觸點
192‧‧‧第二觸點
193‧‧‧第三觸點
236-1‧‧‧第一主動區
236-2‧‧‧第二主動區
241-1‧‧‧第一N+型接面區
241-2‧‧‧第一N+型接面區
242-1‧‧‧第二N+型接面區
242-2‧‧‧第二N+型接面區
243-1‧‧‧第三N+型接面區
243-2‧‧‧第三N+型接面區
244-1‧‧‧第二N+型接面區
244-2‧‧‧第二N+型接面區
245-1‧‧‧第三N+型接面區
245-2‧‧‧第三N+型接面區
261‧‧‧第一選擇閘電極層
262‧‧‧第二選擇閘電極層
271‧‧‧第一浮閘電極層
271A‧‧‧第一端部
272‧‧‧第二浮閘電極層
273‧‧‧第三浮閘電極層
273A‧‧‧第一端部
274‧‧‧第四浮閘電極層
274A‧‧‧第一端部
291-1‧‧‧第一觸點
291-2‧‧‧第二觸點
292-1‧‧‧第三觸點
292-2‧‧‧第四觸點
293-1‧‧‧第五觸點
293-2‧‧‧第七觸點
294-1‧‧‧第六觸點
294-2‧‧‧第八觸點
通過考慮附圖和所附的詳細說明，本發明的各個實施例將是更加顯而易見的，其中： 圖1是根據一個示例性的實施例的非揮發性記憶單元的等效電路圖。
圖2是示出了根據一個示例性的實施例的非揮發性記憶單元的佈局圖。
圖3是示出了沿圖2的I-I'線截取的非揮發性記憶單元的截面圖。
圖4是示出了沿圖2的II-II'線截取的非揮發性記憶單元的截面圖。
圖5是示出了在根據一個實施例的非揮發性記憶體裝置的編程操作中浮閘電極層內的電子分佈圖。
圖6是示出了在根據一個實施例的非揮發性存放裝置的擦除操作中浮閘電極層內的電子分佈圖。
圖7是示出了根據一個示例性的實施例的非揮發性記憶單元陣列的佈局圖。
在實施例的以下描述中，將理解的是，術語“第一”和“第二”意圖於區分元件，而不是用於限定僅僅元件本身或者意指特定的順序。此外，當一個元件被稱為位於另一個元件“上”、“之上”、“上面”、“下”、“之下”時，意圖在於指相對位置關係，而不是用於限制下面特定的情況：該元件直接接觸另一個元件，或者至少有一個仲介元件位於其間。因此，在此使用的諸如“上”、“之上”、“上面”、“下”、“之下”、“下面”等等術語的目的在於描述特定的實施例，而不意圖於限制本發明的範圍。而且，當一個元件被稱為與另一個元件“相連接”或“相耦合”時，該元件可以與另一元件電性上地或機械上地相連接或相耦合，或者可以通過替換位於其間的其它元件而形成連接關係或耦合關係。
圖1是根據一個實施例的非揮發性記憶單元100的等效電路圖。參考圖1，非揮發性記憶單元100包括選擇電晶體110和具有浮閘的存儲電晶體120。
選擇電晶體110包括耦合到字線WL的選擇閘端子SG和耦合到源線SL的源極端子S1。存儲電晶體120包括浮閘端子FG和耦合到位元線BL的汲極端子D2。選擇電晶體110的汲極端子D1和存儲電晶體120的源極端子S2以串聯的方式相互耦合。選擇閘端子SG和浮閘端子FG通過耦合電容器CC相互耦合。
當將預定值的偏壓通過字線WL施加於選擇閘端子SG時，通過耦合電容器CC的耦合操作可以在浮閘端子FG內產生預定值的耦合偏壓。耦合電容器CC包括選擇電晶體110的選擇閘電極層、電介質層和存儲 電晶體120的浮閘電極層，它們依序地設置在側向方向上。即，浮閘端子FG內耦合偏壓的產生是通過具有選擇閘端子SG和電介質層的側向耦合結構而形成的。
圖2是具有側向結構的非揮發性記憶單元100的一個實施例的佈局圖。圖3是示出了沿圖2的I-I'線截取的非揮發性記憶單元100的截面圖。
參考圖2和圖3，溝槽裝置絕緣層134設置在基板132的上部。主動區136由溝槽裝置絕緣層134定義。主動區136具有沿第一方向延伸的平面條帶形狀。具有第一導電性(例如P型)的阱區138設置在基板132的上部。P型阱區138設置為圍繞主動區136。當基板132為P型半導體基板時，可以不形成P型阱區138。
第一N+型接面區141、第二N+型接面區142和第三N+型接面區143在主動區136的上部內相互間隔開。第一N+型接面區141和第三N+型接面區143設置在主動區136的兩個邊緣處。第二N+型接面區142設置在第一N+型接面區141和第三N+型接面區143之間。第二N+型接面區142通過第一通道區145在第一方向上與第一N+型接面區141間隔開。第二N+型接面區142通過第二通道區146在第一方向上與第三N+型接面區143間隔開。
第一閘絕緣層151和選擇閘電極層160與主動區136相交。即，第一閘絕緣層151和選擇閘電極層160具有沿與第一方向相交的第二方向延伸的條帶形狀的平面形狀。
第一閘絕緣層151和選擇閘電極層160與第一通道區145重 疊。第一通道區145設置在第一閘絕緣層151之下。因此，第一通道區145、第一閘絕緣層151和選擇閘電極層160沿垂直方向排列。垂直方向與第一方向和第二方向均垂直。在一個實施例中，第一閘絕緣層151可以包括氧化層，而選擇閘電極層160可以包括多晶矽層。
第二閘絕緣層152和浮閘電極層170與選擇閘電極層160間隔開，並且與主動區136相交。正如第一閘絕緣層151和選擇閘電極層160，第二閘絕緣層152和浮閘電極層170具有沿與第一方向相交的第二方向延伸的條帶形狀的平面形狀。第二閘絕緣層152和浮閘電極層170重疊於第二通道區146。第二通道區146設置在第二閘絕緣層152的下方。因此，第一通道區145、第一閘絕緣層151和選擇閘電極層160沿垂直方向排列。垂直方向與第一方向和第二方向均垂直。
在一個實施例中，第一閘絕緣層151可以包括氧化層。浮閘電極層170可以包括多晶矽層，並且處於絕緣狀態而無直接的電耦合。浮閘電極層170可以是單層多晶矽層。選擇閘電極層160和浮閘電極層170之間的距離沿第二方向可以實質上是相同的。
電介質層180在第二方向上設置在選擇閘電極層160和浮閘電極層170之間。電介質層180與第二N+型接面區142相重疊。選擇閘電極層160、電介質層180和浮閘電極層170可以形成執行側向耦合操作的耦合電容器CC。
選擇閘電極層160通過第一觸點191耦合到字線WL。第一N+型接面區141通過第二觸點192耦合到源線SL。第三N+型接面區143通過第三觸點193耦合到位元線BL。第二N+型接面區142具有浮置狀態。
第一N+型接面區141、第二N+型接面區142、第一通道區145、第一閘絕緣層151和選擇閘電極層160形成以上根據圖1描述的選擇電晶體110。第一N+型接面區141和第二N+型接面區142分別對應於選擇電晶體110在圖1的源極端子S1和在圖1的汲極端子D1。
選擇閘電極層160對應於選擇電晶體110在圖1的選擇閘端子SG。第二N+型接面區142、第三N+型接面區143、第二通道區146、第二閘絕緣層152和浮閘電極層170形成以上根據圖1描述的存儲電晶體120。第二N+型接面區142和第三N+型接面區143分別對應於存儲電晶體120在圖1的源極端子S2和在圖1中的汲極端子D2。浮閘電極層170對應於存儲電晶體120在圖1的浮閘端子FG。
圖4是示出了沿圖2的II-II'線截取的非揮發性記憶單元100的截面圖。在圖4中相同的附圖標記代表如圖2和圖3所示的相同的組件。
參考圖4，浮閘電極層170具有分別對應於在第二方向上的兩個邊緣的第一端部170A和第二端部170B。在一個實施例中，如圖所示，第一端部170A表示浮閘電極層170在第二方向上的右邊緣部，而第二端部170B表示浮閘電極層170在第二方向上的左邊緣部。然而，在另一個實施例中，浮閘電極層170的第一和第二端部170A和170B可以設置成相反方向。在根據實施例的非揮發性記憶單元100中，形成圖1的存儲電晶體120的第二通道區146與浮閘電極層170的第一端部170A相重疊。
可以通過熱電子注入方法執行以上根據圖2至圖4描述的非揮發性記憶單元100的編程操作。更具體地，將正的編程電壓+Vpp施加於字線WL，將接地電壓(例如0V)施加於源線SL和P型阱區138，以及將 正的編程位元線電壓+Vpbl施加於位元線BL。在一個實施例中，正的編程電壓+Vpp可以約為6V至10V，例如大約8V。正的編程位元線電壓+Vpbl可以約為3V至5V，例如大約4V。
由於將正的編程電壓+Vpp施加於字線WL，反轉層形成在第一通道區145，並且將施加於源線SL的接地電壓傳遞到第二N+型接面區142。此外，通過耦合電容器CC側向耦合到正的編程電壓+Vpp的正的編程耦合電壓+Vpc產生在浮閘電極層170。因為正的編程耦合電壓+Vpc產生在浮閘電極層170，並且將接地電壓和正的編程位元線電壓+Vpbl分別地施加於第二N+型接面區142和第三N+型接面區143，所以熱電子產生在與第三N+型接面區143鄰接的第二通道區146。
這些熱電子由正的編程耦合電壓+Vpc通過第二閘絕緣層152注入浮閘電極層170。由於電子注入浮閘電極層170，第二通道區146的閾值電壓變得高於編程操作之前。
圖5是示出了在根據一個實施例的非揮發性記憶單元100的編程操作中浮閘電極層170內的電子分佈圖。圖5所示的截面結構與圖4所示的沿圖2的II-II'線截取的截面結構相同。
如圖5所示，在編程操作中注入浮閘電極層170的電子以不同的密度分佈在浮閘電極層170內。更具體地，根據庫侖定律，排斥力使注入浮閘電極層170的電子相互推動。由於這一現象，大多數電子分佈在浮閘電極層170的第一端部170A和第二端部170B。因此，當第二通道區146位於浮閘電極層170的第一端部170A和第二端部170B之間的中間時，影響第二通道區146的閾值電壓的電子的數量相對低。然而，在這個實施 例中，第二通道區146位於浮閘電極層170的第一端部170A之下。因此，影響第二通道區146的閾值電壓的電子的數量相對高，因而，增加了編程操作的效率並且減小了讀操作所需的電壓。
可以通過帶間穿隧(band-to-band tuneling，BTBT)方法執行非揮發性記憶單元100的擦除操作。更具體地，將負的擦除電壓-Vee施加於字線WL，將接地電壓(例如0V)施加於源線SL和P型阱區138，以及將正的擦除位元線電壓+Vebl施加於位元線BL。在一個實施例中，負的擦除電壓-Vee可以約為-6V至-10V，例如大約-8V。正的擦除位元線電壓+Vebl可以約為5V至6V，例如大約5.5V。
由於將負的擦除電壓-Vee施加於字線WL，通過耦合電容器CC側向耦合到負的擦除電壓-Vee的負的擦除耦合電壓-Vec產生在浮閘電極層170。因為負的擦除耦合電壓-Vec產生在浮閘電極層170，並且將正的擦除位元線電壓+Vebl施加於第三N+型接面區143，所以反轉層不形成在第二通道區146，並且在第二通道區146和第三N+型接面區143之間的接面產生空乏。因此，能帶彎曲變得比能隙更大。浮閘電極層170內的電子通過第二閘絕緣層152穿隧到第三N+型接面區143。由於浮閘電極層170內的電子穿隧，第二通道區146的閾值電壓變得低於編程狀態的閾值電壓。
圖6是示出了由非揮發性記憶單元100的擦除操作引起的浮閘電極層170內的電洞分佈圖。圖6的截面結構與圖4所示的沿圖2的II-II'線截取的截面結構相同。
如圖6所示，可以理解的是，在擦除操作中浮閘電極層170的電子穿隧與浮閘電極層170的電洞注入具有相同的效果。注入的電洞以 不同的密度分佈在浮閘電極層170內。更具體地，根據庫侖定律，排斥力使注入浮閘電極層170的電洞相互推動。因此，大多數電洞分佈在浮閘電極層170的第一端部170A和第二端部170B。因此，當第二通道區146位於浮閘電極層170的第一端部170A和第二端部170B之間的中間時，影響第二通道區146的閾值電壓的電洞的數量相對低。然而，在這個實施例中，第二通道區146位於浮閘電極層170的第一端部170A之下。因此，影響第二通道區146的閾值電壓的電洞的數量相對高，因而，增加了擦除操作的效率並且減小了讀取操作所需電壓的大小。
圖7是示出了根據一個實施例的非揮發性記憶單元陣列200的佈局圖。參考圖7，非揮發性記憶單元陣列200具有包括兩行和兩列的矩陣形狀。然而，這僅僅是一個實施例，而非揮發性記憶單元陣列200可以具有包括三或更多的行和列的矩陣形狀。第一主動區236-1和第二主動區236-2設置為沿第一方向延伸。第一主動區236-1和第二主動區236-2在與第一方向相交的第二方向上相互間隔開。
在第一主動區236-1內，將單元排列而形成第一列。在第二主動區236-2內，將單元排列而形成第二列。第一選擇閘電極層261和第二選擇閘電極層262沿第二方向延伸。第一選擇閘電極層261和第二選擇閘電極層262在第一方向上相互間隔開並且相互面對面。第一選擇閘電極層261和第二選擇閘電極層262與第一主動區236-1和第二主動區236-2相交。第一選擇閘電極層261共同地耦合到第一行內的單元。第二選擇閘電極層262共同地耦合到第二行內的單元。
第一浮閘電極層271沿第二方向延伸，並且耦合到第一列和 第一行內的單元。第一浮閘電極層271在第一方向上以預定的距離與第一選擇閘電極層261間隔開。第一浮閘電極層271的第一端部271A與第一主動區236-1相重疊。
第二浮閘電極層272沿第二方向延伸，並且耦合到第一列和第二行內的單元。第二浮閘電極層272在第一方向上以預定的距離與第二選擇閘電極層262間隔開。
第三浮閘電極層273沿第二方向延伸，並且耦合到第二列和第一行內的單元。第三浮閘電極層273在第一方向上以預定的距離與第一選擇閘電極層261間隔開。第三浮閘電極層273的第一端部273A與第二主動區236-2相重疊。
第四浮閘電極層274沿第二方向延伸，並且耦合到第二列和第二行內的單元。第四浮閘電極層274在第一方向上以預定的距離與第二選擇閘電極層262間隔開。第四浮閘電極層274的第一端部274A與第二主動區236-2相重疊。
第一主動區236-1包括第一N+型接面區241-1、第二N+型接面區242-1和244-1以及第三N+型接面區243-1和245-1。第二主動區236-2包括第一N+型接面區241-2、第二N+型接面區242-2和244-2以及第三N+型接面區243-2和245-2。第一N+型接面區241-1設置在第一主動區236-1內且在第一選擇閘電極層261和第二選擇閘電極層262之間。第一N+型接面區241-2設置在第二主動區236-2內且在第一選擇閘電極層261和第二選擇閘電極層262之間。
第二N+型接面區242-1設置在第一主動區236-1內且在第一 選擇閘電極層261和第一浮閘電極層271之間。第二N+型接面區244-1設置在第一主動區236-1內且在第二選擇閘電極層262和第二浮閘電極層272之間。第二N+型接面區242-2設置在第二主動區236-2內且在第一選擇閘電極層261和第三浮閘電極層273之間。第二N+型接面區244-2設置在第二主動區236-2內且在第二選擇閘電極層262和第四浮閘電極層274之間。
第三N+型接面區243-1設置在第一主動區236-1內且與第一浮閘電極層271鄰接。第三N+型接面區245-1設置在第一主動區236-1內且與第二浮閘電極層272鄰接。第三N+型接面區243-2設置在第二主動區236-2內且與第三浮閘電極層273鄰接。第三N+型接面區245-2設置在第二主動區236-2內且與第四浮閘電極層274鄰接。
第一選擇閘電極層261通過第一觸點291-1耦合到第一字線WL1。第二選擇閘電極層262通過第二觸點291-2耦合到第二字線WL2。第一字線WL1共同地耦合到第一行內的單元。第二字線WL2共同地耦合到第二行內的單元。第一主動區236-1內的第一N+型接面區241-1和第二主動區236-2內的第一N+型接面區241-2分別地通過第三觸點292-1和第四觸點292-2共同地耦合到源線SL。源線SL可以共同地耦合到第一行和第二行內的單元。
在第一主動區236-1內的第三N+型接面區243-1和245-1分別地通過第五觸點293-1和第六觸點294-1耦合到第一位元線BL1。第一位元線BL1共同地耦合到第一列內的單元。第三N+型接面區243-2和245-2分別地通過第七觸點293-2和第八觸點294-2耦合到第二位元線BL2。第二位元線BL2共同地耦合到第二列內的單元。
儘管圖中未示出，如上參考附圖2所述，第一電介質層(圖7中未示出)可設置在第一選擇閘電極層261和第一浮閘電極層271之間。第一選擇閘電極層261、第一電介質層和第一浮閘電極層271一起形成第一列和第一行的單元的側向結構的第一耦合電容器。
第二電介質層(圖7中未示出)可設置在第二選擇閘電極層262和第二浮閘電極層272之間。第二選擇閘電極層262、第二電介質層和第二浮閘電極層272一起形成第一列和第二行的單元的側向結構的第二耦合電容器。
第三電介質層(圖7中未示出)可設置在第一選擇閘電極層261和第三浮閘電極層273之間。第一選擇閘電極層261、第三電介質層和第三浮閘電極層273一起形成第二列和第一行的單元的側向結構的第三耦合電容器。
第四電介質層(圖7中未示出)可設置在第二選擇閘電極層262和第四浮閘電極層274之間。第二選擇閘電極層262、第四電介質層和第四浮閘電極層274一起形成第二列和第二行的單元的側向結構的第四耦合電容器。
出於說明的目的，以上已經公開了本發明的實施例。本領域技術人士將領會的是，在不背離所附的申請專利範圍所公開的本發明的範圍和精神的情況下，可以進行各種修改、補充和替換。
100‧‧‧非揮發性記憶單元
110‧‧‧選擇電晶體
120‧‧‧存儲電晶體

Claims (20)

  1. 一種非揮發性記憶單元，包括：主動區，其沿第一方向延伸；選擇閘電極層，其與所述主動區相交並沿第二方向延伸；浮閘電極層，其與所述主動區相交，並且沿所述第二方向延伸，其中所述浮閘電極層沿與所述選擇閘電極層平行的方向延伸並與所述選擇閘電極層間隔開；以及電介質層，其設置在所述選擇閘電極層和所述浮閘電極層之間，其中所述選擇閘電極層的上表面、所述電介質層的上表面和所述浮閘電極層的上表面實質上位於同一位準並且一起形成側向耦合電容器，並且其中所述浮閘電極層的第一端部與所述主動區相重疊。
  2. 如申請專利範圍第1項所述的非揮發性記憶單元，還包括：第一接面區，其設置在所述主動區的第一端並與所述選擇閘電極層鄰接；第二接面區，其設置在所述主動區內並在所述選擇閘電極層和所述浮閘電極層之間；以及第三接面區，其設置在所述主動區的第二端並與所述浮閘電極層鄰接。
  3. 如申請專利範圍第2項所述的非揮發性記憶單元，還包括：第一觸點，其將所述選擇閘電極層耦合到字線；第二觸點，其將所述第一接面區耦合到源線；以及第三觸點，其將所述第三接面區耦合到位元線。
  4. 如申請專利範圍第3項所述的非揮發性記憶單元， 其中所述第二接面區處於浮置狀態。
  5. 如申請專利範圍第2項所述的非揮發性記憶單元，其中所述第一接面區、所述第二接面區和所述第三接面區中的每一個具有N+型導電性。
  6. 如申請專利範圍第5項所述的非揮發性記憶單元，還包括：圍繞所述主動區的阱區。
  7. 如申請專利範圍第6項所述的非揮發性記憶單元，其中所述阱區具有P型導電性。
  8. 如申請專利範圍第6項所述的非揮發性記憶單元，還包括：第一通道區，其設置在所述阱區內並在所述第一接面區和所述第二接面區之間；以及第二通道區，其設置在所述阱區內並在所述第二接面區和所述第三接面區之間。
  9. 如申請專利範圍第8項所述的非揮發性記憶單元，其中所述浮閘電極層的所述第一端部在所述第二通道區之上延伸。
  10. 如申請專利範圍第1項所述的非揮發性記憶單元，其中所述選擇閘電極層和所述浮閘電極層之間的距離沿所述第二方向實質上是相同的。
  11. 一種具有排列成多個列和行的單元的非揮發性記憶單元陣列，每個單元包括：主動區，其沿第一方向延伸；選擇閘電極層，其與所述主動區相交並沿第二方向延伸； 浮閘電極層，其與所述主動區相交並沿所述第二方向延伸，其中所述浮閘電極層沿與所述選擇閘電極層平行的方向延伸並與所述選擇閘電極層間隔開；以及電介質層，其設置在所述選擇閘電極層和所述浮閘電極層之間，其中所述選擇閘電極層的上表面、所述電介質層的上表面和所述浮閘電極層的上表面實質上位於同一位準並且一起形成側向耦合電容器，並且其中所述浮閘電極層的第一端部與所述主動區相重疊。
  12. 如申請專利範圍第11項所述的非揮發性記憶單元陣列，其中將所述主動區耦合到沿多個列之一列排列的單元。
  13. 如申請專利範圍第11項所述的非揮發性記憶單元陣列，其中將所述選擇閘電極層耦合到沿多個行之一行排列的單元。
  14. 如申請專利範圍第11項所述的非揮發性記憶單元陣列，還包括：第一接面區，其設置在所述主動區內並與所述選擇閘電極層鄰接；第二接面區，其設置在所述主動區內並在所述選擇閘電極層和所述浮閘電極層之間；以及第三接面區，其設置在所述主動區內並與所述浮閘電極層鄰接。
  15. 如申請專利範圍第14項所述的非揮發性記憶單元陣列，還包括：第一觸點，其將所述選擇閘電極層耦合到字線；第二觸點，其將所述第一接面區耦合到源線；以及第三觸點，其將所述第三接面區耦合到位元線。
  16. 如申請專利範圍第15項所述的非揮發性記憶單元陣列，其中所述第二接面區處於浮置狀態。
  17. 如申請專利範圍第14項所述的非揮發性記憶單元陣列，其中所述第一接面區至所述第三接面區中的每一個具有N+型導電性。
  18. 如申請專利範圍第14項所述的非揮發性記憶單元陣列，還包括：第一通道區，其設置在阱區內並在所述第一接面區和所述第二接面區之間；以及第二通道區，其設置在所述阱區內並在所述第二接面區和所述第三接面區之間。
  19. 如申請專利範圍第18項所述的非揮發性記憶單元陣列，其中所述浮閘電極層的所述第一端部在所述第二通道區之上延伸。
  20. 如申請專利範圍第11項所述的非揮發性記憶單元，其中所述選擇閘電極層和所述浮閘電極層之間的距離沿所述第二方向實質上是相同的。
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