CN107039061B - 具有电阻经减小的互连件的存储器装置 - Google Patents

具有电阻经减小的互连件的存储器装置 Download PDF

Info

Publication number
CN107039061B
CN107039061B CN201611245305.4A CN201611245305A CN107039061B CN 107039061 B CN107039061 B CN 107039061B CN 201611245305 A CN201611245305 A CN 201611245305A CN 107039061 B CN107039061 B CN 107039061B
Authority
CN
China
Prior art keywords
segments
interconnect layer
conductive line
wire
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611245305.4A
Other languages
English (en)
Other versions
CN107039061A (zh
Inventor
赛尔·普特·辛格
陈炎辉
维那希·加德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107039061A publication Critical patent/CN107039061A/zh
Application granted granted Critical
Publication of CN107039061B publication Critical patent/CN107039061B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Multimedia (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明实施例涉及具有电阻经减小的互连件的存储器装置。根据本发明的一些实施例，一种互连结构包含下部互连层、中间互连层和上部互连层。所述下部互连层中的第一导线和第二导线大体上在第一方向上跨存储器阵列区延伸，且所述下部互连层中的额外下部导线大体上在所述第一方向上跨外围区延伸。所述中间互连层中的第一多个导线段大体上在所述第一方向上跨所述存储器阵列区延伸，且所述中间互连层中的额外中间导线段大体上在第二垂直方向上跨所述外围区延伸。所述上部互连层中的第二多个导线段大体上在所述第一方向上跨所述存储器阵列区延伸，且所述上部互连层中的额外上部导线段大体上在所述第一方向上跨所述外围区延伸。

Description

具有电阻经减小的互连件的存储器装置
技术领域
本发明实施例涉及具有电阻经减小的互连件的存储器装置。
背景技术
半导体存储器是实施于基于半导体的集成电路上的电子数据存储装置，且通常具有比其它类型的数据存储技术快得多的存取时间。举例来说，数据的字节通常可在数纳秒内写入到半导体存储器或从半导体存储器读取，而旋转存储装置(例如硬盘)的存取时间处于毫秒范围内。出于这些及其它原因，半导体存储器用作计算机存储器保持所述计算机目前作用于的数据的主要存储机构，以及其它用途。
发明内容
本发明的一些实施例提供一种存储器装置，其包括：第一导线和第二导线，其在下部互连层内跨存储器单元行彼此大体上平行地延伸，所述第一导线和所述第二导线耦合到所述行的存储器单元；第一多个导线段，其安置于在所述下部互连层上方的中间互连层内，其中所述第一多个导线段中的导线段耦合到所述第一导线上的不同位置且与所述第一导线平行地电耦合；第二多个导线段，其安置于所述中间互连层中，其中所述第二多个导线段中的导线段耦合到所述第二导线上的不同位置且与所述第二导线平行地电耦合，所述第二多个导线段在几何形状上平行于所述第一多个导线段；第三多个导线段，其安置于安置在所述中间互连层上方的上部互连层中，其中所述第三多个导线段中的导线段耦合到所述第一导线上的不同位置且与所述第一导线平行地电耦合；和第四多个导线段，其安置于所述上部互连层中，其中所述第四多个导线段中的导线段耦合到所述第二导线上的不同位置且与所述第二导线平行地电耦合，所述第四多个导线段在几何形状上平行于所述第二多个导线段。本发明的一些实施例提供一种存储器装置，其包括：存储器阵列区，其对应于存储器单元阵列；外围区，其与所述存储器阵列区间隔开且对应于可操作地耦合到所述存储器单元阵列的外围电路；和互连结构，其布置于所述存储器阵列区和所述外围区上方，所述互连结构包括安置于介电结构中的下部互连层、中间互连层和上部互连层；其中第一导线和第二导线安置于所述下部互连层中，大体上在第一方向上跨所述存储器阵列区延伸，且安置于所述下部互连层中的额外下部导线大体上在所述第一方向上跨所述外围区延伸且与所述第一导线和所述第二导线大体上平行地布置；其中第一多个导线段安置于所述中间互连层中，大体上在所述第一方向上跨所述存储器阵列区延伸，且所述中间互连层中的额外中间导线段大体上在垂直于所述第一方向的第二方向上跨所述外围区延伸；且其中所述上部互连层中的第二多个导线段大体上在所述第一方向上跨所述存储器阵列区延伸，且所述上部互连层中的额外上部导线段大体上在所述第一方向上跨所述外围区延伸。本发明的一些实施例提供一种存储器装置，其包括：多个双端口存储器单元，其布置于行和列中；第一字线，其跨双端口存储器单元行延伸且布置于下部互连层内，所述第一字线耦合到与所述行的所述双端口存储器单元的第一端口相关联的存取晶体管；第二字线，其跨所述双端口存储器单元行延伸且布置于所述下部互连层内，所述第二字线与所述第一字线大体上平行且耦合到与所述行的所述双端口存储器单元的第二端口相关联的存取晶体管；和第一多个导线段，其布置在所述第一字线和所述第二字线上方且耦合到所述第一字线或所述第二字线上的不同位置，所述第一多个导线段与所述第一字线在几何形状上大体平行，且所述第一多个导线段中的每一者与所述第一字线或第二字线平行地电耦合。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本揭露的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1说明根据本揭露的一些实施例的存储器装置的框图。
图2A说明根据一些实施例的具有跨每一个别行延伸的单独字线和跨每一单独字线电性地平行布置的导线段的存储器装置的简化布局或放置图示。
图2B说明根据一些实施例的具有跨每一个别行延伸的一对字线和跨每一字线电性地平行布置的导线段的存储器装置的简化布局或放置图示。
图3说明根据一些实施例的双端口存储器单元行的布局图。
图4A到4B说明在根据图3的双端口存储器单元行的第一方向上所取的横截面图的一些实施例。
图5A到5B说明在根据图3的双端口存储器单元行的第二方向上所取的横截面图的一些实施例。
图6说明根据一些实施例的包含存储器阵列区和外围区的集成电路的一系列下部金属线(例如对应于字线或位线的金属1线)的布局图。
图7说明根据一些实施例的包含存储器阵列区和外围区的集成电路的一系列中间金属导线段(例如安置在图6的下部金属线上方的金属2线)的布局图。
图8说明根据一些实施例的包含存储器阵列区和外围区的集成电路的一系列上部金属导线段(例如安置在图7的中间导线上方的金属3线)的布局图。
图9说明根据一些实施例的包含具有跨每一行大体上平行地延伸的一系列导线段的单端单端口存储器单元的存储器装置的一些实施例的示意图。
图10说明根据一些实施例的包含具有跨每一行大体上平行地延伸的一系列导线段的单端双端口存储器单元的存储器装置的一些实施例的示意图。
图11说明根据一些实施例的包含具有跨每一行大体上平行地延伸的一系列导线段的差分单端口存储器单元的存储器装置的一些实施例的示意图。
图12说明根据一些实施例的包含具有跨每一行大体上平行地延伸的一系列导线段的差分双端口存储器单元的存储器装置的一些实施例的示意图。
图13说明根据一些实施例的呈流程图格式的方法。
具体实施方式
以下揭露内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭露。当然，这些组件和布置仅为实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征形成于第二特征上方或上可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。此外，本揭露可在各种实例中重复参考数字和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
此外，为易于描述，可使用例如“下面”、“下方”、“下部”、“上方”、“上部”和其类似者的空间相对术语，描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，空间相关术语还意欲涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可相应地进行解释。
存储器装置通常包含布置于行和列中的存储器单元阵列。图1展示包含其中多个存储器单元102布置于一系列M列和N行中的阵列101的存储器装置100的实例，其中M和N可为任何整数且可彼此相同或不同。为了清楚起见，个别存储器单元102在图1中标记为C列-行。在图1的实例中，存储器单元102是各自具有单个端口的单端存储器单元，但如将在本文中更详细地了解，在其它实施例中，存储器单元可为差分而非单端的，且/或可具有多个端口而非单个端口。参见例如在本文中进一步论述的图9到12。
在图1中，每一存储器单元102包含可经由存取晶体管106或其它存取装置(例如二极管)存取的数据存储元件104。沿着每一行，一或多个字线108耦合到所述行的存取晶体管106的栅极；而沿着每一列，一或多个位线110耦合到沿着所述列的存取晶体管106的源极/漏极区。为将数据写入到存储器单元行，所述行的字线108经断言以启用所述行的存取晶体管106，且接着位线110经加偏压以编程到经存取行的个别数据存储元件104的数据状态。在将数据写入到行时，其它行的字线108经撤销断言以使得所述其它行的存取晶体管106保持断开，且施加到位线110的偏压不更改未经存取行的状态。举例来说，为写入到行1的存储器单元，WL1驱动器116断言行1的字线WL1，借此将单元C1,1到CM,1的数据存储元件104分别耦合到位线BL1到BLM。在WL1驱动器116断言WL1时，位线BL1到BLM经个别地加偏压以分别对应于将写入到单元C1,1到CM,1的个别数据值。此将个别数据值写入到经存取存储器单元C1,1到CM,1，使得在WL1经撤销断言之后，经写入数据值保持存储于存储器单元C1,1到CM,1的数据存储元件104中。
字线108和位线110通常形成为存储器装置100的互连结构中的导线。虽然这些导线可视为具有可忽略电阻的线，但实际上，每一导线(如任何电线)具有与其长度成比例的小电阻。因此，举例来说，字线108和位线110展示为具有跨其长度的一系列电阻，举例来说，WL1展示为包含单位电阻RWLC11、RWLC21、RWLCM1；且BL1展示为包含单位电阻RBLC11、RBLC1N。随着特征大小逐代技术地缩小，字线108和位线110变得越来越细，这往往会增加其电阻。此可导致电阻引起的字线108和/或位线110的性能降级。举例来说，当WL1驱动器116在图1中的WL1的近端提供字线脉冲信号(参见字线脉冲112a)时，随着字线脉冲信号沿着WL1的长度向下传播，字线脉冲信号的形状可降级(参见字线脉冲112b到112d)。这对于位线同样是适用的。
为克服此信号降级，在一些实施例中，在字线108中的每一者上方形成数个导线段114并将其耦合到字线108上的不同位置。导线段114与字线108平行耦合。导线段114具有小电阻(其在单位长度基础上可类似于字线108和/或位线110的小电阻)，但因为其与字线108平行布置，所以导线段114有效地减小沿字线的长度向下传播的字线信号所见电阻，这会限制信号降级。类似地，导线段118可与位线110平行耦合以减小位线上的信号降级。
在一些实施例中，每一字线108可为以不间断方式跨M列的整个字线长度延伸的连续金属1线，且导线段114可对应于跨每一存储器单元102延伸且与字线108大体上平行地延伸的单独金属2和/或金属3段。金属2和/或金属3导线段114耦合到字线108上的不同位置，使得金属2和/或金属3导线段114在字线108上方形成一系列“桥”。因为金属2和/或金属3导线段114与字线108平行布置，所以平行的字线108与金属2和/或金属3导线段114的所得电阻小于仅字线108的电阻。因此，与仅使用单个金属1字线的情况相比，所得字线信号呈现减小的信号降级(参见改进的字线信号112b'到112d')。字线108呈金属1以及导线段114呈金属2和/或金属3仅是为了清楚起见的实例，且不以任何方式限制本揭露的范围。字线108也可形成于其它层(例如多晶硅、金属2、金属3、金属4、金属5等)中，且导线段114也可形成于另一层中或多个层中，所述层例如多晶硅、金属1、金属2、金属3、金属4、金属5等。通常，字线108和导线段114布置于互连结构中的三个或大于三个紧邻金属层中，但在一些实施例中，中间金属层可安置于字线108与导线段114之间。
图2A描绘包含由布置于M列和4行中的多个存储器单元102组成的阵列101的存储器装置200A的一部分的实例，其中个别存储器单元分别标记为102a到102p。每一存储器单元102a到102p的内容通常包含数据存储元件和一或多个存取晶体管(参见例如图1的具有数据存储元件104和存取晶体管106的存储器单元102)，然而，为了清楚起见从图2A省略数据存储元件和存取晶体管。外部周边分别包围每一存储器单元102a、102p的内容。举例来说，第一存储器单元102a具有由上边缘202、下边缘204、左边缘206和右边缘208组成的矩形外部周边。虽然图2A将每一存储器单元102a到102p的周边说明为宽度大于高度的矩形，但在其它实施例中，存储器单元的外部周边可呈高度大于宽度的矩形形式，或可呈除四个边缘以外的另一多边形形式。在一些实施例中，存储器单元102a到102p拼接在一起，因此其边缘彼此接触，借此达成阵列101的密集型布局。
在阵列101中，单个字线跨每一行延伸并且耦合到所述行的存取晶体管的栅极。举例来说，字线WL1耦合到存储器单元102a、102b、102c和102d的存取晶体管(未示出)的栅极；而字线WL2耦合到存储器单元102e、102f、102g和102h的存取晶体管(未示出)的栅极。字线WL1、WL2、WL3、WL4、…彼此电隔离，但在几何形状上彼此平行地延行。举例来说，WL1说明为跨行1以不间断方式连续地延伸的第一金属1(M1)线，WL2说明为跨行2以不间断方式连续地延伸的第二M1线等。为减小与每一字线相关联的总电阻，多个导线段214a到214p布置在字线上的不同位置处且与字线平行布置。值得注意的是，沿着每一字线的相邻导线段在金属2(M2)和金属3(M3)之间交替。因此，在第一行(行1)中，第一存储器单元102a具有为M2线的第一导线段214a，第二存储器单元102b具有为M3线的第二导线段214b，第三存储器单元102c具有为M2线的第三导线段214c等。略微类似地，沿着每一列的相邻导线段也在金属2(M2)和金属3(M3)之间交替。因此，沿着列1，第一存储器单元102a具有为M2线的导线段214a，第二存储器单元102e具有为M3线的第二导线段214e，第三存储器单元102i具有为M2线的第三导线段214i等。此交替的M2/M3布置有助于达成更紧凑的布局，并且还在阵列的字线和位线的电容性负载和匹配方面提供良好“平衡”，借此有助于为存储器装置200A提供有利的存取时间。
在一些实施例中，第一字线WL1和第二字线WL2可被称为第一导线和第二导线；导线段214a、214c可被称为第一多个导线段；导线段214f、214h可被称为第二多个导线段；导线段214b、214d可被称为第三多个导线段；以及导线214e、214g可被称为第四多个导线段。第一多个导线段214、214c和第三多个导线段214b、214d可跨WL1以固定的等间距间隔开，且可具有彼此相等的相应第一长度。第二多个导线段和第四多个导线段可跨WL2以固定的等间距间隔开，且可具有彼此相等且等于相应第一长度的相应第二长度。
另外，在一些实施例中，额外的“较高”导线段也可平行地堆叠在金属2和金属3导线段上方。举例来说，在图2A中，金属4(M4)导线段215a、215c分别与M2导线段214a、214c在几何形状上平行且电性地平行；且金属5(M5)导线段215b、215d分别与M3导线段214b、214d在几何形状上平行且电性地平行。虽然在图2A中仅针对阵列101的行1进行说明，但在一些实施例中，也可存在其它行和/或列的额外“较高”导线段。如果存在，那么这些较高导线段可进一步减小有效字线和/或位线电阻。
图2B描绘另一存储器装置200B(例如双端口存储器装置(其实例在本文中更详细地描述))的一部分的实例，其包含由多个存储器单元102组成的阵列101。与其中单个字线跨存储器单元的每一行延伸的图2A相比，在图2B中，两个字线跨单元的每一行延伸且耦合到所述行的存储器单元的存取晶体管(未示出)的栅极。举例来说，在阵列的第一行中，字线216a、216b彼此大体上平行地延伸且耦合到第一行的存储器单元102a到102d。导线段218a1到218d1安置在第一字线216a上方且与第一字线216a平行地电耦合，而导线段218a2到218d2安置在第二字线216b上方且与第二字线216b平行地电耦合。值得注意的是，沿着每一字线的相邻导线段同样在金属2(M2)和金属3(M3)之间交替，且沿着每一列的相邻导线段同样在M2和M3之间交替。此有助于达成更紧凑的布局，并且还在阵列的字线和位线的电容性负载和匹配方面提供良好“平衡”，借此有助于为存储器装置提供有利的存取时间。
图3展示包含行302的存储器阵列300的一部分的布局图，所述行302包含四个双端口存储器单元102a到102d。与图2B的一些实施例一致，第一字线WL1 306和第二字线WL2308沿着行302彼此大体上平行地延伸。第一字线WL1耦合到对应于双端口存储器单元102a到102d的第一端口的存取晶体管的栅极，而第二字线WL2耦合到对应于双端口存储器单元102a到102d的第二端口的存取晶体管的栅极。应注意，在其它情况下，图3可替代地与图2A的一些实施例一致，其中字线WL1、WL2可替代地跨彼此直接相邻的存储器单元的第一行和第二行延伸，且WL1可耦合到存储器单元的第一行的存取晶体管的栅极，且WL2可耦合到存储器单元的第二行的存取晶体管的栅极。
同时简要地参考图3和图4A到4B，其展示图3的布局的横截面图的一些实施例，第一字线306和第二字线308形成于安置在半导体衬底400上方的下部互连层402(例如金属1层)中。第一字线WL1和第二字线WL2跨存储器单元302的第一行在第一方向(例如，x方向)上彼此大体上平行地延伸。第一字线WL1耦合到存储器单元102a到102d的第一端口的存取晶体管(403a到403d)的栅极，且第二字线WL2耦合到存储器单元102a到102d的第二端口的存取晶体管(403e到403h)的栅极。存取晶体管(403a到403h)的栅极可由多晶硅或金属制成，且通常通过栅极电介质407(例如二氧化硅或高K电介质)与半导体衬底400隔开。存取晶体管还包含在栅极的对置侧上的源极/漏极区409。
可例如沿着行以交替方式形成于中间互连层404(例如，金属2层)和上部互连层406(例如，金属3层)中的导线段(例如，412、414、416、418、428、430、434、434)在与第一字线WL1和第二字线WL2相同的方向上与第一字线WL1和第二字线WL2电性地平行布置以减小有效字线电阻。举例来说，导线段与第一字线和第二字线大体上沿着图3中的平面或轴线450延伸。第一字线306和第二字线308与导线段被(例如由低K介电材料或二氧化硅制成的)介电结构408包围。通孔(例如通孔1 422、通孔2 424和通孔3 426)延伸穿过介电结构408以将第一字线和第二字线与导线段平行地耦合。
第一子群组的导线段形成于存在于下部互连层402上方的中间互连层404中。在所说明的实施例中，第一子群组的导线段包含中间导线段412、414、416和418。在图4A到4B中，以虚线形式展示中间导线段412到418的轮廓以展示其大致高度和位置，不过其实际上稍微偏离如从图3可见的所说明的这些横截面平面。第一中间导线段412和第三中间导线段416耦合到第一字线WL1上的不同位置，且各自经由一对通孔2与第一字线WL1平行地耦合(参见例如图4A)。第二中间导线段414和第四中间导线段418耦合到第二字线WL2上的不同位置，且各自经由一对通孔2与第二字线WL2平行地耦合(参见例如图4B)。
第二子群组的导线段形成于存在于中间互连层404上方的上部互连层406中。在所说明的实施例中，第二子群组的导线段包含上部导线段428、430、432、434。第一上部导线段428和第三上部导线段432耦合到第二字线WL2上的不同位置，且各自与第二字线WL2平行地耦合(参见例如图4B)。第二上部导线段430和第四上部导线段434耦合到第一字线WL1上的不同位置，且各自与第一字线WL1平行地耦合(参见例如图4A)。如在例如在图4A中可见，导线段沿着第一字线WL1在金属2层和金属3层之间交替。类似地，如例如在图4B中可见，导线段沿着第二字线WL2在金属2层和金属3层之间交替。
导线段围绕跨给定行的长度的平面或轴线450大体上对称，以有助于“平衡”跨阵列的字线和/或位线。举例来说，如在图5A到5B中所说明，上部导线段428、430可各自具有与平面或轴线450大体上一致的中心线，且中间导线段412、414也可具有与平面或轴线450大体上一致的中心线。上部导线段也可具有宽度wu，在一些实施例中，其比中间线段的宽度wi大范围介于110％到300％的因数。上部导线段可具有彼此相等的相应上部线长度lu，且下部导线段可具有彼此相等的下部线长度ll(参见例如图4A)。通常，下部线长度等于上部线长度，但在其它实施例中，下部线长度可不同于上部线长度。在其中平面或轴线450等距离布置于第一字线306和第二字线308的最内边缘之间的实施例中，相等且对称宽度(以及相等长度)有助于促进字线和/或位线的平衡的电容性负载。在其它实施例中，上部导线段和下部导线段的宽度可“反转”，因此在一些实施例中，下部导线段比上部导线段宽例如范围介于110％到300％的因数。此外，通孔2 424和通孔3 426可经布置使得其沿着字线的长度布置在平面或轴线450的交替侧上，这进一步促进字线和/或位线的平衡的电容性负载。
下部互连层402、中间互连层404、上部互连层406和通孔(例如，422、424、426)通常由铜或铜合金制成，不过也可由任何导电材料制成。举例来说，在一些实施例中，字线和/或导线段可由铝、镍、银、金或其它金属制成，或可由例如经掺杂多晶硅制成。通孔可类似地由铜、铜合金、铝、镍、银、金或其它金属(例如钨)制成，或可由经掺杂多晶硅制成。此外，字线、通孔和导线段特征可在一些实施例中由与另一个特征的导电材料相同的导电材料制成，但在其它实施例中，这些特征中的一或多者可由与其它特征的导电材料不同的导电材料制成。在一些实施例中，第一字线306和第二字线308各自具有第一最小线宽w1；中间导线段412、414、416、418各自具有第二最小线宽w2，其大于第一最小线宽w1；和上部导线段428、430、432、434各自具有第三最小线宽w3，其大于第一最小线宽w1，且大于或等于第二最小线宽w2。在互连结构中较高的金属线的此增加的线宽可有助于总体上减小芯片的电流集聚问题，这是因为在一些情形中，较高金属线可比较低金属线携带较大电流、电压和/或电力电平。
在一些实施例中，导线段可使用“着色”技术达成布局密集度的进一步改进。在“着色”技术中，将多个掩模用于集成电路上的单层，使得所得单层可具有与可通过单个曝光光刻步骤实现的特征相比相距更为紧密的特征。可使用着色方案的各种组合，下文描述其一些实例。
在一些实施例中，第一字线306可具有第一色彩(例如，红色)，且第二字线308可具有第二色彩(例如，绿色)。因此，即使用以第一字线和第二字线的光刻系统能够达成单个掩模步骤的一些预定最小分辨率(例如，通过单个掩模形成的第一字线和第二字线的最近边缘隔开20nm)；但不同色彩的线可具有隔开小于预定最小分辨率的边缘(例如，不同色彩的第一字线和第二字线的最近边缘隔开仅10nm)。以此方式，可使用第一掩模(例如，红色)形成相邻存储器单元的第一字线，因此相邻存储器单元的所得第一字线具有对应于最小分辨率(例如，20nm)的间距。可使用第二掩模(例如，绿色)形成相邻存储器单元的第二字线，因此相邻存储器单元的所得第二字线还具有对应于最小分辨率(例如，20nm)的间距。因为在单个金属层上，第一字线与第二字线穿插布置，所以第一字线的边缘和第二字线的最近边缘之间的所得间距可小于可通过单个掩模步骤达成的最小分辨率。
中间互连层和上部互连层在与下部互连层的各种组合中也可使用着色技术。举例来说，在其中第一字线306具有第一色彩(例如，红色)且第二字线308具有第二色彩(例如，绿色)的一些实施例中，第一中间导线段412和第四中间导线段418可具有第一色彩(例如，红色)，且第二中间导线段414和第三中间导线段416可具有第二色彩(例如，绿色)。第一上部导线段428和第四上部导线段434可具有第一色彩(例如，红色)，且第二上部导线段430和第三上部导线段432可具有第二色彩(例如，绿色)。
在其中第一字线306具有第一色彩(例如，红色)且第二字线308具有第二色彩(例如，绿色)的其它实施例中，第一中间导线段412和第四中间导线段418可具有第一色彩(例如，红色)，而第二中间导线段414和第三中间导线段416可具有第二色彩(例如，绿色)。第一上部导线段428和第三上部导线段432可具有第一色彩(例如，红色)，且第二上部导线段430和第四上部导线段434可具有第二色彩(例如，绿色)。
在其中第一字线306具有第一色彩(例如，红色)且第二字线308具有第二色彩(例如，绿色)的又其它实施例中，第一中间导线段412和第三中间导线段416可具有第一色彩(例如，红色)，而第二中间导线段414和第四中间导线段418可具有第二色彩(例如，绿色)。第一上部导线段428和第四上部导线段434可具有第一色彩(例如，红色)，且第二上部导线段430和第三上部导线段432可具有第二色彩(例如，绿色)。
在其中第一字线306第二色彩(例如，绿色)且第二字线308具有第一色彩(例如，红色)的其它实施例中，第一中间导线段412和第四中间导线段418可具有第一色彩(例如，红色)，而第二中间导线段414和第三中间导线段416可具有第二色彩(例如，绿色)。第一上部导线段428和第四上部导线段434可具有第一色彩(例如，红色)，且第二上部导线段430和第三上部导线段432可具有第二色彩(例如，绿色)。
在其中第一字线306具有第二色彩(例如，绿色)且第二字线308具有第一色彩(例如，红色)的进一步实施例中，第一中间导线段412和第四中间导线段418可具有第一色彩(例如，红色)，而第二中间导线段414和第三中间导线段416可具有第二色彩(例如，绿色)。第一上部导线段428和第三上部导线段432可具有第一色彩(例如，红色)，且第二上部导线段430和第四上部导线段434可具有第二色彩(例如，绿色)。
在其中第一字线306具有第二色彩(例如，绿色)且第二字线308具有第一色彩(例如，红色)的更进一步的实施例中，第一中间导线段412和第三中间导线段416可具有第一色彩(例如，红色)，而第二中间导线段414和第四中间导线段418可具有第二色彩(例如，绿色)。第一上部导线段428和第四上部导线段434可具有第一色彩(例如，红色)，且第二上部导线段430和第三上部导线段432可具有第二色彩(例如，绿色)。
图6到8描绘根据一些实施例的存储器装置600的一系列金属互连层的俯视图。图6可对应于下部互连层(例如，图3到5中的402)，图7可对应于中间互连层(例如，图3到5中的404)，且图8可对应于上部互连层(例如，图3到5中的406)。在这些图6到8中的每一者中，存储器装置600包含存储器阵列区602和外围区604。存储器阵列区602对应于存储器单元阵列(例如，图1中的阵列101)，而外围区604可对应于可操作地耦合到所述阵列的外围电路，例如字线驱动器、位线驱动器、地址解码器电路、输入/输出电路、ASIC逻辑、微控制器或微处理器逻辑、外围逻辑，或其它类型的电路。在常规技术中，紧邻的金属互连层具有垂直于彼此延行的线，举例来说，如果金属1互连线在第一方向(例如，x方向)上延伸，那么金属2互连线在垂直于第一方向的第二方向(例如，y方向)上延伸，且金属3互连线同样在第一方向(例如，x方向)上延伸。相比之下，如图6到8中所展示，在一些实施例中，存储器阵列区602包含紧邻金属层中的金属互连线，其各自在与彼此相同的方向上延行。
因此，在图6中的下部金属互连层(其可对应于例如包含具有预定M1宽度且以例如M1间距间隔开的M1线的金属1(M1)层)内，可分别显现为字线WL1、WL2的第一导线606和第二导线608在金属1中在第一方向(例如，x方向)上跨存储器阵列区602延伸。额外的下部导线610也可在第一方向上跨外围区604与第一导线606和第二导线608平行地延伸。
在图7中所说明的中间互连层(其可对应于例如包含具有预定M2宽度且以M2间距间隔开的M2线的金属2(M2)层，其中M2宽度和M2间距分别任选地大于M2宽度和M1间距)内，外围区604具有在垂直于第一方向的第二方向(例如，y方向)上延行的额外中间导线段702，这对于互连结构是典型的。然而，安置在存储器阵列区602中的中间互连层内的第一多个导线段704同样在第一方向上延伸，且彼此平行并且与第一导线606和第二导线608平行，这与常规思维相反。在一些实施例中，第一多个导线段704可对应于先前关于图3到5描述的中间导线段412、414、416和418。此布置允许存储器阵列区中的中间导线与字线电性地平行且在几何形状上平行地布置，借此减小有效字线电阻且改进读取和写入存取速度。
在图8中所说明的上部互连层(其可对应于例如包含具有预定M3宽度且以M3间距间隔开的M3线的金属3(M3)层，其中M3宽度和M3间距分别任选地大于M1或M2宽度和M1或M2间距)内，存储器阵列区602和外围区604两者具有在第一方向(例如，x方向)上延行的金属线，这对于互连结构是典型的。因此，上部金属互连层中的第二多个上部导线段802大体上在第一方向上跨存储器阵列区602延伸，且上部金属互连层中的额外上部导线段804大体上在第一方向上跨外围区604延伸。在一些实施例中，第二多个导线段802可对应于先前关于图3到5描述的上部导线段428、430、432和434。
图9到12提供利用具有跨两个或大于两个导线大体上平行布置的导线段的两个或大于两个导线的数个不同实例存储器架构。在图9到12的实例中，两个或两个以上导线对应于这些各种存储器架构的字线；然而，应了解，在其它实施例中，两个或大于两个导线可对应于位线或跨单元的行或列彼此大体上平行地延伸的其它导线。因此，图9到12不应理解为限制性的，而是仅为本揭露本身可显现的数种方式的实例。
图9说明存储器装置900的框图，其中存储器阵列包含多个单端单端口存储器单元902，其中的每一者包含存取晶体管906和单端数据存储元件904，例如沟槽电容器或金属-绝缘体-金属(MIM)电容器。
沿着每一行，字线耦合到所述行和每一列的相交点处的存储器单元。举例来说，在行1中，字线WL1耦合到单元C1,1到C4,1的存取晶体管906的栅电极。单个位线沿着每一列延伸，且沿着所述列耦合到存取晶体管906的源极/漏极区。导线段908与字线平行地耦合。第一子组的导线段沿着每一行耦合到奇数存储器单元，且第二子组的导线段沿着所述行耦合到偶数存储器单元。在一些实施例中，字线与第一子组和第二子组的导线段布置于第一方向上且彼此在几何形状上平行且彼此电性地平行布置。在一些实施例中，字线是金属1线，跨奇数行的第一子组的导线段是金属2线，且跨偶数行的第二子组的导线段是金属3线，不过在其它实施例中，这些字线和导线段还可形成于其它互连层中。
图9说明由单端单端口存储器单元902组成的存储器装置1100，而图10展示由单端双端口存储器单元1002组成的存储器装置1000。每一双端口存储器单元1002包含双端口单端数据存储元件1004，例如电容器。每一双端口存储器单元1002还包含一对存取晶体管1006a、1006b。
在存储器装置1000中，读取操作和写入操作可经由两个“端口”进行，其在图10中由下标“A”和“B”指示。每一端口具有其自身的字线组和其自身的位线组，其独立于另一端口的字线组和位线组。举例来说，沿着阵列的行，端口A包含字线WL1A、WL2A、…、WLNA，而端口B包含字线WL1B、WL2B、…、WLNB。沿着阵列的列，端口A包含位线BL1A、BL2A、…；而端口B包含位线BL1B、BL2B、…。数个导线段与每一行的字线平行地耦合。
每一双端口存储器单元1002存在于行和列的相交点处且可经由两个端口被存取。此外，归因于两个端口设计，数据可同时读取或写入到阵列的两个不同行。举例来说，可经由端口A字线(例如，经由WL1A)存取第一行的存储器单元(例如，行1的单元C1,1到C4,1)，且端口的位线可用以将值读取和/或写入到经存取行。同时，可经由端口B字线(例如，经由WL2B)同时存取第二行的存储器单元(例如，行2的单元C1,2到C4,2)，且端口B的位线可用以从第二行的经存取存储器单元读取或对其写入。第一子组的多个导线段1008a沿着行(例如，WL1A)耦合到对应于每一存储器单元的第一端口的字线，且第二子组的多个导线段1008b沿着行(例如，WL1B)耦合到每一存储器单元的第二端口。第一子组的多个导线段1008a可跨字线布置于中间互连层中，且第二子组的多个导线段1008b可布置于中间互连层上方的上部互连层中。导线段减小端口A和端口B的字线的电阻，借此减小信号降级。
图11说明存储器装置1100(例如SRAM装置)的另一框图，其利用跨差分单端口存储器单元1102的行延伸的交错式字线。每一存储器单元包含一对交叉耦合的反相器(例如，1104a、1104b)，其形成互补数据存储节点，以及一对存取晶体管(例如，1106a、1106b)。
沿着每一行，字线耦合到所述行的每一存储器单元。沿着每一列，一对互补位线跨所述列延伸且沿着所述列耦合到存取晶体管的源极/漏极区。位线是互补的，因为如果一对互补位线的一个位线携载逻辑“1”值，那么所述对的另一位线通常携载逻辑“0”，或反之亦然。
数个导线段1108跨每一行的字线延伸。导线段1108与所述行的字线电性地平行耦合。举例来说，沿着行1，第一子组的导线段(例如，1108a、1108c，其可跨字线安置于中间互连层中)沿着所述行耦合到奇数存储器单元，且第二子组的导线段(例如，1108b、1108d，其可跨字线安置于上部互连层中)沿着所述行耦合到偶数存储器单元。与字线平行地耦合的导线段1108可进一步减小信号传播延迟和信号降级，借此改进性能。
图12展示由差分双端口存储器单元1202组成的存储器装置1200的另一实施例。每一存储器单元包含一对交叉耦合的反相器(例如，1204)，其形成互补数据存储节点，以及两对存取晶体管。第一对存取晶体管(1206a)允许经由第一(“A”)端口存取互补数据存储节点，而第二对存取晶体管(1206b)允许经由第二(“B”)端口存取互补数据存储节点。
“A”端口和“B”端口各自具有其自身的字线组和其自身的位线组，其独立于另一端口的字线组和位线组。举例来说，沿着阵列的行，端口A包含字线WL1A、WL2A、…、WLNA，而端口B包含字线WL1B、WL2B、…、WLNB。沿着阵列的列，端口A包含互补位线对BL1A/BL1A'、BL2A/BL2A'、…；而端口B包含位线对BL1B/BL1B'、BL2B/BL2B'、…。导线段1208跨单元的行延伸，其与所述行的字线平行地电耦合。举例来说，沿着行1，第一子组的导线段(例如，1208a、1208c，其可跨字线安置于中间互连层中)沿着行1耦合到奇数存储器单元，且第二子组的导线段(例如，1208b、1208d，其可跨字线安置于上部互连层中)沿着行1耦合到偶数存储器单元。与双端口字线平行地耦合的导线段1208可进一步减小信号传播延迟和信号降级，借此改进性能。
图13说明根据一些实施例的流程图。虽然所揭露的方法(例如，方法1300)在本文中说明且描述为一系列动作或事件，但应了解，所说明的此类动作或事件的次序不应解释为限制意义。举例来说，一些动作可与除本文中所说明和/或所描述的动作或事件之外的其它动作或事件以不同次序和/或同时发生。另外，可能并不需要所说明的所有动作来实施本文中的描述的一或多个方面或实施例。另外，本文中所描绘的动作中的一或多者可以一或多个单独动作及/或阶段进行。
在1302处，在半导体衬底中或上方形成存储器单元阵列。举例来说，1302可对应于形成如图1中所展示的存储器单元102的阵列101。
在1304处，跨阵列的存储器单元的列或行形成一或多个导线。举例来说，1304可对应于形成如图1中所展示跨阵列延伸的多个字线108。替代地，1304可对应于形成跨阵列延伸的多个位线，或形成跨阵列的多个其它线。
在1306处，在一或多个导线中的第一者上方形成两个或大于两个导线段。所述两个或大于两个导线段耦合到所述一或多个导线中的所述第一者上的不同位置且各自与所述一或多个导线中的所第一者平行地耦合。举例来说，1306可对应于形成如图1中所展示的两个或大于两个导线段114。
应了解，在此书面描述中，以及在随附申请专利范围中，术语“第一”、“第二”、“第二”、“第三”等仅为用于易于描述以区分图或一系列图的不同元件的通用标识符。在上述情况中，这些术语不暗示这些元件的任何时间次序或结构接近度，且并不意图描述所说明的不同实施例和/或未说明的实施例中的对应元件。举例来说，结合第一图描述的“第一列”可(或可不)对应于结合第二图描述的“第一列”(例如，或可甚至对应于第二图中的“第二列”)，且可(或可不)对应于未说明的实施例中的“第一列”。此外，因为行中的最左边单元可认为行行的第零单元或第一单元，所以术语“偶数”和“奇数”可取决于指派给所述行的第一单元的任意约定而转置。
因此，本揭露的一些实施例涉及存储器装置。耦合到存储器单元行的存储器单元的第一导线和第二导线在下部互连层内跨所述存储器单元行大体上平行地延伸。第一多个导线段安置于下部互连层上方的中间互连层内。第一多个导线段中的导线段耦合到第一导线上的不同位置且与第一导线平行地电耦合。第二多个导线段安置于中间互连层中。第二多个导线段中的导线段耦合到第二导线WL2上的不同位置且与第二导线平行地电耦合，第二多个导线段在几何形状上平行于第一多个导线段。第三多个导线段安置于安置在中间互连层上方的上部互连层中。第三多个导线段中的导线段耦合到第一导线上的不同位置且与第一导线平行地电耦合。第四多个导线段安置于上部互连层中。第四多个导线段中的导线段耦合到第二导线上的不同位置且与第二导线平行地电耦合。第四多个导线段在几何形状上平行于第二多个导线段。
在其它实施例中，本揭露涉及包含存储器阵列区和外围区的存储器装置。互连结构跨存储器阵列区和外围区布置，且包含下部互连层M1、中间互连层M2以及上部互连层M3。下部互连层中的第一导线和第二导线大体上在第一方向上跨存储器阵列区延伸，且下部互连层中的额外下部导线大体上在第一方向上跨外围区延伸。中间互连层中的第一多个导线段大体上在第一方向上跨存储器阵列区延伸，且中间互连层中的额外中间导线段大体上在垂直于第一方向的第二方向上跨外围区延伸。上部互连层中的第二多个导线段大体上在第一方向上跨存储器阵列区延伸，且上部互连层中的额外上部导线段大体上在第一方向上跨外围区延伸。
在又其它实施例中，本揭露涉及包含布置于行和列中的多个双端口存储器单元的存储器装置。第一字线跨双端口存储器单元行延伸且布置于下部互连层内。第一字线耦合到与所述行的双端口存储器单元的第一端口相关联的存取晶体管。第二字线跨双端口存储器单元行延伸且布置在下部互连层内。第二字线与第一字线大体上平行且耦合到与所述行的双端口存储器单元的第二端口相关联的存取晶体管。第一多个导线段布置在第一字线和第二字线上方且耦合到第一字线或第二字线上的不同位置。第一多个导线段与第一字线在几何形状上大体平行，且第一多个导线段中的每一者与第一字线或第二字线平行地电耦合。
前文概述若干实施例的特征使得所属领域的技术人员可以更好地理解本揭露的各方面。所属领域的技术人员应理解，其可易于使用本揭露作为用于设计或修改用于实现本文中所引入的实施例的相同目的和/或获得相同优点的其它过程和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本揭露的精神和范围，且其可在不脱离本揭露的精神和范围的情况下在本文中进行各种改变、替代和更改。

Claims (17)

1.一种存储器装置，其包括：
第一导线和第二导线，其在下部互连层内跨存储器单元行彼此大体上平行地以不间断方式连续地延伸，所述第一导线和所述第二导线耦合到所述行的存储器单元；
第一多个导线段，其安置于在所述下部互连层上方的中间互连层内，其中所述第一多个导线段中的导线段耦合到所述第一导线上的不同位置且与所述第一导线平行地电耦合；
第二多个导线段，其安置于所述中间互连层中，其中所述第二多个导线段中的导线段耦合到所述第二导线上的不同位置且与所述第二导线平行地电耦合，所述第二多个导线段在几何形状上平行于所述第一多个导线段；
第三多个导线段，其安置于安置在所述中间互连层上方的上部互连层中，其中所述第三多个导线段中的导线段耦合到所述第一导线上的不同位置且与所述第一导线平行地电耦合；和
第四多个导线段，其安置于所述上部互连层中，其中所述第四多个导线段中的导线段耦合到所述第二导线上的不同位置且与所述第二导线平行地电耦合，所述第四多个导线段在几何形状上平行于所述第二多个导线段；
其中在所述行中的数个存储器单元的数量与所述第一多个导线段加所述第三多个导线段的总和数量之间存在一对一的对应关系。
2.根据权利要求1所述的存储器装置，其中所述下部互连层紧邻所述中间互连层，其中仅一个层的通孔将所述下部互连层电连接到所述中间互连层。
3.根据权利要求2所述的存储器装置，其中所述中间互连层紧邻所述上部互连层，其中仅一个层的通孔将所述中间互连层电连接到所述上部互连层。
4.根据权利要求1所述的存储器装置，其中所述下部互连层是金属1层，所述中间互连层是金属2层，且所述上部互连层是金属3层。
5.根据权利要求1所述的存储器装置，其中所述存储器装置包括存储器阵列区和与所述存储器阵列区间隔开的外围区，其中所述第一多个导线段、第二多个导线段、第三多个导线段和第四多个导线段在第一方向上跨所述存储器阵列区大体上平行地布置。
6.根据权利要求5所述的存储器装置：
其中所述下部互连层包括跨所述存储器阵列区的所述第一导线和在所述外围区中的第五多个导线段，所述第五多个导线段与所述第一导线平行地布置；
其中所述中间互连层包括跨所述存储器阵列区的所述第二多个导线段和在所述外围区中的第六多个导线段，所述第六多个导线段布置成垂直于所述第二多个导线段；且
其中所述上部互连层包括跨所述存储器阵列区的所述第三多个导线段和在所述外围区中的第七多个导线段，所述第七多个导线段与所述第三多个导线段平行地布置。
7.根据权利要求1所述的存储器装置，其中所述第一多个导线段中的所述导线段具有彼此相等的相应第一长度，且其中所述第二多个导线段中的所述导线段具有彼此相等且等于所述相应第一长度的相应第二长度。
8.根据权利要求1所述的存储器装置，其中所述第三多个导线段中的所述导线段具有彼此相等的相应第三长度，且其中所述第四多个导线段中的所述导线段具有彼此相等且等于所述相应第三长度的相应第四长度。
9.根据权利要求1所述的存储器装置，其中如从所述行上方观察，所述第一多个导线段沿着所述第一导线和所述第二导线之间的中心线共线，且所述第二多个导线段也沿着所述第一导线和所述第二导线之间的所述中心线共线。
10.根据权利要求1所述的存储器装置，其中所述第一多个导线段沿着所述行耦合到奇数存储器单元，且其中所述第二多个导线段沿着所述行耦合到偶数存储器单元。
11.一种存储器装置，其包括：
存储器阵列区，其对应于存储器单元阵列；
外围区，其与所述存储器阵列区间隔开且对应于可操作地耦合到所述存储器单元阵列的外围电路；和
互连结构，其布置于所述存储器阵列区和所述外围区上方，所述互连结构包括安置于介电结构中的下部互连层、中间互连层和上部互连层；
其中第一导线和第二导线安置于所述下部互连层中，大体上在第一方向上跨所述存储器阵列区以不间断方式连续地延伸，且安置于所述下部互连层中的额外导线大体上在所述第一方向上跨所述外围区延伸且与所述第一导线和所述第二导线大体上平行地布置；
其中第一多个导线段安置于所述中间互连层中，大体上在所述第一方向上跨所述存储器阵列区延伸，且所述中间互连层中的额外导线段大体上在垂直于所述第一方向的第二方向上跨所述外围区延伸；且
其中所述上部互连层中的第二多个导线段大体上在所述第一方向上跨所述存储器阵列区延伸，且所述上部互连层中的额外导线段大体上在所述第一方向上跨所述外围区延伸。
12.根据权利要求11所述的存储器装置，其中所述第一导线和所述第二导线各自具有第一最小线宽，且所述第一多个导线段或所述第二多个导线段中的至少一者中的导线段具有大于所述第一最小线宽的第二最小线宽。
13.根据权利要求11所述的存储器装置，其中第一子组的所述第一多个导线段与所述第一导线电性地平行耦合，且第二子组的所述第二多个导线段与所述第二导线电性地平行耦合。
14.根据权利要求13所述的存储器装置，其中所述第一子组的所述第一多个导线段跨所述第一导线的长度以固定间距间隔开。
15.根据权利要求13所述的存储器装置，其中沿着行布置的存储器单元各自可经由第一端口和第二端口存取，其中所述第一子组的所述第一多个导线段沿着所述行耦合到每一存储器单元的所述第一端口，且其中所述第二子组的所述第二多个导线段沿着所述行耦合到每一存储器单元的所述第二端口。
16.根据权利要求11所述的存储器装置，其中所述第一导线对应于耦合到第一存储器单元的第一存取晶体管的栅电极的第一字线，且所述第二导线对应于耦合到第二存储器单元的第二存取晶体管的栅电极的第二字线。
17.根据权利要求11所述的存储器装置，其中所述第一导线对应于耦合到所述存储器阵列区中的存储器单元行的第一存储器单元的第一存取晶体管的源极/漏极区的第一位线，且所述第二导线对应于耦合到所述存储器单元行的第二存储器单元的第二存取晶体管的源极/漏极区的第二位线。
CN201611245305.4A 2015-12-29 2016-12-29 具有电阻经减小的互连件的存储器装置 Active CN107039061B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562272187P 2015-12-29 2015-12-29
US62/272,187 2015-12-29
US15/384,373 2016-12-20
US15/384,373 US10134737B2 (en) 2015-12-29 2016-12-20 Memory device with reduced-resistance interconnect

Publications (2)

Publication Number Publication Date
CN107039061A CN107039061A (zh) 2017-08-11
CN107039061B true CN107039061B (zh) 2020-02-04

Family

ID=59087385

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611245305.4A Active CN107039061B (zh) 2015-12-29 2016-12-29 具有电阻经减小的互连件的存储器装置

Country Status (3)

Country Link
US (3) US10134737B2 (zh)
CN (1) CN107039061B (zh)
TW (1) TWI632555B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10134737B2 (en) * 2015-12-29 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with reduced-resistance interconnect
CN109417077B (zh) 2018-09-10 2019-10-18 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
US10740188B2 (en) * 2018-12-07 2020-08-11 Winbond Electronics Corp. Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device
US11404113B2 (en) * 2020-06-18 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device including a word line with portions with different sizes in different metal layers
US11355163B2 (en) 2020-09-29 2022-06-07 Alibaba Group Holding Limited Memory interconnection architecture systems and methods
CN114530174B (zh) * 2022-01-21 2024-08-09 长江先进存储产业创新中心有限责任公司 存储器及存储系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841688A (en) * 1997-06-27 1998-11-24 Texas Instruments Incorporated Matched delay word line strap
CN104183568A (zh) * 2013-05-27 2014-12-03 爱思开海力士有限公司 半导体器件

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008722B1 (ko) * 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
KR100420827B1 (ko) * 1998-09-30 2004-03-02 인피니온 테크놀로지스 아게 이중-포트 메모리 셀
US6266264B1 (en) * 1999-02-13 2001-07-24 Robert J. Proebsting Word line straps using two different layers of metal
US7570504B2 (en) * 2001-03-15 2009-08-04 Micron Technology, Inc. Device and method to reduce wordline RC time constant in semiconductor memory devices
US6528896B2 (en) * 2001-06-21 2003-03-04 Samsung Electronics Co., Ltd. Scalable two transistor memory device
JP4596729B2 (ja) 2001-12-26 2010-12-15 ルネサスエレクトロニクス株式会社 半導体記憶装置及び書き込みと読み出しの制御方法
US7006369B2 (en) * 2003-08-27 2006-02-28 Lsi Logic Corporation Design and use of a spacer cell to support reconfigurable memories
US7023056B2 (en) * 2003-11-26 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
US7046578B2 (en) * 2004-08-23 2006-05-16 Micron Technology, Inc. Method and apparatus for memory device wordline
US7405994B2 (en) * 2005-07-29 2008-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dual port cell structure
US8344475B2 (en) * 2006-11-29 2013-01-01 Rambus Inc. Integrated circuit heating to effect in-situ annealing
US7684245B2 (en) * 2007-10-30 2010-03-23 Atmel Corporation Non-volatile memory array architecture with joined word lines
US8526265B2 (en) * 2009-12-22 2013-09-03 Mosys, Inc. Three state word line driver for a DRAM memory device
JP2011204305A (ja) * 2010-03-25 2011-10-13 Renesas Electronics Corp 半導体記憶装置
US10127951B2 (en) * 2015-11-09 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with reduced-resistance interconnect
US10134737B2 (en) * 2015-12-29 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with reduced-resistance interconnect

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841688A (en) * 1997-06-27 1998-11-24 Texas Instruments Incorporated Matched delay word line strap
CN104183568A (zh) * 2013-05-27 2014-12-03 爱思开海力士有限公司 半导体器件

Also Published As

Publication number Publication date
US20170186750A1 (en) 2017-06-29
CN107039061A (zh) 2017-08-11
US10134737B2 (en) 2018-11-20
US10535658B2 (en) 2020-01-14
US20180366467A1 (en) 2018-12-20
US11145655B2 (en) 2021-10-12
US20200144268A1 (en) 2020-05-07
TW201735019A (zh) 2017-10-01
TWI632555B (zh) 2018-08-11

Similar Documents

Publication Publication Date Title
CN107039061B (zh) 具有电阻经减小的互连件的存储器装置
US11935882B2 (en) Static random access memory device
US10854278B2 (en) SRAM structure with reduced capacitance and resistance
US11778802B2 (en) SRAM cell word line structure with reduced RC effects
TWI620192B (zh) 靜態隨機存取記憶體的交錯式字元線方案
TWI754385B (zh) 靜態隨機存取記憶胞、其形成方法及記憶體陣列
CN106104790B (zh) 磁阻存储器件
TWI670712B (zh) 用於半導體記憶體裝置的寫入輔助電路、半導體記憶體裝置及其控制方法
US8848428B2 (en) Memory architectures having dense layouts
CN106683697B (zh) 具有电阻减小的互连件的存储器件
JP2009260083A (ja) 半導体記憶装置
US20230380129A1 (en) Sram cell word line structure with reduced rc effects
KR20240143947A (ko) 백사이드 메탈을 이용한 매장된 비트라인 및 워드라인을 포함하는 에스램 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant