JP2011204305A - 半導体記憶装置 - Google Patents

Abstract

【課題】電力消費をより低減可能な新たなビット線階層化方式を備えた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、行列状に設けられた複数のメモリブロックＢと、複数のメモリブロックＢに対応して設けられた複数の主ビット線ＧＬとを具備する。メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。読出し対象の対象セルＣ１の読出し動作時に、対象セルＣ１に対応する主ビット線ＧＬ１を選択し、対象セルＣ１の列に対応する副ビット線ＢＬ１をスイッチ回路ＳＣ１により選択し、複数のワード線ＷＬのうち、対象セルＣ１の列及び行に対応するワード線ＷＬ１を選択する。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特にビット線が階層化された半導体記憶装置に関する。

半導体記憶装置において、電力の消費を抑制するためにビット線を階層化する技術が知られている。例えば、特開２００９−１７０６４１号公報（対応米国出願ＵＳ２００９１８０３０６号公報（Ａ１））にビット線階層化方式のマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が開示されている。このマスクＲＯＭでは、動作時の電力の低減を目的として、ビット線の充放電電流を下げるため、ビット線を階層化して、主ビット線と副ビット線を設ける方式が提案されている。

図１は、特開２００９−１７０６４１号公報に開示された半導体記憶装置の構成を示す回路図である。この半導体記憶装置は、階層化されたビット線構造（副ビット線と主ビット線）を有するマスクＲＯＭである。この半導体記憶装置は、複数のサブメモリアレイＳＢと、複数の副ビット線ＬＢと、主ビット線ＧＢＬと、接続回路ＢＴとを備えている。サブメモリアレイＳＢは、複数のメモリセルＭＣで構成されている。副ビット線ＬＢは、メモリセルＭＣに接続されている。接続回路ＢＴは、副ビット線ＬＢと主ビット線ＧＢＬとを接続している。接続回路ＢＴは、メモリセルＭＣと同形状の少なくとも１つのパターンにより構成されている。

この半導体記憶装置において、読み出し動作時に、例えば、ロウデコーダ１０１により一つのワード線ＷＬ１が選択されたとする。それにより、そのワード線ＷＬ１に接続されたサブメモリアレイＳＢ１１のメモリセルＭＣ１１１と、メモリセルＭＣ１１１の右隣のサブメモリアレイＳＢ２１のメモリセルＭＣ２１１が選択される。その結果、副ビット線ＬＢ１１、ＬＢ２１に各メモリセルＭＣのデータが読み出される。その後、スイッチトランジスタＢＴ１１が選択されると、副ビット線ＬＢ１１のデータは主ビット線ＧＢＬ＿Ａに伝達される。一方スイッチトランジスタＢＴ２１は非選択状態なので、副ビット線ＬＢ２１に読み出されたデータは使用されない。

特開２００９−１７０６４１号公報

上述のように、特開２００９−１７０６４１号公報の半導体記憶装置では、読み出し動作時に、例えば、ロウデコーダ１０１により一つのワード線ＷＬ１が選択されると、そのワード線ＷＬ１に接続された副ビット線ＬＢ１１、ＬＢ２１、…が選択される。すなわち、ワード線ＷＬ１を選択（ハイレベルに）すると、メモリセルＭＣ１１１及びその右側に並んでいるメモリセルＭＣ２１１、…がすべて選択される。その結果、副ビット線ＬＢ１１、ＬＢ２１、…に、それぞれ選択されたメモリセルＭＣ１１１、ＭＣ２１１、…のデータが読み出される。もし、メモリセルＭＣ１１１、ＭＣ２１１、…のデータがすべて０（ビアＶ１有り）の場合、ワード線ＷＬ１選択時（読み出し時）、副ビット線ＬＢ１１、ＬＢ２１、…の電位はすべて低下する。そのため、読み出し後のプリチャージ時に、それら副ビット線ＬＢ１１、ＬＢ２１、…すべてに充電電流が流れることになる。ここで、読み出し対象のメモリセルがＭＣ１１１の場合、スイッチトランジスタのうち、ＢＴ１１だけが導通して、メモリセルＭＣ１１１のデータ（副ビット線ＬＢ１１の読み出しデータ）が主ビット線ＧＢＬ＿Ａへ伝達され、データが読み出される。一方、メモリセルＭＣ１１１の右側に並んでいるメモリセルＭＣ２１１、…から副ビット線ＬＢ２１、…への読み出しデータは使われない。すなわち、副ビット線ＬＢ２１、…では、読み出し対象のメモリセルが無いにもかかわらず、電位が低下してしまうので、読み出し後のプリチャージにおいて充電電流が流れることになる。すなわち、読み出し対象のメモリセルが無い副ビット線に対する充電電流が余分な電流となっている。

以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体記憶装置は、行列状に設けられた複数のメモリブロック（Ｂ１１、Ｂ１２、…）と、その複数のメモリブロック（Ｂ１１、Ｂ１２、…）に対応して設けられた複数の主ビット線（ＧＬ１、ＧＬ２、…）とを具備している。その複数のメモリブロックの各々（Ｂ１１）は、行列状に設けられた複数のメモリセル（Ｃ１、Ｃ２、Ｃ３、Ｃ４、…）と、列ごとに設けられた複数の副ビット線（ＢＬ１１、ＢＬ１２）と、その列及び行ごとに設けられ、その複数のメモリブロック（Ｂ１１、Ｂ１２、…）に共通である複数のワード線（ＷＬ１１、ＷＬ１２、…）と、その複数の主ビット線（ＧＬ１、ＧＬ２、…）のうちの対応する主ビット線（ＧＬ１）をその複数の副ビット線（ＢＬ１１、ＢＬ１２）のいずれかに接続するスイッチ回路（ＳＣ１）とを備えている。その複数のメモリセル（Ｃ１、Ｃ２、Ｃ３、Ｃ４）のうちの読出し対象としての対象セル（Ｃ１）の読出し動作時に、その対象セル（Ｃ１）に対応する主ビット線（ＧＬ１）を選択する。その対象セル（Ｃ１）の列に対応する副ビット線（ＢＬ１１）をそのスイッチ回路（ＳＣ１）により選択する。その複数のワード線（ＷＬ１１、ＷＬ１２、…）のうち、その対象セル（Ｃ１）のその列及び行に対応するワード線（ＷＬ１１）を選択する。

本発明では、ワード線（ＷＬ１１、ＷＬ１２、…）が、メモリセル（Ｃ１、Ｃ２、Ｃ３、Ｃ４）の列及び行ごとに設けられている。そのため、ワード線（ＷＬ１１、ＷＬ１２、…）を複数のメモリブロック（Ｂ１１、Ｂ１２、…）に共通として回路面積増加を抑制しつつ、同一メモリブロック（Ｂ１１）内では、列ごとに設けられた副ビット線（ＢＬ１１、ＢＬ１２）のうち、対象セル（Ｃ１）に接続された副ビット線（ＢＬ１１）のみを選択することができる。それにより、その選択された副ビット線（ＢＬ１１）のみにデータが読み出され、他の副ビット線（ＢＬ１２）にはデータが読み出されることはない。その結果、他の副ビット線（ＢＬ１２）の電位が低下するおそれが無く、余分な充電電流を抑制することができる。

本発明の半導体記憶装置の動作方法において、その半導体記憶装置は、行列状に設けられた複数のメモリブロック（Ｂ１１、Ｂ１２、…）と、その複数のメモリブロック（Ｂ１１、Ｂ１２、…）に対応して設けられた複数の主ビット線（ＧＬ１、ＧＬ２、…）とを具備する。複数のメモリブロックの各々（Ｂ１１）は、行列状に設けられた複数のメモリセル（Ｃ１、…）と、列ごとに設けられた複数の副ビット線（ＢＬ１１、ＢＬ１２）と、その列及び行ごとに設けられ、その複数のメモリブロック（Ｂ１１、Ｂ１２、…）に共通である複数のワード線（ＷＬ１１、ＷＬ１２、…）と、その複数の主ビット線（ＧＬ１、ＧＬ２、…）のうちの対応する主ビット線（ＧＬ１）をその複数の副ビット線（ＢＬ１１、ＢＬ１２）のいずれかに接続するスイッチ回路（ＳＣ１）とを備える。
その半導体記憶装置の動作方法は、その複数のメモリセル（Ｃ１、…）のうちの読出し対象としての対象セル（Ｃ１）の読出し動作時に、その対象セル（Ｃ１）に対応する主ビット線（ＧＬ１）を選択するステップと、その対象セル（Ｃ１）の列に対応する副ビット線（ＢＬ１）をそのスイッチ回路（ＳＣ１）により選択するステップと、その複数のワード線（ＷＬ１１、ＷＬ１２、…）のうち、その対象セル（Ｃ１）のその列及び行に対応するワード線（ＷＬ１）を選択するステップとを具備する。
この場合にも、上記本発明の半導体記憶装置で説明したものと同様の作用・効果を得ることができる。

本発明により、電力消費をより低減可能な新たなビット線階層化方式を備えた半導体記憶装置を提供できる。

図１は、特開２００９−１７０６４１号公報に開示された半導体記憶装置の構成を示す回路図である。 図２は、本発明の第１、２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、本発明の実施の形態に係る半導体記憶装置のＷＬデコーダの構成の一例を示す回路図である。 図４は、本発明の実施の形態に係る半導体記憶装置のプリチャージ回路／Ｙスイッチの構成の一例を示す回路図である。 図５は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。 図６は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。 図７は、本発明の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。 図８は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。 図９は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。 図１０は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 図１１は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。 図１２は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。

以下、本発明の半導体記憶装置の実施の形態に関して、添付図面を参照して説明する。下記に示される実施の形態では、半導体記憶装置として、所定の構成を有するマスクＲＯＭを例として説明する。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置について説明する。
まず、本発明の第１の実施の形態に係る半導体記憶装置の構成について説明する。図２は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置１は、メモリアレイ２と、Ｘデコーダ３と、ＷＬドライバ４と、ＢＳドライバ５と、Ｙデコーダ６とを具備する。

メモリアレイ２は、Ｙ方向に互いに隣り合う複数の主メモリブロックＭＤ１〜ＭＤｐを備えている。その複数の主メモリブロックＭＤ１〜ＭＤｐは、出力Ｄ１〜Ｄｐと対応している。例えば、主メモリブロックＭＤ１の読み出しデータは、出力Ｄ１から出力される。複数の主メモリブロックＭＤ１〜ＭＤｐの各々は、複数のメモリブロックＢと、複数の主ビット線ＧＬと、プリチャージ回路／Ｙスイッチ１１と、センスアンプ／データ出力回路１２とを備えている。

複数のメモリブロックＢは、行列状に設けられている。この図では、４行８列、すなわち、複数のメモリブロックＢ１１、Ｂ１２、…、Ｂ１８、Ｂ２１、…、Ｂ２８、…、Ｂ４１、…、Ｂ４８の例が示されている。ただし、本発明はこの例に限定されるものではない。メモリブロックＢの個々の構成は同じである。その詳細は後述される。

複数の主ビット線ＧＬは、Ｙ方向に延伸し、一端をプリチャージ回路／Ｙスイッチ１１に接続されている。この図では、８列、すなわち、複数の主ビット線ＧＬ１、…、ＧＬ８の例が示されている。複数の主ビット線ＧＬは、複数のメモリブロックＢの列に対応して設けられている。例えば、主ビット線ＧＬ１は、メモリブロックの第１列のメモリブロックＢ１１、Ｂ２１、Ｂ３１、Ｂ４１に対応し、それらメモリブロックＢからの出力をプリチャージ回路／Ｙスイッチ１１に出力する。ただし、本発明はこれらの例に限定されるものではない。

プリチャージ回路／Ｙスイッチ１１は、読み出し動作時に、プリチャージ回路（図示されず）で、複数の主ビット線ＧＬをすべてプリチャージする。プリチャージ回路／Ｙスイッチ１１は、読み出し動作時に、更に、Ｙスイッチ（図示されず）で、Ｙデコーダ６からのＹアドレス信号Ｙ１〜Ｙ８に基づいて、読み出し対象のメモリセルＣが属するメモリブロックＢに対応する主ビット線ＧＬを選択し、センスアンプ／データ出力回路１２に接続する。例えば、読み出し対象のメモリセルＣがメモリブロックＢ１１に属する場合、対応する主ビット線ＧＬ１を選択し、センスアンプ／データ出力回路１２に接続する。

センスアンプ／データ出力回路１２は、読み出し動作時に、センスアンプ（明示されず）で、接続された主ビット線ＧＬの電位を検出する。そして、データ出力回路（明示されず）を介して主メモリブロックＭＤの出力データＤとして出力する。例えば、主ビット線ＧＬ１の電位を検出し、主メモリブロックＭＤ１の出力データＤ１として出力する。

複数のメモリブロックＢの各々は、複数のメモリセルＣと、複数の副ビット線ＢＬと、複数のワード線ＷＬと、スイッチ回路ＳＣとを備えている。

複数のメモリセルＣは、行列状に設けられている。この図では、ｍ行２列、すなわち、第１行にメモリセルＣ１（第１列）、Ｃ３（第２列）、第２行にメモリセルＣ２（第１列）、Ｃ４（第２列）であり、以下第３行目以降は第１行目及び第２行目の繰り返しである。ただし、本発明はこの例に限定されるものではない。メモリセルＣは、トランジスタにおいて例えばドレインに接続される配線（例示：ビア）の有無でデータを記憶するＲＯＭセルに例示される。このＲＯＭセルを構成するトランジスタは、例えばｎチャネル型である。ソース、ドレイン、及びゲートは、接続される場合には、それぞれ接地、対応する副ビット線ＢＬ、及び対応するワード線ＷＬに接続される。

複数の副ビット線ＢＬは、Ｙ方向に延伸し、一端をスイッチ回路ＳＣに接続されている。この図では、２本、すなわち、複数の副ビット線ＢＬ１１、ＢＬ１２の例が示されている。複数の副ビット線ＢＬは、複数のメモリセルＣの列に対応して（列ごとに）設けられている。例えば、メモリブロック１１の副ビット線ＢＬ１１は第１列のメモリセルＣ１、Ｃ２に対応し、副ビット線ＢＬ１２は第２列のメモリセルＣ３、Ｃ４に対応している。ただし、本発明はこれらの例に限定されるものではない。

複数のワード線ＷＬは、Ｘ方向に延伸し、一端をＷＬドライバ４に接続されている。この図では、一つのメモリブロックに（ｍ×２）本、一つの主メモリブロックに（ｎ×２）本、すなわち、複数のワード線ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２、…、ＷＬｍ１、ＷＬｍ２、…、ＷＬｎ１、ＷＬｎ２の例が示されている。複数のワード線ＷＬは、行列状に配列された複数のメモリセルＣの列及び行ごとに（列及び行に対応して）設けられている。例えば、ワード線ＷＬ１１は、メモリセルＣの第１行、第１列に対応し、ワード線ＷＬ１２はメモリセルＣの第１行、第２列に対応している。複数のワード線ＷＬは、行方向に並んだ複数のメモリブロックＢに共通である。例えば、ワード線ＷＬ１１は、複数のメモリブロックＢ１１、Ｂ１２、…、Ｂ１８に共通である。ただし、本発明はこれらの例に限定されるものではない。

スイッチ回路ＳＣは、副ビット線選択線ＢＳの選択に基づいて、対応する主ビット線ＧＬを複数の副ビット線ＢＬから一つの副ビット線ＢＬを選択して接続する。この図では、副ビット線選択線ＢＳの選択に基づいて、対応する主ビット線ＧＬを２本の副ビット線ＢＬのいずれかに接続する例を示している。スイッチ回路ＳＣは、複数の副ビット線ＢＬに対応して設けられた複数のｐチャネルトランジスタＳを備えている。ｐチャネルトランジスタＳは、一端を主ビット線ＧＬに、他端を対応する副ビット線ＢＬにそれぞれ接続されている。例えば、スイッチ回路ＳＣ１は、副ビット線選択線ＢＳ１１の選択に基づいて、ｐチャネルトランジスタＳ１１がオンになり、対応する主ビット線ＧＬ１を、副ビット線ＢＬ１１に接続する。又は、副ビット線選択線ＢＳ１２の選択に基づいて、ｐチャネルトランジスタＳ１２がオンになり、対応する主ビット線ＧＬ１を、副ビット線ＢＬ１２に接続する。

メモリセルＣは、一つのメモリブロックＢに、ｍ行ｐ列設けられている（図２ではｐ＝２）。
ワード線ＷＬは、ｍ行の各々に、メモリセルＣの列に対応してｐ列分の本数が設けられている。
副ビット線ＢＬは、ｐ列分の本数が設けられている。複数のメモリセルＣのうち第ｉ行、第ｋ列（１≦ｉ≦ｍ、１≦ｋ≦ｐ、ｉ、ｋは自然数）のメモリセルＣのゲートは、第ｉ行、第ｋ列用のワード線ＷＬｉｋに接続されている。

Ｘデコーダ３は、アドレス信号Ａ４−Ａ９、／Ａ４−／Ａ９、Ａ１０−Ａ１１、／Ａ１０−／Ａ１１に基づいて、複数の主ワード線Ｘのいずれかを選択する。すなわち、対象セルが属するメモリブロックＢ内のメモリセルＣの複数の行（ｍ行）から、読み出し対象のメモリセルＣ（以下、「対象セル」ともいう）の行（第ｉ行）を選択する。ただし、アドレス信号Ａ１０−Ａ１１、／Ａ１０−／Ａ１１は、対象セルが属するメモリブロックＢの行を示すアドレス信号である。アドレス信号Ａ４−Ａ９、／Ａ４−／Ａ９は、そのメモリブロックＢ内の対象セルの行を示す信号である。例えば、メモリブロックＢ１１の第１行、第２列のメモリセルＣ３が対象セルの場合、メモリブロックＢ１１に対応する主ワード線Ｘ１〜Ｘｍのうちから主ワード線Ｘ１を選択する。

複数の主ワード線Ｘは、Ｘ方向に延伸し、一端をＸデコーダ３に、他端をＷＬドライバ４に接続されている。この図では、ｍ本、すなわち、複数の主ワード線Ｘ１、Ｘ２、…、Ｘｍ、…、Ｘｎの例が示されている。複数の主ワード線Ｘは、行列状に配列された複数のメモリセルＣの行ごとに（行に対応して）設けられている。例えば、主ワード線Ｘ１は、メモリセルＣの第１行に対応している。また、複数の主ワード線Ｘは、ワード線ＷＬの組に対応している。例えば、主ワード線Ｘ１は、ワード線ＷＬ１の組であるワード線ＷＬ１１、ＷＬ１２に対応している。

ＷＬドライバ４は、複数の主ワード線Ｘから選択された主ワード線Ｘと、アドレス信号Ａ０、／Ａ０とに基づいて、選択された主ワード線Ｘに対応するワード線ＷＬの組に属するいずれかのワード線ＷＬを選択する。ただし、アドレス信号Ａ０、／Ａ０は、メモリブロックＢ内の対象セルの列を示す信号である。例えば、メモリブロックＢ１１の第１行、第２列のメモリセルＣ３が対象セルの場合、Ｘデコーダ３で選択された主ワード線Ｘ１と、アドレス信号Ａ０、／Ａ０に基づいて、ワード線ＷＬ１１とワード線ＷＬ１２の組から、ワード線ＷＬ１２を選択する。

図３は、ＷＬドライバ４の構成の一例を示す回路図である。メモリセルＣの第ｉ行に対応する部分を示している。ＷＬドライバ４は、主ワード線Ｘｉが選択されたとき、アドレス信号Ａ０、／Ａ０に基づいて、ワード線ＷＬの組に属する複数のワード線ＷＬｉ１、ＷＬｉ２のうちのいずれかを選択する。ＷＬドライバ４は、直列接続されたＮＡＮＤ回路４−１及びインバータ回路４−２を備えている。ＮＡＮＤ回路４−１の出力はインバータ回路４−２の入力に接続されている。ＮＡＮＤ回路４−１及びインバータ回路４−２は、ワード線ＷＬの一組に属する本数と同じだけ存在する。図２、図３の例では、ワード線ＷＬの一組には２本のワード線ＷＬｉ１、ＷＬｉ２が存在するので、ＮＡＮＤ回路４−１及びインバータ回路４−２を２つずつ備えている。ＮＡＮＤ回路４−１の入力は、主ワード線Ｘｉとアドレス信号Ａ０、／Ａ０のいずれか一方である。インバータ回路４−２の出力がワード線ＷＬ（例示：ＷＬ１１、ＷＬ１２）に接続されている。

例えば、主ワード線Ｘｉが選択されてハイレベルになり、アドレス信号Ａ０がハイレベル、アドレス信号／Ａ０がローレベルになる場合、ワード線ＷＬｉ１が選択されてハイレベルになる。一方、ワード線ＷＬｉ２は非選択になりローレベルになる。一方、主ワード線Ｘｉが選択されてハイレベルになり、アドレス信号Ａ０がローレベル、アドレス信号／Ａ０がハイレベルになる場合、ワード線ＷＬｉ２が選択されてハイレベルになる。一方、ワード線ＷＬｉ１は非選択になりローレベルになる。

ＢＳドライバ５は、アドレス信号Ａ１０−Ａ１１、／Ａ１０−／Ａ１１、Ａ０、／Ａ０に基づいて、複数の副ビット線選択線ＢＳ１１、ＢＳ１２、ＢＳ２１、…、ＢＳ４１、ＢＳ４２のうちの、対象セルのメモリブロックＢと副ビット線ＢＬとに対応する副ビット線選択線ＢＳを選択する。例えば、対象セルがメモリブロックＢ１１の第１行のメモリセルＣ３の場合、アドレス信号Ａ１０−Ａ１１、／Ａ１０−／Ａ１１、Ａ０、／Ａ０に基づいて、メモリブロックＢ１１と副ビット線ＢＬ１２に対応する副ビット線選択線ＢＳ１２を選択する。

複数の副ビット線選択線ＢＳは、ＢＳドライバ５と各メモリブロックＢのスイッチ回路ＳＣとを接続している。この図では、４×２本、すなわち、複数の副ビット線選択線ＢＳ１１、ＢＳ１２、ＢＳ２１、…、ＢＳ４１、ＢＳ４２の例が示されている。複数の副ビット線選択線は、行列状に配列された複数のメモリブロックＢの行と、各メモリブロックＢの副ビット線の列（本数）とに対応して設けられている。例えば、副ビット線選択線ＢＳ１２は、メモリブロックＢの第１行（Ｂ１１、Ｂ１２、…、Ｂ１８）と、副ビット線の第２列（ＢＬ１２、ＢＬ２２、…、ＢＬ８２）に対応している。

Ｙデコーダ６は、アドレス信号Ａ１−Ａ３、／Ａ１−／Ａ３に基づいて、複数の主ビット線ＧＬのいずれかを選択する主ビット線選択信号Ｙのいずれかをプリチャージ回路／Ｙスイッチ１１に出力する。この図では、複数の主ビット線ＧＬ１〜ＧＬ８のうち、主ビット線ＧＬ１を選択する場合には、主ビット線選択信号Ｙ１を出力する。ただし、アドレス信号Ａ１−Ａ３、／Ａ１−／Ａ３は、対象セルが属しているメモリブロックＢの列（又は主ビット線の列）を示している。

図４は、プリチャージ回路／Ｙスイッチ１１の構成の一例を示す回路図である。主ビット線ＧＬの第ｊ番目（１≦ｊ≦８（メモリブロックＢの列数）、ｊは自然数）に対応する部分を示している。主ビット線ＧＬｊは、ｐチャネルトランジスタ１１−１を介して電源電圧ＶＣＣに接続されている。ｐチャネルトランジスタ１１−１のゲートにプリチャージ信号ＰＲ（ローレベル）が入力されると、ｐチャネルトランジスタ１１−１がオンとなり、主ビット線ＧＬｊに電源電圧ＶＣＣがプリチャージされる。また、主ビット線ＧＬｊは、ｐチャネルトランジスタ１１−２を介してセンスアンプ／データ出力回路１２に接続されている。ｐチャネルトランジスタ１１−２のゲートに主ビット線選択信号Ｙｊ（ローレベル）が入力されると、ｐチャネルトランジスタ１１−２がオンとなり、主ビット線ＧＬｊがセンスアンプに接続される。

図５及び図６は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。図５は、ワード線ＷＬ１１〜ＷＬ２２と副ビット線ＢＬ１１〜ＢＬ２２、その近傍のメモリセルＣ１〜Ｃ４、及びその周辺についてレイアウトの一例を示す平面図である。図６は、図５におけるＡ−Ｂ断面図である。

メモリセルＣ１について説明する。メモリセルＣ１の領域において、半導体基板２０の表面領域には、拡散層２２（ソース／ドレイン）が埋設されている。拡散層２２間にはチャネル領域が形成され、チャネル領域上にはゲート２１が設けられている。
一方の拡散層２２（ソース／ドレインの一方）は、＋ｚ方向に積層されたコンタクト３１ａ、第１メタル層３２ａ、第１ビア３３ａを介して、±ｙ方向に伸びるビット線ＢＬ１１（第２メタル層３４ａ）に接続されている。メモリセルＣ１は、この第１ビア３３ａの有無でデータを記憶する。すなわち、マスクＲＯＭのデータ切り替えは、第１ビア３３ａの有り無しで行われる。例えば、第１ビア３３ａが無い場合（常時ＯＦＦ）にはデータ“０”とし、第１ビア３３ａが有る場合にはデータ“１”とする（ワード線ＷＬ電位でＯＮ）。
他方の拡散層２２（ソース／ドレインの他方）は、＋ｚ方向に積層された他のコンタクト３１ｃ、第１メタル層３２ｃ、第１ビア３３ｃ、第２メタル層３４ｃ、第２ビア３５ｃ、第３メタル層３６ｃ、第３ビア３７ｃを介して、±ｙ方向に伸びるＧＮＤ線（第４メタル層３８ｃ）に接続されている。
ゲート２１は、±ｙ方向に拡散層２２を横断している。そして、ゲート２１は、その一方の端部において、＋ｚ方向に積層された更に他のコンタクト３１ｂ、第１メタル層３２ｂ、第１ビア３３ｂ、第２メタル層３４ｂ、第２ビア３５ｂを介して、±ｘ方向に伸びるワード線ＷＬ１２（第３メタル層３６ｂ）に接続されている。

メモリセルＣ３は、メモリセルＣ１の他方の拡散層２２上の積層構造（コンタクト３１ｃ、第１メタル層３２ｃ、第１ビア３３ｃ、第２メタル層３４ｃ、第２ビア３５ｃ、第３メタル層３６ｃ、第３ビア３７ｃ）の中心軸を中心とする回転対称（２回対称又は点対象）の位置に設けられている。主ビット線ＧＬ１（第４メタル層３８ｄ）は、±ｙ方向に伸び、副ビット線ＢＬ１２（第２メタル層３４ａ）の上方に設けられている。
メモリセルＣ２及びメモリセルＣ４は、それぞれメモリセルＣ１及びメモリセルＣ３と同様である。

本実施の形態では、ＧＮＤ線をワード線ＷＬ１１、１２、…と直交するようにレイアウトしている。この結果、従来（図１）のワード線ＷＬ１、ＷＬ２、…と比較して、２倍のワード線ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２、…を、同じ配線層でレイアウトできる。

次に、本発明の第１の実施の形態に係る半導体記憶装置の動作について説明する。図７は、本発明の第１の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。図７において、（ａ）はＸデコーダ３及びＷＬドライバ４により選択されたワード線ＷＬの電位を示している。（ｂ）はＢＳドライバ５及びスイッチ回路ＳＣによって選択された副ビット線ＢＬの電位を示している。（ｃ）はプリチャージ回路／Ｙスイッチ１１のｐチャネルトランジスタ１１−１のゲートに入力されるプリチャージ信号ＰＲの電位を示している。（ｄ）はプリチャージ回路／Ｙスイッチ１１で選択された主ビット線ＧＬの電位を示している。（ｅ）はセンスアンプ／データ出力回路１２のセンスアンプ（又はデータ出力回路）の出力の電位を示している。

以下では、メモリブロックＢ１１（主ビット線ＧＬ１）の第１行、第２列（ワード線ＷＬ１２、副ビット線ＢＬ１２のメモリセルＣ３を読み出す動作を例にして説明する。事前に各主ビット線ＧＬ及び各副ビット線ＢＬは電源電圧ＶＤＤにプリチャージされている。

時刻ｔ１において、プリチャージ信号ＰＲがローレベルからハイレベルになる（（ｃ）の時刻ｔ１）。これにより、プリチャージ回路／Ｙスイッチ１１のｐチャネルトランジスタ１１−１がオフになり、各主ビット線ＧＬ及び各副ビット線ＢＬのプリチャージが終了する。このとき、主ビット線ＧＬ及び副ビット線ＢＬのいずれもハイレベルになっている（（ｂ）及び（ｄ）の時刻ｔ１）。

時刻ｔ２において、Ｙデコーダ６は、アドレス信号Ａ１−Ａ３、／Ａ１−／Ａ３に基づいて、主ビット線ＧＬ１を選択する主ビット線選択信号Ｙ１をプリチャージ回路／Ｙスイッチ１１に出力する。プリチャージ回路／Ｙスイッチ１１は、主ビット線ＧＬ１をセンスアンプ／データ出力回路１２に接続する。すなわち、主ビット線ＧＬ１が選択される。

また、ＢＳドライバ５は、アドレス信号Ａ１０−Ａ１１、／Ａ１０−／Ａ１１、Ａ０、／Ａ０に基づいて、メモリセルＣ３のメモリブロックＢ１１と副ビット線ＢＬ１２とに対応する副ビット線選択線ＢＳ１２を選択する。スイッチ回路ＳＣ１は、ｐチャネルトランジスタＳ１２をオンにして、副ビット線ＢＬ１２を選択する。
更に、ＷＬドライバ４は、Ｘデコーダ３により選択された主ワード線Ｘ１と、アドレス信号Ａ０、／Ａ０とに基づいて、選択された主ワード線Ｘ１に対応するワード線ＷＬ１の組に属するワード線ＷＬ１２を選択する。

これらにより、選択されたワード線ＷＬ１２の電位がハイレベルになる（（ａ）の時刻ｔ２）。それにより、読み出し対象のメモリセルＣ３のゲートがオンになる。このとき、メモリセルＣ３にデータ“０”が入力されていた場合、第１ビア３３ａが無い。そのため、副ビット線ＢＬ１２からメモリセルＣ３のトランジスタを介してＧＮＤ線に至る経路が切断されているので、副ビット線ＢＬ１２にプリチャージされた電位は低下しない（（ｂ）の“０”の場合）。その結果、主ビット線ＧＬ１の電位も低下しない（（ｄ）の“０”の場合）。一方、メモリセルＣ３にデータ“１”が入力されていた場合、第１ビア３３ａが有る。そのため、副ビット線ＢＬ１２からメモリセルＣ３のトランジスタを介してＧＮＤ線に至る経路が存在するので、副ビット線ＢＬ１２にプリチャージされた電位が低下して行く（（ｂ）の“１”の場合）。その結果、主ビット線ＧＬ１の電位も低下して行く（（ｄ）の“１”の場合）。

時刻ｔ３において、メモリセルＣ３にデータ“０”が入力されていた場合、副ビット線ＢＬ１２及び主ビット線ＧＬ１の電位が維持され（（ｂ）及び（ｄ）の“０”の場合の時刻ｔ３）。その結果、時刻ｔ４において、センスアンプがオンになるとき、主ビット線ＧＬ１の電位及び副ビット線ＢＬ１２の電位はハイレベルに維持される（（ｄ）及び（ｂ）の“０”の場合の時刻ｔ４）。
それにより、センスアンプ（又はデータ出力回路）は、“ハイレベル”の電位を出力する（（ｅ）の“０”の場合の時刻ｔ４）。

一方、メモリセルＣにデータ“１”が入力されていた場合、副ビット線ＢＬ１２及び主ビット線ＧＬ１の電位は低下する（（ｂ）及び（ｄ）の“１”の場合の時刻ｔ３）。その結果、時刻ｔ４において、センスアンプがオンになるとき、主ビット線ＧＬ１及び副ビット線ＢＬ１２の電位はローレベルになる（（ｄ）及び（ｂ）の“１”の場合の時刻ｔ４）。
それにより、センスアンプ（又はデータ出力回路）は、“ローレベル”の電位を出力する（（ｅ）の“１”の場合の時刻ｔ４）。

時刻ｔ５において、ワード線ＷＬの選択が終了し、選択されていたワード線ＷＬの電位がローレベルになる（（ａ）の時刻ｔ５）。それにより、読み出し対象のメモリセルＣ３のゲートがオフになる。
時刻ｔ６において、プリチャージ信号ＰＲがハイレベルからローレベルになる（（ｃ）の時刻ｔ６）。また、ＢＳドライバ５により、各スイッチ回路ＳＣが選択され、各ｐチャネルトランジスタＳがオンになる。これにより、プリチャージ回路／Ｙスイッチ１１のｐチャネルトランジスタ１１−１がオンになり、主ビット線ＧＬ及び副ビット線ＢＬのプリチャージが開始される。

このとき、メモリセルＣ３のデータ“１”が読み出された場合、主ビット線ＧＬ１及び副ビット線ＢＬ１２のいずれもローレベルになっているので、実際にプリチャージ電流が流れてプリチャージが行われる（（ｄ）及び（ｂ）の“１”の場合の時刻ｔ６）。一方、メモリセルＣ３のデータ“０”が読み出された場合、主ビット線ＧＬ１及び副ビット線ＢＬ１２のいずれもハイレベルになっているので、実際にはプリチャージ電流は流れずプリチャージは行われない（（ｄ）及び（ｂ）の“０”の場合の時刻ｔ６）。

以上のようにして、本実施の形態に係る半導体記憶装置は動作する。

本実施の形態では、この時刻６において、同一の主ビット線ＧＬ１につながる複数の副ビット線ＢＬ１１、ＢＬ１２のうち、所望の副ビット線ＢＬ１２上に設けられ、選択されたワード線ＷＬ１２に接続されたメモリセルＣ３しかオンしない。すなわち、メモリセルＣ３と同じ行に在りながら、他の副ビット線Ｂ１１上に設けられ、非選択のワード線ＷＬ１１に接続されたメモリセルＣ１はオンしない。そのため、他の副ビット線ＢＬ１１にプリチャージされた電位（電荷）を逃がさないようにすることができる。それにより、その後のプリチャージにおいて、読み出しに関係が無かった副ビット線ＢＬ１１について不要なプリチャージ電流を流す必要が無くなる。その結果、消費電力を低減することができる。

本実施の形態では、図１に示す従来の技術と比較して、以下の点が異なっている。
Ｙ側（カラム側）の最下位アドレスＡ０とその相補信号／Ａ０により、同じ行の各メモリセルＣに対応するワード線ＷＬｉ１、ＷＬｉ２を選択している。このように、特別なアドレス信号を別途生成せずに、ワード線選択が可能となる。
また、ワード線ＷＬｉ１に接続されたメモリセルＣは副ビット線ＢＬｊ１に、ワード線ＷＬｉ２に接続されたメモリセルＣは副ビット線ＢＬｊ２に、それぞれ接続されている。このように、副ビット線ＢＬに対応してワード線ＷＬを設けているので、一つのワード線ＷＬで複数の副ビット線ＢＬのメモリセルＣを選択することが無くなり、余計な放電及びそれに伴う余計な充電を行う必要が無くなる。
また、一対の副ビット線ＢＬｊ１、ＢＬｊ２に、一つの主ビット線ＧＬｊを、一対のスイッチトランジスタ（ｐチャネルトランジスタ）Ｓｊ１、Ｓｊ２を介して接続している。また、このスイッチトランジスタＳｊ１、Ｓｊ２のいずれを選択するかは、ワード線ＷＬｉ１、ＷＬｉ２の選択に対応して行われる。このような構成を採ることで、一対の副ビット線ＢＬｊ１、ＢＬｊ２のどちらかしか選択されないので、選択される副ビット線ＢＬの本数が、従来（図１）に比べて半分になる。その結果、読み出し後の充電電流が、従来の半分になる。すなわち、従来に比べて、消費電力を小さくできる。

以上、本実施の形態では、半導体記憶装置として所定の構成を有するマスクＲＯＭを例として説明したが、本発明はその例に限定されるものではない。例えば、主メモリブロックの配置、メモリブロックの数や配置、メモリブロック内のメモリセルの数や配置、副ビット線の数や配置などは、上記機能や動作が実施可能な範囲で任意である。また、マスクＲＯＭだけでなく、メモリアレイを複数のメモリブロックに分割し、ワード線をその複数のメモリブロックで共用化し、各メモリブロックにおいて複数の副ビット線を用いて電力消費を低減するような半導体記憶装置やそれを内蔵した半導体集積回路においても同様に適用可能である。

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置について説明する。
まず、本発明の第２の実施の形態に係る半導体記憶装置の構成について説明する。第２の実施の形態では、半導体記憶装置の構成のレイアウトが第１の実施の形態と異なる。以下では、そのレイアウトについて説明し、第１の実施の形態と同様の構成（図２、図３、図４）や動作（図７）については、その説明を省略する。

図８及び図９は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。図８は、ワード線ＷＬ１１〜ＷＬ２２と副ビット線ＢＬ１１〜ＢＬ２２、その近傍のメモリセルＣ１〜Ｃ４、及びその周辺についてレイアウトの一例を示す平面図である。図９は、図８におけるＡ−Ｂ断面図である。本実施の形態では、第１の実施の形態と異なり、ワード線ＷＬ１１、ＷＬ１２、…を第２メタル層３４ｂ、副ビット線ＢＬ１１、ＢＬ１２、…を第３メタル層３６ａでレイアウトしている。また、メモリセルＣ（マスクＲＯＭ）のデータ切り替えは、第２ビア３５ａの有り無しで行われる。

メモリセルＣ１について説明する。メモリセルＣ１の領域において、半導体基板２０の表面領域には、拡散層２２（ソース／ドレイン）が埋設されている。拡散層２２間にはチャネル領域が形成され、チャネル領域上にはゲート２１が設けられている。
一方の拡散層２２（ソース／ドレインの一方）は、＋ｚ方向に積層されたコンタクト３１ａ、第１メタル層３２ａ、第１ビア３３ａ、第２メタル層３４ａ、第２ビア３５ａを介して、±ｙ方向に伸びるビット線ＢＬ１１（第３メタル層３６ａ）に接続されている。メモリセルＣ１は、この第２ビア３５ａの有無でデータを記憶する。すなわち、マスクＲＯＭのデータ切り替えは、第２ビア３５ａの有り無しで行われる。例えば、第２ビア３５ａが無い場合（常時ＯＦＦ）にはデータ“０”とし、第２ビア３５ａが有る場合（ワード線ＷＬ電位でＯＮ）にはデータ“１”とする。
他方の拡散層２２（ソース／ドレインの他方）は、＋ｚ方向に積層された他のコンタクト３１ｃ、第１メタル層３２ｃ、第１ビア３３ｃ、第２メタル層３４ｃ、第２ビア３５ｃ、第３メタル層３６ｃ、第３ビア３７ｃを介して、±ｙ方向に伸びるＧＮＤ線（第４メタル層３８ｃ）に接続されている。
ゲート２１は、±ｙ方向に拡散層２２を横断している。そして、ゲート２１は、その一方の端部において、＋ｚ方向に積層された更に他のコンタクト３１ｂ、第１メタル層３２ｂ、第１ビア３３ｂを介して、±ｘ方向に伸びるワード線ＷＬ１２（第２メタル層３４ｂ）に接続されている。

メモリセルＣ３は、メモリセルＣ１の他方の拡散層２２上の積層構造（コンタクト３１ｃ、第１メタル層３２ｃ、第１ビア３３ｃ、第２メタル層３４ｃ、第２ビア３５ｃ、第３メタル層３６ｃ、第３ビア層３７ｃ）の中心軸を中心とする回転対称（２回対称又は点対象）の位置に設けられている。主ビット線ＧＬ１（第４メタル層３８ｄ）は、±ｙ方向に伸び、副ビット線ＢＬ１２（第３メタル層３６ａ）の上方に設けられている。
メモリセルＣ２及びメモリセルＣ４は、それぞれメモリセルＣ１及びメモリセルＣ３と同様である。

本実施の形態では、ワード線ＷＬや副ビット線ＢＬをレイアウトする配線層を変更しても、第１の実施の形態と同様の効果を得る事ができる。

（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置について説明する。
まず、本発明の第３の実施の形態に係る半導体記憶装置の構成について説明する。第３の実施の形態では、半導体記憶装置における副ビット線の構成が第１の実施の形態と異なる。すなわち、本実施の形態では、隣接する副ビット線をそれぞれ共有化する。以下では、その副ビット線の構成について説明し、第１の実施の形態と同様の構成（図２の一部、図３、図４）や動作（図７）については、その説明を省略する。

図１０は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置１は、メモリアレイ２と、Ｘデコーダ３と、ＷＬドライバ４と、ＢＳドライバ５と、Ｙデコーダ６とを具備する。ここで、Ｘデコーダ３と、ＷＬドライバ４と、ＢＳドライバ５と、Ｙデコーダ６とについては、第１の実施の形態と同様であるのでその説明を省略する。

メモリアレイ２は、Ｙ方向に互いに隣り合う複数の主メモリブロックＭＤ１〜ＭＤｐ（ただし、ＭＤ１のみを図示）を備えている。その複数の主メモリブロックＭＤ１〜ＭＤｐは、出力Ｄ１〜Ｄｐと対応している。複数の主メモリブロックＭＤ１〜ＭＤｐの各々は、複数のメモリブロックＢと、複数の主ビット線ＧＬと、プリチャージ回路／Ｙスイッチ１１と、センスアンプ／データ出力回路１２とを備えている。ここで、複数の主ビット線ＧＬと、プリチャージ回路／Ｙスイッチ１１と、センスアンプ／データ出力回路１２とについては、第１の実施の形態と同様であるのでその説明を省略する。

複数のメモリブロックＢは、行列状に設けられている。この図では、４行８列、すなわち、複数のメモリブロックＢ１１、Ｂ１２、…、Ｂ１８、Ｂ２１、…、Ｂ２８、…、Ｂ４１、…、Ｂ４８の例が示されている。ただし、本発明はこの例に限定されるものではない。メモリブロックＢの個々の構成は同じである。複数のメモリブロックＢの各々は、複数のメモリセルＣと、複数の副ビット線ＢＬと、複数のワード線ＷＬと、スイッチ回路ＳＣとを備えている。ここで、複数のメモリセルＣと、複数のワード線ＷＬと、スイッチ回路ＳＣとについては、第１の実施の形態と同様であるのでその説明を省略する。

複数の副ビット線ＢＬは、Ｙ方向に延伸し、一端をスイッチ回路ＳＣｊに接続されている。この図では、２本、すなわち、複数の副ビット線ＢＬ１１、ＢＬ１２＝ＢＬ２１の例が示されている。複数の副ビット線ＢＬは、メモリセルＣの列に対応して（列ごとに）設けられている。本実施の形態では、メモリブロックＢｈｊ（１≦ｈ≦８（メモリブロックＢの行数）、ｈは自然数）の複数の副ビット線ＢＬｊ１、ＢＬｊ２のうち、隣接するメモリブロックＢｈ（ｊ＋１）に最も近い副ビット線ＢＬｊ２と、隣接するメモリブロックＢｈ（ｊ＋１）の複数の副ビット線ＢＬ（ｊ＋１）１、Ｂ（ｊ＋１）２のうち、隣接するメモリブロックＢｈｊに最も近い副ビット線ＢＬ（ｊ＋１）１とが、共通である、すなわち同一の副ビット線を共用している。例えば、メモリブロックＢ１１の複数の副ビット線ＢＬ１１、ＢＬ１２のうち、隣接するメモリブロックＢ１２に最も近い副ビット線ＢＬ１２と、隣接するメモリブロックＢ１２の複数の副ビット線ＢＬ２１、Ｂ２２のうち、隣接するメモリブロックＢ１１に最も近い副ビット線ＢＬ２１とが、共通である、すなわち副ビット線ＢＬ１２＝ＢＬ２１である。

図１１及び図１２は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。図１１は、ワード線ＷＬ１１〜ＷＬ２２と副ビット線ＢＬ１１、ＢＬ１２＝ＢＬ２１、ＢＬ２２＝ＢＬ３１、その近傍のメモリセルＣ１〜Ｃ４、及びその周辺についてレイアウトの一例を示す平面図である。図１２は、図１１におけるＡ−Ｂ断面図である。

メモリセルＣ１について説明する。メモリセルＣ１の領域において、半導体基板２０の表面領域には、拡散層２２（ソース／ドレイン）が埋設されている。拡散層２２間にはチャネル領域が形成され、チャネル領域上にはゲート２１が設けられている。
一方の拡散層２２（ソース／ドレインの一方）は、＋ｚ方向に積層されたコンタクト３１ａ、第１メタル層３２ａ、第１ビア３３ａ、第２メタル層３４ａ、第２ビア３５ａを介して、±ｙ方向に伸びるビット線ＢＬ１１（第３メタル層３６ａ）に接続されている。
他方の拡散層２２（ソース／ドレインの他方）は、＋ｚ方向に積層された他のコンタクト３１ｃ、第１メタル層３２ｃ、第１ビア３３ｃ、第２メタル層３４ｃ、第２ビア３５ｃ、第３メタル層３６ｃ、第３ビア３７ｃを介して、±ｙ方向に伸びるＧＮＤ線（第４メタル層３８ｃ）に接続されている。
ゲート２１は、±ｙ方向に拡散層２２を横断している。そして、ゲート２１は、その一方の端部において、＋ｚ方向に積層された更に他のコンタクト３１ｂ、第１メタル層３２ｂ、第１ビア３３ｂを介して、±ｘ方向に伸びるワード線ＷＬ１２（第２メタル層３４ｂ）に接続されている。メモリセルＣ１は、この第１メタル層３２ｂの形状及び第１ビア３３ｂの有無でデータを記憶する。すなわち、マスクＲＯＭのデータ切り替えは、第１メタル層３２ｂの形状及び第１ビア３３ｂの有無で行われる。例えば、第１メタル層３２ｂがコンタクト３１ｂの上部から（第１メタル層３２ｂ下部の位置を経由して）他の拡散層２２上の第１メタル層３２ｃと接続するように延伸して、かつ第１ビア３３ｂが無い場合にはデータ“０”とする（ゲート２１がＧＮＤ線にアースされ、ワード線ＷＬと接続されない：常時ＯＦＦ）。一方、第１メタル層３２ｂの形状がコンタクト３１ｂの上部と第１ビア３３ｂの下部をつないでいる場合にはデータ“１”とする（ゲート２１がワード線ＷＬと接続される：ワード線ＷＬ電位でＯＮ）。

メモリセルＣ３は、メモリセルＣ１の他方の拡散層２２上の積層構造（コンタクト３１ｃ、第１メタル層３２ｃ、第１ビア３３ｃ、第２メタル層３４ｃ、第２ビア３５ｃ、第３メタル層３６ｃ、第３ビア３７ｃ）の中心軸を中心とする回転対称（２回対称又は点対象）の位置に設けられている。主ビット線ＧＬ１（第４メタル層３８ｄ）は、±ｙ方向に伸び、副ビット線ＢＬ１２＝ＢＬ２１（第３メタル層３６ａ）の上方に設けられている。
メモリセルＣ２及びメモリセルＣ４は、それぞれメモリセルＣ１及びメモリセルＣ３と同様である。

本実施の形態により、第１の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態では、図１０〜図１２に示すように、隣接する副ビット線ＢＬの組、ＢＬ１２とＢＬ２１、ＢＬ２１とＢＬ３１、…ＢＬ７２とＢＬ８１、をそれぞれ共有化している。前述のように、本実施の形態では、ＢＬｊ１とＢＬｊ２とが同時に選択されることはないため、このような共有化が可能となる。また、図１１と図５や図８とを比較すると、本実施の形態における隣接副ビット線ＢＬを共有化した構成を用いることにより、セル面積が著しく削減されることが分かる。すなわち、半導体記憶装置の面積を削減することができる。

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態の技術は、技術的な矛盾の発生しない限り、互いに組み合わせて用いることが可能である。

１ 半導体記憶装置
２ メモリアレイ
３ Ｘデコーダ
４ ＷＬドライバ
４−１ ＮＡＮＤ回路
４−２ インバータ回路
５ ＢＳドライバ
６ Ｙデコーダ
１１ プリチャージ回路／Ｙスイッチ
１１−１、１１−２ ｐチャネルトランジスタ
１２ センスアンプ／データ出力回路
ＭＤ 主メモリブロック
Ｂ メモリブロック
ＧＬ 主ビット線
Ｃ１〜Ｃ４ メモリセル
ＢＬ 副ビット線
ＷＬ ワード線
ＢＳ 副ビット線選択線
ＳＣ スイッチ回路
２０ 基板
２１ ゲート
２２ 拡散層
３１、３１ａ、３１ｂ、３１ｃ コンタクト
３２、３２ａ、３２ｂ、３２ｃ 第１メタル層
３３、３３ａ、３３ｂ、３３ｃ 第１ビア
３４、３４ａ、３４ｂ、３４ｃ 第２メタル層
３５、３５ａ、３５ｂ、３５ｃ 第２ビア
３６、３６ａ、３６ｂ、３６ｃ 第３メタル層
３７、３７ａ、３７ｂ、３７ｃ 第３ビア
３８、３８ｄ 第４メタル層

Claims (9)

1. 行列状に設けられた複数のメモリブロックと、
   前記複数のメモリブロックに対応して設けられた複数の主ビット線と
   を具備し、
   前記複数のメモリブロックの各々は、
   行列状に設けられた複数のメモリセルと、
   列ごとに設けられた複数の副ビット線と、
   前記列及び行ごとに設けられ、前記複数のメモリブロックに共通である複数のワード線と、
   前記複数の主ビット線のうちの対応する主ビット線を前記複数の副ビット線のいずれかに接続するスイッチ回路と
   を備え、
   前記複数のメモリセルのうちの読出し対象としての対象セルの読出し動作時に、
   前記対象セルに対応する主ビット線を選択し、
   前記対象セルの列に対応する副ビット線を前記スイッチ回路により選択し、
   前記複数のワード線のうち、前記対象セルの前記列及び行に対応するワード線を選択する
   半導体記憶装置。
2. 請求項１の半導体記憶装置において、
   前記複数のメモリブロックのうちの隣り合う第１メモリブロックと第２メモリブロックにおいて、
   前記第１メモリブロックにおける前記複数の副ビット線のうちの前記第２メモリブロック側の第１副ビット線と、前記第２メモリブロックにおける前記複数の副ビット線のうちの前記第１メモリブロック側の第２副ビット線とは、共通な副ビット線として形成されている
   半導体記憶装置。
3. 請求項１又は２の半導体記憶装置において、
   前記複数のメモリセルの各々は、ＲＯＭセルである
   半導体記憶装置。
4. 請求項３に記載の半導体記憶装置において、
   前記ＲＯＭセルは、トランジスタと、データ切り替え部とを備え、
   前記トランジスタは、前記ＲＯＭセルに対応するワード線にゲートを接続され、前記ＲＯＭセルに対応する副ビット線にソース／ドレインの一方を接続され、前記ソース／ドレインの他方を第１電源に接続され、
   前記データ切り替え部は、前記ＲＯＭセルに格納するデータによっては、前記トランジスタの三箇所の接続の内のいずれかが切断又は接地されている
   半導体記憶装置。
5. 請求項４に記載の半導体記憶装置において、
   前記データ切り替え部は、コンタクト又はビア又は配線で構成され、コンタクト又はビア又は配線の有り無しをマスク作製時に設定する
   半導体記憶装置。
6. 請求項１乃至５のいずれか一項に記載の半導体記憶装置において、
   前記複数の副ビット線は第１の配線層で形成され、
   前記複数のワード線は第２の配線層で形成され、
   前記複数の主ビット線及び前記複数のメモリセルに接続される複数の接地線は第３の配線層で形成される
   半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、
   前記複数のワード線と前記複数の接地線とは互いに垂直に配置される
   半導体記憶装置。
8. 請求項３に記載の半導体記憶装置において、
   前記スイッチ回路は、前記ＲＯＭセルを構成するトランジスタとは反対導電型のトランジスタから構成されている
   半導体記憶装置。
9. 半導体記憶装置の動作方法であって、
   前記半導体記憶装置は、
   行列状に設けられた複数のメモリブロックと、
   前記複数のメモリブロックに対応して設けられた複数の主ビット線と
   を具備し、
   前記複数のメモリブロックの各々は、
   行列状に設けられた複数のメモリセルと、
   列ごとに設けられた複数の副ビット線と、
   前記列及び行ごとに設けられ、前記複数のメモリブロックに共通である複数のワード線と、
   前記複数の主ビット線のうちの対応する主ビット線を前記複数の副ビット線のいずれかに接続するスイッチ回路と
   を備え、
   前記半導体記憶装置の動作方法は、前記複数のメモリセルのうちの読出し対象としての対象セルの読出し動作時に、
   前記対象セルに対応する主ビット線を選択するステップと、
   前記対象セルの列に対応する副ビット線を前記スイッチ回路により選択するステップと、
   前記複数のワード線のうち、前記対象セルの前記列及び行に対応するワード線を選択するステップと
   を具備する
   半導体記憶装置の動作方法。

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