KR100518287B1 - 자기 저항 효과를 이용하는 반도체 기억 장치 - Google Patents

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KR100518287B1 KR10-2002-0086968A KR20020086968A KR100518287B1 KR 100518287 B1 KR100518287 B1 KR 100518287B1 KR 20020086968 A KR20020086968 A KR 20020086968A KR 100518287 B1 KR100518287 B1 KR 100518287B1
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Abstract

반도체 기억 장치는 메모리 셀 어레이, 워드선, 부 감지선(sub-sense lines), 주 감지선(main sense lines), 로우 디코더, 컬럼 디코더, 제1 스위치 소자, 판독 회로 및 기입 회로를 포함한다. 메모리 셀 어레이 각각은 자기 저항 소자를 포함하는 메모리 셀의 매트릭스를 포함한다. 자기 저항 소자 각각은 제1 및 제2 자성체층과, 상기 제1 및 제2 자성체층 사이에 형성된 제1 절연층을 포함한다. 워드선은 각각의 로우 상에서 제1 자성체층에 접속된다. 부 감지선은 각각의 컬럼 상에서 제2 자성체층에 접속된다. 주 감지선은 각각의 부 감지선에 접속된다. 로우 디코더와 컬럼 디코더는 워드선과 부 감지선을 선택한다. 제1 스위치 소자는 컬럼 디코더에 의해 선택된 부 감지선을 주 감지선에 접속시킨다. 판독 회로는 메모리 셀로부터 데이터를 판독한다. 기입 회로는 메모리에 데이터를 기입한다.

Description

자기 저항 효과를 이용하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE USING MAGNETORESISTIVE EFFECT}
본 출원은 여기서 참고로서 통합되는 2002년 2월 15일자로 제출된 종래 일본 특허 출원 제2002-039086호에 근거하고, 이로부터 우선권의 이익을 청구한다.
본 발명은 반도체 기억 장치에 관한 것으로, 보다 구체적으로 MRAM(Magnetoresistive Random Access Memory)의 셀 어레이 구조에 관한 것이다.
MRAM은 자기 저항 효과를 이용하여 "1"- 또는 "0"- 정보를 기억하는 것으로, 메모리 동작을 수행하는 장치로서, 종래의 DRAMs, EEPROMs 등에 비해 비휘발성, 고 집적성, 고 신뢰도, 및 고속 동작을 나타내는 재기입가능한 기억 장치로서 기대된다.
MRAM 셀로서, 다층 금속 자성체막/절연막을 이용하여 스핀 편극된 터널 효과로 인한 자기 저항의 변화를 이용하는 GRM(Giant MagnetoResistive) 소자의 사용 또는 TMR(Tunneling MagnetoResistive) 소자를 사용하는 것이 제안되고 있다. TMR 소자는 두 개의 자성체막 사이에 개재된 절연막을 포함한다. 이러한 구조는 두 개의 상태, 즉, 두 개의 자성체막의 스핀 방향이 평행한 상태, 및 스핀 방향이 서로 반평행한 상태를 만들 수 있다. 스핀 방향이 서로 평행하게 될 때, 두 개의 자성체막 사이에 개재된 얇은 절연막을 통해 흐르는 터널 전류가 증가하고, TMR 소자의 저항값은 감소한다. 이에 반해, 스핀 방향이 서로 반평행하게 되면, 터널 전류는 감소하고 TMR 소자의 저항값은 증가한다. "0"-데이터 및 "1"-데이터는 이러한 저항값의 크기에 따라 서로 구별될 수 있다.
메모리 셀로서 상기 TMR 소자를 사용하는 MRAM의 구조는 Jpn. Pat. Appln. KOKAI Publication No. 2000-163950에 개시된다. 도 1a는 이 공개 공보에 개시된 MRAM의 배치를 도시한다.
도 1a에 도시된 바와 같이, MRAM 셀 메모리에서, (m×4) MRAM 셀 MC11~MCm4은 복수의 워드선(WL1~WLm; m은 정수)과 워드선(WL1~WLm)에 수직인 감지선(SL1~SL4)의 교점에 매트릭스 형태로 배치된다. MRAM 셀(MC11~MCm4) 각각의 자성체막 중 하나는 워드선(WL1~WLm) 중 하나에 접속되고, 그 외의 자성체막은 감지선(SL1~SL4) 중 하나에 접속된다. 감지선(SL1~SL4) 각각의 일단은 접지 스위치(S401~S404) 중 대응하는 것을 통해 접지 전위에 접속되고, 감지선 각각의 타단은 판독/기입부(100-1~100-4) 중 대응하는 것에 접속된다.
판독/기입부(100-1~100-4) 각각은 기입 스위치(S500), 판독 스위치(S600), 기입용 전류원(110), 및 감시 회로(120)를 포함한다. 기입용 전류원(110)과 감지 회로(120)는 기입 스위치(S500) 및 판독 스위치(S600)를 통해 각각의 감지선(SL1~SL4)에 접속된다. 감지 회로(120)는 연산 증폭기(130)와 전류/전압 변환기(저항 소자; 140)를 포함한다. 연산 증폭기(130)는 접지 전위에 접속된 정회전 입력 단자, 판독 스위치(S600)를 통해 감지선(SL1~SL4) 중 하나에 접속된 반전 입력 단자, 및 출력 단자를 포함한다. 저항 소자(140)는 연산 증폭기(130)의 반전 입력 단자에 접속된 일단과, 연산 증폭기(130)의 출력 단자에 접속된 타단을 갖는다.
상기와 같은 배치를 갖는 MRAM의 판독 동작은 데이터가 MRAM 셀(MC14)로부터 판독되는 경우를 일례로 하여 다음에 설명될 것이다. 우선, 전압(Vread)은 선택된 셀(MC14)이 접속된 워드선(WL1)에 인가된다. 또한, 선택된 셀(MC14)이 접속된 감지선(SL4)에 접속된 접지 스위치(S404)는 오프 상태로 되고, 나머지 접지 스위치들(S401~S403)은 온 상태가 된다. 게다가, 판독/기입부(100-4)에서의 기입 스위치(S500)는 오프 상태로 되고, 판독 스위치(S600)는 온 상태가 된다.
그 때, 전압(Vread)은 워드선(WL1)에 인가된다. 그 결과, 판독 전류(Iread)는 선택된 셀(MC14)을 통해 흐른다. 이러한 판독 전류(Iread)는 감지선(SL4)과 판독 스위치(S600)를 통해 연산 증폭기(130)로 흐른다. 전류(Iread)는 저항 소자(140)에 의해 전압으로 변환된다. 그 때, 이러한 전압은 연산 증폭기(130)의 출력 단자로부터 판독 전압(Vout)으로서 출력된다.
상술한 바와 같은 판독 방법에 따르면, 선택된 감지선(SL4)에 존재하는 기생 임피던스의 영향을 제거함으로써 판독 정밀도를 향상시킬 수 있다. 이러한 점은 도 1b를 참조하여 설명될 것이다. 도 1b는 MRAM 셀(MC14)로부터 데이터를 판독할 때, 선택된 감지선(SL4)에 존재하는 기생 임피던스 네트워크를 도시하는 회로도이다.
도 1b에 도시된 바와 같이, 데이터가 선택된 셀(MC14)로부터 판독될 때, 기생 임피던스 네트워크(150, 160-1~160-m)는 선택된 셀(MC14)에 평행하게 존재한다. 기생 임피던스 네트워크 150은 선택된 워드선(WL1)에 접속된 MRAM 셀(MC11~MC13)의 메모리 셀 임피던스들이 병렬 회로이다. 또한, 기생 임피던스 네트워크들 160-1~160-n(n=m-1)은 선택된 감지선(SL4)에 접속된 MRAM 셀(MC24~MCm4)의 메모리 셀 임피던스들이 병렬인 회로와, 각각의 MRAM 셀들(MC24~MCm4)이 접속된 선택되지 않은 워드선(WL2~WLm)에 접속된 MRAM 셀들(MC21~MC23, MC31~MC33, MC41~MC43,..., MCm1~MCm3)의 메모리 셀 임피던스들이 직렬로 접속된다.
상술한 바와 같은 판독 방법에 따르면, 선택된 감지선(SL4)은 연산 증폭기의 반전 입력 단자에 접속된다. 따라서, 선택된 감지선(SL4)은 가상 접지된다. 또한, 선택되지 않은 모든 감지선(SL1~SL3)은 접지된다. 따라서, 선택되지 않은 셀에 의해 야기된 기생 임피던스의 영향은 제거될 수 있고, 선택된 셀에 기입된 정보는 정확하게 판독될 수 있다.
그런, 종래 MRAM에 따르면, 서로 병렬로 접속된 메모리 셀의 수가 증가함에 따라, 감지 동작의 초기 단계에 기생 임피던스에 흐르는 전류가 증가하고, 그 결과 전류 소비가 증가하게 된다. 기생 임피던스에 흐르는 전류가 증가함에 따라, 연산 증폭기로 흐르는 전류량은 감소한다. 즉, 판독 신호가 감소한다. 그 결과, 연산 증폭기가 시동된 이후, 비트선을 가상 접지함으로써 연산 증폭기의 출력을 안정화하는데 걸리는 시간이 더 길어지게 된다. 결과적으로, 데이터 판독 속도가 감소하고, 데이터 판독 정밀도가 열화된다. 이로 인해 MRAM의 고집적화, 즉 메모리 셀의 수를 증가시키는 것이 곤란해지게 된다.
본 발명의 한 양태에 따른 반도체 기억 장치는,
제1 및 제2 자성체층과, 상기 제1 및 제2 자성체층 사이에 형성된 제1 절연층을 구비하는 자기 저항 소자를 각각 포함하는 메모리 셀이 매트릭스 형태로 배치되는 메모리 셀 어레이;
상기 메모리 셀 어레이의 각각의 로우 상에서 상기 메모리 셀의 상기 제1 자성체층에 접속되는 워드선;
상기 메모리 셀 어레이의 각각의 컬럼 상에서 상기 메모리 셀의 상기 제2 자성체층에 접속된 부 감지선;
상기 부 감지선 각각에 접속된 주 감지선;
상기 메모리 셀 어레이의 워드선을 선택하는 로우 디코더;
상기 메모리 셀 어레이의 부 감지선을 선택하는 컬럼 디코더;
상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 상기 주 감지선에 접속하는 제1 스위치 소자;
상기 주 감지선을 통해 상기 로우 디코더와 상기 컬럼 디코더에 의해 선택된 상기 메모리 셀로부터 데이터를 판독하는 판독 회로; 및
상기 주 감지선을 통해 상기 로우 디코더와 상기 컬럼 디코더에 의해 선택된 상기 메모리 셀에 데이터를 기입하는 기입 회로를 포함한다.
본 발명의 제1 실시예에 따른 반도체 기억 장치는 도 2를 참조하여 이하 설명될 것이다. 도 2는 MRAM의 블록도이다.
도 2에 도시된 바와 같이, MRAM(10)는 메모리 셀 어레이(MCA1, MCA2), 스위치군(SGP1~SGP8), 로우 디코더(ROWDEC1~ROWDEC4), 컬럼 디코더(COLDEC1, COLDEC2) 및 판독/기입부(RD/WR_SEC)를 포함한다.
메모리 셀 어레이(MCA1, MCA2) 각각은 매트릭스 형태로 배치된 (6×6) 메모리 셀(MC)을 포함한다. 메모리 셀(MC)은 복수의 워드선(WL1~WL6)과 상기 워드선(WL1~WL6)에 수직인 부 감지선(SSL1~SSL6)의 교점에 배치된다. 도 2는 (6×6) 메모리 셀 어레이를 도시한다. 그러나, 이것은 일례이고, 메모리 셀 어레이(MCA1, MCA2) 내의 메모리 셀(MC) 수는 특별히 한정되지 않는다. 메모리 셀(MC)은 예를 들어, TMR 소자를 갖는 MRAM 셀이다. 도 3a 및 도 3b는 MRAM 셀의 일례를 도시한다. 도 3a는 MRAM 셀의 등가 회로도이다. 도 3b는 MRAM 셀의 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, MRAM 셀은 TMR 소자로 형성된다. 보다 구체적으로, 워드선(WL)으로서 기능을 하는 금속 배선층(3)은 실리콘 기판(1) 상에 형성된 층간 절연막(dielectric interlayer; 2)에 형성된다. 자성체막 5와 6 사이에 개재된 절연막(4)을 갖는 TMR 소자는 금속 배선층(3) 상에 형성된다. 또한, 부 감지선(SSL)으로서 기능을 하는 금속 배선층(7)은 자성체막(6) 상의 워드선(WL)에 수직인 방향으로 연장된다. 자성체막(6)의 스핀 방향은 소정의 방향으로 설정된다. 이러한 상태에서, 자성체막 5의 스핀 방향은 자성체막 6의 스핀 방향에 평행 또는 반평행하게 되어 두 가지 상태를 만들어 내며, 이로써 "0"- 또는 "1"-데이터를 기입한다.
도 3c는 도 3b에 도시된 것과 다른 구조를 갖는 MRAM 셀의 단면도이다. 도 3c에 도시된 바와 같이, 도 3b에 도시된 구조에서, 자성체막(26)은 절연막(4) 상에 형성되고, 절연막(27)은 자성체막(26) 상에 형성되며, 자성체막(6)은 절연막(27) 상에 형성된다. 자성체막(5, 6)의 스핀 방향은 서로 일치하도록 소정의 방향으로 미리 설정된다. 이러한 상태에서, 자성체막(26)의 스핀 방향은 자성체막(5, 6)의 스핀 방향에 평행 또는 반평행하게 되고, 이로써 "0"- 또는 "1"-데이터를 기입한다. 도 3c에 도시된 구조는 도 3b에 도시된 구조보다 더 높은 MR 비를 얻을 수 있고, 따라서 데이터 보유력(data retention)의 견지에서 볼 때 신뢰도가 뛰어나다. MR 비(MR ratio)는 "0"-데이터 기입 상태에서의 TMR 소자 저항에 대한 "1"-데이터 기입 상태에서의 TMR 소자 저항의 비이다.
도 2를 참조하면, 스위치군 SGP1, SGP2 각각은 6개의 스위칭 트랜지스터(S11~S16, S21~S26)를 포함한다. 스위칭 트랜지스터(S11~S16) 각각의 게이트와 소스 및 드레인 중 하나는 로우 디코더(ROWDEC1)에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 셀 어레이(MCA1)에서 워드선(WL1~WL6) 각각의 일단에 접속된다. 스위칭 트랜지스터(S21~S26) 각각의 게이트와 소스 및 드레인 중 하나는 로우 디코더(ROWDEC2)에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 셀 어레이(MCA1)에서 워드선(WL1~WL6) 각각의 타단에 접속된다.
스위치군(SGP3, SGP4) 각각은 6 개의 스위칭 트랜지스터 S31~S36과 6 개의 스위칭 트랜지스터 S41~S46을 포함한다. 스위칭 트랜지스터 S31~S36의 게이트는 컬럼 디코더 COLDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 셀 어레이(MCA1)에서 부 감지선(SSL1~SSL6) 각각의 일단에 접속된다. 스위칭 트랜지스터 S41~S46의 게이트는 컬럼 디코더 COLDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 감지선(MSL)에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 셀 어레이(MCA1)에서 부 감지선(SSL1~SSL6) 각각의 타단에 접속된다.
스위치군(SGP5, SGP6) 각각은 6 개의 스위칭 트랜지스터 S51~S56과 6 개의 스위칭 트랜지스터 S61~S66를 포함한다. 스위칭 트랜지스터 S51~S56 각각의 게이트와 소스 및 드레인 중 하나는 로우 디코더(ROWDEC3)에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 셀 어레이(MCA2)에서 워드선(WL1~WL6) 각각의 일단에 접속된다. 스위칭 트랜지스터 S61~S66 각각의 게이트와 소스 및 드레인 중 하나는 로우 디코더(ROWDEC4)에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 셀 어레이(MCA2)에서 워드선(WL1~WL6) 각각의 타단에 접속된다.
스위치군 SGP7, SGP8 각각은 6 개의 스위칭 트랜지스터 S71~S76과 6 개의 스위칭 트랜지스터 S81~S86을 포함한다. 스위칭 트랜지스터 S71~S76의 게이트는 컬럼 디코더 COLDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 셀 어레이 MCA2에서 부 감지선(SSL1~SSL6) 각각의 일단에 접속된다. 스위칭 트랜지스터 S81~S86의 게이트는 컬럼 디코더 COLDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 감지선(MSL)에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 셀 어레이(MCA2)에서 부 감지선(SSL1~SSL6) 각각의 타단에 접속된다.
로우 디코더 ROWDEC1~ROWDEC4 각각은 스위치군 SGP1, SGP2, SGP5 및 SGP6에 포함된 스위칭 트랜지스터를 제어하고, 워드선(WL1~WL6)에 소정의 전위를 인가한다.
컬럼 디코더 COLDEC1는 스위치군 SGP3, SGP4에 포함된 스위칭 트랜지스터를 제어하고, 컬럼 디코더 COLDEC2는 스위치군 SGP7, SGP8에 포함된 스위칭 트랜지스터를 제어한다. 각각의 컬럼 디코더는 부 감지선(SSL1~SSL6)의 전위를 판정하고, 주 감지선(MSL)에 대해 접속/비접속을 스위치한다.
상술한 바와 같이, 12개의 부 감지선(SSL1~SSL6, SSL1~SSL6)이 스위치군(SGP4, SGP8)을 통해 접속된 주 감지선(MSL)은 판독/기입부(RD/WR_SEC)에 접속된다. 판독/기입부(RD/WR_SEC)는 기입용 스위칭 트랜지스터(S200), 판독용 스위칭 트랜지스터(S300), 기입용 전류원(11) 및 감지 회로(12)를 포함한다. 기입용 전류원(11) 및 감지 회로(12)는 기입용 스위칭 트랜지스터(S200)와 판독용 스위칭 트랜지스터(S300)를 통해 주 감지선(MSL)에 접속된다. 기입용 스위칭 트랜지스터(S2O0)와 판독용 스위칭 트랜지스터(S300)의 게이트는 각각 기입 및 판독 제어 신호가 각각 입력되는 기입 제어 신호선(WR_CNT)과 판독 제어 신호선(RD_CNT)에 접속된다. 감지 회로(12)는 연산 증폭기(13)와 전류/전압 변환기(저항 소자; 14)를 포함한다. 연산 증폭기(13)는 접지 전위에 접속된 정회전 입력 단자, 판독용 스위칭 트랜지스터(S300)를 통해 주 감지선(MSL)에 접속된 반전 입력 단자, 및 출력 단자를 포함한다. 저항 소자(14)는 연산 증폭기(13)의 반전 입력 단자에 접속된 일단과, 연산 증폭기(13)의 출력 단자에 접속된 타단을 갖는다. 기입용 전류원(11)은 기입 동작시 기입용 스위칭 트랜지스터(S200)를 통해 주 감지선(MSL)에 전류(Iwrite)를 공급한다. 판독 동작시, 감지 회로(12)는 판독용 스위칭 트랜지스터(S300)를 통해 주 감지선(MSL)으로부터 입력된 판독 전류(Iread)를 저항 소자(14)를 사용하여 전압으로 변환하고, 그것을 판독 전압(Vout)으로서 출력한다.
상기 배치를 갖는 MRAM의 동작은 다음에 설명될 것이다. 기입 동작은 메모리 어레이 MCA2에서 부 감지선 SSL6과 워드선 WL6의 교점에 위치한 메모리 셀 MC66에 데이터가 기입되는 경우를 일례로 하여 우선 설명될 것이다.
우선, 컬러 디코더 COLDEC2는 스위치군 SGP8 내의 스위칭 트랜지스터 S86을 온 상태로 하여, 메모리 어레이 MCA2 내의 부 감지선 SSL6을 주 감지선 MSL에 접속시킨다. 또한, 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S76을 온 상태로 하여, 부 감지선 SSL6을 접지 전위에 접속시킨다. 또한, 기입용 스위칭 트랜지스터(S200)는 기입 제어 신호를 기입 제어 신호선 WR_CNT에 공급함으로써 온 상태가 된다. 이러한 동작에 있어서, 전류 Iwrite는 기입용 전류원(11)에서 주 감지선 MSL을 통해 메모리 어레이 MCA2 내의 부 감지선 SSL6으로 흐른다. 스위치군 SGP8 내의 스위칭 트랜지스터 S81~S85, 스위치군 SGP7 내의 스위칭 트랜지스터 S71~S76, 및 스위치군 SGP4 내의 모든 스위칭 트랜지스터는 오프 상태로 설정된다는 것을 주목해야 한다. 스위치군 SGP3 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
그 때, 로우 디코더 ROWDEC3, ROWDEC4는 스위치군 SGP5 내의 스위칭 트랜지스터 S56과 스위치군 SGP6 내의 스위칭 트랜지스터 S66을 온 상태로 한다. 그 때, 전류는 로우 디코더 ROWDEC3 측 또는 로우 디코더 ROWDEC4 측 중 어느 하나로부터 워드선 WL6으로 공급된다. 자계는 워드선 WL6을 통해 흐르는 전류에 의해 워드선 WL6 주위에 형성되고, 자성체막 5(도 3b 참고) 또는 자성체막 26(도 3c 참고)의 스핀 방향은 이 자계에 의해 변하게 된다. 이러한 스핀 방향은 워드선 WL6을 통해 흐르는 전류의 방향에 의해 결정된다. 즉, 전류의 방향을 제어함으로써, 자성체막 5의 스핀 방향이 두 개의 상태, 즉, 자성체막 6의 스핀 방향에 평행 또는 반평행으로 형성될 수 있다. 대안으로, 자성체막 26의 스핀 방향이 두 개의 상태, 즉, 자성체막 5, 6의 스핀 방향에 평행 또는 반평행으로 형성될 수 있다. 결과적으로, "0"- 또는 "1"-데이터는 메모리 셀 MC66에 기입될 수 있다. 스위치군 SGP5 내의 스위칭 트랜지스터 S51~S55와, 스위치군 SGP6 내의 스위칭 트랜지스터 S61~S65는 오프 상태로 설정된다는 것에 주의해야 한다. 스위치군 SGP1과 SGP2 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
판독 동작은 데이터가 메모리 셀 MC66으로부터 출력되는 경우를 일례로하여 이하 설명될 것이다.
우선, 로우 디코더 ROWDEC3는 스위치군 SGP5 내의 스위칭 트랜지스터 S56을 온 상태로 하고, 로우 디코더 ROWDEC4는 스위치군 SGP6 내의 스위칭 트랜지스터 S66을 오프 상태로 한다. 그 때, 전류는 전압 Vread을 메모리 어레이 MCA2 내의 워드선 WL6에 인가함으로써 메모리 셀 MC66에 공급된다. 이러한 경우에, 나머지 워드선 WL1~WL5 전부는 접지 전위 또는 부동 상태(floating state)로 설정된다.
그 때, 컬럼 디코더 COLDEC2는 스위치군 SGP8 내의 스위칭 트랜지스터 S86을 온 상태로 하여, 메모리 어레이 MCA2 내의 부 감지선 SSL6을 주 감지선 MSL에 접속시킨다. 또한, 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S76을 오프 상태로 한다. 주 감지선 MSL에 접속된 나머지 스위칭 트랜지스터 S81~S85와 스위치군 SGP4 내의 스위칭 트랜지스터 모두는 오프 상태로 설정된다. 또한, 선택되지 않은 부 감지선 SSL1~SSL5는 스위치군 SGP7 내의 스위칭 트랜지스터 S71~S75를 온 상태로 설정함으로써 접지 전위에 설정된다. 스위치군 SGP3 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
또한, 판독 제어 신호는 판독 제어 신호선 RD_CNT에 공급되어, 판독용 스위칭 트랜지스터 S300를 온 상태로 하고, 이로써 감지 회로(12)를 주 감지선 MSL에 접속한다.
전압 Vread 인가시, 판독 전류 Iread는 메모리 셀 MC66에서 부 감지선 SSL6을 통해 주 감지선 MSL로 흐르고, 판독 전류 Iread는 감지 회로(12)로 흐른다. 판독 전류 Iread는 저항 소자(14)에 의해 전압으로 변환되고, 연산 증폭기(13)의 출력 단자로부터 판독 전압 Vout으로서 출력된다.
상술한 바와 같이, 본 발명의 제1 실시예의 MRAM에 따르면, 주 감지선 MSL은 연산 증폭기(13)의 반전 입력 단자에 접속된다. 따라서, 주 감지선 MSL은 가상 접지된다. 이로 인해, 선택되지 않은 셀에 의해 생성된 기생 임피던스의 영향을 제거할 수 있고, 선택된 셀에 기입된 정보를 정확하게 판독할 수 있게 된다.
또한, 메모리 셀 어레이에서는 주 감지선과 부 감지선을 포함하는 계층 비트선 방식으로 감지선을 배열함으로써 어레이가 분할된다. 동일한 용량을 갖는 셀 어레이가 종래 방법으로 배열되는 경우와 비교하여, 선택된 셀과 관련된 기생 임피던스가 감소될 수 있다. 도 2에 도시된 배치와 동일한 용량을 갖는 MRAM이 종래 방법으로 형성될 때, 하나의 메모리 셀 어레이는 (12×6)=72 메모리 셀을 포함한다. 따라서, 하나의 메모리 셀이 선택된다면, 선택되지 않은 71개의 셀은 감지선 상에 기생 임피던스로서 존재한다. 이러한 실시예에 따르면, MRAM은 72개의 메모리 셀 중 (6×6) 메모리 셀을 각각 포함하는 두 개의 메모리 셀 어레이로 구성된다. 따라서, 단지 35개의 선택되지 않은 메모리 셀만이 주 감지선 MSL 상의 기생 임피던스로 존재한다. 이것은 전류량, 즉 기생 임피던스로 흐르는 판독 전류 Iread의 양이 증가하는 것을 막을 수 있고, 따라서 전류 소비의 증가를 억제할 수 있다. 다시 말해, 판독 전류 Iread는 감지 회로(12)에 효과적으로 공급될 수 있다. 동시에, 판독 신호의 신호 레벨의 감소를 억제할 수 있기 때문에, 메모리 셀의 수가 증가하더라도 고 정밀도의 데이터 판독이 유지될 수 있다. 이로 인해 MRAM의 고 집적도를 실현할 수 있을 것이다.
각각의 MRAM 셀은 도 3a ~ 도 3c에 도시된 바와 같이 TMR 소자 단독으로 또는 TMR 소자와 정류 소자의 조합으로 형성될 수 있다. 도 4a ~ 도 4c는 TMR 소자 및 다이오드를 포함하는 MRAM 셀을 도시한다. 도 4a는 MRAM 셀의 등가 회로도이다. 도 4b 및 도 4c는 셀의 단면도이다. 도 4a ~ 도 4c에 도시된 바와 같이, 도 3b 및 도 3c에 도시된 구조에서, 워드선 WL의 기능을 하는 금속 배선층(3)과 자성체막(5) 사이에 n형 반도체층(8)과 p형 반도체층(9)을 형성함으로써, 워드선 WL과 부 감지선 SSL 사이의 TMR 소자와 직렬로 다이오드가 접속된다.
본 발명의 제2 실시예에 따른 반도체 기억 장치는 이하 도 5를 참조하여 설명될 것이다. 도 5는 MRAM의 블록도이다. 또한 이러한 실시예에 따른 MRAM은 계층 워드선 방식을 사용한다.
도 5에 도시된 바와 같이, MRAM(10)은 메모리 셀 어레이(MCA1~MCA4), 스위치군(SGP1~SGP16), 로우 디코더(ROWDEC1~ROWDEC4), 컬럼 디코더(COLDEC1~COLDEC4), 및 판독/기입부(RD/WR_SEC)를 포함한다.
메모리 어레이 MCA1~MCA4 각각은 매트릭스 형태로 배치된 (6×3) 메모리 셀 MC를 갖는다. 각각의 메모리 셀 MC는 복수의 부 워드선 SWL1~SWL6과 상기 부 워드선 SWL1~SWL6에 수직인 부 감지선 SSL1~SSL3의 교점에 배치된다. 명백하게, 메모리 셀 어레이 MCA1~MCA4 각각에 포함된 메모리 셀의 수는 (6×3)에 한정되지 않는다. 메모리 셀 MC는 제1 실시예에서 설명된 도 3a ~ 도 3c 또는 도 4a ~ 도 4c에 도시된 구조를 갖는, TMR 소자를 포함하는 MRAM 셀이다.
스위치군 SGP1, SGP2는 각각 6개의 스위칭 트랜지스터 S11~S16과 6개의 스위칭 트랜지스터 S21~S26를 갖는다. 스위칭 트랜지스터 S11~S16의 게이트는 로우 디코더 ROWDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스와 드레인 중 하나는 주 워드선 MWL1에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6 각각의 일단에 접속된다. 스위칭 트랜지스터 S21~S26의 게이트는 로우 디코더 ROWDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 워드선 MWL2에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6 각각의 타단에 접속된다.
스위치군 SGP3, SGP4는 각각 세 개의 스위칭 트랜지스터 S31~S33과 세 개의 스위칭 트랜지스터 S41~S43을 갖는다. 스위칭 트랜지스터 S31~S33의 게이트는 컬럼 디코더 COLDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인은 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA1 내의 부 감지선 SSL1~SSL3 각각의 일단에 접속된다. 스위칭 트랜지스터 S41~S43의 게이트는 컬럼 디코더 COLDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 감지선 MSL에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA1 내의 부 감지선 SSL1~SSL3 각각의 타단에 접속된다.
스위치군 SGP5, SGP6은 각각 6개의 스위칭 트랜지스터 S51~S56과 6개의 스위칭 트랜지스터 S61~S66을 갖는다. 스위칭 트랜지스터 S51~S56의 게이트는 로우 디코더 ROWDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스와 드레인 중 하나는 주 워드선 MWL3에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6 각각의 일단에 접속된다. 스위칭 트랜지스터 S61~S66의 게이트는 로우 디코더 ROWDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 워드선 MWL4에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA2 내의 부 워드선 SWL1~SWL6 각각의 타단에 접속된다.
스위치군 SGP7, SGP8은 각각 세 개의 스위칭 트랜지스터 S71~S73과 세 개의 스위칭 트랜지스터 S81~S83을 갖는다. 스위칭 트랜지스터 S71~S73의 게이트는 컬럼 디코더 COLDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인은 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA2 내의 부 감지선 SSL1~SSL3 각각의 일단에 접속된다. 스위칭 트랜지스터 S81~S83의 게이트는 컬럼 디코더 COLDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 감지선 MSL에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA2 내의 부 감지선 SSL1~SSL3 각각의 타단에 접속된다.
스위치군 SGP9, SGP10은 각각 6개의 스위칭 트랜지스터 S91~S96과 6개의 스위칭 트랜지스터 S101~S106를 갖는다. 스위칭 트랜지스터 S91~S96의 게이트는 로우 디코더 ROWDEC3에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스와 드레인 중 하나는 주 워드선 MWL5에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA3 내의 부 워드선 SWL1~SWL6 각각의 일단에 접속된다. 스위칭 트랜지스터 S101~S106의 게이트는 로우 디코더 ROWDEC4에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 워드선 MWL6에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA3 내의 부 워드선 SWL1~SWL6 각각의 타단에 접속된다.
스위치군 SGP11, SGP12는 각각 세 개의 스위칭 트랜지스터 S111~S113과 세 개의 스위칭 트랜지스터 S121~S123을 갖는다. 스위칭 트랜지스터 S111~S113의 게이트는 컬럼 디코더 COLDEC3에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인은 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA3 내의 부 감지선 SSL1~SSL3 각각의 일단에 접속된다. 스위칭 트랜지스터 S121~S123의 게이트는 컬럼 디코더 COLDEC3에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 감지선 MSL에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA3 내의 부 감지선 SSL1~SSL3 각각의 타단에 접속된다.
스위치군 SGP13, SGP14는 각각 6개의 스위칭 트랜지스터 S131~S136과 6개의 스위칭 트랜지스터 S141~S146를 갖는다. 스위칭 트랜지스터 S131~S136의 게이트는 로우 디코더 ROWDEC4에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스와 드레인 중 하나는 주 워드선 MWL7에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA4 내의 부 워드선 SWL1~SWL6 각각의 일단에 접속된다. 스위칭 트랜지스터 S141~S146의 게이트는 로우 디코더 ROWDEC3에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 워드선 MWL8에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA4 내의 부 워드선 SWL1~SWL6 각각의 타단에 접속된다.
스위치군 SGP15, SGP16은 각각 세 개의 스위칭 트랜지스터 S151~S153과 세 개의 스위칭 트랜지스터 S161~S163을 갖는다. 스위칭 트랜지스터 S151~S153의 게이트는 컬럼 디코더 COLDEC4에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인은 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA4 내의 부 감지선 SSL1~SSL3 각각의 일단에 접속된다. 스위칭 트랜지스터 S161~S163의 게이트는 컬럼 디코더 COLDEC4에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 주 감지선 MSL에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA4 내의 부 감지선 SSL1~SSL3 각각의 타단에 접속된다.
로우 디코더 ROWDEC1는 스위치군 SGP1 및 SGP6에 포함된 스위칭 트랜지스터를 제어한다. 로우 디코더 ROWDEC1는 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6 중 하나를 주 워드선 MWL1에 접속하고, 메모리 어레이 MCA2 내의 부 워드선 SWL1~SWL6 중 하나를 주 워드선 MWL4에 접속한다. 또한, 로우 디코더 ROWDEC1는 주 워드선 MWL1 또는 MWL2를 선택하고 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6을 기입 상태, 판독 상태, 또는 접지 전위 상태로 설정한다.
로우 디코더 ROWDEC2는 스위치군 SGP2 및 SGP5에 포함된 스위칭 트랜지스터를 제어한다. 로우 디코더 ROWDEC2는 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6 중 하나를 주 워드선 MWL2에 접속하고, 메모리 어레이 MCA2 내의 부 워드선 SWL1~SWL6 중 하나를 주 워드선 MWL3에 접속한다. 또한, 로우 디코더 ROWDEC2는 주 워드선 MWL3 또는 MWL4를 선택하고 메모리 어레이 MCA2 내의 부 워드선 SWL1~SWL6을 기입 상태, 판독 상태, 또는 접지 전위 상태로 설정한다.
로우 디코더 ROWDEC3은 스위치군 SGP9 및 SGP14에 포함된 스위칭 트랜지스터를 제어한다. 로우 디코더 ROWDEC3은 메모리 어레이 MCA3 내의 부 워드선 SWL1~SWL6 중 하나를 주 워드선 MWL5에 접속하고, 메모리 어레이 MCA4 내의 부 워드선 SWL1~SWL6 중 하나를 주 워드선 MWL8에 접속한다. 또한, 로우 디코더 ROWDEC3은 주 워드선 MWL5 또는 MWL6을 선택하고 메모리 어레이 MCA3 내의 부 워드선 SWL1~SWL6을 기입 상태, 판독 상태, 또는 접지 전위 상태로 설정한다.
로우 디코더 ROWDEC4는 스위치군 SGP10 및 SGP13에 포함된 스위칭 트랜지스터를 제어한다. 로우 디코더 ROWDEC4는 메모리 어레이 MCA3 내의 부 워드선 SWL1~SWL6 중 하나를 주 워드선 MWL6에 접속하고, 메모리 어레이 MCA4 내의 부 워드선 SWL1~SWL6 중 하나를 주 워드선 MWL7에 접속한다. 또한, 로우 디코더 ROWDEC4는 주 워드선 MWL7 또는 MWL8을 선택하고 메모리 어레이 MCA4 내의 부 워드선 SWL1~SWL6을 기입 상태, 판독 상태, 또는 접지 전위 상태로 설정한다.
컬럼 디코더 COLDEC1는 스위치군 SGP3 및 SGP4에 포함된 스위칭 트랜지스터를 제어한다. 컬럼 디코더 COLDEC1는 메모리 어레이 MCA1 내의 부 감지선 SSL1~SSL6의 전위를 결정하고, 주 감지선 MSL을 접속/비접속을 스위치한다.
컬럼 디코더 COLDEC2는 스위치군 SGP7 및 SGP8에 포함된 스위칭 트랜지스터를 제어한다. 컬럼 디코더 COLDEC2는 메모리 어레이 MCA2 내의 부 감지선 SSL1~SSL6의 전위를 결정하고, 주 감지선 MSL을 접속/비접속을 스위치한다.
컬럼 디코더 COLDEC3은 스위치군 SGP11 및 SGP12에 포함된 스위칭 트랜지스터를 제어한다. 컬럼 디코더 COLDEC3는 메모리 어레이 MCA3 내의 부 감지선 SSL1~SSL6의 전위를 결정하고, 주 감지선 MSL을 접속/비접속을 스위치한다.
컬럼 디코더 COLDEC4는 스위치군 SGP15 및 SGP16에 포함된 스위칭 트랜지스터를 제어한다. 컬럼 디코더 COLDEC4는 메모리 어레이 MCA4 내의 부 감지선 SSL1~SSL6의 전위를 결정하고, 주 감지선 MSL을 접속/비접속을 스위치한다.
상술한 바와 같이, 스위치군 SGP4, SGP8, SGP12, 및 SGP16을 통해 12개의 부 감지선 SSL1~SSL6, SSL1~SSL6, SSL1~SSL6, 및 SSL1~SSL6에 접속되는 주 감지선 MSL은 판독/기입부 RD/WR_SEC에 접속된다. 판독/기입부 RD/WR_SEC는 제1 실시예와 동일한 배치를 갖기 때문에, 이후 설명은 생략될 것이다.
상기 배치를 갖는 MRAM의 동작은 이하 설명될 것이다. 기입 동작은 메모리 어레이 MCA2 내의 부 워드선 SWL6과 부 감지선 SSL1의 교점에 위치한 메모리 셀 MC61 내에 데이터가 기입되는 경우를 일례로서 우선 설명될 것이다.
우선, 컬럼 디코더 COLDEC2는 스위치군 SGP8 내의 스위칭 트랜지스터 S81를 온 상태로 하여, 메모리 어레이 MCA2 내의 부 감지선 SSL1을 주 감지선 MSL에 접속시킨다. 또한, 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S71를 온 상태로 하여, 메모리 어레이 MCA2 내의 부 감지선 SSL1을 접지 전위에 접속시킨다. 또한, 기입 제어 신호는 기입 제어 신호선 WR_CNT에 공급되어, 기입용 스위칭 트랜지스터 S200를 온 상태로 한다. 그 때, 전류 Iwrite는 기입용 전류원(11)에서 주 감지선 MSL을 통해 메모리 어레이 MCA2 내의 부 감지선 SSL1에 공급된다. 스위치군 SGP8 내의 스위칭 트랜지스터 S82, S83과, 스위치군 SGP7 내의 스위칭 트랜지스터 S72, S73, 및 스위치군 SGP4, SGP12 내의 스위칭 트랜지스터 모두는 오프 상태로 설정된다는 것에 주의해야 한다. 이러한 동작에서, 메모리 어레이 MCA2 내의 부 감지선 SSL2, SSL3과, 메모리 어레이 MCA1, MCA3, MCA4 내의 부 감지선 SSL1~SSL3는 주 감지선 MSL로부터 전기적으로 분리된다. 스위치군 SGP3, SGP11, SGP15 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
그 때, 로우 디코더 ROWDEC1과 ROWDEC2 각각은 스위치군 SGP6 내의 스위칭 트랜지스터 S66와 스위치군 SGP5 내의 스위칭 트랜지스터 S56를 온 상태로 한다. 로우 디코더 ROWDEC2는 주 워드선 MWL3 또는 MWL4를 선택하고 선택된 것에 전압을 공급하여, 이로써 선택된 주 워드선에서 부 워드선 SWL6으로 전류를 공급한다. "0"- 또는 "1"-데이터는 부 워드선 SWL6을 통해 흐르는 전류의 방향에 따라 메모리 셀 MC61에 기입된다. 나머지 주 워드선에 접속되는, 스위치군 SGP5 내의 스위칭 트랜지스터 S51~S55와, 스위치군 SGP6 내의 스위칭 트랜지스터 S61~S65, 및 스위치군 SGP9, SGP10, SGP13, SGP14 내의 스위칭 트랜지스터 모두는 오프 상태로 설정된다는 것에 주의해야 한다.
판독 동작은 데이터가 메모리 셀 MC61로부터 판독되는 경우를 일례로서 이하 설명될 것이다.
우선, ROWDEC2는 주 워드선 MWL3을 선택하고, 주 워드선 MWL3에 전압 Vread를 인가한다. 로우 디코더 ROWDEC2는 스위치군 SGP5 내의 스위칭 트랜지스터 S56를 온 상태로 한다. 로우 디코더 ROWDEC1는 스위치군 SGP6 내의 스위칭 트랜지스터 S66을 오프 상태로 한다. 이러한 동작에서, 전압 Vread은 메모리 어레이 MCA2 내의 부 워드선 SWL6에 인가된다. 이러한 경우에, 선택되지 않은 모든 부 워드선은 접지 전위 또는 부동 상태로 설정된다.
컬럼 디코더 COLDEC2는 스위치군 SGP8 내의 스위칭 트랜지스터 S81를 온 상태로 하여, 메모리 어레이 MCA2 내의 부 감지선 SSL1을 주 감지선 MSL에 접속시킨다. 또한, 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S71를 오프 상태로 한다. 주 감지선 MSL에 접속된 나머지 스위칭 트랜지스터 S82, S83과, 스위치군 SGP4, SGP12, SGP16 내의 스위칭 트랜지스터 모두는 오프 상태로 설정된다. 이러한 동작에서, 메모리 어레이 MCA2 내의 부 감지선 SSL2, SSL3과, 메모리 어레이 MCA1, MCA3, MCA4 내의 부 감지선 SSL1~SSL3은 주 감지선 MSL로부터 전기적으로 분리된다. 또한, 스위치군 SGP7 내의 스위칭 트랜지스터 S72, S73을 온 상태로 설정함으로써, 메모리 셀 MCA2 내의 선택되지 않은 부 감지선 SSL2, SSL3은 접지 전위로 설정된다. 스위치군 SGP3, SGP11 내의 스위칭 트랜지스터와, SW-GROUP15는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
또한, 판독 제어 신호는 판독 제어 신호선 RD_CNT에 공급되어, 판독용 스위칭 트랜지스터 S300를 온 상태로 하고, 이로써 감지 회로(12)를 주 감지선 MSL에 접속시킨다.
전압 Vread 인가시, 판독 전류 Iread는 메모리 셀 MC61에서 부 감지선 SSL1을 통해 주 감지선 MSL로 흐르고, 판독 전류 Iread는 감지 회로(12)로 흘러 들어간다. 판독 전류 Iread는 저항 소자(14)에 의해 전압으로 변환되고, 연산 증폭기(13)의 출력 단자로부터 판독 전압 Vout으로서 출력된다.
상술한 바와 같이, 본 발명의 제2 실시예의 MRAM에 따르면, 제1 실시예와 마찬가지로, 선택되지 않은 셀에 의해 생성된 기생 임피던스의 영향이 제거될 수 있고, 선택된 셀에 기입된 정보를 정확하게 판독할 수 있다.
또한, 메모리 셀 어레이는 주 감지선과 부 감지선들을 포함하는 계층 비트선 방식으로 감지선을 배치하고, 주 워드선과 부 워드선을 포함하는 계층 워드선 방식으로 워드선을 배치함으로써, 어레이가 분할된다. 따라서, 제1 실시예와 비교하여, 선택된 셀과 관련된 기생 임피던스는 감소될 수 있다. 이러한 실시예에서, MRAM은 72개의 메모리 셀 중 (6×3) 메모리 셀을 각각 포함하는 네 개의 메모리 셀 어레이에 의해 형성된다. 따라서, 판독 동작에서, 단지 17개의 선택되지 않은 셀이 주 감지선 MSL 상에 기생 임피던스로서 존재한다. 결과적으로, 판독 전류 Iread는 감지 회로(12)에 효과적으로 공급될 수 있다. 이로 인해, 제1 실시예에서 설명된 효과를 더 개선시킬 수 있게 된다.
본 발명의 제3 실시예에 따른 반도체 기억 장치는 도 6을 참조하여 이하 설명될 것이다. 도 6은 MRAM의 블록 다이어그램이다. 본 실시예에 따른 MRAM은 기입용 전류원(11)으로부터 공급된 전류의 방향이 제2 실시예에서 바뀔 수 있도록 설계된다. 본 실시예에 따른 MRAM의 구조는 제2 실시예에 따른 구조와 유사하기 때문에, 두 실시예들 간의 차이점만 설명될 것이다.
도 6에 도시된 바와 같이, 본 실시예에 따른 MRAM은 상술된 제2 실시예에 따른 MRAM 내의 주 워드선 MWL2, MWL4, MWL6, MLW8이 생략되도록 설계된다. 스위치군 SGP2에서 스위칭 트랜지스터 S21~S26의 게이트는 로우 디코더 ROWDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6 중 대응하는 것에 접속된다. 스위치군 SGP6 내의 스위칭 트랜지스터 S61~S66의 게이트는 로우 디코더 ROWDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA2 내의 부 워드선 SWL1~SWL6 중 대응하는 것에 접속된다. 스위치군 SGP10 내의 스위칭 트랜지스터 S101~S106의 게이트는 로우 디코더 ROWDEC3에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA3 내의 부 워드선 SWL1~SWL6 중 대응하는 것에 접속된다. 스위치군 SGP14 내의 스위칭 트랜지스터 S141~S146의 게이트는 로우 디코더 ROWDEC4에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 하나는 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 하나는 메모리 어레이 MCA4 내의 부 워드선 SWL1~SWL6 중 대응하는 것에 접속된다.
로우 디코더 ROWDEC1는 스위치군 SGP1과 스위치군 SGP2에 포함된 스위칭 트랜지스터를 제어한다. 또한, 로우 디코더 ROWDEC1는 주 워드선 MWL1에 전위를 인가한다. 이러한 동작시, 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6 중 하나는 주 워드선 MWL1에 접속되고, 메모리 어레이 MCA1 내의 부 워드선 SWL1~SWL6은 기입 상태, 판독 상태, 또는 접지 전위 상태로 설정된다.
로우 디코더 ROWDEC2는 스위치군 SGP5와 스위치군 SGP6에 포함된 스위칭 트랜지스터를 제어한다. 또한, 로우 디코더 ROWDEC2는 주 워드선 MWL3에 전위를 인가한다. 이러한 동작시, 메모리 어레이 MCA2 내의 부 워드선 SWL1~SWL6 중 하나는 주 워드선 MWL3에 접속되고, 메모리 어레이 MCA2 내의 부 워드선 SWL1~SWL6은 기입 상태, 판독 상태, 또는 접지 전위 상태로 설정된다.
로우 디코더 ROWDEC3은 스위치군 SGP9와 스위치군 SGP10에 포함된 스위칭 트랜지스터를 제어한다. 또한, 로우 디코더 ROWDEC3는 주 워드선 MWL5에 전위를 인가한다. 이러한 동작시, 메모리 어레이 MCA3 내의 부 워드선 SWL1~SWL6 중 하나는 주 워드선 MWL5에 접속되고, 메모리 어레이 MCA3 내의 부 워드선 SWL1~SWL6은 기입 상태, 판독 상태, 또는 접지 전위 상태로 설정된다.
로우 디코더 ROWDEC4는 스위치군 SGP13과 스위치군 SGP14에 포함된 스위칭 트랜지스터를 제어한다. 또한, 로우 디코더 ROWDEC4는 주 워드선 MWL7에 전위를 인가한다. 이러한 동작시, 메모리 어레이 MCA4 내의 부 워드선 SWL1~SWL6 중 하나는 주 워드선 MWL7에 접속되고, 메모리 어레이 MCA4 내의 부 워드선 SWL1~SWL6은 기입 상태, 판독 상태, 또는 접지 전위 상태로 설정된다.
또한, 판독/기입부 RD/WR_SEC 내의 기입용 전류원(11)의 전원은 플러스 전원과 마이너스 전원 사이에서 전환될 수 있다. 이에 따라, 기입용 전류원(11)이 주 감지선 MSL에 흘리는 기입 전류 Iwrite의 방향을 바꿀 수 있게 된다.
다음에 상기 구성의 MRAM의 동작에 대해 설명한다. 우선, 기입 동작에 대하여, 메모리 어레이 MCA2 내의 부 워드선 SWL6과 부 감지선 SSL1의 교점에 배치된 메모리 셀 MC61에 데이터를 기입하는 경우를 일례로서 설명할 것이다.
우선, 컬럼 디코더 COLDEC2가 스위치군 SGP8 내의 스위칭 트랜지스터 S81를 온 상태로 하여, 메모리 셀 어레이 MC2 내의 부 감지선 SSL1을 주 감지선 MSL에 접속한다. 또한 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S71를 온 상태로 하여, 메모리 셀 어레이 MCA2 내의 부 감지선 SSL1을 접지 전위에 접속한다. 또한, 기입 제어 신호선 WR_CNT에 기입 제어 신호를 제공하여, 기입용 스위칭 트랜지스터 S200를 온 상태로 한다. 그리고, 기입용 전류원(11)의 전원 전위를 플러스 또는 마이너스로 설정함으로써, 기입용 전류원(11)으로부터 주 감지선 MSL을 통해 메모리 셀 어레이 MCA2 내의 부 감지선 SSL1을 향해, 또는 그 역 방향으로 기입 전류 Iwrite를 흘린다. 또, 스위치군 SGP8 내의 스위칭 트랜지스터 S82, S83, 스위치군 SGP7 내의 스위칭 트랜지스터 S72, S73, 및 스위치군 SGP4, SGP12, SGP16 내의 전 스위칭 트랜지스터는 오프 상태로 설정된다. 이러한 동작시, 메모리 셀 어레이 MCA2 내의 부 감지선 SSL2, SSL3, 및 메모리 셀 어레이 MCA1, MCA3, 및 MCA4 내의 부 감지선 SSL1∼SSL3은 주 감지선 MSL과 전기적으로 분리된다. 스위치군 SGP3, SGP11, SGP15 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
다음에 로우 디코더 ROWDEC2가 스위치군 SGP5, SGP6 내의 스위칭 트랜지스터 S56, S66를 온 상태로 한다. 그리고, 로우 디코더 ROWDEC2는 주 워드선 MWL3에 전압을 인가한다. 이러한 동작시, 주 워드선 MWL3으로부터 부 워드선 SWL6에 전류가 공급된다. 결과적으로, 부 감지선 SSL1을 통해 흐르는 전류의 방향에 의해서, 메모리 셀 MC61에 “0”- , 또는 “1”- 데이터가 기입된다. 또, 나머지 주 워드선에 접속되는, 스위치군 SGP5 내의 스위칭 트랜지스터 S51∼S55, 스위치군 SGP1, SGP9, SGP13 내의 전 스위칭 트랜지스터는 모두 오프 상태로 설정된다. 스위치군 SGP6 내의 스위칭 트랜지스터 S61∼S65, 및 스위치군 SGP2, SGP10, SGP14 내의 전 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
다음에 판독 동작에 대하여, 메모리 셀 MC61로부터 데이터를 판독하는 경우를 일례로서 설명할 것이다.
로우 디코더 ROWDEC2가 주 워드선 MWL3에 전압 Vread를 인가한다. 또한 로우 디코더 ROWDEC2는 스위치군 SGP5 내의 스위칭 트랜지스터 S56를 온 상태로 하고, 스위치군 SGP6 내의 스위칭 트랜지스터 S66를 오프 상태로 한다. 이러한 동작시, 메모리 셀 어레이 MCA2 내의 부 워드선 SWL6에 전압 Vread가 인가되어, 메모리 셀 MC61에 전류가 공급된다. 이러한 경우에, 선택되지 않은 모든 부 워드선은 접지 전위 또는 부유 상태로 설정된다.
다음에 컬럼 디코더 COLDEC2가 스위치군 SGP8 내의 스위칭 트랜지스터 S81를 온 상태로 하여, 메모리 셀 어레이 MCA2 내의 부 감지선 SSL1을 주 감지선 MSL에 접속한다. 또한 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S71를 오프 상태로 한다. 주 감지선 MSL에 접속되어 있는 그 밖의 스위칭 트랜지스터 S82, S83, 및 스위치군 SGP4, SGP12, 및 SGP16 내의 전 스위칭 트랜지스터는 오프 상태로 설정된다. 이러한 동작시, 메모리 셀 어레이 MCA2 내의 부 감지선 SSL2, SSL3, 및 메모리 셀 어레이 MCA1, MCA3, 및 MCA4 내의 부 감지선 SSL1∼SSL3은 주 감지선 MSL과 전기적으로 분리된다. 또한, 스위치군 SGP7 내의 스위칭 트랜지스터 S72, S73를 온 상태로 설정되어, 메모리 셀 어레이 MCA2 내의 선택되지 않은 부 감지선 SSL2, SSL3을 접지 전위로 설정된다. 스위치군 SGP3, SGP11, 및 SGP15 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 주 어느 하나로 설정된다.
또한, 판독 제어 신호선 RD_CNT에 판독 제어 신호를 제공하여, 판독용 스위칭 트랜지스터 S300를 온 상태로 하고, 이로써 감지 회로(12)를 주 감지선 MSL에 접속한다.
결과적으로, 제1, 제2 실시예와 같이, 주 감지선 MSL에 흘러 나간 판독 전류 Iread가 감지 회로(12)에 있어서 판독 전압 Vout으로서 출력된다.
상술한 바와 같이, 본 발명의 제3 실시예의 MRAM에 따르면, 상기 제2 실시예와 동일한 효과가 얻어진다. 또한, 기입용 전류원(11)으로부터의 기입 전류 Iwrite의 방향이 바뀔 수 있다. 기입 데이터는 부 감지선을 흐르는 기입 전류 Iwrite의 방향을 제어함으로써 제어된다. 즉, 기입 동작시, 로우 디코더는 부 워드선 SWL1∼SWL6에 흐르는 전류의 방향을 고려할 필요가 없다. 따라서, 부 워드선 SWL1∼SWL6의 각각의 일단에 접속되는 스위치군 내의 스위칭 트랜지스터를 로우 디코더에 접속할 필요가 없다. 본 실시예에서는, 스위치군 SGP2과 스위치군 SGP6, 및 스위치군 SGP10과 스위치군 SGP14이 인접 배치되어, 인접하는 스위칭 트랜지스터의 소스가 공통 배선을 통해 접지 전위에 접속된다. 따라서, MRAM을 구성하기 위해서 필요한 배선의 수를 삭감할 수 있어, 칩 면적의 축소를 도모할 수 있게 된다.
다음에 본 발명의 제4 실시예에 따른 반도체 기억 장치에 대하여 도 7a ~ 7c 및 도 8을 참조하여 설명될 것이다. 도 7a는 MRAM 셀의 등가 회로도이다. 도 7b 및 7c는 셀의 단면도이다. 도 8은 MRAM의 블록도이다.
도 7a에 도시된 바와 같이, MRAM 셀은 1개의 TMR 소자와 1개의 셀 트랜지스터 MC-TR를 구비한다. 또한 도 7b에 도시한 바와 같이, 셀 트랜지스터 MC-TR는 소스 및 드레인 영역(20a, 20b)와, 게이트 전극(21)을 구비한다. 소스 및 드레인 영역(20a, 20b)는 실리콘 기판(1) 상에 서로 격리되도록 형성된다. 게이트 절연막(도시되지 않음)은 소스 및 드레인 영역(20a, 20b) 사이의 실리콘 기판 상에 형성된다. 게이트 전극(21)은 게이트 절연막 상에 형성된다. 게이트 전극(21)은 판독용 워드선 RD-WL로서 기능한다. 소스 영역(20a)은 금속 배선층(22)을 통해 접지 전위에 접속된다. 또한 드레인 영역(20b)은 금속 배선층(23, 24)을 통해 TMR 소자의 한 쪽 자성체막(5)에 접속된다. 또한, 기입용 워드선 WR-WL의 기능을 하는 금속 배선층(25)은 부 감지선 SSL과 수직인 방향으로 연장되고, 또한 TMR 소자와 전기적으로 격리되도록 층간 절연막(2) 내에 형성된다. 자성체막(6)의 스핀 방향은 미리 소정의 방향으로 설정된다. 이러한 상태에서, 자성체막(5)의 스핀 방향은 두 개의 상태를 만들기 위해 자성체막(6)과 평행 또는 반평행이 되도록 이루어지고, 이로써 "0"- 또는 "1"- 데이터를 기입한다.
도 7c는 도 7b에 도시된 것과는 다른 구조를 갖는 MRAM 셀의 단면도이다. 도 7c에 도시된 바와 같이, 도 7b에 도시된 구조에서 절연막(4) 상에 자성체막(26)이 설치되고, 자성체막(26) 상에 절연막(27)이 설치되고, 자성체막(6)이 절연막(27) 상에 설치된다. 자성체막(5, 6)의 스핀 방향은 미리 상호 일치하게 되도록 소정의 방향으로 설정된다. 이러한 상태에서, 자성체막(26)의 스핀 방향을 자성체막(5, 6)에 대하여 평행 또는 반평행으로 함으로써, “0”- 또는 “1”- 데이터를 기입한다.
본 실시예에서, 제1 실시예는 TMR 소자와 셀 트랜지스터 MC-TR를 각각 갖는 MRAM 셀을 이용하여 셀 어레이를 구성한 경우에 적용된 것이다.
도 8에 도시된 바와 같이, MRAM(10)은 메모리 셀 어레이 MCA1, MCA2, 스위치군 SGP1∼SGP8, 로우 디코더 ROWDEC1∼ROWDEC4, 컬럼 디코더 COLDEC1, COLDEC2 및 판독/기입부 RD/WR_SEC를 구비한다.
메모리 셀 어레이 MCA1, MCA2는 매트릭스형으로 배치된 (6×6)개의 MRAM 셀 MC을 각각 구비한다. 각각의 MRAM 셀 MC는 복수의 기입용 워드선 WR-WL1∼WR-WL6과, 기입용 워드선 WR-WL1∼WR-WL6에 수직인 부 감지선 SSL1∼SSL6의 교점에 설치된다. 물론, 메모리 셀 어레이 MCA1, MCA2 내에 포함되는 메모리 셀 MC의 수는 (6×6)개에 한정되는 것이 아니다. 이 MRAM 셀 MC은 도 7a, 7b 또는 도 7a, 7c에 도시하는 구조를 갖는다. 그리고, 도 7a에 있어서의 기입용 워드선 WR-WL이 도 8에 있어서의 기입용 워드선 WR-WL1∼WR-WL6 중 어느 하나에 접속되고, 도 7a에 있어서의 부 감지선 SSL이 도 8에 있어서의 부 감지선 SSL1∼SSL6 중 어느 하나에 접속된다. 또한 각 MRAM 셀의 판독용 워드선 RD-WL은 동일 컬럼마다 공통의 판독용 워드선 RD-WL1∼RD-WL6 중 어느 하나에 접속된다.
스위치군 SGP1, SGP2은 각각 6개의 스위칭 트랜지스터 S11∼S16 및 S21∼S26을 구비한다. 스위칭 트랜지스터 S11∼S16의 게이트와, 소스 및 드레인 중 어느 한 쪽은 로우 디코더 ROWDEC1에 접속되고, 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA1 내의 기입용 워드선 WR-WL1∼WR-WL6의 일단에 접속된다. 스위칭 트랜지스터 S21∼S26의 게이트와, 소스 및 드레인 중 어느 한 쪽은 로우 디코더 ROWDEC2에 접속되고, 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA1 내의 기입용 워드선 WR-WL1∼WR-WL6의 타단에 접속된다.
스위치군 SGP3, SGP4은 각각 6개의 스위칭 트랜지스터 S31∼S36, 및 S41∼S46을 구비한다. 스위칭 트랜지스터 S31∼S36 각각의 게이트와, 소스 및 드레인 중 어느 한 쪽은 컬럼 디코더 COLDEC1에 접속되고, 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA1 내의 부 감지선 SSL1∼SSL6의 일단에 접속된다. 스위칭 트랜지스터 S41∼S46의 게이트는 컬럼 디코더 COLDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 어느 한 쪽은 주 감지선 MSL에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA1 내의 부 감지선 SSL1∼SSL6의 타단에 접속된다.
스위치군 SGP5, SGP6은 각각 6개의 스위칭 트랜지스터 S51∼S56와 6개의 스위칭 트랜지스터 S61∼S66을 구비한다. 스위칭 트랜지스터 S51∼S56 각각의 게이트와, 소스 및 드레인 중 어느 한 쪽은 로우 디코더 ROWDEC3에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA2 내의 기입용 워드선 WR-WL1∼WR-WL6의 일단에 접속된다. 스위칭 트랜지스터 S61∼S66 각각의 게이트와 소스 및 드레인 중 어느 한 쪽은 로우 디코더 ROWDEC4에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA2 내의 기입용 워드선 WR-WL1∼WR-WL6 각각의 타단에 접속된다.
스위치군 SGP7, SGP8은 각각 6개의 스위칭 트랜지스터 S71∼S76, 및 6개의 스위칭 트랜지스터 S81∼S86을 구비한다. 스위칭 트랜지스터 S71∼S76 각각의 게이트와, 소스 및 드레인 중 어느 한 쪽은 컬럼 디코더 COLDEC2에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA2 내의 부 감지선 SSL1∼SSL6 각각의 일단에 접속된다. 스위칭 트랜지스터 S81∼S86의 게이트는 컬럼 디코더 COLDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 어느 한 쪽은 주 감지선 MSL에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA2 내의 부 감지선 SSL1∼SSL6 각각의 타단에 접속된다.
로우 디코더 ROWDEC1, ROWDEC2는 스위치군 SGP1, SGP2 내의 스위칭 트랜지스터를 제어한다. 기입 시, 메모리 셀 어레이 MCA1 내에서 선택된 기입용 워드선 WR_WL1∼WR_WL6 중 어느 하나에 전류를 공급한다. 판독 시, 로우 디코더 ROWDEC1는 메모리 셀 어레이 MCA1 내의 판독용 워드선 RD-WL1∼RD-WL6 중 어느 하나를 선택하여, 선택한 판독용 워드선에 셀 트랜지스터 MC-TR의 임계값 이상의 전압을 공급한다.
로우 디코더 ROWDEC3, ROWDEC4는 스위치군 SGP3, SGP4 내의 스위칭 트랜지스터를 제어한다. 기입 시에는, 메모리 셀 어레이 MCA2내에서 선택한 기입용 워드선 WR_WL1∼WR_WL6 중 어느 하나에 전류를 공급한다. 판독 기, 로우 디코더 ROWDEC3는 메모리 셀 어레이 MCA2 내의 판독용 워드선 RD-WL1∼RD-WL6 중 어느 하나를 선택하여, 선택한 판독용 워드선에 셀 트랜지스터 MC-TR의 임계값 이상의 전압을 공급한다.
컬럼 디코더 COLDEC1는 스위치군 SGP3 및 SGP4 내에 포함되는 스위칭 트랜지스터를 제어한다. 컬럼 디코더 COLDEC2는 스위치군 SGP7 및 SGP8에 포함되는 스위칭 트랜지스터를 제어한다. 각각의 컬럼 디코더는 부 감지선 SSL1∼SSL6의 전위를 결정함과 함께, 주 감지선 MSL과의 접속/비접속을 스위치한다.
상술한 바와 같이, 스위치군 SGP4, SGP8을 통해 12개의 부 감지선 SSL1∼SSL6, SSL1∼SSL6이 접속된 주 감지선 MLS은 판독/기입부 RD/WR_SEC에 접속된다. 판독/기입부 RD/WR_SEC는 기입용 스위칭 트랜지스터 S200, 판독용 스위칭 트랜지스터 S300, 및 감지 회로(12)를 구비한다. 기입용 스위칭 트랜지스터 S200는 기입 시에 주 감지선 MSL을 접지 전위로 한다. 감지 회로(12)는 판독용 스위칭 트랜지스터 S300를 통해 주 감지선 MSL에 접속된다. 기입용 스위칭 트랜지스터 S200 및 판독용 스위칭 트랜지스터 S300의 게이트는 각각 기입 제어 신호 및 판독 제어 신호가 각각 입력되는 기입 제어 신호선 WR_CNT 및 판독 제어 신호선 RD_CNT에 접속된다. 감지 회로(12)는 연산 증폭기(13) 및 저항 소자(14)를 구비한다. 연산 증폭기(13)는 전원 전위에 접속된 정회전 입력 단자, 판독용 스위칭 트랜지스터 S300를 통해 주 감지선 MSL에 접속되는 반전 입력 단자, 및 출력 단자를 구비한다. 저항 소자(14)는 연산 증폭기(13)의 정회전 입력 단자에 접속된 일단, 및 연산 증폭기(13)의 출력 단자에 접속된 타단을 구비한다. 판독 시, 감지 회로(12)는 스위칭 트랜지스터 S300를 통해 주 감지선 MSL에서 입력되는 판독 전류 Iread를 저항 소자(14)를 사용하여 전압으로 변환하고, 이를 판독 전압 Vout으로서 출력한다.
다음에 상기 구성의 MRAM의 동작에 대해 설명한다. 기입 동작에 대하여, MCA2 내의 부 감지선 SSL6과 워드선 WL6의 교점에 배치된 메모리 셀 MC66에 데이터를 기입하는 경우를 일례로서 설명할 것이다.
우선, 컬럼 디코더 COLDEC2가 스위치군 SGP8 내의 스위칭 트랜지스터 S86를 온 상태로 하여, 메모리 셀 어레이 MCA2 내의 부 감지선 SSL6을 주 감지선 MSL에 접속한다. 또한 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S76를 온 상태로 하여, 부 감지선 SSL6에 기입 전압을 인가한다. 더욱, 기입 제어 신호선 WR_CNT에 기입 제어 신호를 제공하는 것에 의해, 기입용 스위칭 트랜지스터 S200를 온 상태로 한다. 이러한 동작시, 부 감지선 SSL6으로부터 주 감지선 MSL에 기입 전류 Iwrite가 흐른다. 스위치군 SGP8 내의 스위칭 트랜지스터 S81∼S85, 스위치군 SGP7 내의 스위칭 트랜지스터 S71∼S75, 및 스위치군 SGP4 내의 전 스위칭 트랜지스터는 오프 상태로 설정된다. 스위치군 SGP3 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
로우 디코더 ROWDEC3, ROWDEC4가 스위치군 SGP5 내의 스위칭 트랜지스터 S56, 및 스위치군 SGP6 내의 스위칭 트랜지스터 S66를 온 상태로 한다. 그리고, 로우 디코더 ROWDEC3, 또는 ROWDEC4 측 어느 하나로부터 기입용 워드선 WR-WL6에 전류를 공급한다. 기입용 워드선 WR-WL6을 통해 흐르는 전류의 방향에 의해서, 메모리 셀 MC66에는 “0”- 또는 “1”-데이터가 기입된다. 또, 스위치군 SGP5 내의 스위칭 트랜지스터 S51∼S55 및 스위치군 SGP6 내의 스위칭 트랜지스터 S61∼S65는 오프 상태로 설정된다. 스위치군 SGP1, SGP2 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
다음에 판독 동작에 대하여, 메모리 셀 MC66로부터 데이터를 판독하는 경우를 일례로서 설명할 것이다.
우선, 컬럼 디코더 COLDEC2가 스위치군 SGP8 내의 스위칭 트랜지스터 S86를 온 상태로 하여, 메모리 셀 어레이 MCA2 내의 부 감지선 SSL6을 주 감지선 MSL에 접속한다. 또한 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S76를 오프 상태로 한다. 주 감지선 MSL에 접속되어 있는 그 밖의 스위칭 트랜지스터 S81∼S85 및 스위치군 SGP4 내의 전 스위칭 트랜지스터는 오프 상태로 설정된다. 또한, 스위치군 SGP7 내의 스위칭 트랜지스터 S71∼S75를 온 상태로 설정함으로써, 선택되지 않은 부 감지선 SSL1∼SSL5은 접지 전위로 설정된다. 스위치군 SGP3 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
더욱, 판독 제어 신호선 RD_CNT에 판독 제어 신호를 제공하는 것에 의해, 판독용 스위칭 트랜지스터 S300를 온 상태로 하여, 감지 회로(12)를 주 감지선 MSL에 접속한다.
다음에 로우 디코더 ROWDEC3가 판독용 워드선 RD-WL6에 전압을 인가하여, 메모리 셀 MC66 내의 셀 트랜지스터 MC-TR를 온 상태로 한다. 이러한 경우에, 다른 판독용 워드선 RD-WL1∼RD-WL5 및 기입용 워드선 WR-WL1∼WR-WL6의 전부는 접지 전위 또는 부유 상태로 설정된다.
주 감지선 MSL은 사실상 전원 전위로 설정되어 있으므로, 판독 전류 Iread는 주 감지선 MSL에서 부 감지선 SSL6을 통해 메모리 셀 MC66로 흐른다. 이 판독 전류 Iread는 저항 소자(14)에 의해서 전압으로 변환된다. 그 다음, 전압은 연산 증폭기(13)의 출력 단자로부터 판독 전압 Vout으로서 출력된다.
상술한 바와 같이, 본 발명의 제4 실시예에 따른 MRAM에 따르면, TMR 소자와 셀 트랜지스터를 포함하는 MRAM 셀에 대해서도, 상기 제1 실시예에서 설명한 것과 동일한 효과가 얻어질 수 있다. TMR 소자와 셀 트랜지스터를 포함하는 메모리 셀은 상기 제2, 제3 실시예에 적용될 수 있다.
본 발명의 제5 실시예에 따른 반도체 기억 장치에 대하여 도 9a, 9b를 참조하여 설명할 것이다. 도 9a는 MRAM 셀의 등가 회로도이다. 도 9b는 셀의 단면도이다.
도 9a, 9b에 도시된 바와 같이, MRAM 셀은 TMR 소자만으로 구성된다. 보다 구체적으로, 실리콘 기판(1) 상에 설치된 층간 절연막(2) 중에 감지선 SL의 기능을 하는 금속 배선층(30)이 설치된다. 또한 감지선 SL과 동일한 레벨에 기입용 워드선 WR-WL의 기능을 하는 금속 배선층(31)이 감지선 SL과 평행하게 설치된다. 층간 절연막(2) 중에는 금속 배선층(32, 33)을 통해 감지선 SL과 접속되고, 기입용 워드선 WR-WL과 인접 배치된 TMR 소자가 설치된다. TMR 소자는 금속 배선층(33) 상에 설치된 자성체막(5), 자성체막(5) 상에 설치된 절연막(7), 및 절연막(7) 상에 설치된 자성체막(6)을 구비한다. 판독용 워드선 RD-WL으로 기능하는 금속 배선층(34)은 자성체막(6)에 전기적으로 접속되도록, 감지선 SL과 수직인 방향으로 연장되어 층간 절연막(2) 상에 설치된다.
이하, 상기 MRAM 셀의 기입/판독 방법에 대해 설명한다. 기입 시에는, 기입용 워드선 WR-WL 및 판독용 워드선 RD-WL에 전류가 공급된다. 판독용 워드선 RD-WL을 통해 흐르는 전류의 방향을 제어함으로써, 자성체막(5, 6)의 스핀 방향을 평행 또는 반평행으로 한다. 이러한 동작에 있어서, “0”- 또는 “1”-데이터를 기입한다. 데이터의 판독 시에는, 판독용 워드선 RD-WL에 전압을 인가한다. 감지선 SL을 통해 흐르는 전류를 추출함으로써 MRAM 셀에서 데이터를 판독한다.
상기 MRAM 셀에 새롭게 기입용 워드선 WR-WL이 추가된다. 그 때문에, 기입 시에, 판독용 워드선 RD-WL에 공급되는 전류만이 MRAM 셀에 직접 흐른다. 따라서, 기입 시에 TMR 소자에 가해지는 전기적인 스트레스를 억제할 수 있게 되고, 그 결과, MRAM 셀의 신뢰도를 향상시킬 수 있다. 기입용 워드선 WR_WL 및 감지선 SL은 동일 레벨의 금속 배선층을 이용하는 것이 바람직하다. 이 경우에는, 금속 배선층(30, 31)은 동일 공정에서 패터닝될 수 있고, 따라서 제조 프로세스를 간략화할 수 있다.
도 9c는 도 9b에 도시된 것과는 다른 구조를 갖는 MRAM 셀의 단면도이다. 도 9c에 도시된 바와 같이, 도 9b에 도시된 구조에 있어서, 절연막(4) 상에 자성체막(26)이 설치되고, 자성체막(26) 상에 절연막(27)이 설치되고, 자성체막(6)이 절연막(27) 상에 설치된다. 자성체막(5, 6)의 스핀 방향은 미리 서로 일치하도록 소정의 방향으로 설정된다. 이러한 구조를 위해 사용된 기입/판독 방법은 자성체막(26)의 스핀 방향이 기입 동작시에 제어된다는 것을 제외하면, 도 9b에 도시된 구조를 위해 사용된 것과 동일하다. 자성체막(26)의 스핀 방향을 자성체막(5, 6)의 스핀 방향에 대하여 평행, 또는 반평행으로 함으로써, “0”- 또는 “1”-데이터를 기입한다. 도 9c에 도시된 구조는 도 9b에 도시된 구조보다 높은 MR 비를 얻을 수 있다.
다음에 본 발명의 제6 실시예에 따른 반도체 기억 장치에 대하여 도 10을 참조하여 설명할 것이다. 도 10은 MRAM의 블록도이다. 본 실시예서, 제1 실시예는 상기 제5 실시예에 따른 MRAM 셀을 이용하여 셀 어레이를 구성한 경우에 적용된다.
도 10에 도시된 바와 같이, MRAM(10)은 메모리 셀 어레이 MCA1, MCA2, 스위치군 SGP1∼SGP8, 로우 디코더 ROWDEC1∼4, 컬럼 디코더 COLDEC1, COLDEC2, 판독부 RD_SEC, 및 기입용 로우 디코더 WRITE-ROWDEC를 구비한다.
메모리 셀 어레이 MCA1, MCA2는 매트릭스형으로 배치된 (6×6)개의 MRAM 셀 MC을 각각 구비한다. 각각의 MRAM 셀 MC는 복수의 판독용 워드선 RD-WL1∼RD-WL6과, 판독용 워드선 RD-WL1∼RD-WL6에 수직인 부 감지선 SSL1∼SSL6의 교점에 설치된다. 물론, 메모리 셀 어레이 MCA1, MCA2 각각에 포함되는 메모리 셀 MC의 수는 (6× 6)개에 한정되는 것이 아니다. 이 MRAM 셀 MC은 도 9a, 9b, 또는 도 9a, 9c에 도시된 구조를 갖는다. 도 9a에 있어서의 판독용 워드선 RD-WL은 도 10에 있어서의 판독용 워드선 RD-WL1∼RD-WL6 중 어느 하나에 접속되고, 도 9a에 있어서의 감지선 SL은 도 10에 있어서의 부 감지선 SSL1∼SSL6 중 어느 하나에 접속된다. 또한, MRAM 셀의 기입용 워드선 WR-WL은 동일 컬럼마다 공통의 기입용 워드선 WR-WL1∼WR-WL6 중 어느 하나에 접속된다. 또, 기입용 워드선 WR-WL1∼WR-WL6은 메모리 셀 어레이 MCA1와 MCA2와 공통 접속된다. 기입용 워드선 WR-WL1∼WR-WL6의 일단은 접지 전위에 접속되고, 타단은 기입용 로우 디코더 WRITE-ROWDEC에 접속된다.
스위치군 SGP1, SGP2 각각은 6개의 스위칭 트랜지스터 S11∼S16 및 6개의 스위칭 트랜지스터 S21∼S26을 구비한다. 스위칭 트랜지스터 S11∼S16 각각의 게이트와 소스 및 드레인 중 어느 한 쪽은 로우 디코더 ROWDEC1에 접속되고, 스위칭 트랜지스터 각각의 소스와 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA1 내의 판독용 워드선 RD-WL1∼RD-WL6의 일단에 접속된다. 스위칭 트랜지스터 S21∼S26 각각의 게이트와 소스 및 드레인 중 어느 한 쪽은 로우 디코더 ROWDEC2에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA1 내의 판독용 워드선 RD-WL1∼RD-WL6의 타단에 접속된다.
스위치군 SGP3, SGP4은 각각 6개의 스위칭 트랜지스터 S31∼S36, 및 6개의 스위칭 트랜지스터 S41∼S46을 구비한다. 스위칭 트랜지스터 S31∼S36의 게이트는 컬럼 디코더 COLDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 어느 한 쪽은 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA1 내의 부 감지선 SSL1∼SSL6의 일단에 접속된다. 스위칭 트랜지스터 S41∼S46의 게이트는 컬럼 디코더 COLDEC1에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 어느 한 쪽은 주 감지선 MSL에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA1 내의 부 감지선 SSL1∼SSL6의 타단에 접속된다.
스위치군 SGP5, SGP6은 각각 6개의 스위칭 트랜지스터 S51∼S56 및 6개의 스위칭 트랜지스터 S61∼S66을 구비한다. 스위칭 트랜지스터 S51∼S56의 게이트와 소스 및 드레인 중 어느 한 쪽은 로우 디코더 ROWDEC3에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA2 내의 판독용 워드선 RD-WL1∼RD-WL6의 일단에 접속된다. 스위칭 트랜지스터 S61∼S66의 게이트와 소스 및 드레인 중 어느 한 쪽은 로우 디코더 ROWDEC4에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA2 내의 판독용 워드선 RD-WL1∼RD-WL6 각각의 타단에 접속된다.
스위치군 SGP7, SGP8은 각각 6개의 스위칭 트랜지스터 S71∼S76 및 6개의 스위칭 트랜지스터 S81∼S86을 구비한다. 스위칭 트랜지스터 S71∼S76의 게이트는 컬럼 디코더 COLDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 어느 한 쪽은 접지 전위에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA2 내의 부 감지선 SSL1∼SSL6의 일단에 접속된다. 스위칭 트랜지스터 S81∼S86의 게이트는 컬럼 디코더 COLDEC2에 접속된다. 이러한 스위칭 트랜지스터 각각의 소스 및 드레인 중 어느 한 쪽은 주 감지선 MSL에 접속되고, 스위칭 트랜지스터 각각의 소스 및 드레인 중 다른 한 쪽은 메모리 셀 어레이 MCA2 내의 부 감지선 SSL1∼SSL6 각각의 타단에 접속된다.
로우 디코더 ROWDEC1∼ROWDEC4는 각각 스위치군 SGP1, SGP2, SGP5, SGP6 내에 포함되는 스위칭 트랜지스터를 제어하고, 판독용 워드선 RD-WL1∼RD-WL6에 소정의 전위를 제공한다.
컬럼 디코더 COLDEC1는 스위치군 SGP3 및 SGP4에 포함된 스위칭 트랜지스터를 제어하고, 컬럼 디코더 COLDEC2는 스위치군 SGP7 및 SGP8에 포함된 스위칭 트랜지스터를 제어한다. 각각의 컬럼 디코더는 부 감지선 SSL1∼SSL6의 전위를 결정함과 함께, 주 감지선 MSL과의 접속/비접속을 스위치한다.
기입용 로우 디코더 WRITE-ROWDEC는 기입 시에서 사용되어, 기입용 워드선 WR-WL1∼WR-WL6 중 어느 하나에 기입 전류를 공급한다.
스위치군 SGP4, SGP8을 통해 12개의 부 감지선 SSL1∼SSL6, SSL1∼SSL6이 접속된 주 감지선 MLS는 판독부 RD_ SEC에 접속된다. 판독부 RD_SEC는 판독용 스위칭 트랜지스터 S300 및 감지 회로(12)를 구비한다. 감지 회로(12)는 판독용 스위칭 트랜지스터 S300를 통해 주 감지선 MSL에 접속된다. 판독용 스위칭 트랜지스터 S300의 게이트는 판독 제어 신호가 입력되는 판독 제어 신호선 RD_CNT에 접속된다. 감지 회로(12)는 상기 제1 실시예와 동일한 것이므로 그 설명은 생략한다.
다음에 상기 구성의 MRAM 동작에 대해 설명한다. 기입 동작에 대하여, MCA2 내의 부 감지선 SSL6과 워드선 WL6의 교점에 배치된 메모리 셀 MC66에 데이터를 기입하는 경우를 일례로서 설명할 것이다.
우선, 컬럼 디코더 COLDEC2는 스위치군 SGP7, SGP8 내의 스위칭 트랜지스터의 모두를 오프 상태로 한다. 스위치군 SGP4 내의 전 스위칭 트랜지스터는 오프 상태로 설정되고, 스위치군 SGP3 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
다음에, 기입용 로우 디코더 WRITE-ROWDEC가 기입용 워드선 WR-WL6에 전류를 공급한다.
로우 디코더 ROWDEC3, ROWDEC4는 스위치군 SGP5 내의 스위칭 트랜지스터 S56 및 스위치군 SGP6 내의 스위칭 트랜지스터 S66를 온 상태로 한다. 로우 디코더 ROWDEC3 또는 ROWDEC4는 판독용 워드선 RD-WL6에 전류를 공급한다. 판독용 워드선 RD-WL6을 통해 흐르는 전류에 의해, 판독용 워드선 RD-WL6의 주변에는 자계가 형성된다. 판독용 워드선 RD-WL6을 통해 흐르는 전류의 방향에 의해서, MRAM 셀 MC66에는, “0”- 또는 “1”-데이터가 기입된다. 스위치군 SGP8 내의 스위칭 트랜지스터 S81∼S85, 스위치군 SGP6 내의 스위칭 트랜지스터 S61∼S65는 오프 상태로 설정된다. 스위치군 SGP1, SGP2 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
다음에 판독 동작에 대하여, 메모리 셀 MC66로부터 데이터를 판독하는 경우를 일례로서 설명할 것이다.
우선, 로우 디코더 ROWDEC3는 스위치군 SGP5 내의 스위칭 트랜지스터 S56를 온 상태로 하고, 로우 디코더 ROWDEC4는 스위치군 SGP6 내의 스위칭 트랜지스터 S66를 오프 상태로 한다. 메모리 셀 어레이 MCA2 내의 판독용 워드선 RD-WL6에 전압 Vread를 인가한다. 이러한 경우에, 다른 판독용 워드선 RD-WL1∼WL5의 전부는 접지 전위 또는 부유 상태로 설정된다.
다음에, 컬럼 디코더 COLDEC2는 스위치군 SGP8 내의 스위칭 트랜지스터 S86를 온 상태로 하여, 메모리 셀 어레이 MCA2 내의 부 감지선 SSL6을 주 감지선 MSL에 접속한다. 또한 컬럼 디코더 COLDEC2는 스위치군 SGP7 내의 스위칭 트랜지스터 S76를 오프 상태로 한다. 주 감지선 MSL에 접속되어 있는 그 밖의 스위칭 트랜지스터 S81∼S85 및 스위치군 SGP4 내의 전 스위칭 트랜지스터는 오프 상태로 설정된다. 또한, 스위치군 SGP7 내의 스위칭 트랜지스터 S71∼S75를 온 상태로 설정함으로써, 선택되지 않은 부 감지선 SSL1∼SSL5이 접지 전위로 설정된다. 스위치군 SGP3 내의 스위칭 트랜지스터는 온 상태 또는 오프 상태 중 어느 하나로 설정될 수 있다.
더욱, 판독 제어 신호선 RD_CNT에 판독 제어 신호를 제공하여, 판독용 스위칭 트랜지스터 S300를 온 상태로 하고, 이로써 감지 회로(12)를 주 감지선 MSL에 접속한다.
결과적으로, 전압 Vread가 인가될 때, 메모리 셀 MC66로부터 부 감지선 SSL6을 통해 주 감지선 MSL으로 판독 전류 Iread가 흐른다. 판독 전류 Iread는 감지 회로(12)에 유입된다. 판독 전류 Iread는 저항 소자(14)에 의해 전압으로 변환된다. 이러한 전압은 연산 증폭기(13)의 출력 단자로부터 판독 전압 Vout으로서 출력된다.
상술한 바와 같이, 본 발명의 제6 실시예에 따른 MRAM에 따르면, 상기 제1 실시예와 제5 실시예에서 설명된 효과 모두를 얻을 수 있다.
다음에 본 발명의 제7 실시예에 따른 반도체 기억 장치에 대하여 도 11a를 참조하여 설명한다. 도 11a는 MRAM의 일부 영역의 단면 구조를 도시하고 있고, 보다 구체적으로, 도 2, 도 5 및 도 6에 있어서의 영역 AA1∼AA3 중 하나의 내에 있는 부 감지선 SSL1에 따른 단면도이다.
도 11a에 도시된 바와 같이, 실리콘 기판(1)의 소자 영역 상에는 스위칭 트랜지스터 S31 및 컬럼 디코더 COLDEC1의 일부로서 기능하는 MOS 트랜지스터가 형성된다. 스위칭 트랜지스터 S31는 불순물 확산층(40a, 40b) 및 게이트 전극(41)을 구비한다. 불순물 확산층(40a, 40b)은 실리콘 기판(1) 중에 상호 격리하여 설치되어, 소스 및 드레인 영역으로서 기능한다. 게이트 전극(41)은 게이트 절연막(도시되지 않음)을 개재하여 실리콘 기판(1) 상에 설치된다. 또한 컬럼 디코더 COLDEC1의 일부로서 기능하는 MOS 트랜지스터 역시, 실리콘 기판(1) 중에 상호 격리하여 설치되고, 소스 및 드레인 영역으로서 기능하는 불순물 확산층(42a, 42b), 및 게이트 절연막(도시되지 않음)을 개재하여 실리콘 기판(1) 상에 설치된 게이트 전극(43)을 구비한다. 이들의 트랜지스터를 피복하도록, 실리콘 기판(1) 상에는 층간 절연막(2)이 설치된다. 스위칭 트랜지스터 S31의 소스 및 드레인 영역 중 어느 한 쪽 (40a)는 층간 절연막(2) 중에 설치된 금속 배선층(44, 45)을 통해 접지 전위에 접속된다. 부 감지선 SSL1은 컬럼 디코더 COLDEC1 위로 연장되도록 층간 절연막(2) 중에 설치되고, 스위칭 트랜지스터 S31의 소스 및 드레인 영역 중 다른 한 쪽 (40b)와 전기적으로 접속된다. 자성체막(5, 6) 사이에 개재된 절연막(4)을 각각 보유하는 복수의 MRAM은 부 감지선 SSL1 상에 형성된다. 각 MRAM 상에는 워드선 WL6∼WL3(또는 부 워드선 SWL6∼SWL3)이 설치된다.
상기한 구조에 있어서, 스위칭 트랜지스터 및 컬럼 디코더는 MRAM 셀의 하부의 빈 영역에 형성된다. 따라서, MRAM의 점유 면적을 삭감할 수 있고, 칩 사이즈를 축소할 수 있다.
도 11b는 본 실시예의 변형예에 따른 MRAM의 일부 영역의 단면 구조를 도시하는 도면이고, 보다 구체적으로 도 5 및 도 6에 있어서의 영역 AA4, AA5 중 하나 내의 부 워드선 SWL2에 따른 단면도이다.
도 11b에 도시되는 바와 같이, 실리콘 기판(1)의 소자 영역상에는 스위칭 트랜지스터 S12 및 로우 디코더 ROWDEC1로서 기능하는 MOS 트랜지스터가 형성된다. 스위칭 트랜지스터 S12는 불순물 확산층(47a, 47b) 및 게이트 전극(48)을 구비한다. 불순물 확산층(47a, 47b)은 실리콘 기판(1) 중에 상호 격리하여 설치되고, 소스 및 드레인 영역으로서 기능한다. 게이트 전극(48)은 게이트 절연막(도시되지 않음)을 개재하여 실리콘 기판(1) 상에 설치된다. 또한, 로우 디코더 ROWDEC1의 일부로서 기능하는 MOS 트랜지스터도 마찬가지로, 실리콘 기판(1) 중에 상호 격리하여 설치되고 소스 및 드레인 영역으로서 기능하는 불순물 확산층(49a, 49b), 및 게이트 절연막(도시되지 않음)을 개재하여 실리콘 기판(1) 상에 설치된 게이트 전극(50)을 구비한다. 이들의 트랜지스터를 피복하도록, 실리콘 기판(1) 상에는 층간 절연막(2)이 설치된다. 층간 절연막(2) 중에는 주 워드선 MWL1이 설치된다. 스위칭 트랜지스터 S12의 소스 및 드레인 영역 중 어느 한 쪽 (47b) 및 로우 디코더 ROWDEC1의 일부로서 기능하는 MOS 트랜지스터의 소스 및 드레인 영역 중 어느 한 쪽 (49b)는 금속 배선층(51)을 통해 주 워드선 MWL1에 접속된다. 층간 절연막(2) 상에는 부 감지선 SSL1∼SSL3이 설치된다. 부 감지선 SSL1∼SSL3 상에는 자성체막(5, 6) 사이 개재된 절연막(4)을 구비한 MRAM 셀이 각각 설치된다. 층간 절연막(2) 상에 층간 절연막(56)이 더 설치된다. 층간 절연막(56) 상에는 각 MRAM 상에 공통의 부 워드선 SWL2이 설치된다. 부 워드선 SWL2은 층간 절연막(2, 56) 중에 설치된 금속 배선층51∼55을 통해, 스위칭 트랜지스터 S12의 소스 및 드레인 영역 중 다른 한 쪽 (47a)에 접속된다.
상기한 바와 같은 구조에 따르면, 스위칭 트랜지스터, 로우 디코더, 및 주 워드선은 MRAM 셀의 하부의 빈 영역에 형성된다. 다시 말해, MRAM 셀과 그 주변 회로는 실리콘 기판 면에 수직인 방향으로 오버랩하도록 배치된다. 따라서, MRAM에 의한 점유 면적을 삭감할 수 있고, 칩 사이즈를 축소할 수 있다. 물론, 기입용 로우 디코더 WRITE-ROWDEC나, 주 감지선 MSL은 MRAM 셀과 다른 레벨에 형성될 수도 있고, 상술한 바와 동일한 효과가 얻어질 수 있다. 또한, 로우 디코더, 컬럼 디코더 뿐만 아니라, 판독/기입부 RD/WR_SEC나, 그 밖의 주변 회로는 MRAM 셀의 하부 영역에 형성될 수도 있다. 더욱, 주 워드선이나 주 감지선 등의 금속 배선층이 MRAM 셀의 하부 대신 상부에 형성되더라도, 면적 삭감의 효과가 얻어진다.
상술한 바와 같이, 본 발명의 제1 ~ 제7 실시예에 따른 MRAM에 따르면, 주 감지선과 부 감지선을 포함하는 계층 비트선 방식으로 감지선을 배치하여, 메모리 셀 어레이를 분할한다. 또한, 본 발명의 제2 ~ 제7 실시예에 따른 MRAM에 따르면, 워드선이 주 워드선과 부 워드선을 포함하는 계층 워드선 방식으로 배치되어, 메모리 셀 어레이를 분할한다. 이러한 구조에 따르면, 판독 시에 있어서, 감지선에, 선택 메모리 셀과 병렬로 존재하는 기생 임피던스를 저감한다. 그 때문에, 선택 셀에서의 판독 전류를 효율적으로 감지 회로에 공급할 수 있고, 따라서 소비 전류의 증가를 억제할 수 있다. 또한, 메모리 셀 수가 증가한 경우에도, 데이터의 판독 정밀도를 유지할 수 있다. 그러므로, MRAM의 또 다른 고집적화가 가능해진다.
제3 실시예에 따른 MRAM에 따르면, 부 워드선에 접속되는 스위치군의 한 쪽을 접지 전위에 접속한다. 이들의 스위치군을 인접 배치함으로써, 배선수 및 점유 면적을 삭감할 수 있다.
제5, 제6 실시예에 따른 MRAM에 따르면, TMR 소자만으로 이루어지는 MRAM 셀에, TMR 소자와는 직접적으로 접속되지 않은 기입용 워드선을 추가로 설치한다. 따라서, 기입 시에 TMR 소자가 받는 스트레스를 저감하고, MRAM의 신뢰성을 향상할 수 있다.
제7 실시예에 따른 MRAM에 따르면, MRAM 셀 하부의 빈 영역에 각 스위칭 트랜지스터 및 디코더 등의 주변 회로 등을 배치한다. 또한, 부 워드선과 주 워드선, 및 부 감지선과 주 감지선을 다른 배선층을 이용하여 형성한다. 그 결과, MRAM이 차지하는 면적을 삭감할 수 있고, 칩의 축소화를 도모할 수 있다.
또 본 발명의 실시예는 MRAM 뿐만 아니라, 2개의 배선의 교점에 셀이 배치되는 것과 같은 반도체 장치 일반에 넓게 적용할 수 있는 것이다. 또한, 상기 제1 ~ 제7 실시예에 따르면, 각 디코더와 각 스위치군을 별개의 것으로서 취급하였다. 그러나, 각 스위치군이 각 디코더에 내재되는 것일 수도 있다. 또한, 각 실시예는 상호 조합하여 사용될 수도 있다.
도 12a는 제2, 제6 실시예를 조합한 MRAM의 블록도이다. 도 12a에 도시된 바와 같이, 제6 실시예에 계층 워드선 방식을 이용함으로써, 메모리 셀 어레이를 4개로 분할한다. 각 메모리 셀 어레이 MCA1∼MCA4 내의 각 부 워드선 SWL1∼SWL6을 판독용 워드선으로서 이용한다. 이러한 구성에 따르면, 제2, 제6 실시예에서 설명한 효과 모두를 얻을 수 있다.
또한 도 12b는 제3, 제6 실시예를 조합한 MRAM의 블록도이다. 도 12b에 도시한 바와 같이, 도 12a에 도시한 MRAM에서, 부 워드선 SWL1∼SWL6의 한 쪽에 접속되는 스위치군을 접지 전위에 접속하고, 이러한 스위치군을 인접 배치한다. 이로부터, 제3, 제6 실시예에서 설명한 효과 모두를 얻을 수 있다.
추가적인 이점 및 변형은 당업자라면 쉽게 유추할 수 있을 것이다. 따라서, 보다 넓은 양태에서의 본원 발명은 여기 도시되고 설명된 특정 상세 및 각각의 실시예에 한정되는 것이 아니다. 따라서, 첨부된 청구항 및 그에 상당하는 것들에 의해 정의된 바와 같은 요지를 일탈하지 않는 범위 내에서 다양한 변형이 가능하다.
이상 설명한 바와 같이, 본 발명에 따르면, 소비 전류의 증가를 억제하면서 고집적화가 도모할 수 있는 반도체 기억 장치를 제공할 수 있다.
도 1a는 종래 MRAM를 도시하는 블록도.
도 1b는 종래 MRAM를 도시하는 블록도이고, 보다 구체적으로 판독 동작시 감지선 상에 기생 임피던스가 존재하는 방법에 대한 블록도.
도 2는 본 발명의 제1 실시예에 따른 MRAM를 도시하는 블록도.
도 3a는 본 발명의 제1 실시예에 따른 MRAM 셀의 등가 회로도.
도 3b 및 도 3c는 도 3a에 따른 MRAM 셀의 단면도.
도 4a는 본 발명의 제1 실시예에 따른 MRAM 셀의 등가 회로도.
도 4b 및 도 4c는 도 4a에 따른 MRAM 셀의 단면도.
도 5는 본 발명의 제2 실시예에 따른 MRAM를 도시하는 블록도.
도 6은 본 발명의 제3 실시예에 따른 MRAM를 도시하는 블록도.
도 7a는 본 발명의 제4 실시예에 따른 MRAM 셀의 등가 회로도.
도 7b 및 도 7c는 도 7a에 따른 MRAM 셀의 단면도.
도 8은 본 발명의 제4 실시예에 따른 MRAM을 도시하는 블록도.
도 9a는 본 발명의 제5 실시예에 따른 MRAM 셀의 등가 회로도.
도 9b 및 도 9c는 도 9a에 따른 MRAM 셀의 단면도.
도 10은 본 발명의 제6 실시예에 따른 MRAM을 도시하는 블록도.
도 11a는 본 발명의 제7 실시예에 따른 MRAM의 단면도.
도 11b는 본 발명의 제7 실시예에 따른 MRAM를 변형한 단면도.
도 12a 및 도 12b는 본 발명의 제6 실시예의 제1 및 제2 변형에 따른 MRAM의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2, 56 : 층간 절연막
3, 7, 22∼25, 30∼34, 44∼46, 51∼55 : 금속 배선층
4, 27 : 절연막
5, 6, 26 : 자성체막
8, 9 : 반도체층
10 : MRAM
11, 110 : 기입용 전류원
12, 120 : 감지 회로
13, 130 : 연산 증폭기
14, 140 : 저항 소자
20a, 40a, 42a, 47a, 49a, 20b, 40b, 42b, 47b, 49b : 불순물 확산층
21, 41, 43, 48, 50 : 게이트 전극
100-1∼100-4 : 판독/기입부
150, 160-1∼160-n : 기생 임피던스

Claims (42)

  1. 제1 및 제2 자성체층과 상기 제1 및 제2 자성체층 사이에 형성된 제1 절연층을 구비하는 자기 저항 소자를 각각 포함하는 복수의 메모리 셀이 매트릭스형으로 배치된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 각 로우 상의 메모리 셀들의 제1 자성체층들에 접속된 복수의 워드선;
    상기 메모리 셀 어레이의 각 컬럼 상의 메모리 셀들의 제2 자성체층들에 접속된 복수의 부 감지선;
    상기 각 부 감지선과 접속되는 주 감지선;
    상기 메모리 셀 어레이의 워드선을 선택하는 로우 디코더;
    상기 메모리 셀 어레이의 부 감지선을 선택하는 컬럼 디코더;
    상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 상기 주 감지선에 접속하는 제1 스위치 소자;
    상기 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에서 상기 주 감지선을 통해 데이터를 판독하는 판독 회로; 및
    상기 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 상기 주 감지선을 통해 데이터를 기입하는 기입 회로
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 스위치 소자는 반도체 기판 상에 설치된 제1 MOS 트랜지스터를 포함하고,
    상기 메모리 셀 어레이는 상기 제1 MOS 트랜지스터를 피복하도록 상기 반도체 기판 상에 설치된 층간 절연막 상에 설치되고,
    상기 메모리 셀 어레이의 적어도 일부는 상기 반도체 기판에 수직인 방향으로 상기 제1 MOS 트랜지스터와 오버랩하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 로우 디코더 및 컬럼 디코더는 각각 상기 반도체 기판 상에 설치되고 상기 층간 절연막에 의해서 피복되는 제2, 제3 MOS 트랜지스터를 포함하고,
    상기 메모리 셀 어레이의 적어도 일부는 상기 반도체 기판에 수직인 방향으로 상기 제2, 제3 MOS 트랜지스터 중 적어도 어느 하나와 오버랩하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 자기 저항 소자는,
    상기 제1 절연층과 상기 제2 자성체층 사이에 개재된 제3 자성체층; 및
    상기 제3 자성체층과 상기 제2 자성체층 사이에 개재된 제2 절연층
    을 더 포함하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 제1 전위 노드에 접속하는 제2 스위치 소자를 더 포함하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 기입 회로는,
    상기 메모리 셀에 데이터를 기입할 때, 상기 주 감지선에 기입 전류를 공급하는 전류원; 및
    상기 메모리 셀에 데이터를 기입할 때, 상기 전류원을 상기 주 감지선에 접속하고, 상기 메모리 셀에서 데이터를 판독할 때, 상기 전류원을 상기 주 감지선으로부터 분리하는 제3 스위치 소자
    를 포함하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 판독 회로는,
    상기 메모리 셀에서 데이터를 판독할 때, 상기 주 감지선을 통해 흐르는 판독 전류를 전압으로 변환하는 감지 회로; 및
    상기 메모리 셀에서 데이터를 판독할 때, 상기 감지 회로를 상기 주 감지선에 접속하고, 상기 메모리 셀에 데이터를 기입할 때, 상기 감지 회로를 상기 주 감지선으로부터 분리하는 제4 스위치 소자
    를 포함하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 감지 회로는,
    제2 전위 노드에 접속된 제1 입력 단자, 상기 제4 스위치 소자를 통해 상기 주 감지선에 접속된 제2 입력 단자, 및 출력 단자를 구비하는 연산 증폭기; 및
    일단은 상기 연산 증폭기의 제2 입력 단자에 접속되고, 타단은 상기 연산 증폭기의 출력 단자에 접속된 저항 소자
    를 포함하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 저항 소자는 상기 자기 저항 소자와 실질적으로 동일한 구조를 갖는 반도체 기억 장치.
  10. 제1 및 제2 자성체층과, 상기 제1 및 제2 자성체층 사이에 형성된 제1 절연층을 구비하는 자기 저항 소자를 각각 포함하는 복수의 메모리 셀이 매트릭스형으로 배치된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 각 로우 상의 메모리 셀들의 제1 자성체층들에 접속된 복수의 부 워드선;
    상기 메모리 셀 어레이의 각 컬럼 상의 메모리 셀들의 제2 자성체층들에 접속된 복수의 부 감지선;
    상기 부 워드선의 각각과 접속되는 주 워드선;
    상기 부 감지선의 각각과 접속되는 주 감지선;
    상기 메모리 셀 어레이의 부 워드선을 선택하고, 상기 주 워드선에 전류와 전압 중 하나를 공급하는 로우 디코더;
    상기 메모리 셀 어레이의 부 감지선을 선택하는 컬럼 디코더;
    상기 로우 디코더에 의해 선택된 상기 부 워드선을 상기 주 워드선에 접속하는 제1 스위치 소자;
    상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 상기 주 감지선에 접속하는 제2 스위치 소자;
    상기 로우 디코더 및 컬럼 디코더에 의해 선택된 상기 메모리 셀에서 상기 주 감지선을 통해 데이터를 판독하는 판독 회로; 및
    상기 로우 디코더 및 컬럼 디코더에 의해 선택된 상기 메모리 셀에 상기 주 감지선을 통해 데이터를 기입하는 기입 회로
    를 포함하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 로우 디코더에 의해 선택된 상기 부 감지선을 제1 전위 노드에 접속하는 제3 스위치 소자를 더 포함하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 제3 스위치 소자에 의해 상기 부 워드선이 접속되는 상기 제1 전위 노드는 인접하는 2개의 메모리 셀 어레이 상호 간에 공유되는 공통 노드인 반도체 기억 장치.
  13. 제10항에 있어서,
    상기 제1, 제2 스위치 소자는 각각 반도체 기판 상에 설치된 제1, 제2 MOS 트랜지스터를 포함하고,
    상기 메모리 셀 어레이는 상기 제1, 제2 MOS 트랜지스터를 피복하도록 상기 반도체 기판 상에 설치된 층간 절연막 상에 설치되고,
    상기 메모리 셀 어레이의 적어도 일부는 상기 반도체 기판에 수직인 방향으로 상기 제1, 제2 MOS 트랜지스터 중 적어도 어느 하나와 오버랩하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 로우 디코더 및 컬럼 디코더는 각각 상기 반도체 기판 상에 설치되고 상기 층간 절연막에 의해서 피복되는 제3, 제4 MOS 트랜지스터를 포함하고,
    상기 메모리 셀 어레이의 적어도 일부는 상기 반도체 기판에 수직인 방향으로 상기 제3, 제4 MOS 트랜지스터 중 적어도 어느 하나와 오버랩하는 반도체 기억 장치.
  15. 제10항에 있어서,
    상기 자기 저항 소자는,
    상기 제1 절연층과 상기 제2 자성체층 사이에 형성된 제3 자성체층; 및
    상기 제3 자성체층과 상기 제2 자성체층 사이에 형성된 제2 절연층
    을 더 포함하는 반도체 기억 장치.
  16. 제10항에 있어서,
    상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 제2 전위 노드에 접속시키는 제4 스위치 소자를 더 포함하는 반도체 기억 장치.
  17. 제10항에 있어서,
    상기 기입 회로는,
    상기 메모리 셀에 데이터를 기입할 때, 상기 주 감지선에 기입 전류를 공급하는 전류원; 및
    상기 메모리 셀에 데이터를 기입할 때, 상기 전류원을 상기 주 감지선에 접속하고, 상기 메모리 셀에서 데이터를 판독할 때, 상기 전류원을 상기 주 감지선으로부터 분리하는 제5 스위치 소자
    를 포함하는 반도체 기억 장치.
  18. 제10항에 있어서,
    상기 판독 회로는,
    상기 메모리 셀에서 데이터를 판독할 때, 상기 주 감지선을 통해 흐르는 판독 전류를 전압으로 변환하는 감지 회로; 및
    상기 메모리 셀에서 데이터를 판독할 때, 상기 감지 회로를 상기 주 감지선에 접속하고, 상기 메모리 셀에 데이터를 기입할 때, 상기 감지 회로를 상기 주 감지선으로부터 분리하는 제6 스위치 소자
    를 포함하는 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 감지 회로는,
    제3 전위 노드에 접속된 제1 입력 단자, 상기 제6 스위치 소자를 통해 상기 주 감지선에 접속된 제2 입력 단자, 및 출력 단자를 구비하는 연산 증폭기; 및
    일단은 상기 연산 증폭기의 제2 입력 단자에 접속되고, 타단은 상기 연산 증폭기의 출력 단자에 접속된 저항 소자
    를 포함하는 반도체 기억 장치.
  20. 제19항에 있어서, 상기 저항 소자는 상기 자기 저항 소자와 실질적으로 동일한 구조를 갖는 반도체 기억 장치.
  21. 제1, 제2 자성체층 및 상기 제1, 제2 자성체 층 사이에 설치된 제1 절연층을 구비하는 자기 저항 소자와, 상기 자기 저항 소자와 전기적으로 분리되고, 상기 제1 자성체층에 근접하여 위치한 제1 워드선과, 상기 제2 자성체층에 접속되고, 상기 제1 워드선에 수직인 방향으로 연장되는 제2 워드선과, 상기 제1 자성체층에 접속되는 감지선을 각각 포함하는 복수의 메모리 셀이 매트릭스형으로 배치된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 각 로우 상의 제1 워드선들에 접속된 복수의 기입용 워드선;
    상기 메모리 셀 어레이의 각 로우 상의 제2 워드선들에 접속된 복수의 판독/기입용 워드선;
    상기 메모리 셀 어레이의 각 컬럼 상의 감지선들에 접속된 복수의 부 감지선;
    상기 각각의 부 감지선과 접속되는 주 감지선;
    상기 메모리 셀 어레이의 판독/기입용 워드선을 선택하는 로우 디코더;
    상기 메모리 셀에 데이터가 기입될 때, 기입용 워드선을 선택하고 기입 데이터에 대응하는 전류를 상기 기입용 워드선에 공급하는 기입용 로우 디코더;
    상기 메모리 셀 어레이의 부 감지선을 선택하는 컬럼 디코더;
    상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 상기 주 감지선에 접속하는 제1 스위치 소자; 및
    상기 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에서 상기 주 감지선을 통해 데이터를 판독하는 판독 회로
    를 포함하는 반도체 기억 장치.
  22. 제21항에 있어서,
    상기 제1 스위치 소자는 반도체 기판 상에 설치된 제1 MOS 트랜지스터를 포함하고,
    상기 메모리 셀 어레이는 상기 제1 MOS 트랜지스터를 피복하도록 상기 반도체 기판 상에 설치된 층간 절연막 상에 설치되고,
    상기 메모리 셀 어레이의 적어도 일부는 상기 반도체 기판 면에 대하여 수직인 방향으로 상기 제1 MOS 트랜지스터와 오버랩하는 반도체 기억 장치.
  23. 제22항에 있어서,
    상기 로우 디코더 및 컬럼 디코더는 각각 상기 반도체 기판 상에 설치되고 상기 층간 절연막에 의해서 피복되는 제3, 제4 MOS 트랜지스터를 포함하고,
    상기 메모리 셀 어레이의 적어도 일부는 상기 반도체 기판 면에 수직인 방향으로 상기 제3, 제4 MOS 트랜지스터 중 적어도 어느 하나와 오버랩하는 반도체 기억 장치.
  24. 제21항에 있어서,
    상기 제1 워드선은 상기 감지선과 상호 평행하게 연장하여 설치되고, 상기 감지선과 동일 레벨의 금속 배선층에 의해 형성되는 반도체 기억 장치.
  25. 제21항에 있어서,
    상기 감지선의 전위는 부유 상태로 설정되고, 상기 제1, 제2 워드선에 전류를 공급함으로써, 상기 자기 저항 소자에 데이터가 기입되며,
    상기 제2 워드선에 전압을 인가하여 상기 감지선에 전류를 공급함으로써, 상기 자기 저항 소자로부터 데이터를 판독하는 반도체 기억 장치.
  26. 제21항에 있어서,
    상기 자기 저항 소자는,
    상기 제1 절연층과 상기 제2 자성체층 사이에 개재된 제3 자성체층; 및
    상기 제3 자성체층과 상기 제2 자성체층 사이에 개재된 제2 절연층
    을 더 포함하는 반도체 기억 장치.
  27. 제21항에 있어서,
    상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 제1 전위 노드에 접속하는 제2 스위치 소자를 더 포함하는 반도체 기억 장치.
  28. 제21항에 있어서,
    상기 판독 회로는,
    상기 메모리 셀에서 데이터를 판독할 때, 상기 주 감지선을 통해 흐르는 판독 전류를 전압으로 변환하는 감지 회로; 및
    상기 메모리 셀에서 데이터를 판독할 때, 상기 감지 회로를 상기 주 감지선에 접속하고, 상기 메모리 셀에 데이터를 기입할 때, 상기 감지 회로를 상기 주 감지선으로부터 분리하는 제3 스위치 소자
    를 포함하는 반도체 기억 장치.
  29. 제28항에 있어서,
    상기 감지 회로는,
    제2 전위 노드에 접속된 제1 입력 단자와, 상기 제3 스위치 소자를 통해 상기 주 감지선에 접속된 제2 입력 단자와, 출력 단자를 구비하는 연산 증폭기; 및
    일단은 상기 연산 증폭기의 제2 입력 단자에 접속되고, 타단은 상기 연산 증폭기의 출력 단자에 접속된 저항 소자
    를 포함하는 반도체 기억 장치.
  30. 제29항에 있어서, 상기 저항 소자는 상기 자기 저항 소자와 실질적으로 동일한 구조를 갖는 반도체 기억 장치.
  31. 제1, 제2 자성체층, 및 상기 제1, 제2 자성체 층 사이에 설치된 제1 절연층을 갖는 자기 저항 소자와, 상기 자기 저항 소자와 전기적으로 분리되고 상기 제1 자성체층에 근접하여 설치된 제1 워드선과, 상기 제2 자성체층에 접속되고 상기 제1 워드선에 수직인 방향으로 연장하여 설치된 제2 워드선과, 상기 제1 자성체층에 접속된 감지선을 각각 포함하는 복수의 메모리 셀이 매트릭스형으로 배치된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 각 로우 상의 제1 워드선들에 접속된 복수의 기입용 워드선;
    상기 메모리 셀 어레이의 각 로우 상의 제2 워드선들에 접속된 복수의 판독/기입용 부 워드선;
    상기 메모리 셀 어레이의 각 컬럼 상의 감지선들에 접속된 복수의 부 감지선;
    상기 판독/기입용 부 워드선의 각각과 접속되는 판독/기입용 주 워드선;
    상기 부 감지선의 각각과 접속되는 주 감지선;
    상기 메모리 셀 어레이의 상기 판독/기입용 부 워드선을 선택하고, 상기 판독/기입용 주 워드선에 전류와 전압 중 어느 하나를 공급하는 로우 디코더;
    상기 메모리 셀에 데이터가 기입될 때, 기입용 워드선을 선택하고 기입 데이터에 대응하는 전류를 상기 기입용 워드선에 공급하는 기입용 로우 디코더;
    상기 메모리 셀 어레이의 부 감지선을 선택하는 컬럼 디코더;
    상기 로우 디코더에 의해 선택된 상기 판독/기입용 부 워드선을 상기 주 워드선에 접속하는 제1 스위치 소자;
    상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 상기 주 감지선에 접속하는 제2 스위치 소자; 및
    상기 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에서 상기 주 감지선을 통해 데이터를 판독하는 판독 회로
    를 포함하는 반도체 기억 장치.
  32. 제31항에 있어서,
    상기 로우 디코더에 의해 선택된 상기 판독/기입용 부 워드선을 제1 전위 노드에 접속하는 제3 스위치 소자를 더 포함하는 반도체 기억 장치.
  33. 제32항에 있어서, 상기 제3 스위치 소자에 의해 상기 판독/기입용 부 워드선이 접속되는 상기 제1 전위 노드는 인접하는 2개의 메모리 셀 어레이 상호 간에 공유되는 공통 노드인 반도체 기억 장치.
  34. 제31항에 있어서,
    상기 제1, 제2 스위치 소자는 각각 반도체 기판 상에 설치된 제1, 제2 MOS 트랜지스터를 포함하고,
    상기 메모리 셀 어레이는 상기 제1, 제2 MOS 트랜지스터를 피복하도록 상기 반도체 기판 상에 설치된 층간 절연막 상에 설치되고,
    상기 메모리 셀 어레이의 적어도 일부는 상기 반도체 기판 면에 수직인 방향으로 상기 제1, 제2 MOS 트랜지스터 중 적어도 어느 하나와 오버랩하는 반도체 기억 장치.
  35. 제34항에 있어서,
    상기 로우 디코더 및 컬럼 디코더는 각각 상기 반도체 기판 상에 설치되고 상기 층간 절연막에 의해서 피복되는 제3, 제4 MOS 트랜지스터를 포함하고,
    상기 메모리 셀 어레이의 적어도 일부는 상기 반도체 기판 면에 수직인 방향으로 상기 제3, 제4 MOS 트랜지스터 중 적어도 어느 하나와 오버랩하는 반도체 기억 장치.
  36. 제31항에 있어서,
    상기 제1 워드선은 상기 감지선과 상호 평행하게 연장하여 설치되고, 상기 감지선과 동일 레벨의 금속 배선층에 의해 형성되는 반도체 기억 장치.
  37. 제31항에 있어서,
    상기 감지선의 전위는 부유 상태로 설정되고, 상기 제1, 제2 워드선에 전류를 공급함으로써, 상기 자기 저항 소자에 데이터가 기입되며,
    상기 제2 워드선에 전압을 인가하여 상기 감지선에 전류를 공급함으로써, 상기 자기 저항 소자로부터 데이터를 판독하는 반도체 기억 장치.
  38. 제31항에 있어서,
    상기 자기 저항 소자는,
    상기 제1 절연층과 상기 제2 자성체층 사이에 개재된 제3 자성체층; 및
    상기 제3 자성체층과 상기 제2 자성체층 사이에 개재된 제2 절연층
    을 더 포함하는 반도체 기억 장치.
  39. 제31항에 있어서,
    상기 컬럼 디코더에 의해 선택된 상기 부 감지선을 제2 전위 노드에 접속하는 제4 스위치 소자를 더 포함하는 반도체 기억 장치.
  40. 제31항에 있어서,
    상기 판독 회로는,
    상기 메모리 셀에서 데이터를 판독할 때, 상기 주 감지선을 통해 흐르는 판독 전류를 전압으로 변환하는 감지 회로; 및
    상기 메모리 셀에서 데이터를 판독할 때, 상기 감지 회로를 상기 주 감지선에 접속하고, 상기 메모리 셀에 데이터를 기입할 때, 상기 감지 회로를 상기 주 감지선으로부터 분리하는 제5 스위치 소자
    를 포함하는 반도체 기억 장치.
  41. 제40항에 있어서,
    상기 감지 회로는,
    제3 전위 노드에 접속된 제1 입력 단자와, 상기 제5 스위치 소자를 통해 상기 주 감지선에 접속된 제2 입력 단자와, 출력 단자를 구비하는 연산 증폭기; 및
    일단은 상기 연산 증폭기의 제2 입력 단자에 접속되고, 타단은 상기 연산 증폭기의 출력 단자에 접속된 저항 소자
    를 포함하는 반도체 기억 장치.
  42. 제41항에 있어서, 상기 저항 소자는 상기 자기 저항 소자와 실질적으로 동일한 구조를 갖는 반도체 기억 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030117838A1 (en) * 2001-12-26 2003-06-26 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device writing data with bidirectional data write current
JP3812498B2 (ja) * 2001-12-28 2006-08-23 日本電気株式会社 トンネル磁気抵抗素子を利用した半導体記憶装置
JP2003242771A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
US7209378B2 (en) * 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
JP2004213771A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004280892A (ja) 2003-03-13 2004-10-07 Toshiba Corp 半導体記憶装置及びその制御方法
KR100663358B1 (ko) * 2005-02-24 2007-01-02 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들
KR100819099B1 (ko) * 2006-10-02 2008-04-03 삼성전자주식회사 가변저항 반도체 메모리 장치
KR101264518B1 (ko) 2008-10-06 2013-05-14 가부시키가이샤 히타치세이사쿠쇼 반도체 장치
JP5404674B2 (ja) 2011-03-02 2014-02-05 株式会社東芝 不揮発性半導体記憶装置
JP6599494B2 (ja) * 2018-02-14 2019-10-30 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
WO2022064309A1 (ja) * 2020-09-22 2022-03-31 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
KR20230071154A (ko) * 2020-09-25 2023-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US11502091B1 (en) * 2021-05-21 2022-11-15 Micron Technology, Inc. Thin film transistor deck selection in a memory device
KR102542997B1 (ko) * 2022-08-19 2023-06-14 한국과학기술원 메모리 디바이스

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
TW411471B (en) 1997-09-17 2000-11-11 Siemens Ag Memory-cell device
DE19744095A1 (de) 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
US5852574A (en) * 1997-12-24 1998-12-22 Motorola, Inc. High density magnetoresistive random access memory device and operating method thereof
JP2000020634A (ja) 1998-06-26 2000-01-21 Canon Inc デジタル・アナログ・多値データ処理装置および半導体装置
DE19853447A1 (de) 1998-11-19 2000-05-25 Siemens Ag Magnetischer Speicher
KR100361862B1 (ko) * 1998-12-30 2003-02-20 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 센싱전류 감소방법
DE19914489C1 (de) 1999-03-30 2000-06-08 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
JP3415502B2 (ja) * 1999-07-30 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6226208B1 (en) * 1999-12-06 2001-05-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with hierarchical control signal lines
US6483740B2 (en) * 2000-07-11 2002-11-19 Integrated Magnetoelectronics Corporation All metal giant magnetoresistive memory
US6272041B1 (en) * 2000-08-28 2001-08-07 Motorola, Inc. MTJ MRAM parallel-parallel architecture
US6331943B1 (en) * 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
JP3737403B2 (ja) 2000-09-19 2006-01-18 Ｎｅｃエレクトロニクス株式会社 メモリセルアレイ、不揮発性記憶ユニットおよび不揮発性半導体記憶装置
TW560095B (en) * 2001-04-02 2003-11-01 Canon Kk Magnetoresistive element, memory element having the magnetoresistive element, and memory using the memory element
US6721201B2 (en) * 2001-08-30 2004-04-13 Canon Kabushiki Kaisha Magnetoresistive film and memory using the same
US6485989B1 (en) * 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
JP4780874B2 (ja) 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3812498B2 (ja) 2001-12-28 2006-08-23 日本電気株式会社 トンネル磁気抵抗素子を利用した半導体記憶装置
JP2003242771A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
JP4049604B2 (ja) * 2002-04-03 2008-02-20 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP2004213771A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 磁気ランダムアクセスメモリ
US6898134B2 (en) * 2003-07-18 2005-05-24 Hewlett-Packard Development Company, L.P. Systems and methods for sensing a memory element

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