1275091 (Ο 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 相關專利申請案交叉引用 本申請案係基於先前在2002年2月15日所申請之日本申請 案第2002-039086號，本申請案並主張優先於該案，該案之全 文以引用的方式併入本文中。 發明背景 1. 技術領域 本發明係關於半導體裝置，而更特定言之，係關於磁阻 隨機存取記憶體（MRAM)之單元陣列結構。 2. 相關技術說明 磁阻隨機存取記憶體（MRAM)是一種藉由使用磁阻效應 存取「1」或「0」資訊，執行記憶體操作的裝置，其與傳 統DRAMs，EEPROMs，與其類似之記憶體相比，被預期為可 呈現非揮發性，高度整合，高可靠性，與高速度運作的可 抹寫記憶裝置。 已經提議使用多層金屬磁性薄膜/絕緣薄膜之巨大磁阻 (GRM)與自旋極化穿隧效應引起之磁阻變化之元件，或穿隧 磁阻（TMR)元件，作為MRAM單元。TMR元件具有一絕緣薄 膜，此一絕緣薄膜爽在兩磁性薄膜之間。此一結構可以產 生兩個狀態，亦即，兩磁性薄膜之自旋方向彼此平行的狀 態，以及自旋方向彼此反平行的狀態。當自旋變成彼此平 行時，流經介於兩磁性薄膜間之薄絕緣層的穿隧電流增 加，而TMR元件之電阻值便減少。相反地，如果自旋的方 向變成彼此反平行，則穿隧電流減少，TMR元件之電阻值 便增加。可以根據此一電阻值之大小，將「0」與「1」資 82191-930915.DOC -6- 發明說明續頁 1275091⑺ 料區別開來。 使用上述TMR元件作為記憶元件之MRAM的結構已經揭 示於日本專利申請案KOKAI發行公告第2000-163950號中。 如圖1A所示，在MRAM單元陣列中，（mX 4) MRAM單元 MC11至MCm4係以矩陣的形式，排列於複數個字線WL1至 WLm (m :整數）與垂直於字線WL1至WLm之感測線SL1至SL4 的交叉點上。每一個MRAM單元MCI 1至MCm4之磁性薄膜之 一，連接到字線WL1至WLm其中之一，而其他的磁性薄膜則 連接到感測線SL1至SL4其中之一。每一感測線SL1至SL4之一 的一端，經由相應之接地開關S401至S404其中之一，連接至 接地電位，每一感測線之另一端則連接至相應之讀取/寫入 部分100-1至100-4其中之一。 每一讀取/寫入部分100-1至100-4包含寫入開關S500，讀取 開關S600，寫入電流源110，與感測電路120。寫入電流源110 與感測電路120係經由寫入開關S500與讀取開關S600，連接 至各自之感測線SL1至SL4。感測電路120具有一運算放大器 130與電流/電壓轉換器（電阻元件）140。運算放大器130具有 連接至接地之非反轉輸入端，經由讀取開關S600連接感測 線SL1至SL4其中之一的反轉輸入端，與一輸出端。電阻元 件140具有連接至運算放大器130之反轉輸入端的一端，與連 接至運算放大器130之輸出端的另一端。 接下來，藉由例證從MRAM單元MC14將資料讀取出來的情 況，敘述具有上述安排之MRAM的讀取操作。首先，電壓Vread 82191-930915.DOC -7- 1275091 (3) 發明說明續頁 施加到選擇單元MC14所連接之字線WL1。此外，連接到選 擇單元MC14所連接之感測線SL4的接地開關S404是關閉 的，而剩下的接地開關S401至S403則是打開的。此外，讀取 /寫入部分100-4中的寫入開關S500是關閉的，而讀取開關 S600則是打開的。接著將電壓Vread施加到字線WL1。結果， 讀取電流Iread經由感測線SL4與讀取開關S600，流進運算放 大器130中。電流Iread被電阻元件140轉換成電壓。然後，從 運算放大器130之輸出端將此一電壓輸出成讀取電壓Vout。 根據上述讀取方法，藉由消除存在於所選擇之感測線SL4 中的寄生阻抗，可以改善讀取精準度。這一點將參考圖1B 來敘述。圖1B係一電路圖，顯示從MRAM單元MC14讀取資料 時，存在於所選擇之感測線SL4中的寄生阻抗網路。 如圖1B所示，當資料從所選擇之單元MC14中讀取出來 時，寄生阻抗網路150與160-1至160-m和所選擇之單元MC14 同時存在。寄生阻抗網路150是連接到所選擇之字線WL1之 MRAM單元MC11至MC13之記憶單元阻抗的平行電路。此 外，寄生阻抗網路160-1至160-n (n=m-l)係與連接到所選擇之 感測線SL4之MRAM單元MC24至MCm4之記憶單元阻抗，以及 連接至未選擇字線WL2至WLm之MRAM單元MC21至MC23， MC31至MC33，MC41至MC43，…，MCml至MCm3之記憶單元 阻抗的平行電路串聯，其中各自之MRAM單元MC24至MCm4 連接到未使用之字線WL2至WLm。 根據上述讀取方法，所選擇之感測線SL4係連接到運算放
82191-930915.DOC 1275091 (4) 發明說明續頁 大斋之反轉知入端。因此，所選擇之感測線SL4是實際上接 地的。此外’所有未使用之感測線SL1至sl3都是接地的。 因此，可以/肖除未選擇單元所產生之寄生阻抗的影響，而 且可以精確地讀取寫入所選擇之單元中的資訊。 可是，根據傳統MRAM，隨著彼此並聯之記憶單元數目的 增加，在感測運作之早期階段中，流到寄生阻抗的電流增 加，導致電流消耗增加。隨著流進寄生阻抗之電流的增加， 流進運算放大器中電流量便減少。也就是說，讀取信號降 低。結果，在運算放大器啟動後，其藉由將位元線實際接 地，花費較長的時間穩定運算放大器之輸出。結果，資料 讀取速率降低，而資料讀取精準度惡化。這使增加記憶單 元的數量，亦即，MRAM的整合程度，變得困難。 發明内容 根據本發明之一態樣之半導體記憶裝置，包括： 一記憶單元陣列，其中每一個記憶單元包含一磁阻兀 件，此一磁阻元件具有第一與第二磁性層，而且形成於第 一與第二磁性層之間之第一絕緣層，係以短陣的方式排列’ 一字線，其連接到記憶單元陣列每一列上之記憶單70的 第一磁性層； 一次感測線，其連接到記憶單元陣列每一行上之Z ^單 元的第二磁性層； 一主感測線，其連接到每一次感測線； 一列解碼器，其選擇記憶單元陣列之字線’ 一行解碼器，其選擇記憶單元陣列之次感測線’ 82191-930915.DOC -9- 發明說明績頁 1275091 一第一開關元件，其將行解碼器選擇之次感測線連接至 主感測線； 一讀取電路，其經由主感測線，從列解碼器與行解碼器 選擇之記憶單元讀取資料；及 一寫入電路，其經由主感測線，將資料寫入列解碼器與 行解碼器選擇之記憶單元中。 實施方法 下面將參考圖2，敘述根據本發明之第一具體實施例之半 導體記憶裝置。圖2係一 MRAM之方塊圖。 如圖2所示，MRAM 10包含一記憶單元陣列MCA1與MCA2， 開關群SGP1至SGP8，列解碼器ROWDEC1至ROWDEC4，行解 碼器COLDEC1與COLDEC2，與讀取/寫入部分RD/WR_SEC。 每一記憶單元陣列MCA1與MCA2都具有以矩陣形式排列 的（6 X 6)記憶單元MC。記憶單元MC係排列於複數個字線 WL1至WL6與垂直於字線WL1至WL6之次感測線SSL1至SSL6 的交叉點。圖2顯示此一（6 X 6)記憶單元陣列。可是，這只 是一個例子，記憶單元陣列MCA1與MCA2中的記憶單元MC 數目並不特別地受限制。舉例來說，記憶單元MC是具有TMR 元件的MRAM單元。圖3A與3B顯示MRAM之實例。圖3A係 MRAM單元之等價電路圖。圖3B係MRAM之剖面圖。 如圖3A與3B所示，MRAM單元係由TMR元件所形成。更具 體地說，當作字線WL之金屬互連層3，係形成於介電夾層2 中，而介電夾層2則形成於矽基板1上。具有夾在磁性薄膜5 與6之間之絕緣膜4的TMR元件，係形成於金屬互連層3上。 82191-930915.DOC -10- 1275091 ⑹ 發明說明續頁 此外，當作次感測線SSL之金屬互連層7，在磁性薄膜6上， 以垂直於字線WL的方向延伸。磁性薄膜6之自旋方向被設定 成預定的方向。在此一狀態中，使磁性薄膜5的自旋方向與 磁性薄膜6的自旋方向平行或反平行，以便產生兩個狀態， 從而寫入「0」或「1」資料。 圖3C係具有與圖3B所示之MRAM不同結構之MRAM單元的 剖面圖。如圖3C所示，在圖3B的結構中，磁性薄膜26係形 成於絕緣膜4上，而磁性薄膜6則形成於絕緣薄膜27上。進 一步將磁性薄膜5與6之自旋方向設定成預定的方向，以便 彼此一致。在此一情況下，使磁性薄膜26之自旋方向與磁 性薄膜5與6之自旋方向平行或反平行，因而寫入「0」或「1」 資料。如圖3C所示之結構可以獲得比圖3B所示之結構高的 MR比，因而從資料保持的觀點來看，在可靠性上是較優越 的。注意，MR比是「0」資料寫入狀態之TMR元件阻值，對 「1」資料窝入狀態之TMR元件阻值的比。 請回到圖2，開關群SGP1與SGP2分別具有開關電晶體S11 至S16與S21至S26。每一開關電晶體S11至S16之閘極，與源極 與汲極之一，連接到列解碼器ROWDEC1，而每一開關電晶 體之其他源極與汲極則連接到記憶單元陣列MCA1中之每 一字線WL1至WL6的一端。每一開關電晶體S21至S26之閘 極，與源極與汲極之一，連接到列解碼器ROWDEC2，而每 一開關電晶體之其他源極與汲極則連接到記憶單元陣列 MCA1中之每一字線WL1至WL6的一端。 開關群SGP3與SGP4分別具有六個開關電晶體S31至S36與 82191-930915.DOC -11- 發明說明續頁 1275091 ⑺ 六個開關電晶體S41至S46。開關電晶體S31至S36之閘極連接 到行解碼器C0LDEC1。每個這些開關電晶體之源極與汲極 之一連接到接地電位，而每個這些開關電晶體之其他源極 與汲極，則連接到記憶單元陣列MCA1中每個次感測線SSL1 至SSL6之一端。開關電晶體S41至S46之閘極連接到行解碼器 C0LDEC1 〇每個這些開關電阻器之源極與汲極之一連接到 主感測線MSL，而每個開關電晶體之其他源極與汲極，則連 接到記憶單元陣列MCA1中每個次感測線SSL1至SSL6之其他 端。 開關群SGP5與SGP6分別具有六個開關電晶體S51至S56與 六個開關電晶體S61至S66。每一開關電晶體S51至S56之閘 極，與源極與汲極之一，連接到列解碼器R0WDEC3，而每 一開關電晶體之其他源極與汲極，則連接到記憶單元陣列 MCA2中之每一字線WL1至WL0之一端。每一開關電晶體S01 至S66之閘極，與源極與汲極之一，連接到列解碼器 R0WDEC4，而每一開關電晶體之其他源極與汲極，則連接 到記憶單元陣列MCA2中之每一字線WL1至WL6之其他端。 開關群SGP7與SGP8分別具有六個開關電晶體S71至S76與 六個開關電晶體S81至S86。開關電晶體S71至S76之閘極連接 到行解碼器C0LDEC2。每個這些開關電晶體之源極與汲極 之一連接到接地電位，而每個開關電晶體之其他源極與汲 極，貝ij連接到記憶單元陣列MCA2中之每一次感測線SSL1至 SSL6之一端。開關電晶體S81至S86之閘極連接到行解碼器 C0LDEC2 〇每個這些開關電晶體之源極與汲極之一連接到 82191-930915.DOC -12- 發明說明續頁 1275091 主感測線MSL，而每個開關電晶體之其他源極與汲極，則連 接到記憶單元陣列MCA2中之每一次感測線SSL1至SSL6之其 他端。 列解碼器ROWDEC1至ROWDEC4分別控制包含於開關群 SGP1，SGP2，SGP5，與SGP6中的開關電晶體，並將預定之 電位施加到字線WL1至WL6。 行解碼器COLDEC1控制包含於開關群SGP3與SGP4中的開 關電晶體，而行解碼器COLDEC2則控制包含於開關群SGP7 與SGP8中的開關電晶體。每一行解碼器決定次感測線SSL1 至SSL6的電位，並於主感測線MSL之連接與不連接之間切 換。 如上所述，主感測線MSL連接到讀取/寫入部分 RD/WR—SEC，其中12次感測線SSL1至SSL6與SSL1至SSL6經由 開關群SGP4至SGP8，連接到主感測線MSL。讀取/寫入部分 RD/WR—SEC包含寫入開關電晶體S200，讀取開關電晶體 S300，寫入電流源11，與感測電路12。寫入電流源11與感測 電路12經由寫入開關電晶體S200與讀取開關電晶體S300，連 接到主感測線MSL。寫入開關電晶體S200與讀取開關電晶體 SW300之閘極，分別連接到分別輸入寫入與讀取控制信號之 寫入控制信號線WR_CNT與讀取控制信號線RD—CNT。感測 電路12具有一運算放大器π與電流/電壓轉換器（電阻元件） 14。運算放大器13具有連接至接地電位之非反轉輸入端， 經由讀取開關電晶體S300連接主感測線MSL之反轉輸入 端，與一輸出端。電阻元件14具有連接至運算放大器13之 82191-930915.DOC -13 - 發明說明續頁 1275091 (9) 反轉輸入端的一端，與連接至運算放大器13之輸出端的其 他端。寫入電流源11在寫入操作中，經由寫入開關電晶體 S200，供應電流Iwrite給主感測線MSL。在讀取操作中’感測 電路12使用電阻元件14，經由讀取開關電晶體S3〇〇 ’將攸主 感測線MSL輸入之讀取電流Iread轉換成電壓，並將其輸出為 讀取電壓Vout。 其次將敘述具有上述配置之MRAM的操作。首先將藉由例 證將資料寫入記憶單元MC66中的情況，敘述寫入操作’其 中記憶單元MC66位於記憶體陣列MCA2中之次感測線SSL6 與字線WL6的交叉點。 首先，行解碼器C0LDEC2將開關群SGP8中的開關電晶體 S86打開，以將記憶陣列MCA2中的次感測線SSL6連接到主感 測線MSL。行解碼器C0LDEC2亦將開關群SGP7中的開關電晶 體S76打開，以將次感測線SSL6連接到接地電位。此外’藉 由施加寫入控制信號到寫入控制信號線WR__CNT，將寫入開 關電晶體S200打開。以此一操作，電流Iwrite從寫入電流源 11，經由主感測線MSL，流到記憶陣列MCA2中的次感測線 SSL6。注意，開關群SGP8中的開關電晶體S81至S85，開關群 SGP7中的開關電晶體S71至S76,與開關群SGP4中的所有開關 電晶體，均設定為關（OFF)的狀態。開關群SGP3中的開關電 晶體可以設定成開（ON)狀態，或關（OFF)狀態。 接著，列解碼器R0WDEC3與R0WDEC4打開開關群SGP5中 的開關電晶體S56與開關群SGP6中的開關電晶體S66。然後， 82191-930915.DOC -14 - 1275091 (10) 發明說明績頁 電流從列解碼器ROWDEC3—邊，或列解碼器ROWDEC4 — 邊，供應到字線WL6。藉由流經字線WL6之電流，在字線WL6 周圍形成磁場，而此一磁場便改變磁性薄膜5 (參見圖3B) 或磁性薄膜26 (參見圖3C)之自旋方向。此一自旋之方向係 由流經字線WL6之電流方向所決定。也就是說，藉由控制電 流的方向，可以產生兩種狀態，亦即，磁性薄膜5的自旋方 向是與磁性薄膜6之自旋方向平行或反平行。或者是，可以 產生兩種狀態，亦即，磁性薄膜26之自旋方向是與磁性薄 膜5與6之自旋方向平行或反平行。結果，可以將「0」或「1」 資料寫入記憶單元MC66中。注意，開關群SGP5中之開關電 晶體S51至S55，與開關群SGP6中之開關電晶體S61至S65，係 設定成關（OFF)的狀態。開關群SGP1與SGP2中的開關電晶體 可以設定成開（ON)狀態或關（OFF)狀態。 接下來，藉由例證從記憶單元MC66讀取資料的情況，敘 述讀取操作。 首先，列解碼器ROWDEC3將開關群SGP5中的開關電晶體 S56打開，而歹J解碼器ROWDEC4則將開關群SGP6中之開關電 晶體S66關閉。接著，藉由施加電壓Vread至記憶陣列MCA2 中之字線，供應電流給記憶單元MC66。在此一情況中，所 有剩下的字線WL1至WL5設定成接地電位或浮動的狀態。 接著，行解碼器COLDEC2打開開關群SGP8中的開關電晶體 S86 $以將記憶陣列MCA2中的次感測線SSL6連接到主感測線 MSL。行解碼器COLDEC2也將開關群SGP7中的開關電晶體 S76關閉。連接到主感測線MSL之剩下的開關電晶體S81至 82191-930915.DOC -15 - 1275091 (11) 發明說明續頁 S85，與開關群SGP4中之所有開關電晶體均設定成關（OFF) 的狀態。此外，藉由將開關群SGP7中之開關電晶體S71至S75 設定成開（ON)的狀態，將未選擇之次感測線SSL1至SSL5設 定成接地電位。開關群SGP3中的開關電晶體可以設定成開 (ON)的狀態或關（OFF)的狀態。 此外，供應讀取控制信號至讀取控制信號線RD_CNT以打 開讀取開關電晶體S300，從而連接感測電路12至主感測線 MSL。 在電壓Vread的應用上，讀取電流Iread經由次感測線 SSL6，從記憶單元MC66流到主感測線MSL，讀取電流Iread 並且流進感測電路12中。讀取電流Iread被電阻元件14轉換成 電壓，並從運算放大器13之輸出端輸出成讀取電壓Vout。 如上所述，根據本發明之第一具體實施例之MRAM，主感 測線MSL係連接到運算放大器13之反轉輸入端。因此，主感 測線MSL是實際上接地的。這使其可能消除由未選擇單元所 產生之寄生阻抗的影響，而精確地讀取寫在選擇之單元中 資訊。 此外，藉由將感測線排列成包含主感測線與次感測線層 次的位元線結構，將記憶單元陣列分成陣列。與藉由傳統 方法排列具有相同容量之單元陣列的情況相比，可以降低 與選擇單元有關的寄生阻抗。當藉由傳統方法形成具有與 圖2所示之排列相同容量的MRAM時，一個記憶單元陣列包 含（12 X 6) = 72記憶單元。因此，如果選擇一個記憶單元，則 82191-930915.DOC -16- 發明說明續頁 1275091 〇2) 71個未選擇之單元成為感測線上的寄生阻抗。根據此一具 體實施例，MRAM係由兩個記憶單元陣列形成，每一個包含 72個記.憶單元之（6 X 6)記憶單元。因此，只有35個未選擇之 單元成為主感測線MSL上的寄生阻抗。這可以避免流進寄生 阻抗之讀取電流Iread的電流量增加，因而抑制了電流消耗 的增加。換句話說，可以有效地供應讀取電流Iread給感測 電路12。同時，既然可以抑制讀取信號之信號電平的減少， 即使記憶單元數量增加，也可以保持高的資料讀取精準 度。這將實現MRAMs整合程度的進一步增加。 注意每一個MRAM單元可以由圖3A至3C中所示之TMR元 件單獨形成，或由TMR與整流元件的結合所形成。圖4A至 4C顯示包含TMR元件與二極體之MRAM元件。圖4A是MRAM 單元之等價電路圖。圖4B與4C是單元的剖面圖。如圖4A至 4C所示，在圖3B至3C所示之結構中，藉由在金屬互連層3之 間，形成η型半導體層8與p型半導體層9，作為字線WL與磁 性層5，使二極體與字線WL與次感測線SSL之間的TRM元件 串聯。 接下來，將參考圖5敘述根據本發明之第二具體實施例之 半導體記憶裝置。圖5係MRAM之方塊圖。根據此一具體實 施例之MRAM進一步使用層次字線結構。 如圖5所示，MRAM10包含記憶單元陣列MCA1至MCA4，開 關群SGP1至SGP16，列解碼器R0WDEC1至R0WDEC4，行解碼 器C0LDEC1至C0LDEC4，與讀取/寫入部分RD/WR__SEC。 每一記憶陣列MCA1至MCA4具有（6 X 3)以矩陣形式排列的 82191-930915.DOC -17- 1275091 (13) 發明說明績頁 記憶單元MC。各個記憶單元MC係排列於複數個次字線SWL1 至SWL6與垂直於次字線SWL1至SWL6之次感測線SSL1至 SSL3的交叉點上。顯然地，包含於每個記憶單元陣列MCA1 至MCA4中的記憶單元MC數目並不受限於（6 X 3)。記憶單元 MC是包含一 TMR元件的MRAM單元，其具有第一具體實施例 中所敘述之圖3A至3C或4A至4C中所示的結構。 開關群SGP1至SGP2分別具有6個開關電晶體S11至S16與六 個開關電晶體S21至S26。開關電晶體S11至S16之閘極連接到 列解碼器ROWDEC1。每個這種開關電晶體的源極與汲極之 一連接到一主字線MWL1，而每一開關電晶體之其他源極與 汲極則連接到記憶單元陣列MCA1中之每一次字線SWL1至 SWL6的一端。開關電晶體S21至S26之閘極連接到列解碼器 ROWDEC2。每個這種開關電晶體的源極與汲極之一連接到 一主字線MWL2，而每一開關電晶體之其他源極與汲極則連 接到記憶單元陣列MCA1中之每一次字線SWL1至SWL6的一 端。 開關群SGP3與SGP4分別具有三個開關電晶體S31至S33與 三個開關電晶體S41至S43。開關電晶體S31至S33之閘極連接 到行解碼器COLDEC1。每個這些開關電晶體之源極與汲極 之一連接到接地電位，而每個這些開關電晶體之其他源極 與汲極，則連接到記憶單元陣列MCA1中每個次感測線SSL1 至SSL6之一端。開關電晶體S41至S43之閘極連接到行解碼器 COLDEC1 〇每個這些開關電阻器之源極與汲極之一連接到 主感測線MSL，而每個開關電晶體之其他源極與汲極，則連 82191-930915.DOC -18- 發明說明續頁 1275091 (14) 接到記憶單元陣列MCA1中每個次感測線SSL1至SSL3之其他 端。 開關群SGP5與SGP6分別具有六個開關電晶體S51至S56與 六個開關電晶體S61至S66。每一開關電晶體S51至S56之閘 極，與源極與汲極之一，連接到列解碼器R0WDEC2。每一 個這種電晶體之源極與汲極之一連接到一主字線MWL3，而 每一開關電晶體之其他源極與汲極，則連接到記憶單元陣 列MCA2中之每一字線SWL1至SWL6之一端。每一開關電晶體 S61至S66之閘極，與源極與汲極之一，連接到列解碼器 R0WDEC1。每一個這種開關之源極與汲極之一連接到一主 字線MWL4，而每一開關電晶體之其他源極與汲極，則連接 到記憶單元陣列MCA2中之每一次字線SWL1至SWL6之其他 端。 開關群SGP7與SGP8分別具有三個開關電晶體S71至S73與 三個開關電晶體S81至S83。開關電晶體S71至S73之閘極連接 到行解碼器C0LDEC2。每個這些開關電晶體之源極與汲極 之一連接到接地電位，而每個開關電晶體之其他源極與汲 極，貝1J連接到記憶單元陣列MCA2中之每一次感測線SSL1至 SSL3之一端。開關電晶體S81至S83之閘極連接到行解碼器 C0LDEC2 〇每個這些開關電晶體之源極與汲極之一，連接 到主感測線MSL，而每個開關電晶體之其他源極與汲極，則 連接到記憶單元陣列MCA2中之每一次感測線SSL1至SSL3之 其他端。 開關群SGP9與SGP10分別具有六個開關電晶體S91至S96與 82191-930915.DOC -19- 發明說明續頁 1275091 (15) 六個開關電晶體S101至S106。開關電晶體S91至S96之閘極連 接到列解碼器ROWDEC3。每個這些開關電晶體之源極與汲 極之一連接到主字線MWL5，而每個開關電晶體之其他源極 與汲極，則連接到記憶單元陣列MCA3中之每一次字線SWL1 至SWL6之一端。開關電晶體S101至S106之閘極連接到列解碼 器R0WDEC4。每個這些開關電晶體之源極與汲極之一，連 接到主字線MWL6，而每個開關電晶體之其他源極與汲極， 則連接到記憶單元陣列MCA3中之每一次字線SWL1至SWL6 之其他端。 開關群SGP11與SGP12分別具有三個開關電晶體S111至 S113與三個開關電晶體S121至S123。開關電晶體Sill至S113 之閘極連接到行解碼器C0LDEC3。每個這些開關電晶體之 源極與沒極之一連接到接地電位，而每個開關電晶體之其 他源極與汲極，則連接到記憶單元陣列MCA3中之每一次感 測線SSL1至SSL3之一端。開關電晶體S121至S123之閘極連接 到行解碼器C0LDEC3。每個這些開關電晶體之源極與汲極 之一，連接到主感測線MSL，而每個開關電晶體之其他源極 與汲極，則連接到記憶單元陣列MCA3中之每一次感測線 SSL1至SSL3之其他端。 開關群SGP13與SGP14分另J具有六個開關電晶體S131至 S136與六個開關電晶體S141至S146。開關電晶體S131至S136 之閘極連接到列解碼器R0WDEC4。每個這些開關電晶體之 源極與汲極之一連接到主字線MWL7，而每個開關電晶體之 其他源極與汲極，則連接到記憶單元陣列MCA4中之每一次 82191-930915.DOC -20- 發明說明續頁 1275091 ⑽ 字線SWL1至SWL6之一端。開關電晶體S141至S146之閘極連 接到列解碼器R0WDEC3。每個這些開關電晶體之源極與汲 極之一，連接到主字線MWL8，而每個開關電晶體之其他源 極與沒極，則連接到記憶單元陣列MCA4中之每一次字線 SWL1至SWL6之其他端。 開關群SGP15與SGP16分別具有三個開關電晶體S151至 S153與三個開關電晶體S161至S163。開關電晶體S151至S153 之閘極連接到行解碼器C0LDEC4。每個這些開關電晶體之 源極與汲極之一連接到接地電位，而每個開關電晶體之其 他源極與汲極，則連接到記憶單元陣列MCA4中之每一次感 測線SSL1至SSL3之一端。開關電晶體S161至S163之閘極連接 到行解碼器C0LDEC4。每個這些開關電晶體之源極與沒極 之一，連接到主感測線MSL，而每個開關電晶體之其他源極 與汲極，則連接到記憶單元陣列MCA4中之每一次感測線 SSL1至SSL3之其他端。 列解碼器R0WDEC1控制包含於開關群SGP1與SGP6中的開 關電晶體。列解碼器R0WDEC1將記憶陣列MCA1中之次字線 SWL1至SWL6其中之一，連接到主字線MWL1，並將記憶陣 列MCA2'中的次字線SWL1至SWL6其中之一，連接到主字線 MWL4。列解碼器R0WDEC1也選擇主字線MWL1或MWL2，並 將記憶陣列MCA1中的次字線SWL1至SWL6，設定成寫入狀 態5讀取狀態，或接地電位狀態。 列解碼器R0WDEC2控制包含於開關群SGP2與SGP5中的開 關電晶體。列解碼器R0WDEC2將記憶陣列MCA1中的次字線 82191-930915.DOC -21 - 發明說明續頁 1275091 (Π) SWL1至SWL6其中之一，連接到主字線MWL2，並將記憶陣 列MCA2中的次字線SWL1至SWL6其中之一，連接到主字線 MWL3。列解碼器R0WDEC2也選擇主字線MWL3或MWL4，並 將記憶陣列MCA2中的次字線SWL1至SWL6，設定成寫入狀 態，讀取狀態，或接地電位狀態。 列解碼器R0WDEC3控制包含於開關群SGP9與SGP14中的 開關電晶體。列解碼器R0WDEC3將記憶陣列MCA3中的次字 線SWL1至SWL6其中之一，連接到主字線MWL5，並將記憶 陣列MCA4中的次字線SWL1至SWL6其中之一，連接到主字線 MWL8。列解碼器R0WDEC3也選擇主字線MWL5或MWL6，並 將記憶陣列MCA3中的次字線SWL1至SWL6，設定成寫入狀 態，讀取狀態，或接地電位狀態。 列解碼器R0WDEC4控制包含於開關群SGP10與SGP13中的 開關電晶體。列解碼器R0WDEC4將記憶陣列MCA3中的次字 線SWL1至SWL6其中之一，連接到主字線MWL6，並將記憶 陣列MCA4中的次字線SWL1至SWL6其中之一，連接到主字線 MWL7。列解碼器R0WDEC4也選擇主字線MWL7或MWL8，並 將記憶陣列MCA4中的次字線SWL1至SWL6，設定成寫入狀 態，讀取狀態，或接地電位狀態。 行解碼器C0LDEC1控制包含於開關群SGP3與SGP4中的開 關電晶體。行解碼器C0LDEC1決定記憶陣列MCA1中次字線 SSL1至SSL6的電位，並於主感測線MSL之連接與不連接之間 切換。 行解碼器C0LDEC2控制包含於開關群SGP7與SGP8中的開 82191-930915.DOC -22- 發明說明績頁 1275091 〇s) 關電晶體。行解碼器COLDEC2決定記憶陣列MCA2中次字線 SSL1至SSL6的電位，並於主感測線MSL之連接與不連接之間 切換。 行解碼器C0LDEC3控制包含於開關群SGP11與SGP12中的 開關電晶體。行解碼器C0LDEC3決定記憶陣列MCA3中次字 線SSL1至SSL6的電位，並於主感測線MSL之連接與不連接之 間切換。 行解碼器C0LDEC4控制包含於開關群SGP15與SGP16中的 開關電晶體。行解碼器C0LDEC4決定記憶陣列MCA4中次字 線SSL1至SSL6的電位，並於主感測線MSL之連接與不連接之 間切換。 如上所述，12條次感測線SSL1至SSL6，SSL1至SSL6，SSL1 至 SSL6，與 SSL1 至 SSL6經由開關群 SGP4，SGP8，SGP12，與 SGP16所連接之主字線MSL，連接到讀取/寫入部分 RD/WR__SEC。既然讀取/寫入部分RD/WR_SEC具有與第一具 體實施例中相同的佈置，將省略其敘述。 其次，將敘述具有上述佈置之MRAM的運作。首先藉由例 證將資料寫入記憶單元MC61中的情況，描述寫入操作’其 中記憶單元MC61係放在記憶陣列MCA2中之次字線SWL6與 次感測線SSL1的交叉點上。 首先，行解碼器C0LDEC2打開開關群SGP8中的開關電晶體 S81，以將記憶陣列MCA2中的次感測線SSL1連接到主感測線 MSL。行解碼器C0LDEC2也打開開關群SGP7中之開關電晶體 S71，以將記憶陣列MCA2中的次感測線SSL1連接到接地電 82191-930915.DOC -23 - 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發明說明讀頁 位。此外，供應寫入控制信號至寫入控制信號線WR_CNT， 以打開寫入開關電晶體S200。接著，經由主感測線MSL，將 來自寫入電流源11之電流Iwrite供應給記憶陣列MCA2中的 次感測線SSL1。注意開關群SGP8中的開關電晶體882與S83， 開關群SGP7中的開關電晶體S72與S73，以及開關群SGP4， SGP12與SGP16中的所有開關電晶體，均設定成關（OFF)的狀 態。以此一操作，記憶陣列MCA2中的次感測線SSL2與SSL3， 與記憶陣列MCA1，MCA3，與MCA4中的次感測線SSL1至 SSL3，電氣地從主感測線MSL分離。開關群SGP3，SGP11， 與SGP15中的開關電晶體可以設定成開（ON)的狀態或關 (OFF)的狀態。 接著，列解碼器ROWDEC1與ROWDEC2分別打開開關群 SGP6中的開關電晶體S66，與開關群SGP5中的開關電晶體 S56。列解碼器ROWDEC2選擇主字線MWL3或MWL4，並施加 一電壓至所選擇之主字線，因而將來自所選擇之主字線的 電流，供應給次字線SW6。依據流經次字線SWL6之電流方 向，將「〇」或「1」資料寫入記憶單元MC61中。注意，連 接到剩下之主字線的開關電晶體，包括開關群SGP5中的開 關電晶體S51至S55，開關群SGP6中之開關電晶體S61至S65， 與開關電晶體SGP9，SGP10，SGP13，與SGP14中的所有開關 電晶體’均設定成關（OFF)的狀態。 接下來，藉由例證從記憶陣列MC61讀取資料的情況，敘 述讀取操作。 首先，ROWDEC2選擇主字線MWL3，並施加電壓Vread至主 82191-930915.DOC -24- 發明說明續頁 1275091 (2〇) 字線MWL3。列解碼器R0WDEC2打開開關群SGP5中的開關電 晶體S56。列解碼器R0WDEC1關閉開關群SGP6中的開關電晶 體S66。以此一操作，施加電壓Vread至記憶陣列MCA2中的 次字線SWL6。在此一情況中，所有未選擇之次字線均設定 成接地電位或浮動狀態。 行解碼器C0LDEC2打開開關群SGP8中的開關電晶體S81， 以將記憶陣列MCA2中的次感測線SSL1連接到主感測線 MSL。行解碼器C0LDEC2也將開關群SGP7中的開關電晶體 S71關閉。連接到主感測線MSL之剩下的開關電晶體S82與 S83，與開關群SGP4，SGP12，與SGP16中的所有開關電晶體 均設定成關（0FF)的狀態。以此一操作’記憶陣列MCA2中的 次感測線SSL2與SSL3，與記憶陣列MCA1，MCA3 ’與MCA4 中的次感測線SSL1至SSL3，電氣地從主感測線MSL分離。此 外，藉由將開關群SGP7中的開關電晶體S72與S73設定成開 (ON)的狀態，將記憶陣列MCA2中未選擇之次感測線SSL2與 SSL3設定成接地電位。開關群SGP3，SGP11，與SW-GR0UP15 中的開關電晶體可以設定成開（0N)的狀態或關（0FF)的狀 態。 此外，供應讀取控制信號到讀取控制信號線RD—CNT ’以 將讀取開關電晶體S300打開，從而將感測電路I2連接到主感 測線MSL。 在電壓Vread的應用上，讀取電流Iread，經由次感别線 SSL1，從記憶單元MC61流到主感測線MSL，此一讀取電流 Iread並流進感測電路12。讀取電流Iread被電阻元件14轉換成 82191-930915.DOC -25- 發明說明績頁 1275091 ㈤ 電壓，並從運算放大器13之輸出端輸出成為讀取電壓Vout。 如上所述，如同第一具體實施例，根據本發明之第二具 體實施例的MRAM，可以消除未選擇之單元所產生之寄生阻 抗的影響，並且可以精確地讀取寫入所選擇之單元中的資 訊。 此外，藉由以層次位元線結構的方式排列感測線，以及 以層次字線結構的方式排列字線，將記憶單元陣列分成陣 列，其中層次位元線結構包含主感測線與次感測線，而層 次字線結構則包含主字線與次字線。因此，與第一具體實 施例相比，可以減少與選擇之單元有關的寄生阻抗。在此 一具體實施例中，MRAM係由四個記憶單元陣列所形成，每 一個包含72記憶單元之（6 X 3)記憶單元。因此，在讀取操作 中，只有存在17個未選擇之單元成為主感測線MSL上的寄生 阻抗。結果，可以有效率地供應讀取電流Iread給感測電路 12。這使其可能進一步改善第一具體實施例中所敘述之效 應。 其次，將參考圖6，敘述根據本發明之第三具體實施例之 半導體記憶裝置。圖6是MRAM之方塊圖。根據此一具體實 施例之MRAM是如此設計，使得第二具體實施例中，從寫入 電流源11供應之電流方向可以改變。既然根據此一具體實 施例之MRAM結構類似於根據第二具體實施例之MRAM結 構，將僅敘述兩具體實施例之間的差異。 如圖6所示，根據此一具體實施例之MRAM是如此設計， 因而省略根據上述第二具體實施例之MRAM中的主字線 82191-930915.DOC -26- 發明說明續頁 1275091 ㈤ MWL2，MWL4，MWL6，與MWL8。開關群SGP2中之開關電晶 體S21至S26的閘極係連接到列解碼器R0WDEC1。每個這些開 關電晶體之源極與汲極之一連接到接地電位，而每一開關 電晶體之其他源極與汲極，則連接到記憶陣列MCA1中相應 之次字線SWL1至SWL6。開關群SGP6中之開關電晶體S61至 S66的閘極連接到列解碼器R0WDEC2。每個這些開關電晶體 之源極與汲極之一連接接地電位，而每個開關電晶體之其 他源極與汲極，則連接到記憶陣列MCA2中之相應次字線 SWL1至SWL6。開關群SGP10中之開關電晶體S101至S106的閘 極連接到列解碼器R0WDEC3。每個這些開關電晶體之源極 與汲極之一連接接地電位，而每個開關電晶體之其他源極 與汲極，則連接到記憶陣列MCA3中之相應次字線SWL1至 SWL6。開關群SGP14中之開關電晶體S141至S146的閘極連接 到列解碼器R0WDEC4。每個這些開關電晶體之源極與汲極 之一連接接地電位，而每個開關電晶體之其他源極與汲 極，則連接到記憶陣列MCA4中之相應次字線SWL1至SWL6。 歹J解碼器R0WDEC1控制包含於開關群SGP1與開關群SGP2 中的開關電晶體。列解碼器R0WDEC1也施加一電位到主字 線MWL1。以此一操作，記憶陣列MCA1中之次字線SWL1至 SWL6之一連接到主字線MWL1，而記憶陣列MCA1中的次字 線SWL1至SWL6則設定成寫入狀態，讀取狀態，或接地電位 狀態。 列解碼器R0WDEC2控制包含於開關群SGP5與開關群SGP6 中的開關電晶體。列解碼器R0WDEC2也施加一電位到主字 82191-930915.DOC -27- 發明說明續頁 1275091 ⑼ 線MWL3。以此一操作，記憶陣列MCA2中之次字線SWL1至 SWL6之一連接到主字線MWL3，而記憶陣列MCA2中的次字 線SWL1至SWL6則設定成寫入狀態，讀取狀態，或接地電位 狀態。 列解碼器R0WDEC3控制包含於開關群SGP9與開關群 SGP10中的開關電晶體。列解碼器R0WDEC3也施加一電位到 主字線MWL5。以此一操作，記憶陣列MCA3中之次字線SWL1 至SWL6之一連接到主字線MWL5，而記憶陣列MCA3中的次 字線SWL1至SWL6則設定成寫入狀態，讀取狀態，或接地電 位狀態。 列解碼器R0WDEC4控制包含於開關群SGP13與開關群 SGP14中的開關電晶體。列解碼器R0WDEC4也施加一電位到 主字線MWL7。以此一操作，記憶陣列MCA4中之次字線SWL1 至SWL6之一連接到主字線MWL7，而記憶陣列MCA4中的次 字線SWL1至SWL6則設定成窝入狀態，讀取狀態，或接地電 位狀態。 此外，在讀取/寫入部分RD/WR—SEC中，用作寫入電流源 11的電源供應，可以在正電源供應與負電源供應之間切 換。這使其可能改變從寫入電流源11供應給主感測線MSL 之電流Iwrite的方向。 接下來，將敘述具有上述佈置之MRAM的運作。首先將藉 由例證將資料寫入記憶單元MC61中的情況，敘述寫入操 作，其中記憶單元MC61位於記憶體陣列MCA2中之次字線 SWL6與次感測線SSL1的交叉點〇 82191-930915.DOC -28- 發明說明續頁 1275091 ㈤ 行解碼器C0LDEC2打開開關群SGP8中的開關電晶體S81， 以將記憶陣列MCA2中的次感測線SSL1連接到主感測線 MSL。行解碼器C0LDEC2也將開關群SGP7中的開關電晶體 S71打開，以將記憶陣列MCA2中的次感測線SSL1連接到接地 電位。此外，供應寫入控制信號給寫入控制信號線 WR—CNT，以打開寫入開關電晶體S200。藉由將寫入電流源 11之電源供應電位設定成正或負電位，經由主感測線MSL， 從寫入電流源11將寫入電流Iwrite供給至記憶陣列MCA2中 的次感測線SSL1，或是以其相反之方向供應。注意開關群 SGP8中的開關電晶體S82與開關群SGP7中的開關電晶體 S72與S73，與開關群SGP4，SGP12與SGP16中的所有開關電晶 體，均設定成關（OFF)的狀態。以此一操作，記憶陣列MCA2 中的次感測線SSL2與SSL3,與記憶陣列MCA1，MCA3,與MCA4 中的次感測線SSL1至SSL3電氣地從主感測線MSL分離。開關 群SGP3，SGP11，與SGP15中的開關電晶體可以設定成開（ON) 或關（OFF)的狀態。 接著列解碼器R0WDEC2打開開關群SGP5與SGP6中的開關 電晶體S56與S66。列解碼器R0WDEC2施加一電壓至主字線 MWL3。以此一操作，從主字線MWL3供應一電流至次字線 SWL6。結果，依據流經次字線SSL1之電流方向，將「0」或 「1」資料寫入記憶單元MC61中。注意連接到剩下之主字線 之開關群SGP5中的開關電晶體S51至S55，與開關群SGP1， SGP9,與SGP13中的所有開關電晶體，均設定成關（OFF)的狀 態。開關群SGP6中的開關電晶體S61至S65，與開關群SGP2， 82191-930915.DOC -29- 1275091 (25) 發明說明續頁 SGP10，與SGP14中的所有開關電晶體，可以設定成開（ON) 的狀態或關（OFF)的狀態。 其次，將藉由例證從記憶單元MC61讀取資料的情況，敘 述讀取操作。 列解碼器ROWDEC2施加一電壓Vread主字線MWL3。列解碼 器ROWDEC2也將開關群SGP5中的開關電晶體S56打開，並將 開關群SGP6中的開關電晶體S66關閉。以此一操作，施加電 壓Vread至記憶陣列MCA2中的次字線SWL6,以供應一電流至 記憶單元MC61。在此一情況中，所有未選擇之次字線均設 定成接地電位，或浮動狀態。 接著，行解碼器COLDEC2打開開關群SGP8中的開關電晶體 S81，以連接記憶陣列MCA2中的次感測線SSL1至主感測線 MSL。行解碼器COLDEC2也將開關群SGP7中的開關電晶體 S71關閉。連接到主感測線MSL之剩下的開關電晶體S82與 S83，與開關群SGP4，SGP12，與SGP16中的所有開關電晶體， 均設定成關（OFF)的狀態。以此一操作，記憶陣列MCA2中的 次感測線SSL2與SSL3，與記憶陣列MCA1，MCA3，與MCA4 中的次感測線SSL1至SSL3，電氣地從主感測線MSL分離。此 外，將開關群SGP7中的開關電晶體S72與S73設定成開（ON) 的狀態，以將記憶陣列MCA2中未選擇之次感測線SSL2與 SS3，設定成接地電位。開關群SGP3，SGP11，與SGP15中的 開關電晶體可以設定成開（ON)的狀態或關（OFF)的狀態。 此外，施加讀取控制信號至讀取控制信號線RD_CNT，以 82191-930915.DOC -30- 發明說明續頁 1275091 ㈣ 打開讀取開關電晶體S300,從而將讀取電路12連接到主感測 線 MSL。 結果，如同第一與第二具體實施例，流出到主感測線MSL 的讀取電流Iread，被輸出成感測電路12中的讀取電壓Vout。 如上所述，根據本發明之第三具體實施例的MRAM，可以 獲得與第二具體實施例相同的效應。此外，可以改變來自 寫入電流源11之寫入電流Iwrite的方向。寫入資料係藉由控 制流經次感測線之寫入電流Iwrite的方向來控制。也就是 說，在寫入操作中，列解碼器不需要考慮流經次字線SWL1 至SWL6之電流的方向。因此，不需要將連接至每一次字線 SWL1至SWL6之一端之每一開關群中的開關電晶體，連接到 列解碼器。在此一具體實施例中，將開關群SGP2與SGP6， 與開關群SGP10與SGP14安排成彼此鄰接，並且經由共同之 互連，將鄰接之開關電晶體的源極連接至接地電位。這使 其可能減少需要形成MRAM之互連的數目，並減少晶片面 積。 接下來，將參考圖7A至7C與8，敘述根據本發明之第四具 體實施例的半導體記憶裝置。圖7A是MRAM單元之等價電路 圖。圖7B與7C是該單元之剖面圖。圖8是MRAM之方塊圖。 如圖7A所示，MRAM單元包含一 TMR元件與一單元電晶體 MC-TR。如圖7B所示，單元電晶體MC-TR包含源極與汲極區 域20a與20b與閘極電極21。源極與汲極區域20a與20b係形成 於矽基板1中，以便彼此分隔開來。閘極絕緣膜（未顯示）係 82191-930915.DOC -31- 發明說明績頁 1275091 ㈤ 形成於源極與汲極區域20a與20b之間的矽基板上。閘極電極 21當作讀取字線RD_WL。源極區域20a係經由互連層22連接 到接地電位。汲極區域20b係經由金屬互連層23與24，連接 到TMR元件之磁性薄膜5。作為寫入字線WR-WL之金屬互連 層係以介電夾層2的方式形成，以便以垂直於次感測線SSL 的方向延伸，並與TMR元件電氣地隔離。進一步將磁性薄 膜6的自旋方向設定成預定的方向。在這種情況下，使磁性 薄膜5之自旋方向變成與磁性薄膜6之自旋方向平行或反平 行，以產生兩個狀態，從而寫入「0」或「1」資料。 圖7C是具有不同於圖7B所示之結構之MRAM單元的剖面 圖。如圖7C所示，在圖7B所示的結構中，磁性薄膜26形成 於一絕緣膜4上，絕緣膜27形成於磁性薄膜26上，而磁性薄 膜6則形成於絕緣薄膜27上。進一步將磁性薄膜5與6的自旋 方向設定成預定的方向，以便彼此相符。在這種情況下， 使磁性薄膜26的自旋方向變成平行或反平行於磁性薄膜5 與6之自旋方向，從而寫入「0」或「1」資料。 在此一具體實施例中，第一具體實施例係應用於使用 MRAM單元形成單元陣列的情況，其中每一 MRAM單元具有 一 TMR元件與單元電晶體MC-TR。 如圖8所示，MRAM 10包含記憶陣列MCA1與MCA2，開關群 SGP1至SGP8，歹ij解碼器ROWDEC1至ROWDEC4，行解碼器 COLDEC1 與 COLDEC2，與讀取 / 寫入部分 RD/WR_SEC。 每一記憶陣列MCA1與MCA2具有以矩陣方式排列之（6X 6) MRAM單元MC。各個MRAM單元MC排列於寫入字線WR-WL1 82191-930915.DOC -32- 發明說明續頁 1275091 ㈤ 至WR-WL6與垂直於窝入字線WR_WL1S WR_WL6之次感測線 SSL1至SSL6之交叉點上。顯然，包含於每一記憶陣列MCA1 與MCA2之記憶單元的數目不限於（6 X 6)。此一 MRAM單元 MC具有如圖7A與7B或圖與所示之結構。圖7A中的寫入 字線WR-WL連接到圖8中的寫入字線WR-WL1至WR-WL6其中 之一，而圖7A中之次感測線SSL則連接到圖8中的次感測線 SSL1至SSL6立中之一。此外’每一行上之各個MRAM早元的 讀取字線RD-WL係連接到共同讀取字線RD-WL1至RD_WL6其 中之一。 開關群SGP1與SGP2分別具有六個開關電晶體S11至S16與 六個開關電晶體S21至S26。每一開關電晶體S11至S16之閘 極，與源極與汲極之一，連接到列解碼器R0WDEC1，而每 一開關電晶體之其他源極與汲極，則連接到記憶單元陣列 MCA1中之每一寫入字線WR-WL1至WR-WL6的一端。每一開 關電晶體S21至S26之閘極，與源極與汲極之一 ’連接到列解 碼器R0WDEC2，而每一開關電晶體之其他源極與汲極，則 連接到記憶單元陣列MCA1中之每一寫入字線WR-WL1至 WR-WL6的其他端。 開關群SGP3與SGP4分別具有六個開關電晶體S31至S36與 六個開關電晶體S41至S46。開關電晶體S31至S36之閘極連接 到行解碼器C0LDEC1，而每一開關電晶體之其他源極與汲 極，則連接到記憶陣列MCA1中之每一次感測線SSL1至SSL6 的一端。開關電晶體S41至S46之閘極連接到行解碼器 C0LDEC1 〇每個這些開關電阻器之源極與汲極之一連接到 82191-930915.DOC -33- 1275091 ____ (29) 發明說明續頁 主感測線MSL，而每個開關電晶體之其他源極與汲極，則連 接到記憶單元陣列MCA1中每個次感測線SSL1至SSL6之其他 端。 開關群SGP5與SGP6分別具有六個開關電晶體S51至S56與 六個開關電晶體S61至S66。每一開關電晶體S51至S56之閘 極，與源極與汲極之一，連接到列解碼器ROWDEC3，而每 一開關電晶體之其他源極與汲極，則連接到記憶單元陣列 MCA2中之每一寫入字線WR-WL1至WR-WL6之一端。每一開 關電晶體S61至S66之閘極，與源極與汲極之一，連接到列解 碼器ROWDEC4，而每一開關電晶體之其他源極與汲極，則 連接到記憶單元陣列MCA2中之每一寫入字線WR-WL1至 WR-WL6之其他端。 開關群SGP7與SGP8分別具有六個開關電晶體S71至S76與 六個開關電晶體S81至S86。開關電晶體S71至S76之閘極連接 到行解碼器COLDEC2，而每個開關電晶體之其他源極與汲 極，則連接到記憶單元陣列MCA2中之每一次感測線SSL1至 SSL6之一端。開關電晶體S81至S86之閘極連接到行解碼器 COLDEC2 〇每個這些開關電晶體之源極與沒極之一連接到 主感測線MSL，而每個開關電晶體之其他源極與汲極，則連 接到記憶單元陣列MCA2中之每一次感測線sslI至SSL6之其 他端。 列解碼器ROWDEC1與ROWDEC2控制開關群SGP1與SGP2中 的開關電晶體。在寫入操作中，電流係供應至記憶陣列 MCA1中選擇之寫入字線WR-WL1至WR_WL6其中之一。在讀 82191-930915.DOC -34- 1275091 (30) 發明說明績頁 取操作中，列解碼器ROWDEC1選擇記憶陣列MCA1中的讀取 字線RD-WL1至RD-WL6其中之一，並施加一電壓至所選擇之 讀取字線，其中施加之電壓等於或高於單元電晶體MC-TR 之臨界電壓。 列解碼器ROWDEC3與ROWDEC4控制開關群SGP3與SGP4中 的開關電晶體。在寫入操作中，電流係供應至記憶陣列 MCA2中選擇之寫入字線WR-WL1至WR-WL6其中之一。在讀 取操作中，列解碼器ROWDEC3選擇記憶陣列MCA2中的讀取 字線RD-WL1至RD-WL6其中之一，並施加一電壓至所選擇之 讀取字線，其中施加，之電壓等於或高於單元電晶體MC-TR 之臨界電壓。 行解碼器COLDEC1控制包含於開關群SGP3與SGP4中的開 關電晶體。行解碼器COLDEC2控制包含於開關群SGP7與SGP8 中的開關電晶體。每一行解碼器決定次感測線SSL1至SSL6 的電位，並於主感測線MSL之連接與不連接之間切換。 如上所述，主感測線MSL連接到讀取/寫入部分 RD/WR—SEC，其中12次感測線SSL1至SSL6與SSL1至SSL6經由 開關群SGP4至SGP8，連接到主感測線MSL。讀取/寫入部分 RD/WR一SEC包含寫入開關電晶體S200，讀取開關電晶體 S300，寫入電流源11，與感測電路12。在寫入操作中，寫入 開關電晶體S200將主感測線MSL設定在接地電位。窝入開關 電晶體S200與讀取開關電晶體S300之閘極，分別連接到分別 輸入寫入控制信號與讀取控制信號之寫入控制信號線 82191-930915.DOC -35- 發明說明續頁 1275091 (30 WR—CN丁與讀取控制信號線RD_CNT〇感測電路12具有一運算 放大器13與電阻元件14。運算放大器運算放大器13具有一連 接到電源供應電位之非反轉輸入端，經由讀取開關電晶體 S300連接主感測線MSL之反轉輸入端，與一輸出端。電阻元 件14具有連接至運算放大器13之反轉輸入端的一端，與連 接至運算放大器13之輸出端的其他端。在讀取操作中，感 測電路12使用電阻元件14，經由讀取開關電晶體S300，將從 主感測線MSL輸入的讀取電流Iread轉換成電壓，並將其輸出 為讀取電壓Vout。 接著，將敘述具有上述排列之MRAM的操作。首先將藉由 例證將資料寫入記憶單元MC66中的情況，敘述寫入操作， 其中記憶單元MC66位於記憶體陣列MCA2中之次感測線 SSL6與字線WL6的交叉點。 首先，行解碼器COLDEC2將開關群SGP8中的開關電晶體 S86打開，以將記憶陣列MCA2中的次感測線SSL6連接到主感 測線MSL。行解碼器COLDEC2亦將開關群SGP7中的開關電晶 體S76打開，以施加一寫入電壓至次感測線SSL6。此外，藉 由施加寫入控制信號到寫入控制信號線WR_CNT，將寫入開 關電晶體S200打開。以此一操作，寫入電流Iwrite從次感測 線SSL6流到主感測線MSL。注意，開關群SGP8中的開關電晶 體S81至S85，開關群SGP7中的開關電晶體S71至S75，與開關 群SGP4中的所有開關電晶體，均設定為關（OFF)的狀態。開 關群SGP3中的開關電晶體可以設定成開（ON)狀態，或關 (OFF)狀態。 82191-930915.DOC -36- 發明說明續頁 1275091 ⑼ 列解碼器R0WDEC3與R0WDEC4打開開關群SGP5中的開關 電晶體S56與開關群SGP6中的開關電晶體S66。然後，電流從 列解碼器R0WDEC3—邊，或列解碼器R0WDEC4—邊，供應 到寫入字線WR-WL6。依據流經寫入字線WR-WL6之電流的方 向，將「〇」或「1」資料寫入記憶單元MC66中。注意，開 關群SGP5中之開關電晶體S51至S55,與開關群SGP6中之開關 電晶體S61至S65，係設定成關（OFF)的狀態。開關群SGP1與 SGP2中的開關電晶體可以設定成開（ON)狀態或關（OFF)狀 態。 其次，將藉由例證從記憶單元MC66讀取資料的情況，敘 述讀取操作。 首先，行解碼器C0LDEC2打開開關群SGP8中的開關電晶體 S86，以將記憶陣列MCA2中的次感測線SSL6連接到主感測線 MSL。行解碼器C0LDEC2也將開關群SGP7中的開關電晶體 S76關閉。連接到主感測線MSL之剩下的開關電晶體S81至 S85，與開關群SGP4中之所有開關電晶體均設定成關（OFF) 的狀態。藉由將開關群SGP7中之開關電晶體S71至S75設定成 開（ON)的狀態，將未選擇之次感測線SSL1至SSL5設定成接 地電位。開關群SGP3中的開關電晶體可以設定成開（ON)的 狀態或關（OFF)的狀態。 此外，.藉由供應讀取控制信號至讀取控制信號線RD_CNT 以打開讀取開關電晶體S300,以便將感測電路12連接至主感 測線MSL。 接著，列解碼器R0WDEC3施加一電壓至讀取字線 82191-930915.DOC -37- 發明說明續頁 1275091 (33) RD-WL6，以打開記憶單元MC66中的單元電晶體MC-TR。在 此一情況中，剩下的讀取字線RD-WL1與RD-WL5，與所有寫 入字線WR-WL1至WR-WL6均設定成接地電位或浮動狀態。 既然主感測線MSL實際上是設定成電源供應電位，讀取電 流Iread經由次感測線SSL6，從主感測線MSL流到記憶單元 MC66。此一讀取電流Iread被電阻元件14轉換成電壓。接著， 電壓被輸出成從運算放大器13之輸出端輸出的讀取電壓 Vout 〇 如上所述，根據本發明之第四具體實施例之MRAM，可以 獲得與第一具體實施例中敘述之效應相同的效應，在第一 具體實施例中，該MRAM包含一 TMR元件與單元電晶體。顯 然，包含TMR元件與單元電晶體之記憶單元，可以應用於 第二與第三具體實施例。 接下來，將參考圖9A與9B敘述根據本發明第五具體實施 例之半導體記憶裝置。圖9A是MRAM單元之等價電路圖。圖 9B是該單元之剖面圖。 如圖9A與9B所示，MRAM單元係僅由一 TMR元件所形成。 更具體地說，當作感測線SL之金屬互連層30係形成於介電 夾層2中，而介電夾層2則形成於石夕基板1上。作為寫入字線 WR-WL之金屬互連層31，係在與感測線SL相同的水平上形 成，以與感測線SL平行。TMR元件係形成於介電夾層2中， 以便經由金屬互連層32與33連接到感測線SL，並與主字線 WR-WL鄰接。TMR元件具有形成於金屬互連層33上的磁性薄 膜5，形成於磁性薄膜5上的絕緣膜4，與形成於絕緣膜4上 82191-930915.DOC -38- 發明說明續頁 1275091 ㈣ 的磁性薄膜6。當作讀取字線RD-WL之金屬互連層34係形成 於介電夾層2中，以於垂直於字線SL的方向上延伸，以便電 氣地連接到磁性薄膜6。 其次，將敘述上述MRAM單元之寫入/讀取方法。在寫入 操作中，電流係供應到寫入字線WR-WL與讀取字線RD-WL。 藉由控制流經讀取字線RD-WL之電流的方向，使磁性薄膜5 與6之自旋方向平行或反平行。以此一操作，寫入「0」或 「1」資料。在資料讀取操作中，電壓係施加到讀取字線 RD-WL。藉由擷取流經感測線SL之電流，從MRAM讀取資料。 將寫入字線WR-WL新加入到上述MRAM元件。因此，在寫 入操作中，只有供應到讀取字線RD-WL之電流直接流進 MRAM單元。這使其可能抑制寫入操作中，施加於TMR元件 上的電子應力，因此改善了 MRAM元件的可靠性。注意宜使 用相同水平的金屬互連層，作為寫入字線WR-WL與感測線 SL。在此一情況中，可以在相同的步騾中，圖案化金屬互 連層30與31，因此可以簡化製造過程。 圖9C是具有不同於圖9B所示之結構的MRAM單元的剖面 圖。如圖9C 所示，在圖9B所示的結構中，磁性薄膜26係形 成於絕緣膜4上，絕緣膜27係形成於磁性薄膜26上，而磁性 薄膜6則形成於絕緣膜27上。進一步將磁性薄膜5與6的自旋 方向設定成預定的方向，以便彼此相符。用於此一結構之 寫入/讀取方法，與用於圖9B所示之結構者相同，除了磁性 薄膜26的自旋方向是在寫入操作中控制。藉由使磁性薄膜 82191-930915.DOC -39- 發明說明讀頁 1275091 (35) 26的自旋方向平行或反平行於磁性薄膜5與6的自旋方向’ 寫入「0」或「1」資料。如圖9C所示之結構，可以獲得比 圖9B所示之結構更高的MR比。 接下來，將參考圖1〇，敘述根據本發明之第六具體實施 例的半導體記憶裝置。圖10係MRAM之方塊圖。在此一具體 實施例中，第一具體實施例係應用於使用根據第五具體實 施例之MRAM單元所形成之單元陣列的情況。 如圖10所示，MRAM 10包含記憶陣列MCA1與MCA2。開關 群SGP1至SGP8，列解碼器ROWDEC1至ROWDEC4，行解碼器 COLDEC1與COLDEC2，讀取部分RD_SEC，與寫入列解碼器 WRITE-ROWDEC。 每一記憶陣列MCA 1與MCA2具有以矩陣形式排列之（6 X 6) MRAM單元MC。各個MRAM單元MC排列於複數個讀取字線 RD_WL1至RD-WL6與垂直於讀取字線RD-WL1至RD-WL6之次 感測線SSL1至SSL6之交叉點上。顯然，包含於每一記憶陣 列MCA1與MCA2之記憶單元MC的數目不限於（6 X 6)。此一 MRAM單元MC具有如圖9A與9B或圖9A與9C所示之結構。圖 9A中的寫入字線RD-WL連接到圖10中的讀取字線RD-WL1至 RD-WL6其中之一，而圖9A中之次感測線SL則連接到圖10次 感測線SSL1至SSL6其中之一。此外，每一列上各個MRAM單 元的寫入WRL係連接到共同寫入WR-WL1至WR-WL6其中之 一。注意寫入字線WR-WL1至WR-WL6係共同地連接到記憶陣 列MCA1與MCA2。每一寫入字線WR-WL1至WR-WL6之一端係 接地，而其他端則連接到寫入行解碼器WRITE-ROWDEC。 82191-930915.DOC -40- 發明說明續頁 1275091 ㈤ 開關群SGP1與SGP2分別具有六個開關電晶體S11至S16與 六個開關電晶體S21至S26。每一開關電晶體S11至S16之閘 極，與源極與汲極之一，連接到列解碼器R0WDEC1，而每 一開關電晶體之其他源極與汲極，則連接到記憶單元陣列 MCA1中之每一讀取字線RD-WL1至RD-WL6的一端。每一開關 電晶體S21至S26之閘極，與源極與汲極之一，連接到列解碼 器R0WDEC2 ’而每一開關電晶體之其他源極與汲極，則連 接到記憶單元陣列MCA1中之每一讀取字線RD-WL1至 RD-WL6的其他端。 開關群SGP3與SGP4分別具有六個開關電晶體S31至S36與 六個開關電晶體S41至S46。開關電晶體S31至S36之閘極連接 到行解碼器COLDEC1。每個這些開關電晶體之源極與汲極 其中之一，連接到接地電位，而每一開關電晶體之其他源 極與汲極，則連接到記憶陣列MCA1中之每一次感測線SSL1 至SSL6的一端。開關電晶體S41至S46之閘極連接到行解碼器 C0LDEC1 〇每個這些開關電阻器之源極與沒極之一連接到 主感測線MSL，而每個開關電晶體之其他源極與汲極，則連 接到記憶單元陣列MCA1中每個次感測線SSL1至SSL6之其他 端。 開關群SGP5與SGP6分別具有六個開關電晶體S51至S56與 7T個開關電晶體S61至S66。母一開關電晶體S51至S56之閘 極，與源極與汲極之一，連接到列解碼器R0WDEC3，而每 一開關電晶體之其他源極與汲極，則連接到記憶單元陣列 MCA2中之每一讀取字線RD-WL1至RD-WL6之一端。每一開關 82191-930915.DOC -41 - 1275091 (37) 發明說明績頁 電晶體S61至S66之閘極，與源極與汲極之一，連接到列解碼 器ROWDEC4，而每一開關電晶體之其他源極與汲極，則連 接到記憶單元陣列MCA2中之每一讀取字線RD-WL1至 RD-WL6之其他端。 開關群SGP7與SGP8分別具有六個開關電晶體S71至S76與 六個開關電晶體S81至S86。開關電晶體S71至S76之閘極連接 到行解碼器COLDEC2。每個這些開關群之源極與汲極之一 連接到接地電位，而每個開關電晶體之其他源極與汲極， 則連接到記憶單元陣列MCA2中之每一次感測線SSL1至SSL6 之一端。開關電晶體S81至S86之閘極連接到行解碼器 COLDEC2 〇每個這些開關電晶體之源極與汲極之一連接到 主感測線MSL，而每個開關電晶體之其他源極與汲極，則連 接到記憶單元陣列MCA2中之每一次感測線SSL1至SSL6之其 他端。 列解碼器ROWDEC1至ROWDEC4控制包含於開關群SGP1， SGP2，SGP5，與SGP6中的開關電晶體，並施加一預定之電 位至讀取字線RD-WL1至RD-WL6。 行解碼器COLDEC1控制包含於開關群SGP3與SGP4中的開 關電晶體，而行解碼器COLDEC2控制包含於開關群SGP7與 SGP8中的開關電晶體。每一列解碼器決定次感測線SSL1至 SSL6的電位，並於主感測線MSL之連接與不連接之間切換。 在寫入操作中，使用寫入列解碼器WRITE-ROWDEC，以供 應一寫入電流給寫入字線WR-WL1至WR-WL6其中之一。 主感測線MSL連接到讀取部分RD-SEC，其中12次感測線 82191-930915.DOC -42- 發明說明績頁 1275091 (3S) SSL1至SSL6與SSL1至SSL6經由開關群SGP4至SGP8，連接到主 感測線MSL。讀取部分RD—SEC包含一讀取開關電晶體S300 與一感測電路12。感測電路12經由讀取開關電晶體S300，連 接到主感測線MSL。讀取開關電晶體S300之閘極連接到輸入 讀取控制信號的讀取控制信號線RD_CNT。感測電路12與第 一具體實施例中的感測電路相同，因此將省略其敘述。 接著，將敘述具有上述排列之MRAM的操作。首先將藉由 例證將資料寫入記憶單元MC66中的情況，敘述寫入操作， 其中記憶單元MC66位於記憶體陣列MCA2中之次感測線 SSL6與字線WL6的交叉點。 首先，行解碼器C0LDEC2將開關群SGP7與SGP8中的所有開 關電晶體關閉。注意開關群SGP4中的所有開關電晶體均設 定成關（OFF)的狀態，而開關群SGP3中的開關電晶體則可以 是開（ON)的狀態或關（OFF)的狀態。 接著，寫入列解碼器WRITE-ROWDEC供應一電流至寫入字 線 WL-WL6。 列解碼器R0WDEC3與R0WDEC4打開開關群SGP5中的開關 電晶體S56與開關群SGP6中的開關電晶體S66。列解碼器 R0WDEC3或R0WDEC4供應一電流至讀取字線RD-WL6。流經 讀取字線RD-WL6之電流，在讀取字線RD-WL6的周圍形成一 磁場。依據流經讀取字線RD-WL6之電流的方向，將「0」或 「1」資料寫入記憶單元MC66中。注意，開關群SGP8中之開 關電晶體S81至S85，與開關群SGP6中之開關電晶體S61至 S65，係設定成關（OFF)的狀態。開關群SGP1與SGP2中的開關 電晶體可以設定成開（ON)狀態或關（OFF)狀態。 82191-930915.DOC -43- 1275091 _ (39) 發明說明續頁 其次’將藉由例證從記憶單元MC66讀取資料的情況，敘 述讀取操作。 首先，列解碼器ROWDEC3打開開關群SGP5中的開關電晶 體S56，而列解碼器ROWDEC4則關閉開關群SGP6中的開關電 晶體S66。接著施加一電壓Vread至記憶陣列MCA2中的讀取 字線RD-WL6。在此一情況中，所有剩下的讀取字線RD-WL1 至RD-WL5均設定成接地電位或浮動狀態。 行解碼器COLDEC2接著打開開關群SGP8中的開關電晶體 S86，以將記憶陣列MCA2中的次感測線SSL6連接到主感測線 MSL。行解碼器COLDEC2也將開關群SGP7中的開關電晶體 S76關閉。連接到主感測線MSL之剩下的開關電晶體S81至 S85，與開關群SGP4中之所有開關電晶體均設定成關（〇FF) 的狀態。此外，藉由將開關群SGP7中之開關笔晶體S71至S75 設定成開（ON)的狀態，將未選擇之次感測線SSL1至SSL5設 定成接地電位。開關群SGP3中的開關電晶體可以設定成開 (ON)的狀態或關（OFF)的狀態。 此外，供應讀取控制信號至讀取控制信號線RD-C1S[T以打 開讀取開關電晶體S300,以便將感測電路12連接至主感測線 MSL。 結果，在電壓Vread的應用上，讀取電流1read經由次感測 線SSL6，從記憶單元MC66流到主感測線MSL。接著，電阻 元件14將讀取電流Iread轉換成一電壓。此一電壓被輸出成伙 運算放大器13之輸出端的讀取電壓^ Vout ° 如上所述，根據本發明之第六具體實施例之MRAM，可以 82191-930915.DOC -44- 1275091 (40) 發明說明續頁 獲得第一與第五具體實施例中所敘述的效應。 接下來，將參考圖11A，敘述根據本發明之第七具體實施 例的半導體記憶裝置。圖11A是顯示MRAM之一區域之剖面 結構的圖，而更具體地說，是沿著圖2，5，與6中之區域AA1 至AA3其中之一的次感測線SSL1所採取的剖面圖。 如圖11A所示，開關電晶體S31與當作行解碼器COLDEC1 之一部份的MOS電晶體，係形成於矽基板1的元件區域中。 開關電晶體S31具有雜質擴散層40a與40b與閘極電極41。雜 質擴散層40a與40b係形成於矽基板1中，以便彼此分隔開 來，並當作源極與汲極區域。閘極電極41係形成於矽基板1 上，其間插入閘極絕緣膜（未顯示）。當作行解碼器COLDEC1 之一部分的MOS電晶體也具有形成於矽基板1之中的雜質 擴散層42a與42b，以便彼此分隔，並作為源極與汲極區域， 而閘極電極43則形成於矽基板1上，其間插入一閘極絕緣膜 (未顯示）。介電夾層2係形成於矽基板1上，以覆蓋這些電晶 體。開關電晶體S31之源極與汲極區域（40a)其中之一，係經 由形成於介電失層2中的金屬互連層44與45，連接到接地電 位。次感測線SSL1係形成於介電夾層2中，以便延伸到整個 行解碼器COLDEC1，並電氣地連接到開關電晶體S31之其他 源極與汲極區域（40b)。複數個MRAM單元形成於次感測線 SSL1上，其中每個具有夾在磁性薄膜5與6之間的絕緣膜4。 字線WL6至WL3 (或次字線SWL6至SWL3)係形成於每一 MRAM單元上。
在上述結構中，開關電晶體與行解碼器係形成於MRAM 82191-930915.DOC -45 - 1275091 (41) 發明說明續頁 單元下面的空虛區域。這使其可能減少由MRAM所佔據的面 積，並減少晶片尺寸。 圖11B係顯示MRAM之一區域之剖面結構的圖，其係根據 此一具體實施例之修改，而更具體地說，是沿著圖5與6中 的AA4與AA5區域其中之一的次字線SWL2所採取的剖面圖。 如圖11B所示，開關電晶體S12與當作列解碼器ROWDEC1 之一部份的MOS電晶體，係形成於矽基板1的元件區域中。 開關電晶體S12具有雜質擴散層47a與47b與閘極電極48。雜 質擴散層47a與47b係形成於矽基板1中，以便彼此分隔開 來，並當作源極與汲極區域。閘極電極48係形成於矽基板1 上，其間插入閘極絕緣膜（未顯示）。當作列解碼器ROWDEC1 之一部分的MOS電晶體也具有形成於矽基板1之中的雜質 擴散層49a與49b，以便彼此分隔，並作為源極與汲極區域， 而閘極電極50則形成於矽基板1上，其間插入一閘極絕緣膜 (未顯示）。介電夬層2係形成於矽基板1上，以覆蓋這些電晶 體。主字線MWL1係形成介電夾層2中。開關電晶體S12之源 極與汲極（47b)之一，與當作列解碼器ROWDEC1 —部分之 MOS電晶體的源極與汲極區域（49b)之一，係經由金屬互連 層51，連接到主字線MWL1。次感測線SSL1至SSL3係形成於 介電爽層2上。MRAM單元形成於次感測線SSL1至SSL3上， 每一個具有夾在磁性薄膜5與6之間的絕緣膜4。介電爽層56 進一步形成於介電夾層2上。各個MRAM單元通用的次字線 SWL係形成於介電夾層56上。次字線SWL2經由金屬互連層51 至55，連接到開關電晶體S12之其他源極與汲極區域（47a)， 82191-930915.DOC -46- 1275091 (42) 發明說明續頁 其中金屬互連層51至55形成於介電夾層2與56中。 根據上述結構，開關電晶體，列解碼器，與主字線係形 成於MRAM單元下面的空虛區域中。換句話說，MRAM單元 與其周邊電路是如此排列，以於垂直矽基板的表面的方向 上重疊。這使其可能減少MRAM所佔據的區域，並減少晶片 尺寸。顯然，可以以不同於MRAM單元的水平，形成寫入列 解碼器WRITE-ROWDEC或主感測線MSL，並獲得如上述之相 同效應。此外，讀取/寫入部分RD/WR—SEC與其他周邊電路， 可以和列解碼器與行解碼器一樣，形成於每一 MRAM單元下 面的區域中。即使是當作主字線，主感測線，與其類似之 物的金屬互連層是形成於每一 MRAM單元上面，而不是下 面，也可以獲得面積減少效應。 如上所述，根據本發明之第一至第七具體實施例的 MRAMs，藉由將感測線排列成包含主感測線與次感測線之 層狀位元線結構，將記憶單元陣列分割成陣列。根據本發 明之第二至第七具體實施例，字線也排列成包含主字線與 次字線的層狀字線結構，以將記憶單元陣列分割成陣列。 以此一結構，在讀取操作中，在感測線上與選擇之記憶單 元並存的寄生阻抗可以降低。這使其可能有效率地從選擇 之單元供應一讀取電流至感測電路，因而抑制電流消耗的 增加。此外，即使記憶單元數目增加，可以保持高的資料 讀取精確度。因此，可以進一步增進MRAM的整合程度。 根據第三具體實施例的MRAM，連接到次字線的開關群之 82191-930915.DOC -47- 1275091 (43) 發明說明續頁 一係連接到接地電位。這些開關群係排列成彼此鄰接，以 減少互連的數目與所佔據的面積。 根據第五與第六具體實施例之MRAMs，僅由一 TMR元件所 形成之MRAM單元，額外具有不直接連接到TMR元件之寫入 字線。這使其可能減少寫入操作中，施加在TMR元件上的 應力，並改善MRAM的可靠性。 根據第七具體實施例的MRAM，每一開關電晶體與周邊電 路，如解碼器，係排列於每一 MRAM單元下面的空虛區域。 此外，次字線，主字線，次感測線，與主感測線係使用不 同的互連層來形成。結果，可以減少MRAM所佔據的面積， 並減少晶片尺寸。 注意，本發明之具體實施例可以普遍與廣泛地應用於半 導體裝置，此一半導體裝置具有放置於兩互連之交叉點上 的每一個單元與MRAM。根據第一至第七具體實施例，每一 解碼器與每一開關群係以不連續的組件來處理。可是，每 一開關群可以併入每一解碼器。此外，各個具體實施例可 以組合使用。 圖12A係一顯示MRAM的方塊圖，其為第二與第六具體實 施例之結合。如圖12A所示，在第六具體實施例中，使用層 狀字線結構以將記憶單元陣列分割成四個陣列。各個記憶 陣列MCA1至MCA4中的次字線SWL1至SWL6係用作讀取字 線。以此一排列，可以獲得第二與第六具體實施例中所敘 述的效應。 圖12B係一顯示MRAM的方塊圖，其為第三與第六具體實 82191-930915.DOC -48- 發明說明續頁 1275091 ⑼ 施例的結合。如圖12B所示，在圖12A所示之MRAM中，連接 到次字線SWL1至SWL6之開關群其中之一係連接到接地電 位，而且這些開關群係排列成彼此鄰接。這使其可能獲得 第三與第六具體實施例中所敘述的效應。 熟諳此藝之士將迅速了解額外的優點與修改。因此，本 發明之更寬廣的態樣並不受限於本文中所顯示與敘述的特 定細節與代表性具體實施例。因此，可以做各種修改而不 脫離延伸申請專利範圍所定義，以及與其相當之一般發明 觀念的精神或範圍。 圖式簡單說明 圖1A係一方塊圖，顯示傳統之磁阻隨機存取記憶體 (MRAM)； 圖1B係一方塊圖，顯示傳統之MRAM，而更特定言之，顯 示讀取操作中，寄生阻抗如何存在感測線中； 圖2係一方塊圖，顯示根據本發明之第一具體實施例的 MRAM ； 圖3A係一 MRAM單元之等價電路圖，其係根據本發明之第 一具體實施例； 圖3B與3C係圖3A中之MRAM單元的剖面圖； 圖4A係MRAM單元之等價電路圖，其係根據本發明之第一 具體實施例； 圖4B與4C係圖4A中之MRAM單元的剖面圖； 圖5係一方塊圖，顯示根據本發明之第二具體實施例之 MRAM ； 82191-930915.DOC -49- 發明說明績頁 1275091 ⑼ 圖6係一方塊圖，顯示根據本發明之第三具體實施例之 MRAM ； 圖7A係一 MRAM單元之等價電路圖，其係根據本發明之第 四具體實施例； 圖7B與7C係圖7A中之MRAM單元的剖面圖； 圖8係一方塊圖，顯示根據本發明之第四具體實施例之 MRAM ； 圖9A係一 MRAM單元之等價電路圖，其係根據本發明之第 五具體實施例； 圖9B與9C係圖9A中之MRAM單元的剖面圖； 圖10係一方塊圖，顯示根據本發明之第六具體實施例之 MRAM ； 圖11A係一 MRAM之剖面圖，其係根據本發明之第七具體 實施例； 圖11B係MRAM之剖面圖，其係根據本發明之第七具體實 施例之修改；及 圖12A至12B係MRAMs的剖面圖，其係根據本發明之第六 具體實施例之第一與第二修改。 圖式代表符號說明 MC11 〜MCm4 WL，WL1 〜WLm SL， SL1〜SL4 100-1〜100-4 S500 S600 110, 11 120, 12 130, 13 磁阻隨機存取記憶體單元 字線 感測線 讀取/寫入部分 寫入開關 讀取開關 寫入電流源 感測電路 運算放大器 82191-930915.DOC 50- 1275091 ⑽ 發明說明續頁
140, 14 S401〜S404 150, 160-1〜160-n 10 MCA1，MCA2 SGP1 〜SGP16， SW-GROUP15 RO WDEC hROWDEC4 COLDEC1，COLDEC2 RD/WR_SEC MC SSL, SSL1〜SSL6 3, 23, 24, 30, 31，44, 45, 51 〜55 2, 56 1 4, 27 5, 6, 26 SI卜S16, S21〜S26， S31〜S33, S41〜S43， S51〜S56, S61〜S66， S71〜S73, S81〜S83， S91〜S96, S101〜S106， S1U〜S113, S121 〜S123 MSL S200 S300 WR_CNT RD_CNT SWL1 〜SWL6 MC-TR 20a 20b 21，41，43, 48, 50 RD-WL1 〜RD-WL6 WR-WL 卜 WR-WL6 WRITE-ROWDEC 40a，40b，42a，42b, 47a， 47b，49a，49b MOS 電流/電壓轉換器（電阻元件） 接地開關 寄生阻抗網路 磁阻隨機存取記憶體 記憶單元陣列 開關群 列解碼器 行解碼器 讀取/寫入部分 記憶單元 次感測線 金屬互連層 介電夬層 碎基板 絕緣膜 磁性薄膜 開關電晶體 主感測線 寫入開關電晶體 讀取開關電晶體 寫入控制信號線 讀取控制信號線 次字線 磁阻隨機存取記憶單元電晶體 源極區域 沒極區域 閘極電極 讀取字線 寫入字線 寫入列解碼器 雜質擴散層 金屬氧化物半導體電晶體 82191-930915.DOC -51 -