KR100819099B1 - 가변저항 반도체 메모리 장치 - Google Patents

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Abstract

계층적인 워드라인 구조를 갖는 가변저항 메모리 장치가 제공된다. 가변저항 메모리 장치는 해당 비트라인들과 연결된 가변저항소자와 스위칭소자로 구성된 메모리 셀들, 상기 메모리 셀의 스위칭소자들과 연결된 서브워드라인들, 게이트가 해당 서브워드라인 선택신호에 연결되고 한단자가 메인워드라인에 연결되고 다른 한단자가 상기 해당 서브워드라인에 연결된 워드라인 연결트랜지스터들을 포함한다. 상기 워드라인 연결트랜지스터들은 NMOS 트랜지스터만으로 구성된다.

Description

가변저항 반도체 메모리 장치 {Variable resistive semiconductor memory device}
도 1은 일반적인 가변저항 소자를 이용한 단위 메모리 셀을 나타낸다
도 2는 도 1의 단위 메모리 셀들을 이용한 종래 메모리 장치의 개략적인 회로도이다.
도 3은 본 발명의 실시예에 따른 가변저항 메모리 장치의 블록도 및 그 메모리 섹터의 개념적인 회로도이다.
도 4는 본 발명의 일시예에 따른 메모리 장치의 메모리 블록과 워드라인 연결부만의 구체적 회로도이다.
도 5는 도 4의 워드라인 연결부를 포함하는 메모리 장치의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치의 메모리 블록들과 워드라인 연결부만을 나타내는 회로도이다.
도 7은 도 6의 메모리 장치의 쓰기 동작의 각 신호들의 타이밍도이다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치의 회로도이다.
도 9는 도 8의 전압선택부 및 메인 워드라인 드라이버의 상세회로도이다.
도 10는 본 발명의 또 다른 실시예에 따른 메모리 장치이다.
본 발명은 가변저항 메모리 장치에 관한 것으로, 보다 상세하게는 메인 워드라인과 서브 워드라인 구조를 갖는 가변저항 메모리 장치의 워드라인 연결부 및 그 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성이며 리프레쉬가 필요없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory)과 전이금속산화물등의 가변저항 특성를 갖는 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압에 따라 그 저항값이 가변되며 전류 또는 전압이 사라져도 그 저항값을 그대로 유지하는 비휘발성 특성을 가진다는 점과 리프레쉬가 필요 없다는 점이다.
도 1은 가변저항 소자를 이용하는 차세대 메모리 장치의 일반적인 메모리 셀을 나타낸다. 도 1을 참조하면, 메모리 셀(10)은 가변저항 기억소자(11)와 다이오드(12)를 포함한다. 가변저항 소자(11)는 비트 라인(BL)과 다이오드(12) 사이에 연 결되며, 다이오드(12)는 가변저항 소자(11)와 워드라인(WL)사이에 연결된다.
도 1의 메모리 셀의 가변저항 소자(11)의 종류에 따라 메모리 장치는 PRAM, RRAM, MRAM 중의 하나일 수 있다. 여기서, 상기 가변저항 소자(11)가 상 변화 물질(GST,Ge-Sb-Te)로 이루어지고 온도에 따라 저항이 변하는 경우에는 PRAM이 될 수 있다. 가변저항 소자(11)가 상부전극과 하부전극 그리고 그 사이에 전이금속산화물(Complex Metal Oxides)로 형성된 경우에는 RRAM이 될 수 있다. 또한 가변저항 기억소자(11)가 자성체의 상하부전극과 그사이의 절연체로 되어 있는 경우에는 MRAM이 될 수도 있다.
설명의 편의를 위해 상기 가변저항 기억소자가 상 변화 물질인 경우를 설명하나, 본 발명의 기술적 사상은 RRAM 및 MRAM등에도 적용될 수 있음을 유의(note)하여야 한다.
도 2는 도 1의 단위 메모리 셀들을 이용한 종래 메모리 장치의 개략적인 회로도이다. 도 2를 참조하면, 종래의 메모리 장치(200)는 로우디코더 및 메인 워드라인 드라이버(210), 복수의 메모리 블록(BLK0~BLKn), 복수의 메인 워드라인(MWL0~n), 복수의 서브 워드라인(SWL) 및 복수의 서브 워드라인 드라이버(220)들을 포함한다.
상기 복수의 서브 워드라인 드라이버들(220) 각각은 메모리 블록들(BLK0~BLKn) 사이에 위치하며, 상기 메인 워드라인(MWL0~n)에 인가된 전압에 응답하여 상기 서브 워드라인(SWL) 에 알맞은 전압을 인가한다. 상기 종래의 서브 워드라인 드라이버(220)는 서브 워드라인 전압을 풀업하는 PMOS 트랜지스터와, 풀다 운하는 NMOS 트랜지스터를 포함하는 인버터로 형성된다.
이와 같이 종래의 서브 워드라인 드라이버는 인버터 형식으로 구성되므로 제조시에 PMOS 트랜지스터를 형성하기위한 웰(Well)영역을 따로 형성 해야하므로 레이아웃 면적이 크게 소모된다. 또한 메인 워드라인 전압과 서브 워드라인 전압이 항상 서로 다른 전압 레벨로 동작하기 때문에 공정상의 문제로 메인 워드라인과 서브 워드라인이 쇼트(Short)될 경우에 풀업전압과 풀다운전압 사이에 관통전류가 존재하게 되어 리페어가 불가능한 문제점이 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 메인 워드라인과 서브 워드라인을 연결하는 워드라인 연결부를 최소의 레이아웃 면적으로 구현할 수 있는 가변저항 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 리페어가 용이한 워드라인 연결부를 갖는 가변저항 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변저항 메모리 장치는 해당 비트라인들과 연결된 가변저항소자와 스위칭소자로 구성된 메모 리 셀들, 상기 메모리 셀의 스위칭소자들과 연결된 서브워드라인들, 게이트가 해당 서브워드라인 선택신호에 연결되고 한단자가 메인워드라인에 연결되고 다른 한단자가 상기 해당 서브워드라인에 연결된 워드라인 연결트랜지스터들을 구비하며, 상기 워드라인 연결트랜지스터는 NMOS 타입으로 만 구성된다.
또한 상기 워드라인 연결트랜지스터들은 스탠바이시에는 상기 해당 서브워드라인 선택신호들에 응답해서 모두 턴온되어 상기 메인워드라인의 제 1전압을 상기 서브워드라인들에 연결하고, 읽기 또는 쓰기 동작시에는 하나만 턴온 되어 상기 메인워드라인의 제 2전압을 해당 서브워드라인에 전송하고 나머지는 턴오프되어 나머지 서브워드라인들과 상기 메인워드라인의 연결을 차단한다. 또한 게이트가 해당 프리차징 선택신호들에 연결되고 한단자가 해당 서브워드라인에 연결되고 다른 한단자가 서브워드라인 프리차징 전압과 연결된 프리차징 트랜지스터들을 더 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 복수의 비트라인과 복수의 서브워드라인의 교차점에 각각 형성되며 가변저항소자와 스위칭소자로 구성된 메모리 셀들을 포함하는 복수의 메모리 블록들, 상기 메모리 블록에 공통으로 형성되며 상기 복수의 서브워드라인들 중 n개 단위로 형성된 메인 워드라인들, 메인 워드라인 선택신호에 응답해서 비선택된 메인워드라인에 제 1전압을 인가하거나 선택된 하나의 메인워드라인에 제 2전압을 구동하는 메인 워드라인 드라이버, 상기 메모리 블록들 사이에 위치하고 서브워드라인 선택신호들에 응답해서 비선택된 서브워드라인에 상기 메인워드라인의 상기 제 1전압을 연결하거나 선택된 하나 의 서브워드라인에 상기 제 2전압을 전송하는 트랜지스터들을 포함하는 워드라인 연결부를 구비하는 가변하며 상기 선택된 서브워드라인의 상기 제 2전압과 상기 비트라인들의 전압차에 의해 상기 가변저항소자와 스위칭소자를 통해 상기 선택된 서브워드라인으로 전류가 흐르는 것을 특징으로 한다.
바람직하기로, 상기 워드라인 연결부들은 게이트에 상기 서브 워드라인 선택신호가 드레인과 소스에 각각 상기 메인 워드라인과 상기 서브 워드라인이 연결된 NMOS 트랜지스터만으로 구성된다. 또한, 상기 메모리블록들 사이에 위치하며 상기 서브워드라인 선택신호들에 응답하는 프리차징 선택신호들에 응답해서 스탠바이시에는 상기 서브워드라인들에 서브워드라인 프리차징 전압을 인가하고, 읽기 또는 쓰기동작시에는 상기 선택된 서브워드라인에는 상기 메인워드라인의 상기 제 2전압을 연결하고 비선택된 메인워드라인에는 상기 서브워드라인 프리차징전압을 연결하는 프리차징부가 더 포함될 수 있다. 상기 프라차징부는 게이트에 상기 프리차징 선택신호들 중 해당 선택신호가, 드레인과 소스에 각각 상기 서브워드라인 프리차징전압과 상기 서브 워드라인이 연결된 NMOS 트랜지스터들로 구성될 수 있다. 또한, 바람직하기로, 읽기 신호 또는 스탠바이 신호에 응답해서 제 3전압 또는 제 4전압 중 하나를 상기 서브워드라인 프리차징 전압으로 상기 메인워드라인 드라이버의 전원전압으로 각각 연결하는 전압선택부가 더포함될 수 있다. 상기한 바와 같은 본 발명의 실시예적 구성들에 따라, 가변저항 메모리 장치는 메인 워드라인과 서브 워드라인의 워드라인 연결부를 같은 종류의 트랜지스터을 이용하므로 레이아웃 면적이 감소된다. 그리고, 서브워드라인 전압과 메인워드라인의 전압을 항상 동일하 게 유지할 수 있어 불량발생시 그 구제가 가능하며, 선택되는 서브워드라인의 프리차징 전압을 읽기 쓰기 동작에 따라 선택적으로 사용할 수 있으므로 소비전력이 줄어든다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 및/또는는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)으로 언급된 구성요소, 단계, 동작 및/또는 소자는, 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않음을 주목(note)하여야 한다.
도 3은 본 발명의 실시예에 따른 가변저항 메모리 장치의 블록도 및 그 메모 리 섹터의 개념적인 회로도이다.
도 3를 참조하면, 메모리 장치(300)는 복수의 메모리 뱅크(BANKi; i=0~3), 로우 디코더 및 메인 워드라인 드라이버(310), 컬럼 디코더 및 입출력 회로(320)를 포함한다.
복수의 메모리 뱅크(BANKi; i=0~3)는 각각 복수의 메모리 섹터(SECj ; j=0~7)를 포함하고, 각 메모리 섹터(SECj ; j=0~7)는 복수의 메모리 블록(BLKk; k=0~3)을 포함한다.
로우 디코더 및 메인 워드라인 드라이버(310)는 메모리 섹터(SEC0~7)의 메인 워드라인(MWL)들 각각에 동작에 알맞은 전압을 공급한다.
컬럼 디코더및 입출력 회로(320)는 메모리 섹터(SEC0~7)의 메모리 블록내의 비트라인(BL)을 선택하고 메모리 셀에 또는 메모리 셀로부터 데이터를 쓰거나 읽는 동작을 한다.
이하에서는 복수의 메모리 뱅크(BANKi; i=0~3)중 BANK3의 메모리 섹터(SEC7)에 대해서 예를 들어 설명하나, 다른 메모리 뱅크에 동일하게 적용될 수 있음은 본 발명이 속하는 기술분야에서는 자명하다.
도 3의 메모리 섹터(SEC7)을 구체적으로 살펴보면, 메모리 섹터(SEC7)는 메모리 블록들(BLK0~3)과 각 메모리블록들 사이에 워드라인 연결부(330)를 포함한다.
메인 워드라인들(MWL0~n) 각각은 상기 메모리 블록들에 공통으로 형성되며, 각각의 메모리 블록내의 서브 워드라인들(SWL)도 함께 연결되어 있다.
각 메모리 블록(BLK0~3)내에서 서브 워드라인(SWL)과 비트라인(BL)의 교차영 역에는 도 1의 메모리 셀들이 연결된다.
워드라인 연결부(330)는 게이트가 서브 워드라인 선택신호(SA)에, 드레인이 상기 메인 워드라인(MWL)에, 소스가 서브 워드라인(SWL)에 연결된 NMOS 트랜지스터를 구비한다.
즉, 본 발명에 따른 메모리 장치(300)는 도 2의 종래의 서브워드라인 드라이버 영역에 NMOS 트랜지스터만을 포함하는 워드라인 연결부를 형성하여 레이아웃 면적을 감소 할 수 있다.
도 4는 본 발명의 일시예에 따른 메모리 장치의 메모리 블록과 워드라인 연결부만의 구체적 회로도이다.
도 4를 참조하면, 워드라인 연결부(410)는 도 3의 워드라인 연결부(330)와는 달리 하나의 메인 워드라인(MWL)에 4개의 서브 워드라인(SWL0~3)이 배치되는 계층적 워드라인 구조를 갖는 것이다. 설명의 명확화를 위해 하나의 메인 워드라인에 4개의 서브 워드라인이 할당된 예를 설명하고 있으나, 하나의 메인 워드라인에 할당되는 서브워드라인 수는 임의로 정해질 수 있다.
워드라인 연결부(410)는 각 메모리 블록들(BLK1,BLK2) 사이에 위치하며 단지 NMOS 트랜지스터들(N0~3)만을 포함한다. 상기 트랜지스터들(N0~3) 각각은 게이트에 해당하는 서브 워드라인 선택신호(SA00~SA11)가, 드레인에 상기 메인 워드라인(MWL)이, 소스에는 해당하는 서브 워드라인(SWL0~3)이 연결된다. 물론 상기 트랜지스터들은 PMOS 트랜지스터만으로도 구성 가능하다.
상기 서브 워드라인들 각각은 도 1의 메모리 셀을 구성하는 다이오드의 음 극과 연결되고, 쓰기 또는 읽기 동작시에 비트라인으로부터 서브워드라인으로 쓰기 전류 또는 읽기 전류가 흐르게 된다.
도 5는 도 4의 워드라인 연결부를 포함하는 메모리 장치의 동작을 나타내는 타이밍도이다. 서브 워드라인 SWL0가 선택되는 경우의 쓰기 동작을 설명하는 것으로, 실선과 점선은 각각 활성화되는 신호선과 활성화되지 않는 신호선들을 각기 나타낸다.
먼저 스탠바이시(stand-by)에는 모든 메인 워드라인(MWL0~n)은 메모리 장치의 전원전압(VCC)보다 높은 제 1전압(VPP)을 유지하고, 상기 서브 워드라인 선택신호들(SA00~11)은 모두 상기 제 1전압에 상기 워드라인 연결부의 트랜지스터들(NT0~3)의 Vt를 더한 값보다 큰 제 2전압(VPP+Vt)을 유지 한다. 그러므로 스탠바이시에는 상기 워드라인 연결부의 트랜지스터들(N0~3)이 모두 턴온되어 서브 워드라인들 각각에 상기 메인 워드라인 전압인 상기 제 1전압을 전달한다. 상기 서브 워드라인의 상기 제 1전압은 메모리 셀의 다이오드의 음극에 연결되므로, 가변저항 메모리 셀들의 모든 다이오드는 역바이어스 상태를 유지하므로 스탠바이시에는 가변저항 메모리 셀들로부터 서브 워드라인으로 전류가 흐르지 않는다.
다음으로, 쓰기(write) 명령시에는 칩선택 신호(/CE)와 쓰기 명령신호(/WE)에 응답해서 로우 디코더에서 복수의 메인 워드라인중 하나를 선택하고, 메인 워드라인 드라이버에 의해 선택된 메인 워드라인을 상기 제 1전압에서 접지전압(VSS)으로 구동한다. 이때 선택되지 않은 메인 워드라인들은 상기 제 1전압을 유지한다. 도 5에서 점선은 비선택된 메인 워드라인 및 비선택된 서브 워드라인 선택신호를 나타낸다.
또한 로우 디코더는 상기 서브 워드라인 선택신호들 중 하나(SA00)를 선택하여 상기 제 2전압으로 유지하고, 나머지 선택신호들은(SA01,SA10,SA11)은 접지전압(VSS)에 연결한다.
이에 따라 상기 워드라인 연결부의 트랜지스터 N0만 턴온되어 선택된 메인 워드라인의 접지전압(VSS)을 선택된 서브 워드라인(SWL0)에 전달한다. 이때 나머지 워드라인 연결부의 트랜지스터들(NT1~3)은 턴오프가 되므로 비선택된 서브 워드라인들은 스탠바이시의 상기 제 1전압 상태에서 플로팅 상태가 된다.
선택된 서브 워드라인(SWL0)에 접지전압이 연결되면 쓰기 드라이버를 통해 비트라인으로 전달된 데이터 전압과 선택된 상기 서브 워드라인(SWL0)의 접지전압(VSS) 차에 의해 가변저항 메모리 셀을 통해 전류가 흐르게 되고 이에 따라 메모리 셀의 가변저항 소자의 저항값이 변하게 된다.
지금까지 쓰기 동작의 타이밍만을 설명했으나 읽기 동작시에도 워드라인 연결부를 통해 선택된 서브 워드라인에 접지전압을 인가하는 것은 도 5의 타이밍도를 동일하게 적용할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치의 메모리 블록들과 워드라인 연결부만을 나타내는 회로도이다.
도 6을 참조하면, 메모리 장치는 도 4의 워드라인 연결부(410)에 프리차징부(620)를 더 포함하는 것을 제외하곤 동일한 구성을 갖는다.
프리차징부(620)는 NMOS 트랜지스터들(N4~N7)을 포함하며, 각각의 트랜지스 터는 게이트가 해당하는 프리차징 신호들(PS00~PS11)에 연결되며, 소스는 해당하는 서브 워드라인(SWL0~SWL4)에, 드레인은 서브 워드라인 프리차지 전압(VPP_SWLP)에 연결된다. 프리차징 신호들(PS00~PS11)은 인버터들(IN0~3)을 통해 발생하는 상기 로컬 비트라인 선택신호들(SA00~SA11)의 상보적신호들이다. 상기 인버터들은 로우디코더 및 메인 워드라인 드라이버부에 형성되는 것이 바람직하다. 또한 상기 VPP_SWLP은 상기 제 1전압과 동일한 것이 바람직하다. 물론 상기 프리차징부는 PMOS 트랜지스터들만으로도 구성될 수 있으며, 이경우는 상기 인버터들이 필요하지 않으며 상기 로컬 비트라인 선택신호들이 직접 PMOS 트랜지스터들의 게이트에 연결된다.
또한 상기 프리차징부는 메모리 블록(BLK)을 기준으로 좌우에 배치된다. 즉, 트랜지스터들(N4,N6)은 상기 메모리 블록의 좌측에 위치하며 서브 워드라인들 중 각각 SWL0와 SWL2을 프리차지하고, 트랜지스터들(N5,N7)은 상기 메모리 블록의 우측에 위치하며 상기 서브 워드라인들 중 각각 SWL1과 SWL3을 프리차징한다. 상기 프리차징부를 메모리 블록을 기준으로 좌우에 배치함으로서 최소한의 영역으로 형성할 수 있게 된다.
즉, 메모리 장치의 상기 프리차징부는 도 4에서 쓰기 또는 읽기 동작시 비선택된 서브 워드라인의 플로팅을 방지하고 비선택된 서브 워드라인을 일정한 전압 즉, 상기 VPP_SWLP전압으로 프리차징해주는 역할을 한다.
도 7은 도 6의 워드라인 연결부를 포함하는 메모리 장치의 동작을 나타내는 타이밍도이다. 서브 워드라인 SWL0가 선택되는 경우의 쓰기 동작을 설명하는 것으 로, 실선과 점선은 각각 활성화되는 신호선과 활성화되지 않는 신호선들을 나타낸다.
먼저, 스탠바이시(stand-by)에는 상기 모든 메인 워드라인은 전원전압(VCC)보다 승압된 제 1전압(VPP)을 유지하고, 상기 서브 워드라인 선택신호들(SA00~11)은 모두 접지전압(VSS)을 유지한다. 프리차징 신호들(PS00~PS11)은 상기 서브 워드라인 프리차지 전압(VPP_SWLP)에 트랜지스터들(N4~7) 각각의 Vt를 더한 값(VPP_SWLP+Vt)보다 큰 값을 유지한다.
그러므로 서브 워드라인들(SWL0~3) 각각에는 상기 프리차징부의 트랜지스터들(N4~7)을 통해 상기 서브 워드라인 프리차징 전압(VPP_SWLP)이 인가된다.
다음으로, 쓰기(write) 명령시에는 칩선택 신호(/CE)와 쓰기 명령신호(/WE)에 응답해서 로우 디코더에서 복수의 메인워드라인 중 하나의 메인 워드라인을 선택하고, 메인 워드라인 드라이버에 의해 선택된 메인 워드라인을 상기 제 1전압에서 접지전압(VSS)으로 연결한다. 이때 선택되지 않은 메인 워드라인들은 상기 제 1전압을 유지한다.
또한 로우 디코더는 상기 서브 워드라인 선택신호들 중 하나(SA00)를 선택하여 상기 제 2전압으로 구동하고, 나머지 선택신호들(SA01,SA10,SA11)은 접지전압(VSS)으로 계속 유지한다.
이에 따라 상기 워드라인 연결부의 N0만 턴온되어 선택된 메인 워드라인의 접지전압(VSS)을 선택된 서브 워드라인(SWL0)에 전달한다. 나머지 워드라인 연결부의 트랜지스터들(N1~3)은 계속 턴오프상태를 유지한다.
또한 상기 프리차징 신호들 중 상기 SA00에 대응하는 PS00만 인버터IN0에 의해 로우로 되고 나머지 프리차징 신호들은 계속 상기 VPP_SWLP+Vt전압을 유지한다. 그러므로 상기 프리차징 트랜지스터들중 선택된 서브워드라인(SWL0)와 연결된 N4만 턴오프되고 나머지 프리차징 트랜지스터들(N5~7)은 계속 턴온되어 비선택된 서브 워드라인(SWL1~3)의 상기 프리차징 전압을 계속 유지한다.
서브 워드라인(SWL0)에 접지전압이 인가되면 쓰기 드라이버를 통해 비트라인으로 전달된 데이터 전압과 선택된 서브 워드라인(SWL0)의 접지전압(VSS) 차에 의해 가변저항 메모리 셀에 전류가 흐르게 되고 이에 따라 메모리 셀의 가변저항 소자의 저항값이 변하게 된다.
즉, 메모리 장치는 쓰기 동작 중에 비선택된 서브 워드라인들을 프리차징 전압으로 유지할 수 있어 도 4의 메모리장치의 플로팅 문제로 발생될 수 있는 문제를 방지 할 수 있다. 마찬가지로 도 7의 타이밍도는 읽기 동작시에도 적용할 수 있다.
일반적으로 가변저항 메모리 장치의 쓰기 동작시에 비트라인에 인가되는 쓰기 전압과 읽기 동작시에 인가되는 읽기 전압은 서로 다른 전압이며, 통상 쓰기 전압이 읽기 전압보다 크다. 또한 도 6의 메모리 장치의 프리차징부는 쓰기 또는 읽기 동작시에 비선택된 서브 워드라인과 연결된 메모리 셀의 다이오드를 역바이어스 상태를 만들어주기 위해 비트라인에 인가되는 전압보다 높은 프리차지 전압을 비선택된 서브워드라인에 인가하여 비선택된 메모리셀의 오동작을 방지할 수 있다. 상기 프리차지 전압은 메모리장치의 전원전압(VCC)을 부스팅해서 만드는 것으로 상기 쓰기 전압보다 큰 전압값을 갖는다. 하지만 읽기 동작시에도 쓰기 동작과 동일 한 레벨의 큰 프리차지 전압을 사용하면 부스팅 전압의 소모로 인한 메모리 장치의 소비전력이 커질 수 있다. 이를 방지하기위해, 쓰기 동작시와 읽기 동작시에 서로 다른 크기의 서브 워드라인 프리차지 전압을 사용하면 메모리 장치의 소비전력을 적절히 줄일 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치(800)를 나타낸다. 도 9는 도 8의 전압선택부와 메인 워드라인 드라이버의 일실시예의 회로도이다.
도 8과 도 9을 함께 참조하면, 메모리 장치(800)는 도 6의 메모리 장치와 비교하면 전압선택부(810)를 더 포함하고 프리차징부(820)가 메모리 섹터의 중앙에 위치하는 것을 제외하고는 동일한 구성을 갖는다.
전압선택부(810)는 쓰기신호(/WR)에 응답하는 제 1 스위치(S0)와 스탠바이 신호(STB) 또는 읽기 신호(RD)에 응답하는 제 2 스위치(S1)를 포함한다. 쓰기신호(/WR)에 응답해서 제 1부스팅 전압(VPP_WR)을 프리차징부(820)의 트랜지스터들의 드레인과 메인 워드라인 드라이버(830)의 전원전압으로 연결한다. 스탠바이 신호(STB) 또는 읽기신호(RD)에 응답해서 제 2부스팅 전압(VPP_RD)을 상기 프리차징부의 트랜지스터들의 드레인과 메인 워드라인 드라이버(830)의 전원전압으로 연결한다.
프리차징부(820)은 메모리 블록들(BLK0~3)의 중앙에 위치하고 모든 메모리 블록의 각각의 서브 워드라인에 프리차징 전압(VPP_RD,VPP_WR)을 인가한다.
즉, 도 8의 메모리 장치는 메인 워드라인 드라이버(830)의 전원전압과 서브 워드라인 프리차징전압을 공통으로 사용하며, 쓰기 동작시와 읽기 또는 스탠바이시 제 1부스팅 전압(VPP_WR)과 제 2부스팅 전압(VPP_RD)중에 하나를 선택적으로 사용한다.
도 9를 참조하면, 전압선택부(820)는 PMOS 트랜지스터들(P0,P1)을 포함하며, 상기 P0는 쓰기 신호(/WR)에 응답해서 상기 VPP_WR전압을 메인 워드라인 드라이버(830)의 전원전압과 프리차징부(810)의 트랜지스터들(N4~N8)의 드레인으로 연결한다. 상기 P1은 읽기 신호(RD) 또는 스탠바이 신호(STB)에 응답해서 상기 VPP_RD 전압을 메인 워드라인 드라이버(830)의 전원전압과 프리차징부(810)의 트랜지스터들(N4~N8)의 드레인으로 연결한다.
메인 워드라인 드라이버(830)는 인버터(IN4)와 제어부(831) 및 드라이버부(832)를 포함한다. 상기 제어부는 트랜지스터들(P2,N8)로 구성되며, 메인 워드라인 선택신호(MWLS)가 로우인 경우는 로우상태의 제어신호(CON)를, 하이인 경우는 로우상태의 제어신호(CON)를 생성한다.
상기 드라이버부는 트랜지스터들(P3,N9)로 구성되며, 상기 P3는 상기 로우상태의 제어신호에 응답해서 상기 VPP_WR 또는 VPP_RD을 메인 워드라인에 공급한다. 상기 N9은 상기 하이상태의 제어신호에 응답해서 메인 워드라인의 전압을 접지전압으로 연결한다.
아래 표 1은 메모리 장치(800)의 상태에 따른 신호들의 상태와 선택 메인 워드라인, 비선택 메인 워드라인, 선택 서브워드라인 및 비선택 서브워드라인의 전압을 나타낸다.
Figure 112006072071333-pat00001
표 1을 참조하면, 스탠바이시에는 상기 전압선택부(820)의 P1에 의해 VPP_RD를 상기 프리차징부의 트랜지스터들의 드레인으로 공급하고, 상기 프리차징부의 트랜지스터들은 프리차징 신호(PS00~PS11) 하이에 응답해서 턴온되므로 모든 서브 워드라인은 VPP_RD로 프리차징 된다. 또한 상기 메인 워드라인 드라이버의 드라이버부의 P3에 의해 모든 메인 워드라인도 VPP_RD로 프리차지 된다.
읽기 동작시에는 상기 전압선택부의 P1에 의해 VPP_RD를 상기 프리차징부의 트랜지스터들의 드레인으로 공급하고, 상기 프리차징 부의 트랜지스터들은 프리차징 신호(PS00~PS11)들 중 선택된 서브 워드라인의 프리차징 신호만 접지전압이 되므로, 비선택된 서브 워드라인들을 VPP_RD로 계속 프리차지 된다. 선택된 메인 워드라인은 상기 메인 워드라인 드라이버의 드라이버부의 N9에 의해 접지전압으로 연결된다. 비선택된 메인 워드라인은 계속 VPP_RD을 유지한다. 또한 선택된 서브 워드라인은 상기 워드라인 연결부에 의해 선택된 메인 워드라인과 연결되어 접지전압에 연결된다.
쓰기 동작시에는 상기 전압선택부의 P0에 의해 VPP_WD를 상기 프리차징부의 트랜지스터들의 드레인으로 공급하고, 상기 프리차징 트랜지스터들은 프리차징 신호(PS00~PS11)들 중 선택된 서브 워드라인의 프리차징 신호만 접지전압이 되므로, 비선택된 서브 워드라인들을 VPP_WD로 프리차지 된다. 선택된 메인 워드라인은 상기 메인 워드라인 드라이버의 드라이버부의 N9에 의해 접지전압으로 연결된다. 비선택된 메인 워드라인은 상기 전압선택부의 P0에 의해 VPP_WR로 프리차지된다. 선택된 서브 워드라인은 상기 워드라인 연결부에 의해 선택된 메인 워드라인과 연결되어 접지전압에 연결된다.
즉, 스탠바이시에는 모든 메인 워드라인과 모든 서브 워드라인을 VPP_RD로 동일하게 유지하고, 읽기 동작시에는 선택된 메인 워드라인과 선택된 서브워드라인은 접지 전압으로, 비선택된 메인 워드라인과 비선택된 서브 워드라인은 VPP_RD로 유지한다. 또한 쓰기 동작시에는 선택된 메인 워드라인과 선택된 서브 워드라인은 접지 전압으로, 비선택된 메인 워드라인과 비선택된 서브 워드라인은 VPP_WR로 유지한다.
상기와 같이 메모리 장치(800)는 쓰기 동작과 읽기 동작시에 비선택된 서브 워드라인의 프리차지 전압을 다르게 사용하므로 메모리 장치의 소비전력을 줄일 수 있다. 또한 비선택된 메인 워드라인과 비선택된 서브 워드라인이 항상 동일한 전압을 유지하므로 공정상의 이유로 메인 워드라인과 서브 워드라인이 쇼트(Short)되어도 리페어를 용이하게 할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 메모리 장치이다. 메모리장 치(1000)은 제어스위치(S2)와 메인워드라인 디스차징 트랜지스터들과 메인워드라인 프리차징 트랜지스터를 더 포함하는 것을 제외하고는 도 8의 메모리장치와 동일한 구성을 갖는다.
제어스위치(S2)는 모드선택신호(MRS)에 응답해서 상기 전압선택부로부터 전달되는 전압을 상기 프리차징부의 트랜지스터들의 드레인에 연결하거나 차단한다. 즉, 읽기 또는 쓰기 동작동안에 비선택된 서브워드라인들이 플로팅상태에 있어도 문제가 발생하기 않는 경우에는 상기 모드선택신호에 따라 상기 프리차징부를 디스에이블한다.
메인워드라인 디스차징 트랜지스터(MD0~MD4)들 각각은 게이트가 메인워드라인 선택신호(MWLS)에, 드레인이 메인워드라인에, 소스가 접지전압에 연결된다.
메인워드라인 프리차징 트랜지스터(MP0)는 게이트가 메인워드라인 선택신호(MWLS)에 드레인이 상기 전압선택부와 소스가 상기 메인워드라인에 각각 연결된다.
즉, 메인워드라인이 비선택되는 경우에는 상기 MWLS 로우에 응답해서 상기 메인워드라인 프리차징 트랜지스터가 상기 메인워드라인을 VPP_RD 또는 VPP_WR로 프리차징하고, 메인워드라인이 선택되는 경우에는 상기 MWLS 하이에 응답해서 상기 메인워드라인 프리차징 트랜지스터는 턴오프되고 상기 메인워드라인 디스차징 트랜지스터들이 턴온되어 선택된 메인워드라인을 접지전압으로 연결한다.
도 10의 메모리장치는 메인워드라인의 로딩이 커서 선택되는 메인워드라인이 VPP_RD 또는 VPP_WR의 부스팅 전압에서 접지전압으로 디스차징되는 속도를 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따른 가변저항 메모리 장치는 메인 워드라인과 서브 워드라인의 워드라인 연결부를 같은 종류의 트랜지스터을 이용하므로 레이아웃 면적을 감소할 수 있으며, 서브워드라인 전압과 메인워드라인의 전압을 항상 동일하게 유지할 수 있어 불량발생시 그 구제가 가능하다. 또한 비선택되는 서브워드라인의 프리차징 전압을 읽기 쓰기 동작에 따라 선택적으로 사용할 수 있으므로 소비전력을 줄일 수 있다

Claims (21)

  1. 해당 비트라인들과 연결된 가변저항소자와 스위칭소자로 구성된 메모리 셀들;
    상기 메모리 셀의 스위칭소자들과 연결된 서브워드라인들; 및
    게이트가 해당 서브워드라인 선택신호에 연결되고 한단자가 메인워드라인에 연결되고 다른 한단자가 상기 해당 서브워드라인에 연결된 워드라인 연결트랜지스터들을 구비한 것을 특징으로 하는 가변저항 메모리 장치.
  2. 제 1항에 있어서, 상기 워드라인 연결트랜지스터들은 NMOS 트랜지스터로 구성된 것을 특징으로 하는 가변저항 메모리 장치.
  3. 제 2항에 있어서, 상기 워드라인 연결트랜지스터들은 스탠바이시에는 상기 해당 서브워드라인 선택신호들에 응답해서 모두 턴온되어 상기 메인워드라인의 제 1전압을 상기 서브워드라인들에 연결하고, 읽기 또는 쓰기 동작시에는 하나만 턴온 되어 상기 제1 전압보다 낮은 레벨을 갖는 상기 메인워드라인의 제 2전압을 해당 서브워드라인에 전송하고 나머지는 턴오프되어 나머지 서브워드라인들과 상기 메인워드라인의 연결을 차단하는 것을 특징으로 하는 가변저항 메모리 장치.
  4. 제 2항에 있어서, 상기 가변저항 메모리 장치는
    게이트가 해당 프리차징 선택신호들에 연결되고 한단자가 상기 해당 서브워드라인에 연결되고 다른 한단자가 서브워드라인 프리차징 전압과 연결된 프리차징 트랜지스터들을 더 구비하는 것을 특징으로 하는 가변저항 메모리 장치.
  5. 제 4항에 있어서, 상기 프리차징 트랜지스터들은 NMOS인 것을 특징으로 하는 가변저항 메모리 장치.
  6. 제 5항에 있어서, 상기 해당 프리차징 선택신호들은 상기 해당 서브워드라인 선택신호들의 인버팅 신호들이며,
    스탠바이시에는 상기 워드라인 연결트랜지스터들은 모두 턴오프되고, 상기 프리차징 트랜지스터들은 모두 턴온되어 상기 해당 서브워드라인들에 상기 서브워드라인 프리차징 전압을 전송하고,
    읽기 또는 쓰기 동작시에는 상기 워드라인 연결트랜지스터들 중 하나만 턴온 되어 상기 메인워드라인의 제 1전압을 해당 서브워드라인에 전송하고 나머지는 계속 턴오프 되고, 상기 프리차징 트랜지스터들중 상기 해당 서브워드라인과 연결된 트랜지스터만 턴오프되고 나머지들은 계속 턴온되어 나머지 서브워드라인들에 상기 서브워드라인 프리차지 전압을 전송하는 것을 특징으로 하는 가변저항 메모리 장치.
  7. 제 6항에 있어서, 상기 메인워드라인은 비선택시에는 제 2전압을 유지하고, 상기 제 2전압은 상기 서브워드라인 프리차징 전압과 같은 레벨이며, 상기 제 1전압은 접지전압인 것을 특징으로 하는 가변저항 메모리 장치.
  8. 제 4항에 있어서, 상기 가변저항 메모리 장치는
    상기 메인워드라인을 구동하는 메인워드라인 드라이버;
    스탠바이 또는 읽기 동작시에 제 1전압을 상기 서브워드라인 프리차징 전압과 상기 메인워드라인 드라이버의 전원전압으로 연결하고, 쓰기 동작시에는 제 2전압을 상기 서브워드라인 프리차징 전압과 상기 메인워드라인 드라이버의 전원전압으로 연결하는 전압선택부를 더 구비하는 것을 특징으로 하는 가변저항 메모리 장치.
  9. 제 8항에 있어서, 상기 전압선택부는 스탠바이 신호 또는 읽기 신호에 응답 하여 상기 제 1전압을 상기 서브워드라인 프리차지 전압과 상기 메인워드라인 전원전압으로 연결하는 제 1스위치와 쓰기 신호에 응답하여 상기 제 2전압을 상기 서브워드라인 프리차지 전압과 상기 메인워드라인 전원전압으로 연결하는 제 2스위치를 포함하는 것을 특징으로 하는 가변저항 메모리 장치.
  10. 제 9항에 있어서, 상기 제 1전압은 상기 제 2전압보다 작은 것을 특징으로 하는 가변저항 메모리 장치.
  11. 제 8항에 있어서, 스탠바이 동작시에는 상기 프리차징 트랜지스터들은 모두 턴온되어 상기 제 1전압을 상기 서브워드라인들에 전송하고, 상기 워드라인 연결트랜지스터들은 모두 턴오프 되며, 상기 메인워드라인 드라이버는 상기 메인워드라인에 상기 제 1전압을 전송하는 것을 특징으로 하는 가변저항 메모리 장치.
  12. 제 8항에 있어서, 읽기 동작시에는 상기 메인워드라인 드라이버는 상기 메인워드라인을 제 3전압으로 구동하며,
    상기 워드라인 연결트랜지스터들중 하나만 턴온되어 상기 제 3전압을 선택되는 서브워드라인에 전송하고 나머지는 턴오프되며,
    상기 프리차징 트랜지스터들중 상기 선택되는 서브워드라인과 연결된 하나만 턴오프되고 나머지는 계속 턴온되어 비선택된 서브워드라인들을 상기 제 1전압으로 계속 프리차징하는 것을 특징으로 하는 가변저항 메모리 장치.
  13. 제 8항에 있어서, 쓰기 동작시에는 상기 메인워드라인 드라이버는 상기 메인워드라인을 제 3전압으로 구동하며, 상기 워드라인 연결트랜지스터들중 하나만 턴온되어 상기 제 3전압을 선택되는 서브워드라인에 전송하고 나머지는 턴오프되며,
    상기 프리차징 트랜지스터들중 상기 선택되는 서브워드라인과 연결된 하나는 턴오프되고 나머지는 계속 턴온되어 비선택된 서브워드라인을 상기 제 2전압으로 프리차징하는 것을 특징으로 하는 가변저항 메모리 장치.
  14. 제 12항 또는 제 13항에 있어서, 상기 제 3전압은 접지전압인 것을 특징으로 하는 가변저항 메모리 장치.
  15. 제 8항에 있어서, 상기 가변저항 메모리 장치는
    상기 전압선택부와 상기 프리차징 트랜지스터들 사이에 제어스위치를 더 구비하며, 상기 제어스위치는 모드선택신호에 응답해서 상기 서브워드라인 프리차징 전압에 접속되는 단자가 되는 상기 프리차징 트랜지스터들의 드레인에 연결되어지는 상기 제 1 및 제 2 전압을 선택적으로 차단 또는 연결하는 것을 특징으로 하는 가변저항 메모리 장치.
  16. 복수의 비트라인과 복수의 서브워드라인의 교차점에 각각 형성되며 가변저항소자와 스위칭소자로 구성된 메모리 셀들을 포함하는 복수의 메모리 블록들;
    상기 메모리 블록에 공통으로 형성되며 상기 복수의 서브워드라인들 중 n개 단위로 형성된 메인 워드라인들;
    메인 워드라인 선택신호에 응답해서 비선택된 메인워드라인에 제 1전압을 인가하거나 선택된 하나의 메인워드라인에 제 2전압을 구동하는 메인 워드라인 드라이버;
    상기 메모리 블록들 사이에 위치하고 서브워드라인 선택신호들에 응답해서 비선택된 서브워드라인에 상기 메인워드라인의 상기 제 1전압을 연결하거나 선택된 하나의 서브워드라인에 상기 제 2전압을 전송하는 트랜지스터들을 포함하는 워드라인 연결부를 구비하는 가변저항 메모리 장치에 있어서,
    상기 선택된 서브워드라인의 상기 제 2전압과 상기 비트라인들의 전압차에 의해 상기 가변저항소자와 스위칭소자를 통해 상기 선택된 서브워드라인으로 전류가 흐르는 것을 특징으로 하는 가변저항 메모리 장치.
  17. 제 16항에 있어서, 상기 워드라인 연결부들은 게이트에 상기 서브 워드라인 선택신호가 드레인과 소스에 각각 상기 메인 워드라인과 상기 서브 워드라인이 연결된 NMOS 트랜지스터만으로 구성된 것을 특징으로 하는 가변저항 메모리 장치.
  18. 제 17항에 있어서, 상기 가변저항 메모리장치는 상기 메모리블록들 사이에 위치하며 상기 서브워드라인 선택신호들에 응답하는 프리차징 선택신호들에 응답해서 스탠바이시에는 상기 서브워드라인들에 서브워드라인 프리차징 전압을 인가하고, 읽기 또는 쓰기동작시에는 상기 선택된 서브워드라인에는 상기 메인워드라인의 상기 제 2전압을 연결하고 비선택된 메인워드라인에는 상기 서브워드라인 프리차징전압을 연결하는 프리차징부를 더 포함하는 것을 특징으로 하는 가변저항 메모리 장치.
  19. 제 18항에 있어서, 상기 프라차징부는 게이트에 상기 프리차징 선택신호들 중 해당 선택신호가, 드레인과 소스에 각각 상기 서브워드라인 프리차징전압과 상기 서브 워드라인이 연결된 NMOS 트랜지스터들로 구성된 것을 특징으로 하는 가변저항 메모리 장치.
  20. 제 16항에 있어서, 상기 가변저항 메모리 장치는
    읽기 신호 또는 스탠바이 신호에 응답해서 제 3전압 또는 제 4전압 중 하나를 상기 서브워드라인 프리차징 전압과 상기 메인워드라인 드라이버의 전원전압으로 연결하는 전압선택부를 더 포함하는 것을 특징으로 하는 가변저항 메모리 장치.
  21. 가변저항 메모리 셀들을 포함하는 메모리 블록에 공통으로 형성되며 복수의 서브워드라인들 중 n개 단위 마다 하나씩 대응적으로 형성된 메인 워드라인들;
    메인 워드라인 선택신호에 응답하여 비선택된 메인워드라인일 경우에는 제1전압을 인가하고 선택된 메인워드라인일 경우에는 제2전압을 인가하는 메인 워드라인 드라이버;
    상기 메모리 블록들 사이에 위치되며 서브워드라인 선택신호들에 응답하여 비선택된 서브워드라인일 경우에는 상기 메인워드라인의 상기 제 1전압을 연결하고, 선택된 서브워드라인일 경우에는 상기 제2전압을 동작적으로 연결하여, 상기 선택된 서브워드라인의 상기 제 2전압과 상기 비트라인들의 전압차에 의해 상기 가변저항소자와 스위칭소자를 통해 상기 선택된 서브워드라인으로 전류가 흐르게 하는 제1 도전형 타입의 트랜지스터들을 포함하는 워드라인 연결부와;
    상기 메모리블록들 사이에 위치하며 상기 서브워드라인 선택신호들에 응답하는 프리차징 선택신호들에 응답해서 스탠바이시에는 상기 서브워드라인들에 서브워드라인 프리차징 전압을 인가하고, 읽기 또는 쓰기동작시에는 상기 선택된 서브워드라인에는 상기 메인워드라인의 상기 제 2전압을 연결하고 비선택된 메인워드라인에는 상기 서브워드라인 프리차징전압을 연결하는 프리차징부와;
    읽기 신호 또는 스탠바이 신호에 응답해서 제 3전압 또는 제 4전압 중 하나를 상기 서브워드라인 프리차징 전압과 상기 메인워드라인 드라이버의 전원전압으로 연결하는 전압선택부와;
    모드선택신호에 응답해서 상기 전압선택부로부터 전달되는 전압을 상기 프리차징부의 트랜지스터들의 드레인에 연결하거나 차단하는 제어스위치와;
    각각의 게이트가 메인워드라인 선택신호에, 드레인이 메인워드라인에, 소스가 접지전압에 연결되어 상기 메인워드라인을 디스차징하기 위한 메인 워드라인 디스차징 트랜지스터들; 및
    각각의 게이트가 상기 메인워드라인 선택신호에 드레인이 상기 전압선택부와 소스가 상기 메인워드라인에 각각 연결되어 상기 메인워드라인을 프리차징하기 위한 메인워드라인 프리차징 트랜지스터를 구비함을 특징으로 하는 가변저항 메모리 장치.
KR1020060097008A 2006-10-02 2006-10-02 가변저항 반도체 메모리 장치 KR100819099B1 (ko)

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US11/750,802 US7633788B2 (en) 2006-10-02 2007-05-18 Variable resistive memory wordline switch
US12/613,136 US8040716B2 (en) 2006-10-02 2009-11-05 Controlling a variable resistive memory wordline switch

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150139768A (ko) * 2014-06-04 2015-12-14 인텔 코포레이션 멀티스테이지 메모리 셀 판독

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7848133B2 (en) * 2007-12-31 2010-12-07 Intel Corporation Phase change memory with bipolar junction transistor select device
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) * 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8125829B2 (en) * 2008-05-02 2012-02-28 Micron Technology, Inc. Biasing system and method
US8211743B2 (en) * 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) * 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
JP5175769B2 (ja) * 2009-02-25 2013-04-03 株式会社東芝 半導体記憶装置
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8737157B2 (en) 2010-05-05 2014-05-27 Micron Technology, Inc. Memory device word line drivers and methods
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
KR101201858B1 (ko) * 2010-08-27 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8861259B2 (en) 2010-10-29 2014-10-14 Rambus Inc. Resistance change memory cell circuits and methods
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
TWI488192B (zh) 2011-11-10 2015-06-11 Ind Tech Res Inst 非揮發性記憶體的寫入時序控制電路和控制方法
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US9147473B2 (en) 2013-08-01 2015-09-29 Micron Technology, Inc. Apparatuses and methods for driving a voltage of a wordline of a memory
KR20150099092A (ko) * 2014-02-21 2015-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20150140042A (ko) * 2014-06-05 2015-12-15 에스케이하이닉스 주식회사 워드라인 드라이버 회로 및 이를 포함하는 저항변화 메모리 장치
KR20170068163A (ko) * 2015-12-09 2017-06-19 에스케이하이닉스 주식회사 반도체 메모리 장치
US9941002B2 (en) 2016-08-16 2018-04-10 Vanguard International Semiconductor Corporation Resistive memory and memory cell
US10043901B2 (en) 2016-10-04 2018-08-07 Vanguard International Semiconductor Corporation Ultra-high voltage devices
KR102586179B1 (ko) * 2018-10-04 2023-10-10 에스케이하이닉스 주식회사 반도체 장치
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10937476B2 (en) * 2019-06-24 2021-03-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US11205470B2 (en) 2020-04-20 2021-12-21 Micron Technology, Inc. Apparatuses and methods for providing main word line signal with dynamic well

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060109507A (ko) * 2003-12-26 2006-10-20 마츠시타 덴끼 산교 가부시키가이샤 메모리소자, 메모리회로 및 가변저항을 갖는 반도체집적회로

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425394A (en) * 1987-07-21 1989-01-27 Mitsubishi Electric Corp Nonvolatile semiconductor memory device
WO1994001868A1 (en) * 1992-07-07 1994-01-20 Oki Electric Industry Co., Ltd. Semiconductor memory and method for reading data from semiconductor memory
US6258264B1 (en) * 1998-04-10 2001-07-10 Transgenomic, Inc. Non-polar media for polynucleotide separations
KR100295598B1 (ko) * 1999-05-03 2001-07-12 윤종용 반도체 메모리 장치 및 그 장치의 디코더
IT1318158B1 (it) * 2000-07-13 2003-07-23 St Microelectronics Srl Dispositivo circuitale per effettuare una decodifica gerarchica diriga in dispositivi di memoria non-volatile.
US6327202B1 (en) * 2000-08-25 2001-12-04 Micron Technology, Inc. Bit line pre-charge in a memory
US6774892B2 (en) * 2000-09-13 2004-08-10 Seiko Epson Corporation Display driver IC
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US6667900B2 (en) 2001-12-28 2003-12-23 Ovonyx, Inc. Method and apparatus to operate a memory cell
JP2003242771A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
WO2004050737A1 (en) * 2002-12-04 2004-06-17 Huntsman Petrochemical Corporation Improved molded foams
JP2004310879A (ja) * 2003-04-04 2004-11-04 Renesas Technology Corp 半導体記憶装置
KR100597636B1 (ko) * 2004-06-08 2006-07-05 삼성전자주식회사 상 변화 반도체 메모리 장치
US7209383B2 (en) * 2004-06-16 2007-04-24 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
JP4189395B2 (ja) * 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
US7590918B2 (en) * 2004-09-10 2009-09-15 Ovonyx, Inc. Using a phase change memory as a high volume memory
US20060270863A1 (en) * 2005-05-27 2006-11-30 Amyris Biotechnologies Conversion of amorpha-4,11-diene to artemisinin and artemisinin precursors
KR100739241B1 (ko) * 2005-06-24 2007-07-12 주식회사 하이닉스반도체 플래시 메모리 장치의 블록 워드라인 프리챠지 회로
JP5100035B2 (ja) * 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7224614B1 (en) * 2005-12-29 2007-05-29 Sandisk Corporation Methods for improved program-verify operations in non-volatile memories

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060109507A (ko) * 2003-12-26 2006-10-20 마츠시타 덴끼 산교 가부시키가이샤 메모리소자, 메모리회로 및 가변저항을 갖는 반도체집적회로

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KR 1020060109507 PA

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150139768A (ko) * 2014-06-04 2015-12-14 인텔 코포레이션 멀티스테이지 메모리 셀 판독
KR101684104B1 (ko) 2014-06-04 2016-12-07 인텔 코포레이션 멀티스테이지 메모리 셀 판독

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Publication number Publication date
US8040716B2 (en) 2011-10-18
US7633788B2 (en) 2009-12-15
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