CN1438650A - 使用磁阻效应的半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件，其中包括存储单元阵列、字线、副读出线、主读出线、行解码器、列解码器、第一开关元件、读出电路、以及写入电路。每个存储单元阵列具有包括磁阻元件的存储单元的一个矩阵。每个磁阻元件具有第一和第二磁性层以及在第一和第二磁性层之间的第一绝缘层。该字线连接到在每一行上的第一磁性层。该副读出线连接到在每一列上的第二磁性层。该主读出线连接到每个副读出线。该行解码器和列解码器选择一条字线和副读出线。该第一开关元件把由该列解码器所选择的副读出线连接到该主读出线。该读取电路从存储单元中读出数据。该写入电路在存储单元中写入数据。

Description

使用磁阻效应的半导体存储器件
对相关申请的交叉引用
本申请基于并要求在2002年2月15日递交的在先日本专利申请No.2002-039086的优先权，其全部内容被包含于此以供参考。
技术领域
本发明涉及半导体器件，特别涉及一种MRAM(磁阻随机存取存储器)的单元阵列结构。
背景技术
MRAM是通过使用磁阻效应存储“1”或“0”信息而执行存储操作的器件，并且与常规的DRAM、EEPROM等等相比是一种具有非易失性、高集成度、高稳定性和高速工作的可改写的存储器件。
作为一个MRAM单元，人们已经提出一种使用多层金属磁性膜/绝缘膜并且由于自旋极化隧道效应或者而改变磁阻的GRM(大磁阻)元件或者一种TMR(隧道磁阻)元件的使用。TMR元件具有夹在两层磁性膜之间的绝缘膜。该结构可以产生两个状态，即，两个磁性膜的自旋方向相互平行的状态，以及两个磁性膜的自旋方向相互反平行的状态。当自旋方向变为相互平行时，通过插入在两个磁性膜之间的薄绝缘膜的隧道电流增加，并且TMR元件的阻值减小。与此相反，如果自旋方向变为相互反平行，则隧道电流减小，并且TMR元件的阻值增加。“0”数据和“1”数据可以根据该阻值的大小而相互区别。
使用上述TMR元件作为存储单元的MRAM的结构被公开于日本专利公告No.2000-163950号中。图1A示出在该参考文献中所公开的MRAM的结构。
如图1A中所示，在MRAM单元阵列中，(M×4)个MRAM单元MC11至MCm4被设置为矩阵形式，在多个字线WL1至WLm(m：整数)和与字线WL1至WLm相垂直的读出线SL1至SL4的交叉点处。每个MRAM单元MC11至MCm4的一个磁性膜被连接到字线WL1至WLm之一，并且另一个磁性膜被连接到读出线SL1至SL4之一。每个读出线SL1至SL4的一端被通过相应的一个接地开关S401至S404连接到地电势，每个读出线的另一端连接到相应一个读/写部分100-1至100-4。
每个读/写部分100-1至100-4包括一个写入开关S500、读出开关S600，写入电流源110、读出电路120。该写入电流源110和读出电路120被通过写入开关S500和读出开关S600连接到各个读出线SL1至SL4。该读出电路120具有一个运算放大器130和一个电流/电压转换器(电阻元件)140。运算放大器130具有被连接到地电势的非反相输入端、通过读取开关S600连接到读出线SL1至SL4之一的反相输入端、以及一个输出端。该电阻元件140的一端连接到运算放大器130的反相输入端，以及另一端连接到运算放大器130的输出端。
下面将通过以从MRAM单元MC14读出数据的情况为例说明具有上述结构的MRAM的读取操作。首先，电压Vread被施加到与所选择单元MC14相连接的字线WL1。另外，连接到与所选择单元MC14相连接的读出线SL4的接地开关S404被断开，并且剩余的接地开关S401至S403被导通。另外，在读/写部分100-4中的写入开关S500被断开，并且读取开关S600被导通。然后，电压Vread被施加到字线WL1。结果，读取电流Iread流过被选择单元MC14。该读取电流Iread通过读出线SL4和读取开关S600流到运算放大器130。读取电流Iread被电阻元件140转换为电压。该电压然后被从运算放大器130的输出端输出作为读取电压Vout。
根据上述读取方法，通过消除在所选择读取线SL4中存在的寄生阻抗的影响，可以提高读取精度。这一点将参照图1B描述。图1B为示出在从MRAM单元MC14读取数据中存在于被选择的读出线SL4中的寄生阻抗网络。
如图1B中所示，当数据被从所选择单元MC14读出时，寄生阻抗网络150和160-1至160-m与所选择单元MC14并存。寄生阻抗网络150是连接到被选择字线WL1的MRAM单元MC11至MC13的存储单元阻抗的寄生电路。另外，寄生阻抗网络160-1至160-n(n＝m-1)被与连接到被选择的读出线SL4的MRAM单元MC24至MCm4的存储单元阻抗，以及连接到与各个MRAM单元MC24至MCm4相连接的未选择字线WL2至WLm的MRAM单元MC21至MC23、MC31至MC33、MC41至MC43、...、MCm1至MCm3的存储单元阻抗的寄生电路。
根据上述读取方法，被选择读出线SL4被连接到运算放大器的反相输入端。因此，被选择读出线SL4实际上接地。另外，所有未选择读出线SL1至SL3被接地。因此，由未选择单元所产生的寄生阻抗的影响可以被消除，并且在未选择单元中写入的信息可以被精确地读出。
但是，根据该常规的MRAM，由于相互并联的存储单元的数目增加，在读出操作的前期流到寄生阻抗的电流增加，导致电流消耗增加。当流到寄生阻抗的电流增加时，流入运算放大器的电流量减小。也就是说，读取信号减小。从而，通过在启动运算放大器之后使位线实际接地而稳定运算放大器的输出需要较长的时间。从而，数据读取速率减小，并且数据读取精度下降。这样难以增加存储单元的数目，即MRAM的集成度。
发明内容
根据本发明一个方面的半导体存储器件包括：
存储单元阵列，其中存储单元被排列为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件；
字线，其连接到在存储单元阵列的每一行上的存储单元的第一磁性层；
副读出线，其连接到在存储单元阵列的每一列上的存储单元的第二磁性层；
主读出线，其连接到每个副读出线；
行解码器，其选择存储单元阵列的一条字线；
列解码器，其选择存储单元阵列的一条副读出线；
第一开关元件，其把由列解码器所选择的副读出线连接到主读出线；
读取电路，其通过主读出线从由行解码器和列解码器所选择的存储单元读出数据；以及
写入电路，其通过主读出线在由行解码器和列解码器所选择的存储单元中写入数据。
附图说明
图1A为示出常规MRAM的方框图；
图1B为示出常规MRAM的方框图，并且更加具体地示出在读出操作中寄生阻抗如何存在于读出线上；
图2为示出根据本发明第一实施例的MRAM的方框图；
图3A为根据本发明第一实施例的MRAM的单元的等效电路图；
图3B和3C为图3A中的MRAM单元的截面示图；
图4A为根据本发明第一实施例的MRAM单元的等效电路图；
图4B和4C为图4A中的MRAM单元的截面示图；
图5为示出根据发明第二实施例的MRAM单元的方框图；
图6为根据本发明第三实施例的MRAM的单元的方框图；
图7A为根据本发明第四实施例的MRAM的单元的等效电路图；
图7B和7C为图7A中的MRAM单元的截面示图；
图8为示出根据发明第四实施例的MRAM单元的方框图；
图9A为根据本发明第五实施例的MRAM单元的等效电路图；
图9B和9C为图9A中的MRAM单元的截面示图；
图10为示出根据发明第六实施例的MRAM单元的方框图；
图11A为根据本发明第七实施例的MRAM的截面示图；
图11B为根据本发明第七实施例的MRAM的变型截面示图；以及
图12A和12B为根据本发明第六实施例的第一和第二变型的MRAM的截面示图。
具体实施方式
下面将参照图2描述根据本发明第一实施例的半导体存储器件。图2为一个MRAM的方框图。
如图2中所示，MRAM10包括一个存储单元阵列MCA1和MCA2、开关组SGP1至SGP8、行解码器ROWDEC1至ROWDEC4、列解码器COLDEC1和COLDEC2、以及读/写部分RD/WR_SEC。
存储单元阵列MCA1和MCA2中的每一个具有设置为矩阵形式的(6×6)个存储单元MC。存储单元MC被设置在多条字线WL1至WL6与垂直于该字线WL1至WL6的副读出线(sub-sense line)SSL1至SSL6的交叉点处。图2示出该(6×6)单元阵列。但是，这是一个例子，在存储单元阵列MCA1和MCA2中的存储单元MC的数目没有特别的限制。该存储单元MC例如为具有一个TMR元件的MRAM单元。图3A和3B示出该MRAM单元的一个例子。图3A为MRAM单元的等效电路图。图3B为MRAM单元的截面示图。
如图3A和3B中所示，一个MRAM单元由一个TMR元件所形成。更加具体来说，作为字线WL的金属互联层3形成在硅基片1上形成的绝缘中间层2中。具有夹在磁性膜5和6之间的绝缘膜4的一个TMR元件被形成在该金属互联层3上。另外，作为副读出线SSL的一个金属互联层7在与磁性膜6上的字线WL相垂直的方向上延伸。磁性膜6的自旋方向被设置在预定方向上。在该状态中，使磁性膜5的自旋方向与磁性膜6的自旋方向相平行或反平行，以产生两个状态，从而写入“0”或“1”数据。
图3C为具有与图3B中所示的结构不同的结构的MRAM单元的截面示图。如图3C中所示，在图3B中所示的结构中，磁性膜26被形成在绝缘膜4上，绝缘膜27被形成在磁性膜26上，并且磁性膜6形成在绝缘膜27上。磁性膜5和6的自旋方向被预先设置在预定方向上，从而使它们相互一致。在该状态中，使得磁性膜26的自旋方向与磁性膜5和6的自旋方向相平行或反平行，从而写入“0”或“1”数据。图3C中所示的结构可以获得比图3B中所示的结构更高的MR比，从而在数据保持的观点来看其可靠性更高。请注意，MR比是在“0”数据写入状态中的TMR元件的电阻与在“1”数据写入状态中的TMR元件的电阻的比值。
在此参见图2，开关组SGP1和SGP2分别具有开关晶体管S11至S16和S21至S26。每个开关晶体管S11至S16的栅极以及源极和漏极之一被连接到行解码器ROWDEC1，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA1中的每个字线WL1至WL6的一端。每个开关晶体管S21至S26的栅极以及源极和漏极之一被连接到行解码器ROWDEC2，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA1中的每个字线WL1至WL6的另一端。
开关组SGP3和SGP4分别具有6个开关晶体管S31至S36以及6个开关晶体管S41至S46。开关晶体管S31至S36的栅极被连接到列解码器COLDEC1。每个开关晶体管的源极和漏极之一被连接到地电势，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA1中的每个副读出线SSL1至SSL2的一端。该开关晶体管S41至S46的栅极被连接到列解码器COLDEC1。每个开关晶体管的源极和漏极之一被连接到主读出线MSL，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA1中的每个副读出线SSL1至SSL6的另一端。
该开关组SGP5和SGP6分别具有6个开关晶体管S51至S56以及6个开关晶体管S61至S66。每个开关晶体管S51至S56的栅极以及源极和漏极之一连接到行解码器ROWDEC3，并且每个开关晶体管的源极和漏极中的另一个被连接到存储单元阵列MCA2中的每个字线WL1至WL6的一端。每个开关晶体管S61至S66的栅极以及源极和漏极之一被连接到行解码器ROWDEC4，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA2中的每个字线WL1至WL6的另一端。
该开关组SGP7和SGP8分别具有6个开关晶体管S71至S76以及6个开关晶体管S81至S86。开关晶体管S71至S76的栅极连接到列解码器COLDEC2。每个开关晶体管的源极和漏极之一被连接到地电势，每个开关晶体管的源极和漏极中的另一个被连接到存储单元阵列MCA2中的每个副读出线SSL1至SSL6的一端。开关晶体管S81至S86的栅极连接到列解码器COLDEC2。每个开关晶体管的源极和漏极中的一个被连接到主读出线MSL，并且每个开关晶体管的源极和漏极中的另一个被连接到存储单元阵列MCA2中的每个副读出线SSL1至SSL6的另一端。
行解码器ROWDEC1至ROWDEC4分别控制包含在开关组SGP1、SGP2、SGP5和SGP6中的开关晶体管，并且把预定电势施加到字线WL1至WL6。
列解码器COLDEC1控制被包含在开关组SGP3和SGP4中的开关晶体管，并且列解码器COLDEC2控制被包含在开关组SGP7和SGP8中的开关晶体管。每个列解码器确定副读出线SSL1至SSL6的电势，并且在对主读出线MSL的连接和断开之间切换。
如上文所述，通过开关组SGP4和SGP8与12个副读出线SSL1至SSL6以及SSL1至SSL6相连接的主读出线MSL被连接到读/写部分RD/WR_SEC。读/写部分RD/WR_SEC包括一个写入开关晶体管S200、读取开关晶体管S300、写入电流源11、以及读取电路12。写入电流源11和读取电路12通过写入开关晶体管S200和读取开关晶体管S300连接到主读出线MSL。写入开关晶体管S200和读取开关晶体管S300的栅极分别连接到被分别输入写入和读取控制信号的写入控制信号线WR_CNT和读取控制信号线RD_CNT。读取电路12具有运算放大器13和电流/电压转换器(电阻元件)14。运算放大器13具有连接到地电势的非反相输入端、通过读取开关晶体管S300连接到主读出线MSL的反相输入端、以及一个输出端。电阻元件14的一端连接到运算放大器13的反相输入端，以及另一端连接到运算放大器13的输出端。写入电流源11在写入操作中把电流Iwrite通过写入开关晶体管S200写入到主读出线MSL。在读取操作中，读取电路12使用电阻元件14把从主读出线MSL通过读取开关晶体管S300输入的读取电流Iread转换为电压，并且把其输出作为读取电压Vout。
下面将描述具有上述结构的MRAM的操作。下面首先以把数据写入到在存储单元阵列MCA2中的置于副读出线SSL6和字线WL6的交叉点处的存储单元MC66中的情况为例，描述写入操作。
首先，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S86，以把在存储单元阵列MCA2中的副读出线SSL6连接到主读出线MSL。列解码器COLDEC2还导通在开关组SGP7中的开关晶体管S76，以把副读出线SSL6连接到地电势。另外，通过把写入控制信号提供到写入控制信号线WR CNT而导通写入开关晶体管S200。通过该操作，电流Iwrite从写入电流源11通过主读出线MSL流到存储单元阵列MCA2中的副读出线SSL6。请注意，在开关组SGP8中的开关晶体管S81至S85、在开关组SGP7中的开关晶体管S71至S76、以及在开关组SGP4中的所有开关晶体管被设置在截止状态。在开关组SGP3中的开关晶体管可以被设置在导通状态或截止状态。
然后，行解码器ROWDEC3和ROWDEC4导通在开关组SGP5中的开关晶体管S56和在开关组SGP6中的开关晶体管S66。然后，把电流从行解码器ROWDEC3侧或行解码器ROWDEC4侧提供到字线WL6。由通过字线WL6的电流在字线WL6周围形成磁场，并且磁性膜5(参见图3B)或磁性膜26(参见图3C)的自旋方向被该磁场所改变。该自旋方向由通过字线WL6的电流方向所确定。也就是说，通过控制电流方向，可以产生两个状态，即磁性膜5的自旋方向与磁性膜6的自旋方向相平行或反平行。另外，可以产生两个状态，即磁性膜26的自旋方向与磁性膜5和6的自旋方向相平行或反平行。结果，可以在存储单元MC66中写入“0”或“1”数据。请注意，在开关组SGP5中的开关晶体管S51至S55以及在开关组SGP6中的开关晶体管S61至S65被设置在截止状态。在开关组SGP1和SGP2中的开关晶体管可以被设置在导通状态或截止状态。
下面以从存储单元MC66读出数据的情况为例描述读取操作。
首先，行解码器ROWDEC3导通在开关组SGP5中的开关晶体管S56，以及行解码器ROWIEC4截止在开关组SGP6中的开关晶体管S66。然后通过把电压Vread施加到存储单元阵列MCA2中的字线WL6而把电流施加到存储单元MC66。在该状态中，所有剩余的字线WL1至WL5被设置在地电势或浮置状态。
然后，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S86，以把存储单元阵列MCA2中的副读出线SSL6连接到主读出线MSL。列解码器COLDEC2还使得在开关组SGP7中的开关晶体管S76截止。连接到主读出线MSL的剩余开关晶体管S81至S85和在开关组SGP4中的所有开关晶体管被设置在截止状态。另外，通过把在开关组SGP7中的开关晶体管S71至S75设置在导通状态，未选择的副读出线SSL1至SSL5被设置在地电势。在开关组SGP3中的开关晶体管可以被设置在导通状态或截止状态。
另外，读取控制信号被施加到读取控制信号线RD CNT，以导通读取开关晶体管S300，从而把读取电路12连接到主读出线MSL。
在施加电压Vread之后，读取电流Iread从存储单元MC66通过副读出线SSL6流到主读出线MSL，并且该读取电流Iread流到读取电路12。该读取电流Iread被电阻元件14转换为电压，并且作为读取电压Vout从运算放大器13的输出端输出。
如上文所述，根据本发明第一实施例的MRAM，该主读出线MSL被连接到运算放大器13的反相输入端。因此，主读出线MSL实际接地。这可以消除由未选择的单元所产生的寄生阻抗的影响，并且准确读出在被选择单元中的写入信息。
另外，通过把读出线设置为包括主读出线和副读出线的层级位线结构，而把存储单元阵列分为阵列。与通过常规方法设置的具有相同容量的单元阵列的情况相比，可以减小相对于被选择单元的寄生阻抗。当通过常规方法形成具有与图2中所示的结构相同容量的MRAM时，一个存储单元阵列包括(12×6)＝72个存储单元。因此，如果选择一个存储单元，则72个未选择的单元作为寄生阻抗存在于该读出线上。根据该实施例，一个MRAM由分别包括(6×6)个存储单元的两个存储单元阵列组成的72个存储单元所形成。因此，仅仅35个未选择单元作为寄生阻抗存在于主读出线MSL上。这可以避免流到寄生阻抗的读取电流Iread的电流量的增加，因此抑制电流消耗的增加。换句话说，读取电流Iread可以有效地施加到读取电路12上。同时，由于可以抑制读取电流的信号电平的降低，因此即使随着存储单元数目的增加也可以保持数据读取的精度。这将导致实现进一步增加MRAM的集成度。
请注意，每个MRAM单元可以单元由图3A至3C中所示的一个TMR元件所形成，或者由TMR元件与一个整流元件的组合所形成。图4A至4C示出包括一个TMR元件和二级管的一个MRAM单元。图4A为该MRAM单元的等效电路图。图4B和4C为该单元的截面示图。如图4A至4C中所示，在图3B和3C中所示的结构中，通过在作为字线WL的金属互联层3和磁性膜5之间形成一个n型半导体层8和p型半导体层9，二极管与字线WL和副读出线SSL之间的一个TMR元件相串联。
下面将参考图5描述根据本发明第二实施例的半导体存储器件。图5为MRAM的方框图。根据该实施例的MRAM进一步使用一个层级字线结构。
如图5中所示，MRAM10包括存储单元阵列MCA1和MCA4、开关组SGP1至SGP16、行解码器ROWDEC1至ROWDEC4、列解码器COLDEC1至COLDEC4、以及读/写部分RD/WR_SEC。
每个存储单元阵列MCA1和MCA4具有设置为矩阵形式的(6×3)个存储单元MC。各个存储单元MC被设置在多个副字线SWL1至SWL6和与副字线SWL1至SWL6相垂直的副读出线SSL1至SSL3的交叉点处。显然，包括在每个存储单元阵列MCA1和MCA4中的存储单元MC的数目不限于(6×3)个。该存储单元MC是包括一个TMR元件的MRAM单元，其具有在第一实施例中所述的图3A至3C或4A至4C所示的结构。
开关组SGP1和SGP2分别具有6个开关晶体管S11至S16以及6个开关晶体管S21至S22。开关晶体管S11至S16的棚极被连接到行解码器ROWDEC1。每个开关晶体管的源极和漏极之一被连接到主字线MWL1，以及每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA1中的每个副字线SWL1至SWL6的一端。开关晶体管S21至S26的栅极连接到行解码器ROWDEC2。每个开关晶体管的源极和漏极之一连接到主字线MWL2，以及每个开关晶体管的源极和漏极中的另一个连接到在存储单元阵列MCA1中的每个副字线SWL1至SWL6的另一端。
开关组SGP3和SGP4分别具有三个开关晶体管S31至S33以及三个开关晶体管S41至S43。开关晶体管S31至S33的栅极连接到列解码器COLDEC1。每个开关晶体管的源极和漏极之一连接到地电势，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA1中的每个副读出线SSL1至SSL3的一端。开关晶体管S41至S43的栅极连接到列解码器COLDEC1。每个开关晶体管的源极和漏极之一连接到主读出线MSL，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA1中的每个副读出线SSL1至SSL3的另一端。
开关组SGP5和SGP6分别具有六个开关晶体管S51至S56以及六个开关晶体管S61至S66。开关晶体管S51至S66的栅极连接到行解码器ROWDEC2。每个开关晶体管的源极和漏极之一连接到主字线MWL3，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA2中的每个副字线SWL1至SWL6的一端。开关晶体管S61至S66的栅极连接到行解码器ROWDEC1。每个开关晶体管的源极和漏极之一连接到主字线MWL4，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA2中的每个副字线SWL1至SWL6的另一端。
开关组SGP7和SGP8分别具有三个开关晶体管S71至S73以及三个开关晶体管S81至S83。开关晶体管S71至S73的栅极连接到列解码器COLDEC2。每个开关晶体管的源极和漏极之一连接到地电势，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA2中的每个副读出线SSL1至SSL3的一端。开关晶体管S81至S83的栅极连接到列解码器COLDEC2。每个开关晶体管的源极和漏极之一连接到主读出线MSL，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA2中的每个副读出线SSL1至SSL3的另一端。
开关组SGP9和SGP10分别具有六个开关晶体管S91至S96以及六个开关晶体管S101至S106。开关晶体管S91至S96的栅极连接到行解码器ROWDEC3。每个开关晶体管的源极和漏极之一连接到主字线MWL5，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA3中的每个副字线SWL1至SWL6的一端。开关晶体管S101至S106的栅极连接到行解码器ROWDEC4。每个开关晶体管的源极和漏极之一连接到主字线MWL6，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA3中的每个副字线SWL1至SWL6的另一端。
开关组SGP11和SGP12分别具有三个开关晶体管S111至S113以及三个开关晶体管S121至S123。开关晶体管S111至S113的栅极连接到列解码器COLDEC3。每个开关晶体管的源极和漏极之一连接到地电势，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA3中的每个副读出线SSL1至SSL3的一端。开关晶体管S121至S123的栅极连接到列解码器COLDEC3。每个开关晶体管的源极和漏极之一连接到主读出线MSL，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA3中的每个副读出线SSL1至SSL3的另一端。
开关组SGP13和SGP14分别具有六个开关晶体管S131至S136以及六个开关晶体管S141至S146。开关晶体管S131至S136的栅极连接到行解码器ROWDEC4。每个开关晶体管的源极和漏极之一连接到主字线MWL7，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA4中的每个副字线SWL1至SWL6的一端。开关晶体管S141至S146的栅极连接到行解码器ROWDEC3。每个开关晶体管的源极和漏极之一连接到主字线MWL8，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA4中的每个副字线SWL1至SWL6的另一端。
开关组SGP15和SGP16分别具有三个开关晶体管S151至S163以及三个开关晶体管S161至S163。开关晶体管S151至S153的栅极连接到列解码器COLDEC4。每个开关晶体管的源极和漏极之一连接到地电势，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA4中的每个副读出线SSL1至SSL3的一端。开关晶体管S161至S163的栅极连接到列解码器COLDEC2。每个开关晶体管的源极和漏极之一连接到主读出线MSL，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA4中的每个副读出线SSL1至SSL3的另一端。
行解码器ROWDEC1控制被包含在开关组SGP1和SGP6中的开关晶体管。行解码器ROWDEC1把在存储单元阵列MCA1中的副字线SWL1至SWL6连接到主字线MWL1，并且把在存储单元阵列MCA2中的副字线SWL1至SWL6之一连接到主字线MWL4。行解码器ROWDEC1还选择主字线MWL1或MWL2，并且把在存储单元阵列MCA1中的副字线SWL1至SWL6设置在写入状态、读取状态、或者地电势状态。
行解码器ROWDEC2控制被包含在开关组SGP2和SGP5中的开关晶体管。行解码器ROWDEC2把在存储单元阵列MCA1中的副字线SWL1至SWL6连接到主字线MWL2，并且把在存储单元阵列MCA2中的副字线SWL1至SWL6之一连接到主字线MWL3。行解码器ROWDEC2还选择主字线MWL3或MWL4，并且把在存储单元阵列MCA2中的副字线SWL1至SWL6设置在写入状态、读取状态、或者地电势状态。
行解码器ROWDEC3控制被包含在开关组SGP9和SGP14中的开关晶体管。行解码器ROWDEC3把在存储单元阵列MCA3中的副字线SWL1至SWL6连接到主字线MWL6，并且把在存储单元阵列MCA4中的副字线SWL1至SWL6之一连接到主字线MWL6。行解码器ROWDEC4还选择主字线MWL7或MWL8，并且把在存储单元阵列MCA4中的副字线SWL1至SWL6设置在写入状态、读取状态、或者地电势状态。
行解码器ROWDEC4控制被包含在开关组SGP10和SGP13中的开关晶体管。行解码器ROWDEC4把在存储单元阵列MCA3中的副字线SWL1至SWL6连接到主字线MWL6，并且把在存储单元阵列MCA4中的副字线SWL1至SWL6之一连接到主字线MWL7。行解码器ROWDEC4还选择主字线MWL7或MWL8，并且把在存储单元阵列MCA4中的副字线SWL1至SWL6设置在写入状态、读取状态、或者地电势状态。
列解码器COLDEC1控制被包含在开关组SGP3和SGP4中的开关晶体管。列解码器COLDEC1确定在存储单元阵列MCA1中的副读出线SSL1至SSL6的电势，并且在与主读出线MSL连接和断开之间切换。
列解码器COLDEC2控制被包含在开关组SGP7和SGP8中的开关晶体管。列解码器COLDEC2确定在存储单元阵列MCA2中的副读出线SSL1至SSL6的电势，并且在与主读出线MSL连接和断开之间切换。
列解码器COLDEC3控制被包含在开关组SGP11和SGP12中的开关晶体管。列解码器COLDEC3确定在存储单元阵列MCA3中的副读出线SSL1至SSL6的电势，并且在与主读出线MSL连接和断开之间切换。
列解码器COLDEC4控制被包含在开关组SGP15和SGP16中的开关晶体管。列解码器COLDEC4确定在存储单元阵列MCA4中的副读出线SSL1至SSL6的电势，并且在与主读出线MSL连接和断开之间切换。
如上文所述，通过开关组SGP4、SGP8、SGP12和SGP16连接到副读出线SSL1至SSL6、SSL1至SSL6、SSL1至SSL6、以及SSL1至SSL6的主读出线MSL连接到读/写部分RD/WR_SEC。由于读/写部分RD/WR_SEC具有与第一实施例相同的结构，因此将省略对它的描述。
下面将描述具有上述结构的MRAM的操作。下面首先以把数据写入到在存储单元阵列MCA2中的置于副字线SWL6和副读出线SSL1的交叉点处的存储单元MC61中的情况为例，描述写入操作。
首先，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S81，以把在存储单元阵列MCA2中的副读出线SSL1连接到主读出线MSL。列解码器COLDEC2还导通在开关组SGP7中的开关晶体管S71，以把存储单元阵列MCA2中的副读出线SSL1连接到地电势。另外，通过把写入控制信号提供到写入控制信号线WR_CNT而导通写入开关晶体管S200。然后，电流Iwrite从写入电流源11通过主读出线MSL流到存储单元阵列MCA2中的副读出线SSL1。请注意，在开关组SGP8中的开关晶体管S82和S83、在开关组SGP7中的开关晶体管S72和S73、以及在开关组SGP4、SGP12和SGP16中的所有开关晶体管被设置在截止状态。通过该操作，在存储单元阵列MCA2中的副读出线SSL2和SSL3和在存储单元阵列MCA1、MCA3和MCA4中的副读出线SSL1至SSL3与主读出线MSL之间断路。在开关组SGP3、SGP11和SGP15中的开关晶体管可以被设置在导通状态或截止状态。
然后，行解码器ROWDEC1和ROWDEC2导通在开关组SGP6中的开关晶体管S66和在开关组SGP5中的开关晶体管S56。行解码器ROWDEC2选择主字线MWL3和MWL4，并且把电压提供到所选择的一个主字线，从而把电流从所选择主字线提供到副字线SWL6。根据通过副字线SWL6的电流方向，在存储单元MC61中写入“0”或“1”数据。请注意，在开关组SGP5中的开关晶体管S51至S55、在开关组SGP6中的开关晶体管S61至S65、以及连接到剩余主字线的在开关组SGP9、SGP10、SGP13和SGP14中的所有开关晶体管被设置在截止状态。
下面以从存储单元MC61读出数据的情况为例描述读取操作。
首先，行解码器ROWDEC2选择主字线MWL3，并且把电压Vread提供到主字线MWL3。行解码器ROWDEC2导通在开关组SGP5中的开关晶体管S56。行解码器ROWDEC1截止在开关组SGP6中的开关晶体管S66。通过该操作，电压Vread被施加到存储单元阵列MCA2中的副字线SWL6。在这种情况中，所有未选择的副字线被设置在地电势或浮置状态。
然后，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S81，以把存储单元阵列MCA2中的副读出线SSL1连接到主读出线MSL。列解码器COLDEC2还使得在开关组SGP7中的开关晶体管S71截止。连接到主读出线MSL的剩余开关晶体管S82和S83和在开关组SGP4、SGP12和SGP16中的所有开关晶体管被设置在截止状态。通过该操作，在存储单元阵列MCA2中的副读出线SSL2和SSL3以及在存储单元阵列MCA1、MCA3和MCA4中的副读出线SSL1至SSL3与主读出线MSL之间断路。另外，通过把在开关组SGP7中的开关晶体管S72和S73设置在导通状态，在存储单元阵列MCA2中的未选择的副读出线SSL2和SSL3被设置在地电势。在开关组SGP3、SGP11和SGP15中的开关晶体管可以被设置在导通状态或截止状态。
另外，读取控制信号被施加到读取控制信号线RD CNT，以导通读取开关晶体管S300，从而把读取电路12连接到主读出线MSL。
在施加电压Vread之后，读取电流Iread从存储单元MC61通过副读出线SSL1流到主读出线MSL，并且该读取电流Iread流到读取电路12。该读取电流Iread被电阻元件14转换为电压，并且作为读取电压Vout从运算放大器13的输出端输出。
如上文所述，根据本发明第二实施例的MRAM，与第一实施例相同，可以消除由未选择的单元所产生的寄生阻抗的影响，并且准确读出在被选择单元中的写入信息。
另外，通过把读出线设置为包括主读出线和副读出线的层级位线结构，并且还把字线设置为包括主字线和副字线的层级字线结构，而把存储单元阵列分为阵列。因此，与第一实施例相比，可以减小相对于被选择单元的寄生阻抗。在本实施例中，一个MRAM由分别包括(6×3)个存储单元的四个存储单元阵列组成的72个存储单元所形成。因此，在读取操作中仅仅17个未选择单元作为寄生阻抗存在于主读出线MSL上。结果，读取电流Iread可以有效地施加到读取电路12上。同时，可以进一步改善在第一实施例中所述的效果。
下面参照图6描述本发明的第三实施例的半导体存储器件。图6为MRAM的方框图。根据该实施例的MRAM被设计为使得在第二实施例中来自写入电流源11的电流方向可以被改变。由于根据本实施例的MRAM的结构类似于根据第二实施例的结构，因此将仅仅描述两个实施例之间的差别。
如图6中所示，根据本实施例的MRAM被设计为使得根据第二实施例所述的MRAM中的主字线MWL2、MWL4、MWL6和MWL8被省略。在开关组SGP2中的开关晶体管S21至S26的栅极被连接到行解码器ROWDEC1。每个开关晶体管的源极和漏极之一连接到地电势，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA1中的相应一个副字线SWL1至SWL6的一端。在开关组SGP6中的开关晶体管S61至S66的栅极连接到行解码器ROWDEC2。每个开关晶体管的源极和漏极之一连接到地电势，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA2中的相应一个副字线SWL1至SWL6。在开关组SGP14中的开关晶体管S141至S146的栅极连接到行解码器ROWDEC4。每个开关晶体管的源极和漏极之一连接到地电势，以及每个开关晶体管的源极和漏极中的另一个连接到存储单元阵列MCA4中的相应一个副字线SWL1至SWL6。
行解码器ROWDEC1控制被包含在开关组SGP1和SGP2中的开关晶体管。行解码器ROWDEC1还把一个电势施加到主字线MWL1上。通过该操作，在存储单元阵列MCA1中的一个副字线SWL1至SWL6之一连接到主字线MWL1，并且在存储单元阵列MCA1中的副字线SWL1至SWL6被设置在写入状态、读取状态、或者地电势状态。
行解码器ROWDEC2控制被包含在开关组SGP5和SGP6中的开关晶体管。行解码器ROWDEC2还把一个电势施加到主字线MWL3上。通过该操作，在存储单元阵列MCA2中的一个副字线SWL1至SWL6之一连接到主字线MWL3，并且在存储单元阵列MCA2中的副字线SWL1至SWL6被设置在写入状态、读取状态、或者地电势状态。
ROWDEC3控制被包含在开关组SGP9和SGP10中的开关晶体管。行解码器ROWDEC3还把一个电势施加到主字线MWL5上。通过该操作，在存储单元阵列MCA3中的一个副字线SWL1至SWL6之一连接到主字线MWL5，并且在存储单元阵列MCA3中的副字线SWL1至SWL6被设置在写入状态、读取状态、或者地电势状态。
行解码器ROWDEC4控制被包含在开关组SGP13和SGP14中的开关晶体管。行解码器ROWDEC4还把一个电势施加到主字线MWL7上。通过该操作，在存储单元阵列MCA4中的一个副字线SWL1至SWL6之一连接到主字线MWL7，并且在存储单元阵列MCA4中的副字线SWL1至SWL6被设置在写入状态、读取状态、或者地电势状态。
另外，用于在读/写部分RD/WR_SEC中的写入电流源11的电源可以被在正电源和负电源之间切换。这样可以电流Iwrite的方向改变为从写入电流源11到主读出线MSL的方向。
下面将描述具有上述结构的MRAM的操作。下面首先以把数据写入到在存储单元阵列MCA2中的置于副字线SWL6和副读出线SSL1的交叉点处的存储单元MC61中的情况为例，描述写入操作。
首先，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S81，以把在存储单元阵列MCA2中的副读出线SSL1连接到主读出线MSL。列解码器COLDEC2还导通在开关组SGP7中的开关晶体管S71，以把存储单元阵列MCA2中的副读出线SSL1连接到地电势。另外，通过把写入控制信号提供到写入控制信号线WR_CNT而导通写入开关晶体管S200。通过把写入电流源11的电源电势设置为正或负电势，写入电流Iwrite从写入电流源11通过主读出线MSL流到存储单元阵列MCA2中的副读出线SSL1，或者在相反方向上流动。请注意，在开关组SGP8中的开关晶体管S82和S83、在开关组SGP7中的开关晶体管S72和S73、以及在开关组SGP4、SGP12和SGP16中的所有开关晶体管被设置在截止状态。通过该操作，在存储单元阵列MCA2中的副读出线SSL2和SSL3和在存储单元阵列MCA1、MCA3和MCA4中的副读出线SSL1至SSL3与主读出线MSL之间断路。在开关组SGP3、SGP11和SGP15中的开关晶体管可以被设置在导通状态或截止状态。
然后，行解码器ROWDEC2导通在开关组SGP5和SGP6中的开关晶体管S56和S66。行解码器ROWDEC2把电压提供到主字线MWL3。通过该操作，把电流从主字线MWL3提供到副字线SWL6。结果，根据通过副读出线SSL1的电流方向，在存储单元MC61中写入“0”或“1”数据。请注意，在开关组SGP5中的开关晶体管S51至S55以及连接到剩余主字线的在开关组SGP1、SGP9和SGP13中的所有开关晶体管被设置在截止状态。在开关组SGP6中的开关晶体管S61至S65以及在开关组SGP2、SGP10和SGP14中的所有开关晶体管被设置在导通或截止状态。
下面以从存储单元MC61读出数据的情况为例描述读取操作。
首先，行解码器ROWDEC2电压Vread提供到主字线MWL3。行解码器ROWDEC2导通在开关组SGP5中的开关晶体管S56，并且截止在开关组SGP6中的开关晶体管S66。通过该操作，电压Vread被施加到存储单元阵列MCA2中的副字线SWL6，以把电流提供到存储单元MC61。在这种情况中，所有未选择的副字线被设置在地电势或浮置状态。
然后，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S81，以把存储单元阵列MCA2中的副读出线SSL1连接到主读出线MSL。列解码器COLDEC2还使得在开关组SGP7中的开关晶体管S71截止。连接到主读出线MSL的开关组SGP4、SGP12和SGP16中的所有开关晶体管被设置在截止状态。通过该操作，在存储单元阵列MCA2中的副读出线SSL2和SSL3以及在存储单元阵列MCA1、MCA3和MCA4中的副读出线SSL1至SSL3与主读出线MSL之间断路。另外，通过把在开关组SGP7中的开关晶体管S72和S73设置在导通状态，把在存储单元阵列MCA2中的未选择的副读出线SSL2和SSL3设置在地电势。在开关组SGP3、SGP11和SGP15中的开关晶体管可以被设置在导通状态或截止状态。
另外，读取控制信号被施加到读取控制信号线RD_CNT，以导通读取开关晶体管S300，从而把读取电路12连接到主读出线MSL。
结果，与第一和第二实施例相同，流出到主读出线MSL的读取电流Iread被输出作为在读取电路12中的读出电压Vout。
如上文所述，根据本发明第三实施例的MRAM，可以获得与第二实施例相同的效果。另外，来自写入电流源11的写入电流Iwrite的方向可以被改变。通过控制在副读出线中流动的写入电流Iwrite的方向而控制写入数据。也就是说，在写入操作中，行解码器不需要考虑流过副字线SWL1至SWL6的电流方向。因此，不需要把在连接到每个副字线SWL1至SWL6的一端的每个开关组中的开关晶体管连接到行解码器。在本实施例中，开关组SGP2和SGP6以及开关组SGP10和SGP14被设置为相邻，并且相邻开关晶体管的源极被通过公共互联线连接到地电势。这样可以减少形成MRAM所需的互联线的数目，并且减小芯片面积。
下面将参照图7A至7C和8描述根据本发明第四实施例的半导体存储器件。图7A为MRAM的等效电路图。图7B和7C为该单元的截面示图。图8为MRAM的方框图。
如图7A中所示，MRAM单元包括一个TMR单元和一个单元晶体管MC-TR。如图7B中所示，单元晶体管MC-TR包括源区和漏区20a和20b以及栅极21。源区和漏区20a和20b被形成在硅基片1中，被相互分离。一个栅绝缘膜(未示出)被形成在源区和漏区20a和20b之间的硅基片上。栅极21形成在栅绝缘膜上。栅极21作为一个读取字线RD-WL。源区21a通过金属互联层连接到地电势。漏区21b通过金属互联层23和24连接到TMR元件的一个磁性膜5。作为写入字线WR-WL的金属互联层25形成在绝缘中间层2上，以在与副读出线SSL相垂直的方向上延伸，并且与TMR元件电绝缘。磁性膜6的自旋方向被预先设置为预定方向。在该状态中，磁性膜的自旋方向与磁性膜6的自旋方向相平行或反平行，以产生两个状态，从而写入“0”或“1”数据。
图7C为具有与图7B中所示的结构不同的结构的MRAM单元的截面示图。如图7C中所示，在图7B中所示的结构中，磁性膜26被形成在绝缘膜4上，绝缘膜27被形成在磁性膜26上，并且磁性膜6形成在绝缘膜27上。磁性膜5和6的自旋方向被预先设置在预定方向上，从而使它们相互一致。在该状态中，使得磁性膜26的自旋方向与磁性膜5和6的自旋方向相平行或反平行，从而写入“0”或“1”数据。
在本实施例中，第一实施例被应用于这样一种情况，其中通过使用分别具有TMR元件和单元晶体管MC-TR的MRAM单元形成一个单元阵列。
如图8中所示，MRAM10包括存储单元阵列MCA1和MCA2、开关组SGP1至SGP8、行解码器ROWDEC1至ROWDEC4、列解码器COLDEC1和COLDEC2、以及读/写部分RD/WR_SEC。
存储单元阵列MCA1和MCA2中的每一个具有设置为矩阵形式的(6×6)个存储单元MC。各个存储单元MC被设置在写入字线WR-WL1至WR-WL6与垂直于该写入字线WR-WL1至WR-WL6的副读出线SSL1至SSL6的交叉点处。显然，包含在每个存储单元阵列MCA1和MCA2中的存储单元MC的数目不限于(6×6)个。该MRAM单元MC具有如图7AA和7B或图7A和7C中所示的结构。在图7A中的写入字线WR-WL被连接到图8中的写入字线WR-WL1至WR-WL6中的一个，并且在图7中的副读出线SSL被连接到图8中的副读出线SSL1至SSL6之一。另外，在每一行上的各个MRAM单元的读取字线RD-WL被连接到公共读取字线RD-WL1至RD-WL6之一。
开关组SGP1和SGP2分别具有6个开关晶体管S11至S16以及6个开关晶体管S21至S26。开关晶体管S11至S16的栅极以及源极和漏极之一被连接到行解码器ROWDEC1，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA1中的每个写入字线WR-WL1至WR-WL6的一端。该开关晶体管S21至S26的栅极以及源极和漏极之一被连接到行解码器ROWDEC2，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA1中的每个写入字线WR-WL1至WR-WL6的另一端。
开关组SGP3和SGP4分别具有6个开关晶体管S31至S36以及6个开关晶体管S41至S46。开关晶体管S31至S36的栅极以及源极和漏极之一被连接到列解码器COLDEC1，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA1中的每个副读出线SSL1至SSL6的一端。该开关晶体管S41至S46的栅极被连接到列解码器COLDEC1。每个开关晶体管的源极和漏极之一被连接到主读出线MSL，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA1中的每个副读出线SSL1至SSL6的另一端。
开关组SGP5和SGP6分别具有6个开关晶体管S51至S56以及6个开关晶体管S61至S66。开关晶体管S51至S56的栅极以及源极和漏极之一被连接到行解码器ROWDEC3，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA2中的每个写入字线WR-WL1至WR-WL6的一端。该开关晶体管S61至S66的栅极以及源极和漏极之一被连接到行解码器ROWDEC4，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA2中的每个写入字线WR-WL1至WR-WL6的另一端。
开关组SGP7和SGP8分别具有6个开关晶体管S71至S76以及6个开关晶体管S81至S86。开关晶体管S71至S76的栅极以及源极和漏极之一被连接到列解码器COLDEC2，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA2中的每个副读出线SSL1至SSL6的一端。该开关晶体管S81至S86的栅极被连接到列解码器COLDEC2。每个开关晶体管的源极和漏极之一被连接到主读出线MSL，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA2中的每个副读出线SSL1至SSL6的另一端。
行解码器ROWDEC1和ROWDEC2控制在开关组SGP1和SGP2中的开关晶体管。在写入操作中，电流被提供到在存储单元阵列MCA1中选择的一条写入字线WR-WL1至WR-WL6。在读取操作中，行解码器ROWDEC1选择在存储单元阵列MCA1中的一个读取字线RD-WL1至RD-WL6，并且把等于或高于该单元晶体管MC-TR的阈值的电压施加到被选择的读取字线。
行解码器ROWDEC3和ROWDEC4控制在开关组SGP3和SGP4中的开关晶体管。在写入操作中，电流被提供到在存储单元阵列MCA2中选择的一条写入字线WR-WL1至WR-WL6。在读取操作中，行解码器ROWDEC3选择在存储单元阵列MCA2中的一个读取字线RD-WL1至RD-WL6，并且把等于或高于该单元晶体管MC-TR的阈值的电压施加到被选择的读取字线。
列解码器COLDEC1控制被包含在开关组SGP3和SGP4中的开关晶体管。列解码器COLDEC2控制被包含在开关组SGP7和SGP8中的开关晶体管。每个列解码器确定副读出线SSL1至SSL6的电势，并且在对主读出线MSL的连接和断开之间切换。
如上文所述，通过开关组SGP4和SGP8与12个副读出线SSL1至SSL6以及SSL1至SSL6相连接的主读出线MSL被连接到读/写部分RD/WR_SEC。读/写部分RD/WR_SEC包括一个写入开关晶体管S200、读取开关晶体管S300、以及读取电路12。在写入操作中，写入开关晶体管S200把主读出线MSL设置在地电势。读取电路12通过读取开关晶体管S300连接到主读出线MSL。写入开关晶体管S200和读取开关晶体管S300的栅极分别连接到被分别输入写入控制信号和读取控制信号的写入控制信号线WR_CNT和读取控制信号线RD_CNT。读取电路12具有运算放大器13和电阻元件14。运算放大器13具有连接到电源电势的非反相输入端、通过读取开关晶体管S300连接到主读出线MSL的反相输入端、以及一个输出端。电阻元件14的一端连接到运算放大器13的反相输入端，以及另一端连接到运算放大器13的输出端。在读取操作中，读取电路12使用电阻元件14把从主读出线MSL通过读取开关晶体管S300输入的读取电流Iread转换为电压，并且把其输出作为读取电压Vout。
下面将描述具有上述结构的MRAM的操作。下面首先以把数据写入到在存储单元阵列MCA2中的置于副读出线SSL6和字线WL6的交叉点处的存储单元MC66中的情况为例，描述写入操作。
首先，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S86，以把在存储单元阵列MCA2中的副读出线SSL6连接到主读出线MSL。列解码器COLDEC2还导通在开关组SGP7中的开关晶体管S76，以把写入电压施加到副读出线SSL6。另外，通过把写入控制信号提供到写入控制信号线WR_CNT而导通写入开关晶体管S200。通过该操作，电流Iwrite从副读出线SSL6流到主读出线MSL。请注意，在开关组SGP8中的开关晶体管S81至S85、在开关组SGP7中的开关晶体管S71至S75、以及在开关组SGP4中的所有开关晶体管被设置在截止状态。在开关组SGP3中的开关晶体管可以被设置在导通状态或截止状态。
然后，行解码器ROWDEC3和ROWDEC4导通在开关组SGP5中的开关晶体管S56和在开关组SGP6中的开关晶体管S66。然后，把电流从行解码器ROWDEC3侧或行解码器ROWDEC4侧提供到写入字线WR-WL6。根据通过写入字线WR-WL6的电流方向，在存储单元MC66中写入“0”或“1”数据。请注意，在开关组SGP5中的开关晶体管S51至S55以及在开关组SGP6中的开关晶体管S61至S65被设置在截止状态。在开关组SGP1和SGP2中的开关晶体管可以被设置在导通状态或截止状态。
下面以从存储单元MC66读出数据的情况为例描述读取操作。
首先，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S86，以把存储单元阵列MCA2中的副读出线SSL6连接到主读出线MSL。列解码器COLDEC2还使得在开关组SGP7中的开关晶体管S76截止。连接到主读出线MSL的剩余开关晶体管S81至S85和在开关组SGP4中的所有开关晶体管被设置在截止状态。通过把在开关组SGP7中的开关晶体管S71至S75设置在导通状态，未选择的副读出线SSL1至SSL5被设置在地电势。在开关组SGP3中的开关晶体管可以被设置在导通状态或截止状态。
另外，通过把读取控制信号施加到读取控制信号线RD_CNT，以导通读取开关晶体管S300，从而把读取电路12连接到主读出线MSL。
行解码器ROWDEC3然后把电压施加到读取字线RD-WL6，以导通在存储单元MC66中的单元晶体管MC-TR。在这种情况中，剩余的读取字线RD-WL1和RD-WL5以及所有写入字线WR-WL1至WR-WL6被设置在地电势或在浮置状态。
由于主读出线MSL实际上被设置在电源电势，因此读取电流Iread从主读出线MSL通过副读出线SSL6到达存储单元MC66。该读取电流Iread被电阻元件14转换为电压。然后该电压被从运算放大器13的输出端输出作为读取电压Vout。
如上文所述，根据本发明第四实施例的MRAM，利用包括一个TMR元件和单元晶体管的MRAM单元可以获得与第一实施例中所述相同的效果。显然，包括一个TMR元件和一个单元晶体管的存储单元可以应用于第二和第三实施例。
下面将参照图9A至9C描述根据本发明第五实施例的半导体存储器件。图9A为MRAM的等效电路图。图9B为该单元的截面示图。
如图7A和9B中所示，MRAM单元仅仅由一个TMR单元所形成。更加具体来说，作为读出线SL的金属互联层30被形成在硅基片1上的绝缘中间层2中。作为写入字线WR-WL的金属互联层31被形成在与读出线SL相同的水平面上，与读出线SL相平行。TMR元件被形成在绝缘中间层2中，以通过金属互联层32和33连接到读出线SL，并且位于写入字线WR-WL的附近。TMR元件具有形成在金属互联层33上的磁性膜5、形成在磁性膜5上的绝缘膜4、以及形成在绝缘膜4上的磁性膜6。作为读取字线RD-WL的金属互联层34被形成在绝缘中间层2上，以在与读出线SL相垂直的方向上延伸，以电连接到磁性膜6。
下面将描述用于上述MRAM单元的写/读方法。在写入操作中，电流被提供到写入字线WR-WL和读取字线RD-WL。通过控制流过读取字线RD-WL的电流方向，使得磁性膜5和6的自旋方向相平行或反平行。通过该操作，写入“0”或“1”数据。在数据读取操作中，电压被施加到读取字线RD-WL。通过提取流过读出线SL的电流而从MRAM单元中读出数据。
写入字线WR-WL被新添加到上述MRAM单元中。因此，在写入操作中，仅仅被直接提供到读取字线RD-WL的电流在MRAM单元中流动。这样可以抑制在写操作中施加在TMR元件上的电应力(electricalstress)，因此提高MRAM单元的可靠性。请注意，作为写入字线WR-WL和读出线SL，最好使用在相同水平面上的金属互联层。在这种情况中，金属互联层30和31可以在相同的步骤中被构图，因此可以减化制造工艺。
图9C为具有与图9B中所示结构不同结构的MRAM单元的截面示图。如图9C中所示，在图9B中所示的结构中，磁性膜26形成在绝缘膜4上，绝缘膜27形成在磁性膜26上，并且磁性膜6形成在绝缘膜27上。磁性膜5和6的自旋方向被预先设置为预定方向，从而使其相互一致。用于该结构的写入/读出方法与用于图9B中所示结构相同，只是在写入操作中，磁性膜26的自旋方向被控制。通过使磁性膜26的自旋方向与磁性膜5和6的自旋方向相平行或反平行，写入“0”或“1”数据。图9C中所示的结构可以获得比图9B中所示结构更高的MR比。
下面将参照图10描述根据本发明第6实施例的半导体存储器件。图10为MRAM的方框图。在本实施例中，第一实施例被应用于一种情况，其中通过使用根据第五实施例的MRAM单元而形成一个单元阵列。
如图10中所示，MRAM10包括存储单元阵列MCA1和MCA2、开关组SGP1至SGP8、行解码器ROWDEC1至ROWDEC4、列解码器COLDEC1和COLDEC2、读/写部分RD/WR_SEC、以及写入字线WR-WL。
存储单元阵列MCA1和MCA2中的每一个具有设置为矩阵形式的(6×6)个存储单元MC。各个MRAM单元MC被设置在多条写入字线WR-WL1至WR-WL6与垂直于该写入字线WR-WL1至WR-WL6的读取字线RD-WL1至RD-WL6的交叉点处。显然包含在每个存储单元阵列MCA1和MCA2中的存储单元MC的数目不限于(6×6)个。该MRAM单元MC具有如图9A和9B或图9A和9C中所示的结构。在图9A中的读取字线RD-WL被连接到图10中的读取字线RD-WL1至RD-WL6中的一个，并且在图9A中的读出线SL被连接到图10中的副读出线SSL1至SSL6之一。另外，在每一列上的各个MRAM单元的写入字线WR-WL被连接到公共写入字线WR-WL至WR-WL6之一。请注意，写入字线WR-WL1至WR-WL6被共同连接在存储单元阵列MCA1和MCA2中。每个写入字线WR-WL1至WR-WL6和一端连接到地电势，并且另一端连接到写入行解码器WRITE-ROWDEC。
开关组SGP1和SGP2分别具有6个开关晶体管S11至S16以及6个开关晶体管S21至S26。开关晶体管S11至S16的栅极以及源极和漏极之一被连接到行解码器ROWDEC1，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA1中的每个读取字线RD-WL1至RD-WL6的一端。该开关晶体管S21至S26的栅极以及源极和漏极之一被连接到行解码器ROWDEC2，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA1中的每个读取字线RD-WL1至RD-WL6的另一端。
开关组SGP3和SGP4分别具有6个开关晶体管S31至S36以及6个开关晶体管S41至S46。开关晶体管S31至S36的栅极被连接到列解码器COLDEC1，每个开关晶体管的源极和漏极之一连接到地电势，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA1中的每个副读出线SSL1至SSL6的一端。该开关晶体管S41至S46的栅极被连接到列解码器COLDEC1。每个开关晶体管的源极和漏极之一被连接到主读出线MSL，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA1中的每个副读出线SSL1至SSL6的另一端。
开关组SGP5和SGP6分别具有6个开关晶体管S51至S56以及6个开关晶体管S61至S66。开关晶体管S51至S56的栅极以及源极和漏极之一被连接到行解码器ROWDEC3，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA2中的每个读取字线RD-WL1至RD-WL6的一端。该开关晶体管S61至S66的栅极以及源极和漏极之一被连接到行解码器ROWDEC4，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA2中的每个读取字线RD-WL1至RD-WL6的另一端。
开关组SGP7和SGP8分别具有6个开关晶体管S71至S76以及6个开关晶体管S81至S86。开关晶体管S71至S76的栅极被连接到列解码器COLDEC2。开关晶体管的源极和漏极之一被连接到地电势，并且每个开关晶体管的源极和漏极中的另一个被连接到在该存储单元阵列MCA2中的每个副读出线SSL1至SSL6的一端。该开关晶体管S81至S86的栅极被连接到列解码器COLDEC2。每个开关晶体管的源极和漏极之一被连接到主读出线MSL，并且每个开关晶体管的源极和漏极中的另一个被连接到在存储单元阵列MCA2中的每个副读出线SSL1至SSL6的另一端。
行解码器ROWDEC1和ROWDEC2分别控制在开关组SGP1、SGP2、SGP5和SGP6中的开关晶体管，并且把预定电势施加到该读取字线RD-WL1至RD-WL6。
列解码器COLDEC1控制被包含在开关组SGP3和SGP4中的开关晶体管。列解码器COLDEC2控制被包含在开关组SGP7和SGP8中的开关晶体管。每个列解码器确定副读出线SSL1至SSL6的电势，并且在对主读出线MSL的连接和断开之间切换。
写入行解码器WRITE-ROWDEC被用于写入操作中，以把写入电流提供到写入字线WR-WL1至WR-WL6之一。
通过开关组SGP4和SGP8与12个副读出线SSL1至SSL6以及SSL1至SSL6相连接的主读出线MSL被连接到读取部分RD_SEC。读取部分RD_SEC包括一个写入开关晶体管S300和读取电路12。读取电路12通过读取开关晶体管S300连接到主读出线MSL。读取开关晶体管S300的栅极连接到被分别输入读取控制信号的读取控制信号线RD_CNT。读取电路12与第一实施例中的相同，因此省略对它的描述。
下面将描述具有上述结构的MRAM的操作。下面首先以把数据写入到在存储单元阵列MCA2中的置于副读出线SSL6和字线WL6的交叉点处的存储单元MC66中的情况为例，描述写入操作。
首先，列解码器COLDEC2截止在开关组SGP7和SGP8中的所有开关晶体管。请注意，在开关组SGP4中的所有开关晶体管被设置在截止状态，并且在开关组SGP3中的开关晶体管可以被设置在导通状态或截止状态。
写入行解码器WRITE-ROWDEC然后把电流提供写入字线WR-WL6。
行解码器ROWDEC3和ROWDEC4导通在开关组SGP5中的开关晶体管S56和在开关组SGP6中的开关晶体管S66。然后，行解码器ROWDEC3或行解码器ROWDEC4把电流提供到读取字线RD-WL6。由通过读取字线RD-WL6的电流在读取字线RD-WL6周围形成磁场。根据通过写入字线WR-WL6的电流方向，在存储单元MC66中写入“0”或“1”数据。请注意，在开关组SGP8中的开关晶体管S81至S85以及在开关组SGP6中的开关晶体管S61至S65被设置在截止状态。在开关组SGP1和SGP2中的开关晶体管可以被设置在导通状态或截止状态。
下面以从存储单元MC66读出数据的情况为例描述读取操作。
首先，行解码器ROWDEC3导通在开关组SGP5中的开关晶体管S56，以及行解码器ROWDEC4截止在开关组SGP6中的开关晶体管S66。然后通过把电压Vread施加到存储单元阵列MCA2中的读取字线RD-WL6。在该状态中，所有剩余的读取字线RD-WL1至RD-WL5被设置在地电势或浮置状态。
然后，列解码器COLDEC2导通在开关组SGP8中的开关晶体管S86，以把存储单元阵列MCA2中的副读出线SSL6连接到主读出线MSL。列解码器COLDEC2还使得在开关组SGP7中的开关晶体管S76截止。连接到主读出线MSL的剩余开关晶体管S81至S85和在开关组SGP4中的所有开关晶体管被设置在截止状态。另外，通过把在开关组SGP7中的开关晶体管S71至S75设置在导通状态，未选择的副读出线SSL1至SSL5被设置在地电势。在开关组SGP3中的开关晶体管可以被设置在导通状态或截止状态。
另外，读取控制信号被施加到读取控制信号线RD_CNT，以导通读取开关晶体管S300，从而把读取电路12连接到主读出线MSL。
结果，在施加电压Vread之后，读取电流Iread从存储单元MC66通过副读出线SSL6流到主读出线MSL。该读取电流Iread流到读取电路12。该读取电流Iread被电阻元件14转换为电压。该电压作为读取电压Vout从运算放大器13的输出端输出。
如上文所述，根据本发明第六实施例的MRAM，可以获得第一和第五实施例中所述的效果。
下面将参照图11A描述根据本发明第七实施例的半导体存储器件。图11A为示出MRAM区域的截面结构的示意图，更加具体来说为沿着图2、5和6中的一个区域AA1至AA3中的副读出线SSL1截取的截面示图。
如图11A中所示，作为列解码器COLDEC1的一部分的开关晶体管S31和MOS晶体管形成在硅基片1的元件区。开关晶体管S31具有杂质扩散层40a和40b以及栅极41。杂质扩散层40a和40b形成在硅基片1中，从而相互分离，并且作为源区和漏区。栅极41被形成在硅基片1上，并且栅绝缘膜(未示出)被置于它们之间。作为列解码器COLDEC1的一部分的MOS晶体管也具有形成在硅基片1的杂质扩散层42a和42b，以使其相互分离，作为源区和漏区，并且栅极43形成在硅基片1上，栅绝缘膜(未示出)置于它们之间。绝缘中间层2形成在硅基片1上，以覆盖这些晶体管。开关晶体管S31的源区和漏区(40a)之一通过形成在绝缘中间层2中的金属互联层44和45连接到地电势。副读出线SSL1被形成在绝缘中间层2中，以在列解码器COLDEC1上延伸，并且电连接到开关晶体管S31的源区和漏区(40b)中的另一个。分别具有夹在磁性膜5和6之间的绝缘膜4的多个MRAM单元被形成在副读出线SSL1上。字线WL6至WL3(或副字线SWL6至SWL3)形成在每个MRAM单元上。
在上述结构中，开关晶体管和列解码器被形成在MRAM单元下方的空白区域中。这样可以减小由MRAM所占据的面积，并且减小芯片尺寸。
下面将参照图11B描述根据该实施例的一个变型的MRAM的一个区域的截面结构，更加具体来说为沿着图5和6中的一个区域AA1至AA3中的副读出线SSL1截取的截面示图。
如图11B中所示，作为行解码器ROWDEC1的一部分的开关晶体管S12和MOS晶体管形成在硅基片1的元件区。开关晶体管S12具有杂质扩散层47a和47b以及栅极48。杂质扩散层47a和47b形成在硅基片1中，从而相互分离，并且作为源区和漏区。栅极48被形成在硅基片1上，并且栅绝缘膜(未示出)被置于它们之间。作为行解码器ROWDEC1的一部分的MOS晶体管也具有形成在硅基片1的杂质扩散层49a和49b，以使其相互分离，作为源区和漏区，并且栅极50形成在硅基片1上，栅绝缘膜(未示出)置于它们之间。绝缘中间层2形成在硅基片1上，以覆盖这些晶体管。主字线MWL1形成在绝缘中间层2中。作为行解码器ROWDEC1的一部分的开关晶体管S12的源极和漏极(47b)之一以及MOS晶体管的源区和漏区(49b)之一通过金属互联层51连接到主字线MWL1。副读出线SSL1至SSL3被形成在绝缘中间层2上。分别具有夹在磁性膜5和6之间的绝缘膜4的MRAM单元被形成在副读出线SSL1至SSL3上。绝缘中间层56进一步形成在绝缘中间层2上。各个MRAM单元所共用的副字线SWL2形成在绝缘中间层56上。副字线SWL2通过形成在绝缘中间层2和56中的金属互联层51至55连接到开关晶体管S12的源区和漏区中的另一个(47a)。
根据上述结构，开关晶体管、行解码器和主字线被形成在MRAM单元下方的空白区域中。换句话说，MRAM单元及其外围电路还被设置为在与硅基片表面相垂直的方向上重叠。这样可以减小由MRAM所占据的面积，以及减小芯片尺寸。显然，写入行解码器WRITE-ROWDEC或者主字线MSL可以形成在与MRAM单元不同的水平面上，并且可以获得与上文所述相同效果。另外，读取/写入部分RD/WR_SEC和其它外围电路可以形成在每个MRAM单元以及行解码器和列解码器下方的区域中。即使作为主字线、主读出线等等的金属互联层被形成在每个MRAM单元的上方而不是在其下方，也可以获得减小面积的效果。
如上文所述，根据本发明第一至第七实施例的MRAM，通过把读出线设置为包括主读出线和副读出线的层级位线结构，而把存储单元阵列分为阵列。根据本发明第二至第七实施例的MRAM，字线还被设置在包括主字线和副字线的层级字线结构中，以把存储单元阵列分为多个阵列。通过这种结构，在读取操作中，减小在读出线上与被选择存储单元同时存在的寄生阻抗。这样可以有效地把来自被选择单元的读出电流提供到读出电路(sense circuit)，因此抑制电流消耗。另外，即使存储单元的数目增加，也可以保持高数据读取精度。因此，可以进一步增加MRAM的集成度。
根据第三实施例的MRAM，连接到副字线的一个开关组被连接到地电势。这些开关组被相邻设置，以减小互联线的数目和所占用的面积。
根据第五和第六实施例的MRAM，仅仅通过一个TMR元件所形成的MRAM单元另外具有不直接连接到该TMR元件的写入字线。这样可以减小在写入操作中对TMR元件的应力，并且提高MRAM的可靠性。
根据第七实施例的MRAM，每个开关晶体管和例如解码器这样的外围电路被设置在每个MRAM单元下方的空白区域中。另外，通过使用不同的互联层而形成副字线、主字线、副读出线和主读出线。结果，可以减小由MRAM所占用的面积，并且减小芯片尺寸。
请注意，本发明的实施例被一般和广泛地应用于置于两个互联线的交叉点处的每个单元以及应用于MRAM。根据第一至第七实施例，每个解码器和每个开关组被作为分立部件而处理。但是，每个开关组可以被包含在每个解码器中。另外，各个实施例可以组合使用。
图12A为示出作为第二和第六实施例的组合的方框图。如图12A中所示，层级字线结构被用于第六实施例中，以把一个存储单元阵列分为四个阵列。在各个存储单元阵列MCA1至MCA4中的副字线SWL1至SWL6被用作为读取字线。通过这种结构，可以获得在第二和第六实施例中所述的效果。
图12B为示出作为第三和第六实施例的组合的方框图。如图12B中所示，在图12A中所示的MRAM中，连接到副字线SWL1至SWL6的一个开关组被连接到地电势，并且这些开关组被相邻设置。这样可以获得在第三和第六实施例中所述的效果。
本领域的技术人员容易看出其它优点和变型。因此，本发明不限于这些具体细节和代表实施例。相应地，可以作出各种变型而不脱离由所附权利要求书及其等价表述所定义的本发明的精神和范围。

Claims (42)

1.一种半导体存储器件，包括：
存储单元阵列，其中存储单元被排列为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件；
字线，其连接到在存储单元阵列的每一行上的存储单元的第一磁性层；
副读出线，其连接到在存储单元阵列的每一列上的存储单元的第二磁性层；
主读出线，其连接到每个副读出线；
行解码器，其选择所述存储单元阵列的一条字线；
列解码器，其选择所述存储单元阵列的一条副读出线；
第一开关元件，其把由列解码器所选择的副读出线连接到主读出线；
读取电路，其通过所述主读出线从由行解码器和列解码器所选择的存储单元读出数据；以及
写入电路，其通过主读出线在由行解码器和列解码器所选择的存储单元中写入数据。
2.根据权利要求1所述的器件，其中：
所述第一开关元件包括形成在半导体基片上的第一MOS晶体管，
所述存储单元阵列形成在绝缘中间层上，其形成在半导体基片上，以覆盖所述第一MOS晶体管，以及
至少所述存储单元阵列的一部分在与半导体基片表面相垂直的方向上与所述第一MOS晶体管相重叠。
3.根据权利要求2所述的器件，其中
所述行解码器和列解码器分别包括形成在半导体基片上的第二和第三MOS晶体管，并且被绝缘中间层所覆盖，以及
至少所述存储单元阵列的一部分在与半导体基片的表面相垂直方向上与所述第二和第三MOS晶体管之一相重叠。
4.根据权利要求1所述的器件，其中所述磁阻元件进一步包括：
形成在第一绝缘层和第二磁性层之间的第三磁性层；以及
形成在第三磁性层和第二磁性层之间的第二绝缘层。
5.根据权利要求1所述的器件，其中进一步包括把由所述列解码器所选择的所述副读出线连接到第一电势节点的第二开关元件。
6.根据权利要求1所述的器件，其中所述写入电路包括：
电流源，其在数据被写入到存储单元中时，把写入电流提供到所述主读出线；以及
第三开关元件，其在数据被写入到存储单元中时，把所述电流源连接到所述主读出线，并且当从存储单元读出数据时，把所述电流源与所述主读出线相断开。
7.根据权利要求1所述的器件，其中所述读取电路包括：
读出电路，其在从存储单元读出数据时，把通过所述主读出线的读取电流转换为电压；以及
第四开关元件，其在从存储单元读出数据时，把所述读出电路连接到所述主读出线，并且当在存储单元中写入数据时，把所述读出电路与所述主读出线相断开。
8.根据权利要求7所述的器件，其中所述读出电路包括：
运算放大器，其具有连接到第二电势节点的第一输入端、通过所述第四开关元件连接到所述主读出线的第二输入端、以及一个输出端；以及
电阻元件，其一端连接到所述运算放大器的第二输入端，以及另一端连接到运算放大器的输出端。
9.根据权利要求8所述的器件，其中所述电阻元件具有基本上与所述磁阻元件相同的结构。
10.一种半导体存储器件，包括：
存储单元阵列，其中存储单元被排列为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件；
副字线，其连接到在所述存储单元阵列的每一行上的存储单元的第一磁性层；
副读出线，其连接到在所述存储单元阵列的每一列上的存储单元的第二磁性层；
主字线，其连接到每个所述副字线；
主读出线，其连接到每个副读出线；
行解码器，其选择所述存储单元阵列的一条副字线，并且把电流和电压之一提供到所述主字线；
列解码器，其选择存储单元阵列的一条副读出线；
第一开关元件，其把由行解码器所选择的副字线连接到所述主字线；
第二开关元件，其把由列解码器所选择的副读出线连接到所述主读出线；
读取电路，其通过所述主读出线从由所述行解码器和所述列解码器所选择的存储单元读出数据；以及
写入电路，其通过所述主读出线在由所述行解码器和列解码器所选择的存储单元中写入数据。
11.根据权利要求10所述的器件，其中进一步包括第三开关元件，其把由所述行解码器所选择的所述副读出线连接到第一电势节点。
12.根据权利要求11所述的器件，其中由所述第三开关元件连接到所述副字线的第一电势节点为在两个相邻存储单元阵列之间共享的公共节点。
13.根据权利要求10所述的器件，其中
所述第一和第二开关元件分别包括形成在半导体基片上的第一和第二MOS晶体管，
所述存储单元阵列形成在绝缘中间层上，其形成在半导体基片上，以覆盖所述第一和第二MOS晶体管，以及
至少所述存储单元阵列的一部分在与半导体基片表面相垂直的方向上与所述第一和第二MOS晶体管相重叠。
14.根据权利要求13所述的器件，其中
所述行解码器和列解码器分别包括形成在半导体基片上的第三和第四MOS晶体管，并且被绝缘中间层所覆盖，以及
至少所述存储单元阵列的一部分在与半导体基片的表面相垂直方向上与至少所述第三和第四MOS晶体管之一相重叠。
15.根据权利要求10所述的器件，其中所述磁阻元件进一步包括：
形成在第一绝缘层和第二磁性层之间的第三磁性层；以及
形成在第三磁性层和第二磁性层之间的第二绝缘层。
16.根据权利要求10所述的器件，其中进一步包括把由所述列解码器所选择的所述副读出线连接到第二电势节点的第四开关元件。
17.根据权利要求10所述的器件，其中所述写入电路包括：
电流源，其在数据被写入到存储单元中时，把写入电流提供到所述主读出线；以及
第五开关元件，其在数据被写入到存储单元中时，把所述电流源连接到所述主读出线，并且当从存储单元读出数据时，把所述电流源与所述主读出线相断开。
18.根据权利要求10所述的器件，其中所述读取电路包括：
读出电路，其在从存储单元读出数据时，把通过所述主读出线的读取电流转换为电压；以及
第六开关元件，其在从存储单元读出数据时，把所述读出电路连接到所述主读出线，并且当在存储单元中写入数据时，把所述读出电路与所述主读出线相断开。
19.根据权利要求18所述的器件，其中所述读出电路包括：
运算放大器，其具有连接到第三电势节点的第一输入端、通过所述第六开关元件连接到所述主读出线的第二输入端、以及一个输出端；以及
电阻元件，其一端连接到所述运算放大器的第二输入端，以及另一端连接到运算放大器的输出端。
20.根据权利要求19所述的器件，其中所述电阻元件具有基本上与所述磁阻元件相同的结构。
21.一种半导体存储器件，包括：
存储单元阵列，其中的存储单元被形成为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件、与磁阻元件电绝缘并且与第一磁性层相邻放置的第一字线、连接到所述第二磁性层并且在与第一字线相垂直的方向上延伸的第二字线、以及连接到第一磁性层的读出线；
写入字线，其连接到在所述存储单元阵列的每一行上的第一字线；
读/写字线，其连接到在所述存储单元阵列的每一行上的第二字线；
副读出线，其连接到所述存储单元阵列的每一列上的读出线；
主读出线，其连接到在所述副读出线；
行解码器，其选择所述存储单元阵列的一条读/写字线；
写入行解码器，其在把数据写入存储单元时，选择一条写入字线，并且把对应于写入数据的电流提供到该写入字线；
列解码器，其选择所述存储单元阵列的一条副读出线；
第一开关元件，其把由行解码器所选择的副字线连接到所述主字线；
读取电路，其通过所述主读出线从由行解码器和列解码器所选择的存储单元读出数据。
22.根据权利要求21所述的器件，其中：
所述第一开关元件包括形成在半导体基片上的第一MOS晶体管，
所述存储单元阵列形成在绝缘中间层上，其形成在半导体基片上，以覆盖所述第一MOS晶体管，以及
至少所述存储单元阵列的一部分在与半导体基片表面相垂直的方向上与所述第一MOS晶体管相重叠。
23.根据权利要求22所述的器件，其中
所述行解码器和列解码器分别包括形成在半导体基片上的第三和第四MOS晶体管，并且被绝缘中间层所覆盖，以及
至少所述存储单元阵列的一部分在与半导体基片表面相垂直的方向上与至少所述第三和第四MOS晶体管之一相重叠。
24.根据权利要求21所述的器件，其中其中第一字线与读出线相平行地延伸，并且由在与读出线相同平面上的金属互联层所形成。
25.根据权利要求21所述的器件，其中：
读出线的电势被设置在浮置状态，并且电流被提供到第一和第二字线，从而在磁阻元件中写入数据，以及
电压被提供到第二字线，以把电流提供到读出线，从而从该磁阻元件中读出数据。
26.根据权利要求21所述的器件，其中所述磁阻元件进一步包括：
形成在第一绝缘层和第二磁性层之间的第三磁性层；以及
形成在第三磁性层和第二磁性层之间的第二绝缘层。
27.根据权利要求21所述的器件，其中进一步包括把由所述列解码器所选择的所述副读出线连接到第一电势节点的第二开关元件。
28.根据权利要求21所述的器件，其中所述读取电路包括：
读出电路，其在从存储单元读出数据时，把通过所述主读出线的读取电流转换为电压；以及
第三开关元件，其在从存储单元读出数据时，把所述读出电路连接到所述主读出线，并且当在存储单元中写入数据时，把所述读出电路与所述主读出线相断开。
29.根据权利要求28所述的器件，其中所述读出电路包括：
运算放大器，其具有连接到第二电势节点的第一输入端、通过所述第三开关元件连接到所述主读出线的第二输入端、以及一个输出端；以及
电阻元件，其一端连接到所述运算放大器的第二输入端，以及另一端连接到运算放大器的输出端。
30.根据权利要求29所述的器件，其中所述电阻元件具有基本上与所述磁阻元件相同的结构。
31.一种半导体存储器件，包括：
存储单元阵列，其中存储单元被形成为矩阵形式，每个存储单元包括具有第一和第二磁性层以及形成在第一和第二磁性层之间的第一绝缘层的磁阻元件、与磁阻元件电绝缘并且与第一磁性层相邻放置的第一字线、连接到所述第二磁性层并且在与第一字线相垂直的方向上延伸的第二字线、以及连接到第一磁性层的读出线；
写入字线，其连接到在所述存储单元阵列的每一行上的第一字线；
读/写副字线，其连接到在所述存储单元阵列的每一行上的第二字线；
副读出线，其连接到在所述存储单元阵列的每一列上的读出线；
读/写主字线，其连接到每个所述读/写副字线；
主读出线，其连接到每个所述副读出线；
行解码器，其选择所述存储单元阵列的一条读/写副字线，并且把电流和电压之一提供到所述读/写主字线；
写入行解码器，其在把数据写入存储单元时，选择一条写入字线，并且把对应于写入数据的电流提供到该写入字线；
列解码器，其选择所述存储单元阵列的一条副读出线；
第一开关元件，其把由行解码器所选择的读/写副字线连接到所述主字线；
第二开关元件，其把由所述列解码器所选择的所述副读出线连接到所述主读出线；以及
读取电路，其通过所述主读出线从由行解码器和列解码器所选择的存储单元读出数据。
32.根据权利要求31所述的器件，其中进一步包括第三开关元件，其把由所述行解码器所选择的所述读/写副字线连接到第一电势节点。
33.根据权利要求32所述的器件，其中由所述第三开关元件连接到所述读/写副字线的第一电势节点为在两个相邻存储单元阵列之间共享的公共节点。
34.根据权利要求31所述的器件，其中
所述第一和第二开关元件分别包括形成在半导体基片上的第一和第二MOS晶体管，
所述存储单元阵列形成在绝缘中间层上，其形成在半导体基片上，以覆盖所述第一和第二MOS晶体管，以及
至少所述存储单元阵列的一部分在与半导体基片表面相垂直的方向上与所述第一和第二MOS晶体管相重叠。
35.根据权利要求34所述的器件，其中
所述行解码器和列解码器分别包括形成在半导体基片上的第三和第四MOS晶体管，并且被绝缘中间层所覆盖，以及
至少所述存储单元阵列的一部分在与半导体基片表面相垂直的方向上与至少所述第三和第四MOS晶体管之一相重叠。
36.根据权利要求31所述的器件，其中第一字线与读出线相平行地延伸，并且由在与读出线相同平面上的金属互联层所形成。
37.根据权利要求31所述的器件，其中：
读出线的电势被设置在浮置状态，并且电流被提供到第一和第二字线，从而在磁阻元件中写入数据，以及
电压被提供到第二字线，以把电流提供到读出线，从而从该磁阻元件中读出数据。
38.根据权利要求31所述的器件，其中所述磁阻元件进一步包括：
形成在第一绝缘层和第二磁性层之间的第三磁性层；以及
形成在第三磁性层和第二磁性层之间的第二绝缘层。
39.根据权利要求31所述的器件，其中进一步包括把由所述列解码器所选择的所述副读出线连接到第二电势节点的第四开关元件。
40.根据权利要求31所述的器件，其中所述读取电路包括：
读出电路，其在从存储单元读出数据时，把通过所述主读出线的读取电流转换为电压；以及
第五开关元件，其在从存储单元读出数据时，把所述读出电路连接到所述主读出线，并且当在存储单元中写入数据时，把所述读出电路与所述主读出线相断开。
41.根据权利要求40所述的器件，其中所述读出电路包括：
运算放大器，其具有连接到第三电势节点的第一输入端、通过所述第五开关元件连接到所述主读出线的第二输入端、以及一个输出端；以及
电阻元件，其一端连接到所述运算放大器的第二输入端，以及另一端连接到运算放大器的输出端。
42.根据权利要求41所述的器件，其中所述电阻元件具有基本上与所述磁阻元件相同的结构。
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