CN1311555C - 非易失性半导体存储装置、电子卡及电子装置 - Google Patents

Abstract

本发明提供一种非易失性半导体存储装置，能减小配置传输晶体管的区域面积。与配置成块BK的存储器单元连接的字线WL0～15与传输晶体管Q0～15的杂质区域41连接。在Q0～15的杂质区域43中，连接有向字线WL0～15供给电压的驱动线DL0～15。为了向与字线WL3连接的存储器单元写入数据，对字线WL3施加20V电压，对两相邻字线WL1、5施加0V电压。在字线WL3的传输晶体管Q3的两侧及对面不配置字线WL1、5的传输晶体管Q1、5。据此，就可以防止相邻的传输晶体管之间的电位差增大。

Description

非易失性半导体存储装置、 电子卡及电子装置

技术领域

本发明涉及能进行数据的电改写的非易失性半导体存储装置，例如涉及NAND型EEPROM。

背景技术

已往，作为半导体存储器之一，能对数据进行电改写的EEPROM为人们所知。其中，具有串联连接多个作为存储1比特的单位的存储单元而构成的NAND单元的NAND型EEPROM，作为能高集成化的元件而为人们所瞩目。NAND型例如在用于存储数字静像摄影机的图像数据的存储卡中使用。

NAND型EEPROM的存储器具有通过绝缘膜在成为沟道区域的半导体基板上层叠浮栅和字线的FET-MOS构造。NAND单元以多个相邻存储器单元之间共用源极/漏极的形式串联连接而构成。所谓源极/漏极是指实现源极及漏极中至少某一个的功能的杂质区域。

在此，对NAND型中数据的写入方式的一例进行简单说明。

(1)“0”的写入

在沟道区域的电压为0V的状态下，选择应该写“0”的存储器单元的字线并使该字线的电压为例如20V，并且使该字线以外的字线的电压为例如10V。由于选择的字线和沟道区域之间的电位差大，通过沟道电流电子注入上述存储器单元的浮栅。因此，上述存储器单元的阈值成为正(写入“0”的状态)的状态。

(2)“1”的写入

使沟道区域为0V以上的规定电压的浮动状态后，选择应该写入“1”的存储器单元的字线并与写入“0”时同样使该字线的电压为20V。使该字线以外的字线的电压为例如10V。沟道区域通过与选择的字线的电容耦合电压上升，达到例如8V左右。这时，与“0”的写入时不同，由于选择的字线和沟道区域之间的电位差小，在应该写入“1”的存储器单元的浮栅，没有引起通过沟道电流进行的电子注入。因此，上述存储单元的阈值保持负的状态(写入“1”的状态)。

在写入“1”时，如果沟道区域的电压上升小，则由于通过沟道电流向浮栅注入电子，而变成写入“0”。为了防止该写入不合格，在写入方式的其他例子中，通过使位于应该写入“1”的存储器单元的字线的两相邻位置的字线的电压为0V来使沟道区域的电压上升增大。

但是，对各字线分别对应设置有传输晶体管。从该晶体管向字线供给电压。根据上述写入方式的其他例，在写入时选择的字线成为20V、位于两相邻位置的字线成为0V、这些字线以外的字线成为10V。因此，传输晶体管有时向对应的字线提供20V、10V、0V。

有必要以相邻的晶体管间的电位差成为最大时为基准，具体地讲以相邻的传输晶体管的一方为20V、另一方为0V时为基准规定隔离各传输晶体管的元件隔离绝缘膜的耐压。因此，与不使用0V的上述写入方式的一例相比，必须增大元件隔离绝缘膜的耐压。因此，由于元件隔离绝缘膜的尺寸增大，所以配置传输晶体管的区域的面积(即行译码器的面积)变大。为了防止上述情形发生，有研究传输晶体管的配置的技术(例如专利文献1)。

(专利文献1)

特开2002-141477号公报(图1、图2)

发明内容

本发明的目的在于：提供一种能减小配置传输晶体管的区域面积的非易失性半导体存储装置、搭载该非易失性半导体存储装置的电子卡、以及使用该电子卡的电子装置。

本发明的非易失性半导体存储装置其特征在于：包括：将多个能电改写数据的非易失性的存储器单元配置成阵列状并且分割成多个块的存储器单元阵列、分别配置在所述多个块上并且分别与同一行的存储器单元共同连接的多条字线、与多条字线对应而设置的同时向对应的字线供给电压的多条驱动线、成为连接多条字线及多条驱动线中对应的字线和驱动线的开关的多个传输晶体管；在将多条字线分成任意决定的任意字线、分别位于任意字线的两侧的字线的相邻位置的两相邻字线、任意字线及两相邻字线以外的剩余字线时，在任意字线的传输晶体管的两侧及对面配置多个传输晶体管中剩余字线的传输晶体管。

根据本发明所涉及的非易失性半导体存储装置，在任意字线的传输晶体管的两侧及对面，不配置两相邻字线的传输晶体管，而配置剩余字线的传输晶体管。因此，可以将相邻的传输晶体管之间的电位差抑制在低水平上，因此，可以减小使传输晶体管互相分离的元件分离绝缘膜的尺寸。

附图说明

图1是第1实施例所涉及的NAND型EEPROM所包括的NAND单元的剖面的模式图。

图2是图1的II(a)-II(b)剖面的模式图。

图3是图1的NAND单元的等效电路图。

图4是第1实施例所涉及的存储器单元阵列的一部分及行译码器的一部分的等效电路图。

图5是在NAND单元的写入动作的一般例中，包含写入“0”的存储器单元的NAND单元的等效电路图。

图6是图5的写入“0”的存储器单元的模式图。

图7是在NAND单元的写入动作的一般例中，包含写入“1”的存储器单元的NAND单元的等效电路图。

图8是图7的写入“1”的存储器单元的模式图。

图9是用于说明比较例的写入动作的时序图。

图10是在比较例中，包含写入“0”的存储器单元的NAND单元的模式图。

图11是在比较例中，包含写入“1”的存储器单元的NAND单元的模式图。

图12是用于说明第1实施例的动作例中的写入动作的时序图。

图13是在图12中，包含写入“0”的存储器单元的NAND单元的模式图。

图14是在图12中，包含写入“1”的存储器单元的NAND单元的模式图。

图15是表示第1实施例所涉及的传输晶体管区域的模式图。

图16是从图15的传输晶体管区域省去字线的图。

图17是与图16比较的图，是表示向字线WL3施加20V的电压时的图。

图18是与图16比较的图，是表示向字线WL7施加20V电压时的图。

图19是图15所示的传输晶体管区域和块的分界的剖面的模式图。

图20是第2实施例所涉及的传输晶体管区域的模式图。

图21是放大图20的字线WL0～4的图。

图22是从第3实施例所涉及的传输晶体管区域省去字线的模式图。

图23是本发明的实施例所涉及的电子卡和电子装置的构成图。

图24是为本发明的实施例所涉及的电子装置的第1例的数字静像照相机的基本构成图。

图25A是表示为本发明的实施例所涉及的电子装置的第2例的摄像机的图。

图25B是表示为本发明的实施例所涉及的电子装置的第3例的电视机的图。

图25C是表示为本发明的实施例所涉及的电子装置的第4例的声频器械的图。

图25D是表示为本发明的实施例所涉及的电子装置的第5例的游戏机的图。

图25E是表示为本发明的实施例所涉及的电子装置的第6例的电子乐器的图。

图25F是表示为本发明的实施例所涉及的电子装置的第7例的手机的图。

图25G是表示为本发明的实施例所涉及的电子装置的第8例的个人计算机的图。

图25H是表示为本发明的实施例所涉及的电子装置的第9例的个人数字助理(PDA)的图。

图25I是表示为本发明的实施例所涉及的电子装置的第10例的音频录音机的图。

图25J是表示为本发明的实施例所涉及的电子装置的第11例的PC卡的图。

具体实施方式

把本发明的具体实施方式分成以下项目来进行说明。

(第1实施例)

1.NAND单元的构造

2.NAND单元的动作

(1)NAND单元的一般动作例

(2)比较例

(3)第1实施例所涉及的NAND单元的动作例

3.第1实施例的特征

(特征1)

(特征2)

(特征3)

(特征4)

(特征5)

(第2实施例)

(第3实施例)

(适用于电子卡及电子装置)

另外，在说明各实施例的图中，对于与以已说明的图的符号表示的部件相同的部件，付与相同的符号省略其说明。

(第1实施例)

1.NAND单元的构造

图1是第1实施例所涉及的NAND型EEPROM所包括的NAND单元的剖面的模式图。图2是图1的II(a)-II(b)剖面的模式图。图3是图1的NAND单元的等效电路图。

如图1～图3所示，NAND单元1具有在p^-型半导体基板3上形成16个存储器单元MC0～15的构造。存储器单元是能进行数据的电改写的非易失性单元。各存储器单元构成相同，以存储器单元MC0为例，包括：以规定的间隔形成在基板3的表面的n⁺型的杂质区域5(源极/漏极)、位于基板3中杂质区域5之间的沟道区域7、形成在区域5、7的周围的元件分离绝缘膜9、间隔栅绝缘膜11形成在沟道区域7的浮栅13、间隔绝缘膜15形成在浮栅13上的字线WL0。另外，浮栅层FG表示形成浮栅13的导电层，控制栅层CG表示形成字线WL0～15中成为控制栅的部分的导电层。

NAND1单元以相邻的存储器单元之间共用源极/漏极的形式串联连接16个存储器单元而构成。就构成NAND单元1的存储器单元的数目为16的情况进行了说明，但是，存储器单元的数目是8、32、64的情况也可以。

在存储器单元MC0侧，形成有具有选择栅线SG1的选择晶体管Tr1。该晶体管Tr1的电流流通路径的一端通过杂质区域5与存储器单元MC0的电流流通路径的一端连接。选择晶体管Tr1控制NAND单元1和源极线CELSRC的连接和断开。

另一方面，在存储器单元MC15侧，形成有具有选择栅线SG2的选择晶体管Tr2。选择晶体管Tr2的电流流通路径的一端通过杂质区域5与存储器单元MC15的电流流通路径的一端连接。选择晶体管Tr2控制NAND单元1和位线BL的连接和断开。选择晶体管Tr1、存储器MC0～15、选择晶体管Tr2串联连接，在该串联连接的电流流通路径的一端，位线BL在另一端与源极线CELSRC连接。另外，选择栅SG1、2之上有导电膜17。导电膜17可以与选择栅线SG1、2连接，也可以是浮游状态。

为了覆盖存储器单元MC0～15和选择晶体管Tr1、2形成第1层间绝缘膜19。在第1层间绝缘膜19上，形成第1导电层M0。在导电层M0中包含：位线的中间连接配线层、源极线CELSRC及选择栅SG1、SG2的分流配线18等。源极线CELSRC与传输晶体管Tr1的电流流通路径的一端连接，即，与形成于半导体基板3上的n⁺型杂质区域21连接。该连接部位称为单元源极接点CSC。

为了覆盖第1导电层M0形成第2层间绝缘膜22。在第2层间绝缘膜22上形成有第2导电层M1。在M1中包含沿与字线WL0～15交差的方向延伸的位线BL。位线BL与传输晶体管Tr2的电流流通路径的一端连接，即，与形成于半导体基板3的n⁺型杂质区域21连接。该连接部位称为位线接点BLC。另外，NAND单元1也可以形成在半导体基板3中的p型沟(well)中。

NAND单元1配置成矩阵状(阵列状的一例)，构成存储器单元阵列。图4是存储器单元阵列23的一部分和块选择电路25的一部分的等效电路图。存储器单元阵列23被分割成多个块BK。被图4中的虚线围起来的区域成为1个块BK。读出或写入等动作通常选择多个块中的1个执行。

字线WL0～15配置在各块BK中，而且分别与各块BK的同一行的存储器单元连接。选择栅线SG1、2也分别与块BK的同一行的选择晶体管连接。多条位线BL分别能与存储器阵列23的同一列的NAND单元连接。

块选择电路25是行译码器的集合，通过该块选择电路25可以从多个块BK中选择配置进行写入等的存储器单元的块BK。块选择电路25包含：为配置传输晶体管的区域的传输晶体管区域R、译码器27及升压电位传输电路29。

在每块BK中设置传输晶体管区域R。在区域R中，配置16个传输晶体管Q0～15。在Q0～15的一方的源极/漏极(第1杂质区域)上连接有对应的字线WL0～15，在另一方的源极/漏极(第2杂质区域)上连接有对应的驱动线DL0～15。DL0～15向对应的字线供给电压。传输晶体管Q0～15成为连接字线WL0～15和驱动线DL0～15的开关。

另外，在每块BK中设置向选择栅SG1、2传输电压的晶体管31、33。晶体管31、33分别成为连接选择栅SG1、2和选择栅驱动线SDL1、2的开关。传输晶体管Q0～15及晶体管31、33的各栅极都与栅极线35连接。

在块BK的选择中，使用为行地址信号中的一部分的信号A。向译码器27输入信号A。通过译码器27对信号A进行译码来选择块BK。译码器27输出与选择的块BK对应的块选择信号。该块选择信号被传送到升压电位传输电路29。向该电路29提供VRDEC电压(例如22V)。该电路29通过块选择信号控制是否供给使传输晶体管Q0～15或晶体管31、33导通所必要的电位。

例如，选择的块BK是块BK0时，从BK0的译码器27输出的块选择信号S0通过升压电位传输电路29被升压。该被升压的块选择信号S0H被提供给区域R0的栅极线35。因此，区域R0的传输晶体管Q0～15及晶体管31、33导通。其结果，在区域R0，字线WL0～15和驱动线DL0～15连接，选择栅SG1、2和选择栅驱动线SDL1、2连接。

与此相对，由于与没有被选择的块BK对应的传输晶体管区域R的栅极线35接地，所以该区域R的传输晶体管Q0～15及晶体管31、33保持截止状态。

另外，在对行地址信号进行预译码处理时，也可以将对信号A进行过预译码处理的信号输入给译码器27。由于通过对行地址信号进行预译码处理，可以减少供给H电平的信号的配线的数目，所以可以降低电力的消耗。

2.NAND单元的动作

对第1实施例所涉及的NAND单元的动作进行说明之前，为了理解该动作，首先说明(1)NAND单元的一般的动作例、(2)比较例。之后，说明(3)第1实施例所涉及的NAND单元的动作例。

(1)NAND单元的一般的动作例

参照图5～图8对写入动作进行说明。图5是包含写入“0”的存储器单元的NAND单元的等效电路图，图7是写入“1”时的等效电路图。图5、7的NAND单元1与图3的NAND单元1相同。图6是写入“0”的存储器单元的模式图，图8是写入“1”时的模式图。

写入从NAND单元1为清除状态即NAND单元1的各存储器单元的阈值为负电压的状态开始执行。写入从距位线接点BLC最远的位置的存储器单元MC0即源极线CELSRC侧的存储器单元开始依次进行。以向存储器单元MC3的写入为例进行说明。

首先，在写入“0”时，如图5及图6所示，向选择栅极线SG2施加例如VCC(电源电压)使选择晶体管Tr2导通，同时，使位线BL为0V(接地电压)。另外，由于选择栅极线SG1为0V，所以选择晶体管Tr1维持截止状态。

接下来，使存储器单元MC3的字线WL3为高电压(20V左右)，其以外的字线为中间电压(10V左右)。由于位线BL的电压为0V，其电压传达到选择的存储器单元MC3的沟道区域7。即，沟道区域7的电位维持0V。

由于字线WL3和沟道区域7之间的电位差大，所以通过沟道电流电子e注入存储器单元MC3的浮栅13。因此，存储器MC3的阈值成为正的状态(写入“0”的状态)。

另一方面，参照图7及图8，以与上述写入“0”不同的点为中心对写入“1”时进行说明。首先，使位线BL为例如VCC(电源电压)。由于选择栅极线SG2的电压为VCC，所以沟道区域7的电压成为VCC减去Vth(VCC-Vth，另外，Vth是选择晶体管Tr2的阈值电压。)，则选择晶体管Tr2截止。因此，沟道区域7成为电压为VCC-Vth的浮动状态。

接下来，对字线WL3施加20V的电压，对其以外的字线施加10V的电压，则由于各字线和沟道区域7的电容耦合，沟道区域7的电压从VCC-Vth上升，达到例如8V左右。

由于沟道区域7的电压升压到高电压，所以，与“0”的写入时不同，字线WL3和沟道区域7之间的电位差小。因此，在存储器单元MC3的浮栅13，没有引起通过沟道电流进行电子注入。因此，存储器单元MC3的阈值保持在负的状态(写入“1”的状态)。

另外，通过向同时与一根字线连接的存储器单元进行一揽子写入(例如同时写入2k字节或512字节的数据)，可以实现写入的高速化。

接下来，对NAND单元的一般动作例中的清除动作进行说明。对选择的NAND单元的块BK(图4)内的所有的存储器单元同时进行清除。即，使选择的块BK内的所有的字线为0V，对半导体基板3(图1，另外，在p型沟中形成NAND单元时为p型沟)施加高电压(例如22V左右)。另一方面，使位线、源极线、非选择的块中的字线及所有的选择栅极线为浮动状态。通过该方式，在选择的块BK的所有的存储器单元中，通过沟道电流将浮栅中的电子释放到半导体基板中。其结果，这些存储器单元的阈值电压向负方向漂移。

读出动作如下进行：使选择读出的块的存储器单元的字线为例如0V，没有选择读出的存储器单元的字线及选择栅极线为VCC(电源电压)或者比电源电压稍高的读出用中间电压VREAD。通过该方式检测电流是否流过选择读出的存储器单元。

(2)比较例

图9是用于说明比较例的写入动作的时序图。图10是在比较例中，包含写入“0”的存储器单元的NAND单元的模式图。图11是写入“1”时的图。对于比较例，以与NAND单元的一般动作例不同的点为中心进行说明。

如图9及图10所示，在写入“0”中，使与字线WL3相邻的两字线WL2、4的电压保持0V。由于存储器单元MC3～15的阈值为负电压，所以与位线BL导通。因此，这些存储器单元的沟道区域7的电压成为0V。通过向字线WL3施加20V的电压，与图6所示的一般动作例时同样，电子e通过沟道电流注入存储器单元MC3的浮栅13。因此，存储器单元MC3的阈值成为正的状态(谢如“0”的状态)。

写入“1”也与写入“0”同样，如图9及图11所示，使与字线WL3相邻的两字线WL2、4的电压保持0V。在时刻t1，使位线BL的电压上升到VCC。通过该方式，如在一般的动作例中说明的，沟道区域7成为电压为VCC-Vth的浮动状态。

在时刻t2，使字线WL0、1、5～15的电压上升到10V。伴随该电压的上升，存储器单元MC0～15的沟道区域7的电位由于电容耦合而上升。详细地讲，存储器单元MC0、1的沟道区域7的电位上升到Vch1，存储器单元MC5～15的沟道区域7的电位上升到Vch3。由于在字线WL2、4保持0V的同时在该时刻字线WL3的电压也是0V，因此，存储器单元MC3的沟道区域7没有发生由于字线WL2～4而引起的电位上升。但是，伴随着两侧的沟道区域的电位上升到Vch1、3，存储器单元MC3的沟道区域7的电位上升到Vch2。Vch2与存储器单元MC2、4的阈值降落电压的大小(VCC-Vth)大致相等。

由于在时刻t3使字线WL3的电压上升到20V，存储器单元MC3的沟道区域7的电位进一步从Vch2上升。因此，字线WL3和存储器单元MC3的沟道区域7的电位差减小。因此，在存储器单元MC3的浮栅13，不会引起通过沟道电流进行电子注入。因此，存储器单元MC3的阈值保持在负的状态(写入“1”的状态)。

即，在“1”的写入时，如果沟道区域的电压上升小，则通过沟道电流向浮栅注入电子，因此，而变成写入“0”。为了防止该写入的不合格，在比较例中，通过使位于应该写入“1”的存储器单元的字线的两相邻位置的字线的电压为0V来使沟道区域的电压上升增大。

(3)第1实施例所涉及的NAND单元的动作例

参照图12～14，以与比较例不同的点为中心对第1实施例的动作例进行说明。图12是用于说明第1实施例的动作例中的写入动作的时序图，与图9对应。图13是包含写入“0”的存储器单元的NAND单元的模式图，与图10对应。图14是写入“1”时的图，与图11对应。

在第1实施例中，使分别位于与字线WL3(任意字线的一例)相邻的两字线WL2、4相邻的位置的字线WL1、5(两相邻字线的一例)的电压维持在0V。除此以外，与比较例相同。

第1实施例的优点如下所述。在图13所示的“0”写入中，由于使两相邻字线WL2、4的电压为10V，所以与比较例不同，存储器单元MC2、4的浮栅的电位由于电容耦合而上升。伴随该电位的上升，位于存储器单元MC2、4之间的存储器单元MC3的浮栅的电位也上升。因此，向存储器MC3的写入被加速，因此，可以降低施加在字线WL3上的电压。由于通过该方式可以减小传输晶体管区域R(图4)的元件分离绝缘膜的宽度，所以，可以减小区域R的面积。其结果，可以减小行译码器的占用面积。

另一方面，在图14所示的“1”写入中，与比较例相比，可以提高防止误写入的效果。如果详细说明，在写入“1”时，存储器单元MC3的沟道区域7的电位被提升到Vch2。但是，由于来自存储器单元MC3的沟道区域7的漏电流，该沟道区域7的电位下降。如果在电位下降的状态下继续写入，则可能出现误写入，因此，向字线WL3施加电压的时间从漏电流的观点出发受到限制。在第1实施例中，与比较例不同，除存储器单元MC3之外，两相邻的存储器单元MC2、4的沟道区域的电位也为Vch2，因此，由于漏电流引起的电位下降需要时间，可以使误写入不容易发生。

3.第1实施例的特征

(特征1)

如以上所述，第1实施例的写入方式的特征在于，在与应该写入数据的存储器单元连接的字线为例如字线WL3时，使分别位于两相邻的字线WL2、4的相邻位置的字线WL1、5的电压维持在0V，将数据写入存储器单元。第1实施例的特征还在于，在该写入方式中，为了减小图4的传输晶体管区域R的面积，在传输晶体管Q0～15的布置上下功夫。以下，进行详细说明。

图15是第1实施例所涉及的传输晶体管区域的模式图。在该图中，表示有传输晶体管Q0～15的布置或与这些晶体管连接的字线WL0～15。在图4所示的等效电路中，传输晶体管Q0～15被描绘成沿位线BL的延伸方向排成一列。但是，实际上，传输晶体管Q0～15被分成组G1(第1组的一例)及组G2(第2组的一例)。各组由沿字线WL0～15的延伸方向配置的8个传输晶体管构成。组G1、2沿位线的延伸方向配置。换句话说，传输晶体管Q0～15沿位线的延伸方向配置成2段。

传输晶体管Q0～15是形成于图1的半导体基板3上的NMOS晶体管。在Q0～15的各自的杂质区域41(第1杂质区域的一例)，连接有字线WL0～15中对应的字线，在杂质区域43(第2杂质区域的一例)，连接有驱动线DL0～15中对应的驱动线。杂质区域41、43作为源极/漏极发挥机能。另外，以距离d表示的组G1和组G2的驱动线DL的接点间的距离与块BK(NAND单元1)的位线方向的尺寸相同。

传输晶体管Q0～15通过元件分离绝缘膜37互相电气地分离。使该绝缘膜37中在组G1和组G2之间而且沿Q0～15的栅极线35延伸的方向(字线延伸的方向)形成的绝缘膜为第1元件分离绝缘膜39。组G1的传输晶体管的杂质区域41沿第1元件分离绝缘膜39形成。组G2的传输晶体管的杂质区域41夹着第1元件分离绝缘膜39与组G1的传输晶体管的杂质区域41互相对向。

在此，将字线WL0～15中任意决定的字线命名为任意字线，将分别位于任意字线的两侧的字线的相邻位置的字线命名为两相邻字线，将任意字线及两相邻字线以外的字线命名为剩余字线。例如，在使字线WL3为任意字线时，两相邻字线为字线WL1、5，剩余字线为字线WL0、2、4、6～15。

在第1实施例中，在传输晶体管Q3的相邻两侧配置传输晶体管Q0、6，相对一侧配置传输晶体管Q10。即，在多个传输晶体管中，在任意字线的传输晶体管的两侧及对面，不配置两相邻字线的传输晶体管，而配置剩余字线的传输晶体管。这从杂质区域的观点来看，在任意字线的传输晶体管的杂质区域41的两侧及对面，分别配置剩余字线的传输晶体管的杂质区域41。

通过这样配置，来防止任意字线的传输晶体管和相邻两侧或相对一侧的字线的传输晶体管之间的电位差增大。参照图16～图18对此进行说明。图16是从图15的传输晶体管区域R省去字线WL0～15的配线的图。图17、18是图16的比较图。与图16不同的是传输晶体管Q0～15的设计。图17和图18布置相同，但是，在图17中，表示向字线WL3施加20V电压的情况，与此相对，在图18中，向字线7施加20V的电压。

在为比较例的图17的布置中，在传输晶体管Q3的相邻位置配置传输晶体管Q5。因此，在为了向与字线WL3连接的存储器单元进行写入而使字线WL3的电压为20V时，由于使为两相邻字线的字线WL5的电压为0V，所以，在传输晶体管Q3和Q5之间产生电位差20V。为了能耐受该电位差而必须设定元件分离绝缘膜37的尺寸。

对于元件分离绝缘膜37的尺寸的设定，在图18中具体说明。图18是与图17相同的布置，但是，表示的是向字线WL7施加20V电压的情况。在元件分离绝缘膜37中，使传输晶体管Q5和Q7之间的绝缘膜为元件分离绝缘膜37a，Q7和Q9之间的绝缘膜为元件分离绝缘膜37b。

由于字线WL7的电压为20V，所以，二次相邻的字线WL5、9的电压为0V。在传输晶体管Q7的相邻位置配置传输晶体管Q5，在相对位置配置传输晶体管Q9。因此，在Q5和Q7之间、Q7和Q9之间分别产生电位差20V。必须考虑这些条件来设定元件分离绝缘膜37的尺寸。

即，形成具有使元件分离绝缘膜37a上的栅极线35为栅极电极、电流流过Q5的杂质区域41、43和Q7的杂质区域41、43之间的构造的寄生晶体管。为了不管该寄生晶体管动作还是不动作流过的电流都在规定值以下，必须使元件分离绝缘膜37a的宽度w1充分大。另外，在传输晶体管Q7和Q9之间，为了不产生元件分离绝缘膜37b的绝缘破坏而必须使元件分离绝缘膜37b的宽度w2充分大。另外，在按传输晶体管分割栅极线35的构造时，由于在元件分离绝缘膜37a上没有栅极线35，所以，不能形成寄生晶体管。因此，元件分离绝缘膜37a的宽度w1的设定的考虑方法与元件分离绝缘膜37b的宽度w2的设定的考虑方法相同。

如果增大宽度w1，则传输晶体管区域R(即行译码器)的字线方向的尺寸变大。即使宽度w2增大，只要图15所示的距离d大，也没有问题。但是，如果由于存储器单元的微型化而减小距离d，则不能2段配置传输晶体管Q0～15，不得不沿字线方向一列配置。因此，将传输晶体管区域R的字线方向限定在单元的尺寸内变得困难。

与此相对，如图16所示，在第1实施例中，在任意字线的传输晶体管的相邻两侧或相对一侧配置剩余的字线的传输晶体管。例如，在字线WL3的传输晶体管Q3的相邻两侧配置字线WL0、6的传输晶体管Q0、6，在相对一侧配置字线WL10的传输晶体管Q10。因此，在第1实施例中，可以将相邻的传输晶体管之间的最大电位差抑制在10V，因此，与图17、18的比较例相比可以减小元件分离绝缘膜37的尺寸。因此，根据第1实施例可以减小传输晶体管区域R即行译码器的面积，所以，可以实现NAND型EEPROM的小型化。另外，图15所示的传输晶体管Q0～15的配置仅是一例，在任意字线的传输晶体管的两侧及对面，配置剩余的字线的传输晶体管即可。

(特征2)

如图15所示，在传输晶体管Q3的斜对面配置传输晶体管Q13、14。即，第1实施例的特征之一在于，在任意字线的传输晶体管的斜对面配置多个传输晶体管中的剩余字线的传输晶体管。对据此带来的效果进行说明。

与位于相邻两侧或相对一侧的传输晶体管相比，位于任意字线的传输晶体管的斜对面的传输晶体管与任意字线的传输晶体管的距离变大。因此，任意字线的传输晶体管和位于其斜对面的传输晶体管之间的元件分离绝缘膜的耐压变得比较大。

但是，在伴随存储器单元的微型化不能充分保证上述距离的情况下，这些元件之间的元件分离绝缘膜的耐压有可能变成20V以下。根据第1实施例，可以防止任意字线的传输晶体管和位于其的斜对面的传输晶体管之间的电位差变成20V。因此，可以无需增大传输晶体管区域R的面积而确保任意字线的传输晶体管和位于其斜对面的传输晶体管的分离。

(特征3)

在第1实施例中，与两相邻字线的传输晶体管同样配置任意字线的两侧的字线的传输晶体管。例如，在使任意字线为字线WL3时，在传输晶体管Q3的相邻两侧或相对一侧，不配置字线WL2、4的传输晶体管Q2、4。即，在任意字线的传输晶体管的两侧及对面，配置位于任意字线的两相邻位置的字线以外的剩余字线的传输晶体管。

因此，即使在“2.NAND单元的动作”的“(2)比较例”的情况下，也可以防止任意字线的传输晶体管和位于其两侧及对面的传输晶体管之间的电位差变成20V。即，即使使第1实施例所涉及的NAND型EEPROM采用比较例的写入方式，也可以无需改变传输晶体管的配置而防止上述电位差变成20V。

(特征4)

如图15所示，字线WL0～15由控制栅极45和引出配线47构成。在第1实施例中，特征之一在于，使控制栅极45的排列顺序和引出配线47的排列顺序相同。以下，进行详细说明。

图19是图15的传输晶体管区域R和块BK的分界的剖面的模式图。在图19中，表示的是字线WL8。为了覆盖字线WL8的控制栅极45或传输晶体管Q8，形成有层间绝缘膜49。控制栅极45具有聚硅膜和硅化物膜(例如Wsi)的层叠构造。在层间绝缘膜49上，形成引出配线47。引出配线47的材料是例如钨。引出配线47的一端通过埋在层间绝缘膜49中的芯棒(plug)51与控制栅极45连接，另一端通过埋在层间绝缘膜49中的芯棒(plug)53与杂质区域41连接。芯棒的材料是例如钨。

为了覆盖引出配线47，形成有层间绝缘膜55。在层间绝缘膜55上，形成有由例如铝构成的配线57。为了覆盖配线57，形成有层间绝缘膜59。在层间绝缘膜59上，形成有由例如铝构成的配线61。

如以上所述，字线WL0～15由控制栅极45、从传输晶体管Q0～15的杂质区域41(第1杂质区域的一例)引出且配置在控制栅极45的上层的引出配线47构成。

在第1实施例中，使控制栅极45的排列顺序和引出配线47的排列顺序相同。即控制栅极45以字线WL0的控制栅极、字线WL1的控制栅极、...、字线WL15的控制栅极的顺序排列。同样，引出配线47也以字线WL0的引出配线、字线WL1的引出配线、...、字线WL15的引出配线的顺序排列。这样，由于字线WL0～15的排列顺序在块BK和传输晶体管区域R相同，因此，引出配线47和设置计规则最严格的控制栅极45的连接变得容易。另外，引出配线47的材料也可以是钨以外的铜或者铝等。

(特征5)

如图19所示，第1实施例具有在其之间形成绝缘膜49、55、59的多个导电层45、47、57、61的多层构造。在第1实施例中，特征之一在于，引出配线47是多个导电层中比控制栅极45高1层的导电层，直接与杂质区域41连接。据此而产生的效果如下所述。P23页-6行↓

在半导体存储装置的制造过程中，形成导电层45后，在形成接点51、53时，在接点的蚀刻工序中，导电层45带电，不可避免地发生静电。同样，在形成导电层45、47后，在形成连接导电层47和57的接点时，在接点的蚀刻工序中，导电层47带电，不可避免地发生静电。如果该静电在制造工序中流入控制栅极45，则存储器单元有可能被静电破坏。如果控制栅极45的一端通过引出配线与杂质区域41连接，则静电流经杂质区域41从半导体基板3流入地，可以防止存储器单元的静电破坏。

控制栅极45和杂质区域41的连接，也可以使用比控制栅极45高一层的导电层之上的导电层(配线57、61)，但是，在制造工序中，控制栅极45没有与杂质区域41连接的状态持续的时间延长，因此，据此而引起的静电破坏的可能性增高。在第1实施例中，控制栅极45和杂质区域41的连接只使用比控制栅极45高1层的导电层47，通过使导电层47直接与杂质区域41连接，可以降低存储器单元的静电破坏的可能性。

(第2实施例)

接下来，以与第1实施例不同的点为中心对第2实施例进行说明。图20是第2实施例所涉及的传输晶体管区域R的模式图，与第1实施例的图15对应。图21是放大图20的字线WL0～4的图。

第2实施例的特征在于，使控制栅极45的排列顺序与引出配线47的排列顺序不同。通过该方式，使字线WL0～15的排列顺序在块BK和传输晶体管区域R不同。以下对此进行说明。

例如，如果注意字线WL2，则在图15所示的第1实施例中，与字线WL2对应的传输晶体管Q2和与字线WL0对应的传输晶体管Q0或与字线WL1对应的传输晶体管Q1相比，从块BK看位于传输晶体管区域R的更里侧。因此，为了避免与字线WL0、1接触，迂回这些字线WL0、1配置字线WL2。

与此相对，在第2实施例中，如图20、21所示，在传输晶体管区域R，使字线WL2排列在比字线WL0、1更靠近这一侧。因此，可以不使字线WL2迂回而配置。这意味着可以减少通过第1元件分离绝缘膜39上的字线的数目。因此，在传输晶体管区域R，可以使字线的间距有富余，因此，字线的形成变的容易。

特别是，如果第1元件分离绝缘膜39进一步细微化，能配置在其上的字线的根数也减少，因此，如第2实施例所示的改变字线的顺序的效果很大。另外，要改变字线的顺序，可以如图21所示的，通过使控制栅极45和引出配线47立体交叉而实现。

(第3实施例)

接下来，参照图22，以与第1及第2实施例不同的点为中心对第3实施例进行说明。图22是第3实施例所涉及的传输晶体管区域的模式图，与第1实施例的图16对应。

在第3实施例中，除组G1(第1组的一例)及组G2(第2组的一例)之外，还包括组G3(第3组的一例)。其特征在于：在组G3和组G2之间，包括宽度为比第1元件分离绝缘膜39的宽度w2大的宽度w3的第2元件分离绝缘膜63。通过该方式，可以同时实现减小传输晶体管区域R的面积和各传输晶体管的分离。以下，对第3实施例的上述特征进行详细说明。

在第1、2实施例中，构成NAND单元1(图3)的存储器单元为16个，而在第3实施例中为32个。因此，传输晶体管Q的数目也变成32个。如果将32个传输晶体管Q分成组G1、2而配置，则传输晶体管区域R的字线方向的尺寸增大。由于存储器单元为32个，因此NAND单元的位线方向的尺寸增大，与此相伴，区域R的位线方向的尺寸也增大。因此，在第3实施例中，将传输晶体管Q分成组G1、2、3而配置成3段。

组G3的传输晶体管Q的杂质区域41(第1杂质区域的一例)夹着沿栅极线35延伸的方向形成的第2元件分离绝缘膜63与组G2的传输晶体管Q的杂质区域43(第2杂质区域的一例)互相对向。

在NAND型中，存储在存储器单元中的数据的清除以块BK为单位而进行。即，一揽子清除存储在选择的块BK的存储器单元中的数据。图22表示的是在清除数据时向非选择的块BK的字线WL传输电压时的传输晶体管Q的电压。

在清除数据时，使驱动线DL的电压为0V，半导体基板3(图1)的电压为20V。由于与非选择的块BK对应的传输晶体管Q的栅极线35为0V，所以，传输晶体管Q成为截止。因此，在杂质区域41，由于电容耦合，成为与半导体基板3的电压大致相等的20V的浮游状态，另一方面，杂质区域43成为作为驱动线DL的电压的0V。

如以上所述，在清除数据时，在与非选择的块BK对应的传输晶体管区域R，产生电位差为20V的部位。因此，在第3实施例中，使第2元件分离绝缘膜63的宽度w3比较大。通过该方式来实现组G2和组G3的传输晶体管的元件分离，而且减少了从组G3的杂质区域41(20V)向组G2的杂质区域43(0V)的漏电流。如果该漏电流大，则组G3的杂质区域成为浮游状态，因此，存储器单元的字线和半导体基板的电位差增大，发生误清除。由于在第3实施例中可以减少上述漏电流，所以可以防止误清除。如以上说明的，在第3实施例中，虽然增大了第2元件分离绝缘膜63的宽度w3，但是，如在第1、2实施例中说明的，可以减小第1元件分离绝缘膜39的宽度w2，所以可以防止传输晶体管区域R的位线方向的尺寸增大。

从如图22所示的第3实施例中的字线或驱动线的号码可以看到，与以上的实施例同样，在任意字线的传输晶体管的相邻两侧、相对一侧及斜对面配置剩余的字线的传输晶体管。

在第1～第3实施例中，以NAND单元型EEPROM为例进行了说明，但是，本发明不限定于此，也可以在例如DINOR单元型EEPROM、AND单元型EEPROM中适用。

(电子卡及对电子装置的适用)

接下来，本发明的实施例所涉及的电子卡及使用该电子卡的电子装置进行说明。图23表示本发明的实施例的所涉及的电子卡及电子装置的构成。在此，电子装置表示作为便携式电子器械的一例的数字静像摄影机101。电子卡是作为数字静像摄影机101的存储介质而使用的存储卡119。存储卡119具有集成并封装了在本发明的实施例中说明的非易失性半导体存储装置的IC插件PK1。

在数字静像摄影机101的壳中，收纳有卡槽102和与该卡槽102连接的图中没有示出的电路基板。存储器卡119能取出地安装在卡槽102中。存储器卡119安装在卡槽102中后，与电路基板上的电路电连接。

在电子卡为例如非接触型的IC卡时，将其收纳在卡槽102中或接近卡槽，通过无线信号与电路基板上的电路连接。

图24表示数字静像摄影机的基本构成。来自被摄物的光被透镜103聚光并输入给摄像装置104。摄像装置104是例如CMOS影像传感器，对输入的光进行光电变换并输出模拟信号。该模拟信号被模拟放大器(AMP)放大后，通过A/D转换器变换成数字信号。变换后的信号输入给摄影信号处理电路105，进行例如自动曝光控制(AE)、自动白色平衡控制(AWB)及颜色分离处理后，变换成辉度信号和色差信号。

在监视图像时，从摄影信号处理电路105输出的信号输入给视频信号处理电路106，变换成视频信号。作为视频信号的方式，可以举出例如NTSC(National Television System Committee)。视频信号通过显示信号处理电路107输出给安装在数字静像摄影机101上的显示部108。显示部108是例如液晶显示器。

视频信号通过视频驱动器109提供给视频输出端子110。通过数字静像摄影机101拍摄的图像可以通过视频输出端子110输出给例如电视机等图像设置备。通过该方式，可以在显示部108以外的显示设置备上显示拍摄的图像。摄像装置104、模拟放大器(AMP)、A/D转换器(A/D)、摄影信号处理电路105受微型计算机111控制。

在捕捉图像时，操作者按压操作按钮例如快门按钮112。因此，微型计算机111控制存储器控制器113，从摄影信号处理电路105输出的信号作为帧图像被写入视频存储器114。被写入视频存储器114的帧图像通过压缩/伸长处理电路115根据规定的格式被压缩，通过卡接口116存储于安装在卡槽102中的存储卡119中。

在再生存储的图像时，通过卡接口116读出存储在存储卡119中的图像，通过压缩/伸长处理电路115进行伸长后，写入视频存储器114。写入的图像被输入给视频信号处理电路106，与监视图像时同样，映出在显示部108或图像设置备上。

另外，在该构成中，在电路基板100上安装卡槽102、摄像装置104、模拟放大器(AMP)、A/D转换器(A/D)、摄影信号处理电路105、视频信号处理电路106、存储器控制器113、视频存储器114、压缩/伸长处理电路115及卡接口116。

但是，对于卡槽102，没有必要安装在电路基板100上，也可以通过连接电缆等与电路基板100连接。

在电路基板100上进一步安装电源电路117。电源电路117接受来自外部电源或电池的电源供给，产生在数字静像摄影机的内部使用的内部电源电压。作为电源电路117，也可以使用DC-DC转换器。内部电源电压除供给上述的电路之外，还供给闪光放电管118、显示部108。

如以上所述，本发明的实施例所涉及的电子卡可以用在数字静像摄影机等便携式器械中。进一步，该电子卡不仅可以在便携式器械中而且可以在如图25A～25J所示的其他各种电子器械中适用。即，可以在图25A所示的摄像机、图25B所示的电视机、图25C所示的声频器械、图25D所示的游戏机、图25E所示的电子乐器、图25F所示的手机、图25G所示的个人计算机、图25H所示的个人数字助理(PDA)、图25I所示的音频录音机、图25J所示的PC卡等中使用上述电子卡。

(发明效果)

根据本发明所涉及的非易失性半导体存储装置，由于可以将相邻的传输晶体管之间的电位差抑制在低水平上，所以可以减小使传输晶体管相互分离的元件分离绝缘膜的尺寸。因此，可以减小配置传输晶体管的区域。

Claims (12)

1、一种非易失性半导体存储装置，其特征在于：包括：

把多个能电改写数据的非易失性的存储器单元配置成阵列状并且分割成多个块的存储器单元阵列；

分别配置在所述多个块上并且分别与同一行的存储器单元共同连接的多条字线；

与所述多条字线对应而设置并且向对应的字线供给电压的多条驱动线；和

作为在所述多条字线和所述多条驱动线中连接对应的字线和驱动线的开关的多个传输晶体管；

当把所述多条字线分成任意决定的任意字线、分别位于所述任意字线的两侧的字线的相邻位置上的两相邻字线、所述任意字线和所述两相邻字线以外的剩余字线时，

在所述多个传输晶体管中，所述剩余  字线的传输晶体管配置在所述任意字线的传输晶体管的两侧及对面。

2、如权利要求1所述的非易失性半导体存储装置，其特征在于：

所述非易失性半导体存储装置包括沿着上述多个传输晶体管的栅极线延伸的方向而形成的第1元件分离绝缘膜；

所述多个传输晶体管分别包含：连接所述多条字线中对应的字线的第1杂质区域和连接所述多条驱动线中对应的驱动线的第2杂质区域；

所述多个传输晶体管分成：由沿着所述第1元件分离绝缘膜形成了所述第1杂质区域的传输晶体管构成的第1组，和由具有夹着所述第1元件分离绝缘膜而与上述第1组的上述第1杂质区域互相对向而形成的所述第1杂质区域的传输晶体管构成的第2组；

所述剩余字线的传输晶体管的所述第1杂质区域配置在所述任意字线的传输晶体管的所述第1杂质区域的两侧及对面。

3、如权利要求2所述的非易失性半导体存储装置，其特征在于：

所述多条字线分别包含：所述多个存储器单元中对应的存储器单元的控制栅极；和从所述多个传输晶体管中对应的传输晶体管的所述第1杂质区域中引出并配置在所述控制栅极的上层的引出配线；

所述控制栅极的排列顺序和所述引出配线的排列顺序相同。

4、如权利要求2所述的非易失性半导体存储装置，其特征在于：

所述多条字线分别包含：所述多个存储器单元中对应的存储器单元的控制栅极；和从所述多个传输晶体管中对应的传输晶体管的所述第1杂质区域中引出并配置在所述控制栅极的上层的引出配线；

所述控制栅极的排列顺序和所述引出配线的排列顺序不同。

5、如权利要求3或4所述的非易失性半导体存储装置，其特征在于：

所述非易失性半导体存储装置包括其间形成有绝缘膜的多个导电层的多层构造；

所述引出配线是所述多个导电层中比所述控制栅极高1层的导电层。

6、如权利要求1所述的非易失性半导体存储装置，其特征在于：

在所述多个传输晶体管中，所述剩余字线的传输晶体管配置在所述任意字线的传输晶体管的斜对面。

7、如权利要求1所述的非易失性半导体存储装置，其特征在于：

在所述多个传输晶体管中，位于所述任意字线的两侧的字线以外的所述剩余字线的传输晶体管配置在所述任意字线的传输晶体管的两侧及对面。

8、如权利要求2、6或7所述的非易失性半导体存储装置，其特征在于：

所述非易失性半导体存储装置包括：沿着所述多个传输晶体管的所述栅极线延伸的方向而形成并且宽度比所述第1元件分离绝缘膜大的第2元件分离绝缘膜；

所述多个传输晶体管除了所述第1组及第2组之外，还划分成：由具有夹着所述第2元件分离绝缘膜而与所述第2组的所述第2杂质区域互相对向的所述第1杂质区域的传输晶体管构成的第3组。

9、如权利要求1所述的非易失性半导体存储装置，其特征在于：

所述非易失性半导体存储装置是NAND型EEPROM。

10、一种电子卡，其特征在于：

配置有权利要求1所述的非易失性半导体存储装置。

11、一种电子装置，其特征在于：包括：

卡接口；

与所述卡接口连接的卡槽；和

能与所述卡槽电连接的权利要求10所述的所述电子卡。

12、如权利要求11所述的电子装置，其特征在于：

所述电子装置是数字照相机。

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