CN1423278A - 具有存储器阵列的高密度集成电路 - Google Patents
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Abstract
本发明揭示一种具有存储器阵列、共用式的选择晶体管(Shared SelectTransistor)与分散式的字符线解码器的驱动器(Distributed Drivers ofXDEC)的高密度集成电路。共用式的选择晶体管用于读取两相邻存储器单元区,以使导因于传统的选择区的比例(overhead)可以减少。分散式的字符线解码器的驱动器分布至存储器阵列的两侧以驱动存储器单元区,所以传统的浪费面积的转换区也可以减少。
Description
技术领域：
本发明是关于一种具有存储器阵列的高密度集成电路，特别是一种具有存储器阵列、共用式的选择晶体管(Shared Select Transistor)与分散式的字符线解码器的驱动器(Distributed Drivers of XDEC)的高密度集成电路。
背景技术：
用于诸如可擦去可编程只读存储器(EPROM)、只读存储器(ROM)与其他种类的存储器包含电可擦可编程只读存储器(EEPROM)与快闪存储器(Flash Memory)的存储元件的现代集成电路设计方法一直朝向提高效能与集成度的趋势发展。当现代集成电路设计方法已能达成相当程度的效能与集成度的同时，现代集成电路设计方法仍有相当大的改进空间。尤其是存储器阵列中导因于储存区块选择区(Bank Select Area)、字符线解码器(XDEC)与位元线解码(YMUX)的比例(overhead)十分有必要缩小。在选择区中，大部分的比例(overhead)均为选择晶体管的阵列所造成。现今对于0.5微米技术而言，选择区的面积大约是存储单元区的面积的三分之一。图1显示一具有两储存区块(Bank)的传统存储器阵列的一部分。如同图1所示，储存区块1(Bank 1)具有选择线(Select Line)(SEL00-SEL03)108a-108d、选择晶体管106a-106h与32条字符线(Word Line)，其中WL01-WL30基于简化附图的缘故并未图示，并且每一字符线例如字符线110a(WL00)与字符线110b(WL31)均与一列(Row)相同存储单元连接。图1同时显示全区位元线(Global Bit Line)102a-102d与区域位元线(Local Bit Line)104a-104h。图中的储存区块2等同于储存区块1。在此存储器阵列的运作上，举例来说，欲选取存储单元112，必须选取字符线110a、区域位元线104b及104c，而区域位元线104b通过选择晶体管106e与全区位元线102b相接，104c经由106b与102a相接。因此欲选取存储单元112，需经由字符线解码器(XDEC)送出一相对较高电压信号(逻辑信号1)至字符线110a，由位元线解码器(YMUX)选取全区位元线102a与102b，再由选择线解码器(Select Line Decoder)启动选择线108b与108c，以开启选择晶体管106b与106e，使区域位元线104b与全区位元线102b相连，区域位元线104c与全区位元线102a相连，以完成选取存储单元112的动作。图1中的选择区造成大面积的比例(overhead)且选择晶体管所占用的面积也未妥善利用。因此选择晶体管所使用的面积有必要进一步缩减以提高晶片的集成度。
传统的集成电路布局也造成很大的比例(overhead)。图2显示在一传统的集成电路布局的周边区(Periphery Region)的传统驱动器分布。解码器(Decoder)或驱动器210a是通过字符线214a驱动一列类似于图1所示的存储单元区208中的存储单元。图2同时显示选择字符线216a-216d(swl0-swl3)。驱动器210b-210d系分别通过字符线214b-214d驱动位于存储单元区208的三列存储单元。其余相同的驱动器也以类似的方式驱动其余位于存储单元区208的存储单元。预解码器区(Pre-Decoder Area)202通过信号线212与其余相同的信号线输出预解码地址信号(Pre-DecodedAddress Signal)xp0至驱动器210a-210d以及预解码地址信号xp1-xp7至其余的驱动器。如同图2所示，每一驱动器通过一字符线驱动位于存储单元区208的一列存储单元且所有32条字符线都必须通过转换区(TransferArea)204以进入存储单元区208。因为位于周边区与存储单元区之例如多晶硅字符线的导线的宽度或线与线间的间距并不相同。驱动器的字符线必须收缩才能进入存储单元区208，而字符线的收缩会消耗一些面积，即图2中的转换区204。选择区206系类似图1中所示的选择区。转换区204会造成导因于字符线的收缩与通过的大面积的比例(overhead)是非常显而易见。此外，由于过程越缩越小，存储单元区的面积(宽度和高度)也会缩小，若要维持一个驱动器推动一条字符线的操作方式，在日益缩小的存储单元区高度中，要置入如此多的驱动器，对于布局(Layout)来说有相当大的困难。
有鉴于上述的种种问题，因此非常有必要提出一种能解决上述的问题的新颖且进步的集成电路布局，以克服上述传统集成电路布局的缺点，而本发明正符合这样的需求。
发明内容：
本发明的一目的为减少集成电路中导因于选择区的比例(overhead)。
本发明的另一目的为提出一种使转换区面积变小的集成电路布局。
本发明的又一目的为提供一种高集成度的集成电路布局。
为了达成上述的目的，本发明提出一种具有存储器阵列的集成电路，该集成电路至少包含多个储存区块，每一该储存区块至少包含多个存储单元，该存储单元是排列成多行与多列，多条字符线，每一该字符线连接每一列的该存储单元，多条区域位元线，每一该区域位元线连接分属两相邻该储存区块且属于同一行的多个该存储单元，多个耦合选择晶体管，该耦合选择晶体管位于两相邻的该储存区块之间，其中每一该选择晶体管是用于通过该区域位元线选择分属两相邻该储存区块且属于同一行的多个该存储单元，多条选择线，该选择线连接该耦合选择晶体管中的该选择晶体管，多个全区位元线，该全区位元线连接该耦合选择晶体管。
本发明同时提出一种具有分散式的字符线解码器的驱动器的集成电路，该集成电路至少包含一预解码器区，多个驱动器区，其中每一该驱动器区是由该预解码器区驱动，多个存储器阵列区，每一该存储器阵列区均具有至少两该驱动器区分别位于每一该存储器阵列区两侧以驱动每一该存储器阵列区。
本发明另外提出一种具有分散式的字符线解码器的驱动器的集成电路，该集成电路至少包含一预解码器区，多个驱动器区，其中每一该驱动器区系由该预解码器区驱动，多个存储器阵列区，每一该存储器阵列区均具有至少两该驱动器区分别位于每一该存储器阵列区两侧以驱动每一该存储器阵列区，且每一该存储器阵列区至少包含多个存储单元区及多个选择区，其中每一该选择区均位于两相邻的该存储单元区之间并且具有多个耦合选择晶体管，且该耦合选择晶体管中的每一选择晶体管均连接两相邻的该存储单元区。
本发明同时提出一种选取上述集成电路中一存储单元的方法，该方法包含下列步骤。首先通过选择两分别位于包含该存储单元的一储存区块两侧的该选择线以解码分别位于该储存区块两侧的该选择晶体管以选取该储存区块。接着选择两该全区位元线以选取通过两该区域位元线连接该存储单元的两该选择晶体管。最后选择连接该存储单元的该字符线。
附图说明：
为了能让本发明上述的其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图，作详细说明如下：
图1显示一具有两储存区块的传统存储器阵列的一部分；
图2显示在一传统的集成电路布局的周边区的传统驱动器分布；
图3显示本发明的存储器阵列的一部分，其中包含储存区块BKn-1、BKn与BKn+1；
图4显示具有分散式的字符线解码器的驱动器的集成电路布局；及
图5显示一具有的超过二个并成行成列排列的存储器阵列区与分散式的驱动器区。
具体实施方式：
在此必须说明的是以下描述的集成电路与布局并不包含完整的集成电路布局。同时本发明可以通过各种集成电路过程技术来实施，在此仅提及了解本发明所需的运作方式。
以下将根据本发明所附图示做详细的说明，请注意图示均为简单的形式且未依照比例描绘，而尺寸均被夸大以利于了解本发明。
参考图3所示，显示本发明的存储器阵列的一部分，其中包含储存区块BKn-1、BKn与BKn+1。图中显示耦合的选择晶体管302a-302h、选择线304a-304d、全区位元线310a-310d与区域位元线308a-308h。如同图3所示，选择晶体管与选择线系由此存储器阵列中的相邻储存区块所共用。举例来说，选择晶体管302e-302h与选择线304a与304b系由储存区块BKn-1与储存区块BKn所共用。欲存取存储单元312时，必须选取字符线306b、区域位元线308b及308c，而区域位元线308b通过选择晶体管302a与全区位元线310b相接，308c经由302f与310a相连。因此欲选取存储单元312，需经由字符线解码(XDEC)送出一相对较高电压信号(逻辑信号1)至字符线306b，由位元线解码(YMUX)选取全区位元线310a与310b，再由选择线解码器(Select Line Decoder)启动选择线304a与304c，以开启选择晶体管302a与302f，使区域位元线308b与全区位元线310b相连，区域位元线308c与全区位元线310a相连，以完成存取存储单元312的动作。欲存取储存区块BKn的存储单元314时，区域位元线308c必须被选取，即全区位元线310a须被选取，且选择线304a被启动以开启选择晶体管302f。因此选择线304a与选择晶体管302f是由储存区块BKn-1与储存区块BKn所共用。其余等同于选择线304a与选择晶体管302f的选择线与选择晶体管也以相同的方式运作。欲存取储存区块BKn-1的存储单元312时，位元信号是自选择晶体管302a经区域位元线308b与自选择晶体管302f经区域位元线308c传至存储单元312，而欲存取储存区块BKn的存储单元314时，位元信号也需自选择晶体管302f经区域位元线308c传至存储单元314，因此区域位元线308c为储存区块BKn-1与储存区块BKn所共用，而其余的区域位元线也为相邻的储存区块所共用。上述的存储单元至少包含可擦去可编程只读存储器(EPROM)、只读存储器(ROM)与其他种类的存储器包含电可擦可编程只读存储器(EEPROM)、铁氧体随机存取存储器(FRAM)与快闪存储器(FlashMemory)，但不限于可擦去可编程只读存储器(EPROM)、只读存储器(ROM)与其他种类的存储器包含电可擦可编程只读存储器(EEPROM)、铁氧体随机存取存储器(FRAM)与快闪存储器(Flash Memory)。
比较图1所示传统的存储器阵列与图3所示的存储器阵列，选择线108c与108d以及选择晶体管106e-106h并非由相邻的储存区块1与储存区块2共用。欲读取存储单元112时，选择线108b与108c必须被选取，位元信号是分别由选择晶体管106b与106e经区域位元线104c与104b传送至存储单元112。欲读取储存区块2的存储单元114时，则必须选取选择线108b与108c以外的其他选择线，位元信号也不是经选择晶体管106b与106e及区域位元线104c与104b传送至存储单元114，而是经由其他的选择晶体管与区域位元线。如同图1所示，每一储存区块必须以使用4条选择线与8个选择晶体管以存取其存储单元区内所有的存储单元。对于储存区块1而言，选择线108a-108d与选择晶体管106a-106h即为这4条选择线与8个选择晶体管，且由这些选择线与选择晶体管所占用的选择区面积大约是存储单元区面积的三分之一。如同图3所示，本发明的存储器阵列的任一储存区块例如储存区块BKn是与二相邻储存区块共用4条选择线与8个选择晶体管，其选择区面积仍约为存储单元区面积的三分之一。由于选择线与选择晶体管是由两相邻的储存区块共用，因此对于相同的存储单元区而言，图3所示选择区面积仅为图1所示选择区面积的一半，也因此选择区的比例(overhead)减半。
参考图4所示，显示具有分散式的字符线解码器的驱动器(DistributedDrivers of XDEC)的集成电路布局。图中显示存储单元区406、选择区404、预解码器区402、转换区418、驱动器与字符线。由于驱动器被平均分散至存储单元区406的两侧，由存储单元区任一侧进入存储单元区的字符线数目为图2中所示的字符线的一半，故因字符线收缩所耗费的转换区面积可大大的减少。此外，在与图2中所示的相同存储单元区高度的情况下，需要放进来的驱动器与字符线数目只有图2中所示者之一半，也可降低布局(Layout)的困难度。解码器或驱动器410a是以字符线414a驱动一列位于存储单元区406中类似图3中所示的存储单元。图4同时显示选择字符线416a-416d(swl0-swl3)。驱动器410b也以字符线414b驱动一列位于存储单元区406中的存储单元。位于存储单元区406右侧的驱动器410c与410d也以类似的方式驱动二列位于存储单元区406中的存储单元。其余驱动器也以类似的方式驱动其余位于存储单元区406中的存储单元。预解码器区402经由信号线412输出预解码地址信号xp0至驱动器410a-410d以及经由其他类似信号线412的字符线输出预解码地址信号xp1-xp7至其余位于存储单元区406两侧的驱动器。如同图4所示，欲驱动具有32列存储单元的存储单元区406，本发明具有分散式的字符线解码器的驱动器的集成电路布局所需的转换区较图2所示的转换区204小，因此源于转换区的比例(overhead)可被减少。上述驱动器与存储单元的数量仅为范例。驱动器位于存储单元区406任一侧的数目也可为32个或多于32个或少于32个，存储单元区406也可具有64列存储单元或多于64列存储单元或少于64列存储单元。
图5显示一具有的超过二个并成行成列排列的存储器阵列区与分散式的驱动器区。存储器阵列区(Memory Array Area)504a与504b具有成行成列排列的存储单元区与选择区，每一存储单元区与选择区均与图3中所示的存储单元区与选择区以及存储单元区406与选择区404相似。驱动器区506a-506d内的驱动器排列如同图4中所示。预解码器区502输出预解码地址信号xpn至驱动器区506a-506d内的驱动器以及排列在驱动器区506d之后的驱动器区。通过分散式的驱动器区，本发明的集成电路布局不仅可以缩小转换区因此可降低转换区所造成的比例(overhead)，同时也可减少字符线延迟。因为图4中的转换区418面积较小的缘故，图4中的字符线长度较图2中所示的字符线短，故图4中所示的字符线对称排列所造成的延迟较图2中所示的字符线排列所造成的延迟少。此外，对称排列字符线例如字符线414a-414d所造成的延迟仅与存储器阵列区如存储器阵列区504a与504b的尺寸有关。
为了尽可能减少比例(overhead)，两相邻的储存区块区间的共用式的选择晶体管与分散式的字符线解码器的驱动器应同时应用于同一集成电路布局中。举例来说，存储单元区406与选择区404等同于图3中所示的存储单元区与选择区。存储器阵列区504a与504b具有成行成列排列的存储单元区与选择区，每一存储单元区与选择区均与图3中所示的存储单元区与选择区以及存储单元区406与选择区404相似。
上述有关发明的详细说明仅为实施例并非限制。其他不脱离本发明的精神的等效改变或修饰均应包含在的本发明的权利要求范围之内。
Claims (10)
1.一种具有存储器阵列的集成电路，其特征在于至少包含：
多个储存区块，每一该储存区块至少包含多个存储单元，该存储单元排列成多行与多列；
多条字符线，每一该字符线连接每一列的该存储单元；
多条区域位元线，每一该区域位元线连接分属两相邻该储存区块且属于同一行的多个该存储单元；
多个耦合选择晶体管，该耦合选择晶体管位于两相邻的该储存区块之间，其中每一该选择晶体管是用于通过该区域位元线选择分属两相邻该储存区块且属于同一行的多个该存储单元；
多条选择线，该选择线连接该耦合选择晶体管中的该选择晶体管；及
多个全区位元线，该全区位元线连接该耦合选择晶体管。
2.根据权利要求1所述的集成电路，其特征在于，上述的该存储单元至少包含可擦去可编程只读存储单元。
3.根据权利要求1所述的集成电路，其特征在于，上述的该存储单元至少包含快闪存储单元。
4.根据权利要求1所述的，其特征在于，上述的该存储单元至少包含铁氧体随机存取存储器。
5.一种具有分散式的字符线解码器的驱动器的集成电路，其特征在于，该集成电路至少包含：
一预解码器区；
多个驱动器区，其中每一该驱动器区由该预解码器区驱动；及
多个存储器阵列区，每一该存储器阵列区均具有至少两该驱动器区，分别位于每一该存储器阵列区两侧以驱动每一该存储器阵列区。
6.一种具有分散式的字符线解码器的驱动器的集成电路，其特征在于，该集成电路至少包含：
一预解码器区；
多个驱动器区，其中每一该驱动器区由该预解码器区驱动；及
多个存储器阵列区，每一该存储器阵列区均具有至少两该驱动器区分别位于每一该存储器阵列区两侧以驱动每一该存储器阵列区，且每一该存储器阵列区至少包含，
多个存储单元区；及
多个选择区，其中每一该选择区均位于两相邻的该存储单元区之间并且具有多个耦合选择晶体管，且该耦合选择晶体管中的每一选择晶体管均连接两相邻的该存储单元区。
7.根据权利要求6所述的集成电路，其特征在于，上述的该存储单元至少包含可擦去可编程只读存储单元。
8.根据权利要求6所述的集成电路，其特征在于，上述的该存储单元至少包含快闪存储单元。
9.根据权利要求6所述的集成电路，其特征在于，上述的该存储单元至少包含铁氧体随机存取存储器(FRAM)。
10.一种选取集成电路中一存储单元的方法，其中该集成电路包含具有排列成多行与多列多个存储单元的多个储存区块，多条字符线，每一该字符线连接每一列的该存储单元，多条区域位元线，每一该区域位元线连接分属两相邻该储存区块且属于同一行的多个该存储单元，多个耦合选择晶体管，该耦合选择晶体管位于两相邻的该储存区块之间，其中每一该选择晶体管用于通过该区域位元线选择分属两相邻该储存区块且属于同一行的多个该存储单元，多条选择线，该选择线连接该耦合选择晶体管中的该选择晶体管及多个全区位元线，该全区位元线连接该耦合选择晶体管，其特征在于，该方法包含下列步骤：
通过选择两分别位于包含该存储单元的一储存区块两侧的该选择线以解码分别位于该储存区块两侧的该选择晶体管以选取该储存区块；
选择两该全区位元线以选取通过两该区域位元线连接该存储单元的两该选择晶体管；以及
选择连接该存储单元的该字符线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 01142988 CN1423278B (zh) | 2001-12-04 | 2001-12-04 | 具有存储器阵列的高密度集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 01142988 CN1423278B (zh) | 2001-12-04 | 2001-12-04 | 具有存储器阵列的高密度集成电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1423278A true CN1423278A (zh) | 2003-06-11 |
| CN1423278B CN1423278B (zh) | 2012-05-30 |
Family
ID=4677014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 01142988 Expired - Lifetime CN1423278B (zh) | 2001-12-04 | 2001-12-04 | 具有存储器阵列的高密度集成电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1423278B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1423278B (zh) | 2012-05-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20120530 |
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| CX01 | Expiry of patent term |