KR100380917B1 - 가상 채널 동기 다이나믹 랜덤 액세스 메모리 - Google Patents

가상 채널 동기 다이나믹 랜덤 액세스 메모리 Download PDF

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Abstract

본 발명은, 반도체 메모리 장치에 있어서, 메모리 셀; 어드레스 신호를 디코딩하는 메인 디코더; 상기 메모리 셀로부터 정보를 판독하기 위한 센스 증폭기; 및 상기 메모리 셀을 구동하기 위한 워드 드라이버를 포함하고, 상기 워드 드라이버 내의 기본 셀 내의 단일 메인 워드 라인에 의해 제어되는 로우 어드레스, 및 상기 로우 어드레스의 2개의 메인 워드 라인이 상기 로우 어드레스의 하위 2비트의 1/2에 대응하게 되어 있고, 워드 드라이버 신호가 상기 워드 드라이버의 상기 기본 셀의 내부에 위치하여 상기 워드 라인 신호가 인접한 2개의 기본 셀에 공통으로 사용되지 못하게 되어 있는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

Description

가상 채널 동기 다이나믹 랜덤 액세스 메모리{VIRTUAL CHANNEL SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY}
본 발명은 반도체 메모리 장치에 관한 것이고, 더 자세하게는 가상 채널 동기 다이나믹 랜덤 액세스 메모리에 관한 것이다.
종래의 가상 채널 동기 다이나믹 랜덤 액세스 메모리는 일본 특허 공개 공보 제 8-180698호에 개시되어 있다. 종래의 가상 채널 동기 다이나믹 랜덤 액세스 메모리의 동작은 도면을 참조하여 설명된다. 도 1은 종래의 가상 채널 동기 다이나믹 랜덤 액세스 메모리의 어레이 구조를 나타내는 도면이다. 종래의 가상 채널 동기 다이나믹 랜덤 액세스 메모리는 메모리 셀(M-CELL), 메인 디코더(XDEC, 34), 센스 증폭기(SA, 32), 워드 드라이버(WDRV, 31) 및 교차부(CROSS, 36)를 갖는다.
도 2는 도 1에 나타낸 종래의 가상 채널 동기 다이나믹 랜덤 액세스 메모리의 파선(35)으로 둘러싸인 부분 어레이 구조를 나타내는 단편적인 확대 도면이다. 4 개의 메모리 셀(M-CELL, 43)은 교차부(CROSS, 49), 워드 드라이버(WDRV, 41) 및 센스 증폭기(SA, 42)에 의해 분리된다. 각각의 워드 드라이버(WDRV, 41)는 반복되는 기본 워드 드라이버 셀(WDRV) 및 리던던시 워드 드라이버(RED-WDRV, 46)를 포함한다. 각각의 센스 증폭기(SA, 42)는 반복되는 기본 센스 증폭기 셀(SA) 및 리던던시 센스 증폭기(RED-SA, 45)를 포함한다. 도 3은 도 2에 나타낸 워드 드라이버에 포함된 기본 워드 드라이버 셀의 회로 구성을 나타내는 회로도이다. 기본 워드 드라이버 셀은 최하위 로우 어드레스로부터 2 비트에 대응하는 워드의 제1 내지 제4 출력(WD1-m1, WD2-m1, WD3-m1 및 WD4-m1)은 물론 메인 디코더(XDEC, 44)로부터 출력된 단일 메인 워드의 제1 입력 및 4 개의 RA 신호(RA1, RA2, RA3 및 RA3)의 제2 내지 제5 입력을 가진다.
워드 드라이버(WDRV, 41)의 크기 0인 기본 워드 드라이버 셀은 메모리 셀(M-CELL, 43) 상에 연장되는 한 패치의 워드 라인에 의존한다.
기본 워드 드라이버 셀의 높이를 줄이고, 4 개 RA 신호를 기본 워드 드라이버 셀로 설치하기 위하여, 워드 드라이버(WDRV)가 구성되어 인접한 워드 드라이버(53 및 54)의 기본 워드 드라이버 셀이 라인을 참조하여 대칭적으로 배열되고 RA 신호는 인접한 워드 드라이버(53 및 54)의 인접한 2 개의 기본 워드 드라이버 셀에 대하여 공통으로 사용된다. 도 4a는 인접한 워드 드라이버의 기본 워드드라이버 셀의 대칭적인 배열을 나타내는 회로도이다. 도 4b는 도 4a의 배열에서 워드 드라이버 기본 셀과 인접한 리던던시 워드 드라이버 기본 셀을 나타내는 회로도이다. 도 5는 워드 드라이버와 메모리 셀이 교대로 배열된 종래의 반도체 메모리 소자를 나타내는 개략도이다. 여기서, 메인 워드의 하나는 리던던시(RED, 81)와 교체된다. 즉, 종래의 기술에서, 결함있는 비트가 단일 워드로부터 접근 가능한 메모리 셀에 존재하고, 결함있는 메인 워드가 사용되지 않고 교체되는 경우에, 결함있는 메인 워드는 리던던시에 대하여 리던던시 메인 워드로 교체된다.
그러나, 이 종래의 방법에서 결함있는 워드 뿐만 아니라 결함있는 워드와 동일하게 사용되는 비결함 워드를 교체하는 것이 필요하다. 이는 교체 효율이 저하됨을 의미한다.
가상 채널 동기 다이나믹 랜덤 액세스 메모리에 있어서, 상기 단점을 해결하기 위하여, 리던던시 워드 드라이버의 RA 신호가 워드 드라이버의 RA 신호로부터 분리되어 결함있는 메인 워드와 리던던시 메인 워드 양자가 결함있는 워드로만 교체됨으로써, 단지 결함있는 워드만 선택적으로 리던던시 워드(RED)와 교체된다.
전술된 바와 같이, 가상 채널 동기 다이나믹 랜덤 액세스 메모리에 있어서, 리던던시 워드 드라이버의 RA 신호가 워드 드라이버의 RA 신호로부터 분리된다. 왜냐하면, RA 신호는 워드 드라이버와 리던던시 워드 드라이버에 대하여 공통으로 사용되기 때문이다.
도 6a는 워드 드라이버에 인접한 워드 드라이버(WDRV)와 리던던시 워드 드라이버(RED-WDRV)의 종래의 구조를 나태내는 개략도이다. 도 6b는 반도체 메모리 소자의 종래의 배치를 나타내는 도면이다. 워드 드라이버(WDRV)와 리던던시 드라이버(RED-WDRV)는 거리 (2a + 1b) 만큼 분리된다. 상기 종래의 기술은 다음의 두가지 문제점이 있다.
첫째, 워드 드라이버(WDRV)와 리던던시 워드 드라이버(RED-WDRV) 사이의 거리가 넓어짐으로써, 리던던시 워드 드라이버(RED-WDRV)와 상호 접속의 구조적 소자가 교차 영역(CROSS)으로 연장된다. 센스 증폭기(SA)에서의 신호가 교차 영역(CROSS)을 통과하기가 어렵다. 또한, 교차 영역(CROSS)에서 소자 형성 영역이 감소된다.
둘째, 리던던시 워드 드라이버(RED-WDRV)는 메모리 셀(M-CELL)의 워드 입력 위치와 리던던시 워드 드라이버(RED-WDRV)의 워드 출력 위치가 거리(2a + 2b) 만큼 떨어져 배치되도록 된다.
상기 환경에서, 전술된 문제점이 없는 새로운 반도체 메모리 소자의 개발이 요구된다.
따라서, 본 발명의 목적은 상기 문제점이 없는 새로운 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 문제점이 없는 새로운 가상 채널 동기 다이내믹 랜덤 액세스 메모리를 제공하는 데 있다.
본 발명은, 반도체 메모리 장치에 있어서, 메모리 셀; 어드레스 신호를 디코딩하는 메인 디코더; 상기 메모리 셀로부터 정보를 판독하기 위한 센스 증폭기; 및상기 메모리 셀을 구동하기 위한 워드 드라이버를 포함하고, 상기 워드 드라이버 내의 기본 셀 내의 단일 메인 워드 라인에 의해 제어되는 로우 어드레스, 및 상기 로우 어드레스의 2개의 메인 워드 라인이 상기 로우 어드레스의 하위 2비트의 1/2에 대응하게 되어 있고, 워드 드라이버 신호가 상기 워드 드라이버의 상기 기본 셀의 내부에 위치하여 상기 워드 라인 신호가 인접한 2개의 기본 셀에 공통으로 사용되지 못하게 되어 있는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 이하의 설명으로부터 명백해질 것이다.
도 1은 종래의 가상 채널 동기 다이내믹 랜덤 액세스 메모리의 어레이 구조를 도시하는 도면.
도 2는 도 1에 도시된 종래의 가상 채널 동기 다이내믹 랜덤 액세스 메모리의 파선에 의해 둘러싸인 부분 어레이 구조를 도시하는 부분 확대도.
도 3은 도 2에 도시된 워드 드라이버 내에 포함된 기본 워드 드라이버 셀의 회로 구성을 도시하는 회로도.
도 4a는 인접한 워드 드라이버들의 기본 워드 드라이버 셀의 대칭 배치를 도시하는 회로도.
도 4b는 도 4a의 배치에서의 워드 드라이버 기본 셀들 및 인접 리던던시 워드 드라이버 기본 셀을 도시하는 회로도.
도 5는 교호 정렬된 워드 드라이버 및 메모리 셀을 갖는 종래의 반도체 메모리 장치를 도시하는 개략도.
도 6a는 종래 구조의 워드 드라이버(WDRV) 및 워드 드라이버에 인접한 리던던시 워드 드라이버(RED-WDRV)를 도시하는 개략도.
도 6b는 반도체 메모리 장치의 종래의 배치를 도시하는 도면.
도 7은 본 발명에 따른 제1 실시예의 새로운 반도체 메모리 장치를 도시하는 블록도.
도 8은 도 7의 새로운 반도체 메모리 장치의 리던던시 부분을 부분적으로 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
23, 24: 워드 드라이버 기본 셀
41, 53, 54: 워드 드라이버
42: 센스 증폭기
43: 메모리 셀
44: 메인 디코더
제1 본 발명은, 반도체 메모리 장치에 있어서, 메모리 셀; 어드레스 신호를 디코딩하는 메인 디코더; 상기 메모리 셀로부터 정보를 판독하기 위한 센스 증폭기; 및 상기 메모리 셀을 구동하기 위한 워드 드라이버를 포함하고, 상기 워드 드라이버 내의 기본 셀 내의 단일 메인 워드 라인에 의해 제어되는 로우 어드레스, 및 상기 로우 어드레스의 2개의 메인 워드 라인이 상기 로우 어드레스의 하위 2비트의 1/2에 대응하게 되어 있고, 워드 드라이버 신호가 상기 워드 드라이버의 상기 기본 셀의 내부에 위치하여 상기 워드 라인 신호가 인접한 2개의 기본 셀에 공통으로 사용되지 못하게 되어 있는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
2개의 메인 워드 라인은 서로 교차 배치되고, 상기 로우 어드레스의 상기 하위 2비트의 나머지 1/2은 상기 워드 드라이버의 인접 기본 셀에 의해 제어되고, 상기 워드 드라이버의 단일 기본 셀은 동일 하위 비트들을 갖는 서로 다른 2개의 메인 워드 라인을 갖는 것이 바람직하다.
상기 워드 드라이버 신호는 상기 워드 드라이버의 기본 셀의 거의 중앙 위치에 위치하는 것이 바람직하다.
상기 반도체 메모리 장치는 가상 채널 동기 다이내믹 랜덤 액세스 메모리를 포함하는 것이 바람직하다.
상기 메인 워드 라인과 대응하여 리던던시 워드 라인이 제공되는 것이 바람직하다.
상기 리던던시 워드 라인은 복수개의 메인 워드 라인을 포함하는 것이 바람직하다.
제2 본 발명은, 반도체 메모리 장치의 워드 드라이버 구조에 있어서, 상기 워드 드라이버 내의 기본 셀 내의 단일 메인 워드 라인에 의해 제어되는 로우 어드레스, 및 상기 로우 어드레스의 2개의 메인 워드 라인이 상기 로우 어드레스의 하위 2비트의 1/2에 대응하게 되어 있고, 워드 드라이버 신호가 상기 워드 드라이버의 상기 기본 셀의 내부에 위치하여 상기 워드 라인 신호가 인접한 2개의 기본 셀에 공통으로 사용되지 못하게 되어 있는 것을 특징으로 하는 반도체 메모리 장치의 워드 드라이버 구조를 제공한다.
2개의 메인 워드 라인은 서로 교차 배치되고, 상기 로우 어드레스의 상기 하위 2비트의 나머지 1/2은 상기 워드 드라이버의 인접 기본 셀에 의해 제어되고, 상기 워드 드라이버의 단일 기본 셀은 동일 하위 비트들을 갖는 서로 다른 2개의 메인 워드 라인을 갖는 것이 바람직하다.
상기 워드 드라이버 신호는 상기 워드 드라이버의 기본 셀의 거의 중앙 위치에 위치하는 것이 바람직하다.
상기 반도체 메모리 장치는 가상 채널 동기 다이내믹 랜덤 액세스 메모리를 포함하는 것이 바람직하다.
상기 메인 워드 라인과 대응하여 리던던시 워드 라인이 제공되는 것이 바람직하다.
상기 리던던시 워드 라인은 복수개의 메인 워드 라인을 포함하는 것이 바람직하다.
본 발명에 따른 제1 실시예는 도면을 참조하여 상세히 기술될 것이다. 도 7은 본 발명에 따른 제1 실시예의 신규한 반도체 메모리 장치를 도시한 블럭도이다. 도 8은 도 7의 신규한 반도체 메모리 장치의 리던던시 부분을 부분적으로 도시한 블럭도이다.
도 7을 참조하면, 신규한 반도체 메모리 장치는 다음 워드 드라이버 기본 셀 구조를 갖는다. 인접한 2개의 워드 드라이버 기본 셀들(13, 14)은 8개의 워드 라인들(①-m1, ②-m1, ③-m1, ④-m1, ①-m2, ②-m2, ③-m2, ④-m2), 로우 어드레스의 저차수 2비트에 대응하는 구동 신호들(RA1, RA2, RA3 및 RA4), 및 로우 어드레스의 고차수 비트의 선택 신호로서의 메인 워드 1(11)과 메인 워드 2(12)를 갖는다.
도 8을 참조하면, 2개의 워드 드라이버 기본 셀들(23, 24)은 서로 인접하여 배치되어 있다. 2개의 워드 드라이버 기본 셀들(23, 24)은 8개의 워드라인들(WD1-m1, WD2-m1, WD3-m1, WD4-m1, WD1-m2, WD2-m2, WD3-m2, WD4-m2), 로우 어드레스의 저차수 2비트에 대응하는 구동 신호들(RA1, RA2, RA3 및 RA4) 및 로우 어드레스의 고차수 비트의 선택 신호로서의 메인 워드 1(11)과 메인 워드 2(12)를 포함하며, 상술한 구동 신호들(RA1, RA2, RA3 및 RA4)은 트랜지스터의 소스(S1, S2, S3, S4)에 접속되고, 전술된 선택 신호들 메인 워드 1(11)과 메인 워드 2(12)은 트랜지스터의 게이트들(G1, G2, G3, G4, G5, G5, G6, G7 및 G8)에 접속되며, 워드 라인들(WD1-m1, WD2-m1, WD3-m1, WD4-m1, WD1-m2, WD2-m2, WD3-m2, WD4-m2)은 트랜지스터의 드레인들(D1, D2, D3, D4, D5, D6, D7 및 D8)에 접속된다.
워드 드라이버 기본 셀(23)과 워드 드라이버 기본 셀(24)은 서로 인접하고 있다. 워드 드라이버 기본 셀(23)은 로우 어드레스의 저차수 2비트의 1/2에 대응하는 2개의 워드라인을 구동하는 드라이버 신호들(RA1, RA2)와 접속된 2개의 소스들(S1, S2)을 공통으로 갖는 드라이버 트랜지스터를 가지며, 소스들(S1, S2)은 워드 드라이버 기본 셀의 중앙 부분에 배치되어 있다.
메인 워드 1은 드라이버 트랜지스터들의 게이트(G1, G3)에 접속된다. 인접한 워드 드라이버 기본 셀(24) 내의 메인 워드 2는 드라이버 트랜지스터들의 게이트(G2, G4)에 접속되어, 워드 드라이버 기본 셀(23)의 상이한 2개의 로우 어드레스 고차수 비트를 사용함으로써 로우 어드레스의 저차수 2비트의 1/2에 대응하는 4개의 워드라인들((WD1-m1, WD2-m1, WD1-m2, WD2-m2)를 구동한다. 워드 드라이버 기본 셀(24)에서, 2세트의 드라이버 트랜지스터는 나머지 워드 구동 신호와 접속된 소스(S3, S4)를 공통으로 사용하도록 배치된다. 메인 워드 2는 구동 트랜지스터의게이트들(G6, G8)에 접속된다. 인접한 워드 드라이버 기본 셀(23)내의 메인 워드 1은 구동 트랜지스터의 게이트들(G5, G6)에 접속되어, 나머지 4개의 워드 라인들(WD3-m1, WD4-m1, WD3-m2, WD4-m2)을 구동한다.
배치 및 일반적인 설계에 대한 순차적인 방법이 기술될 것이다.
제1 단계 STEP1에서, 가상 채널 동기 다이나믹 랜덤 억세스 메모리의 워드 드라이버 기본 셀들이 종래의 배치 및 순서에 따라 설계되고나서, 구동 신호 RA는 리던던시 워드 라인을 구동하기 위한 리던던시 구동 신호 RED-RA와는 통상적으로 상이한데, 그 이유는 기본 셀의 리던던시를 연장하는 공통의 RA 신호를 형성하는 것이 곤란하기 때문이며, 이로 인해 일반적인 워드 라인과 리던던시 워드 드라이버간의 거리.
제2 단계 STEP2에서, 전술된 단점을 해결하기 위하여, 워드 구동 신호 RA는 기본 셀의 중앙에 배치된다.
제3 단계 STEP3에서, 워드 드라이버 기본 셀의 높이를 변경하지 않고 기본 셀의 중앙에 워드 구동 신호 RA를 배치하기 위하여, 단일의 메인 워드 에 의해 제어되는 로우 어드레스의 저차수 2 비트가 1/2에 대응되도록 할 필요가 있다.
제4 단계 STEP4에서, 로우 어드레스의 저차수 2비트의 나머지 절반은 인접한 기본 셀에 배치된다.
제5 단계 STEP5에서, 인접한 메인 워드 에 의해 제어될 로우 어드레스의 저차수 2비트는 또는 1/2에 대응되어, 트랜지스터는 동일한 저차수 2비트 둘다에 공통된다.
제6 단계 STEP6에서, 제1 단계 STEP5를 실현하기 위하여, 인접한 2개의 메인 워드 는 도 8에 나타난 바와 같이 서로 교차 연장되어 한 쌍의 2개의 인접한 기본 셀들은 반도체 메모리 장치에 배치 및 일반적인 설계가 행해지게 할 수 있다.
변형으로서는, 가상 채널 동기 억세스 메모리가 단일의 워드 드라이버 기본 셀을 포함하는 리던던시 부분(RED)를 갖는 것이 가능하다. 그러나, 만일 리던던시 부분(RED)이 복수의 워드 드라이버 기본 셀들을 포함한다면, 상술한 본 발명의 신규한 구성은 리던던시 워드 드라이버에 적용 가능하다. 특히, 짝수번째 워드 드라이버 기본 셀들의 준비는 효과적이다.
요약하면, 로우 어드레스 저차수 2비트의 1/2으로서의 2개의 워드 라인들만이 워드 드라이버 기본 셀내의 단일의 메인 워드 에 의해 제어되고, 워드 구동 신호 RA는 기본 셀의 중앙에 배치되며, 종래 기술에 따른다고 할지라도, 워드 구동 신호 RA는 경계로서 한정된 인접한 2개의 기본 셀들에 공통으로 사용될 경계에 배치된다.
더욱이, 인접한 2개의 메인 워드 는 도 8에 나타난 바와 같이 서로 교차하도록 연장되어 한 쌍의 2개의 인접 기본 셀들을 형성함으로써, 로우 어드레스 저차수 2비트의 나머지 1/2은 인접한 기본 셀에 의해 제어되고 단일의 워드 드라이버 기본 셀은 동일한 저차수 비트를 갖는 상이한 2개의 메인 워드 를 갖게 된다.
본 발명의 변형은 본 발명이 관련된 분야에서 숙련된 자에게 명백하기 때문에, 실례로서 도시되고 기술된 본 실시예는 제한된 의미에서 고려되지 않아야 한다. 따라서, 본 발명의 기술적 사상 및 범위내에서 부합되는 모든 변형들을 청구범위가 포함한다는 것을 의미한다.
도 5와 도 8을 참조하면, 종래 기술과 본 발명은 기준점으로부터 RED-원점의 거리에서 서로 비교되고, 여기서 기준점은 리던던시 워드 드라이버에 인접한 워드 드라이버 기본 셀의 우측 에치에 대응하는 반면, RED-원점은 리던던시 워드 드라이버의 좌측 에치에 대응한다. 만일 트랜지스터들간의 거리가 "2b"이고 셀의 리던던시로부터의 연장 거리가 "a"인 경우, 종래의 구성은 기준점으로부터 RED-원점의 거리(a+2b+a)를 갖는 반면, 신규한 구성은 기준점으로부터 RED-원점의 거리(a+b)를 갖는다. 즉, 신규한 구성의 기준점으로부터 RED-원점의 거리는 종래 구성의 기준점으로부터 RED-원점의 거리보다 (a+b)만큼 더 작다. 이러한 관계는 워드 드라이버(WDRV)와 교차 영역(CROSS)의 좌측에 공통된다. 전체적으로, 신규한 구성의 크기는 종래의 구성보다 (2a+2b)만큼 크기면에서 작음으로써, 회로 소자들의 연장량과 교차 영역(CROSS) 상의 상호접속과 리던던시 워드 드라이버용 워드의 배치가 감소된다.

Claims (12)

  1. 반도체 메모리 장치에 있어서,
    메모리 셀;
    어드레스 신호를 디코딩하는 메인 디코더;
    상기 메모리 셀로부터 정보를 판독하기 위한 센스 증폭기; 및
    상기 메모리 셀을 구동하기 위한 워드 드라이버
    를 포함하고,
    상기 워드 드라이버 내의 기본 셀 내의 단일 메인 워드 라인에 의해 제어되는 로우 어드레스, 및 상기 로우 어드레스의 2개의 메인 워드 라인이 상기 로우 어드레스의 하위 2비트의 1/2에 대응하게 되어 있고, 워드 드라이버 신호가 상기 워드 드라이버의 상기 기본 셀의 내부에 위치하여 상기 워드 라인 신호가 인접한 2개의 기본 셀에 공통으로 사용되지 못하게 되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    2개의 메인 워드 라인은 서로 교차 배치되고, 상기 로우 어드레스의 상기 하위 2비트의 나머지 1/2은 상기 워드 드라이버의 인접 기본 셀에 의해 제어되고, 상기 워드 드라이버의 단일 기본 셀은 동일 하위 비트들을 갖는 서로 다른 2개의 메인 워드 라인을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 워드 드라이버 신호는 상기 워드 드라이버의 기본 셀의 거의 중앙 위치에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 반도체 메모리 장치는 가상 채널 동기 다이내믹 랜덤 액세스 메모리를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메인 워드 라인과 대응하여 리던던시 워드 라인이 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 리던던시 워드 라인은 복수개의 메인 워드 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치의 워드 드라이버 구조에 있어서,
    상기 워드 드라이버 내의 기본 셀 내의 단일 메인 워드 라인에 의해 제어되는 로우 어드레스, 및 상기 로우 어드레스의 2개의 메인 워드 라인이 상기 로우 어드레스의 하위 2비트의 1/2에 대응하게 되어 있고, 워드 드라이버 신호가 상기 워드 드라이버의 상기 기본 셀의 내부에 위치하여 상기 워드 라인 신호가 인접한 2개의 기본 셀에 공통으로 사용되지 못하게 되어 있는 것을 특징으로 하는 반도체 메모리 장치의 워드 드라이버 구조.
  8. 제7항에 있어서,
    2개의 메인 워드 라인은 서로 교차 배치되고, 상기 로우 어드레스의 상기 하위 2비트의 나머지 1/2은 상기 워드 드라이버의 인접 기본 셀에 의해 제어되고, 상기 워드 드라이버의 단일 기본 셀은 동일 하위 비트들을 갖는 서로 다른 2개의 메인 워드 라인을 갖는 것을 특징으로 하는 반도체 메모리 장치의 워드 드라이버 구조.
  9. 제7항에 있어서,
    상기 워드 드라이버 신호는 상기 워드 드라이버의 기본 셀의 거의 중앙 위치에 위치하는 것을 특징으로 하는 반도체 메모리 장치의 워드 드라이버 구조.
  10. 제7항에 있어서,
    상기 반도체 메모리 장치는 가상 채널 동기 다이내믹 랜덤 액세스 메모리를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 워드 드라이버 구조.
  11. 제7항에 있어서,
    상기 메인 워드 라인과 대응하여 리던던시 워드 라인이 제공되는 것을 특징으로 하는 반도체 메모리 장치의 워드 드라이버 구조.
  12. 제11항에 있어서,
    상기 리던던시 워드 라인은 복수개의 메인 워드 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 워드 드라이버 구조.
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