JP3736677B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的にデータ書き換え可能な不揮発性メモリ、例えばフラッシュEEPROMなどの不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
近年、携帯電話などのモバイルツールは省電力化や軽量化および小型化が進んでおり、搭載される半導体デバイスには小型化および高機能化など様々な要求が課せられている。特に、フラッシュメモリに関しては、チップ面積を抑えるために、メモリセルを複数のメモリブロックに分割して配列し、それぞれのメモリブロックに含まれるメモリセルを選択するデコーダ回路を、できるだけ各メモリブロック間で共通化にするのが一般的である。
【0003】
例えば、メモリブロックを複数個配列(以下、メモリプレーンと呼ぶ)し、メモリプレーンにメインビット線デコーダ回路を配列し、各メモリブロック毎に共通のロウデコーダ回路とサブビット線デコーダ回路を配置する方式がある。
【0004】
ビット線には、読出し動作や書き込み動作などを行っていないとき、即ち、スタンバイ状態時に、メモリセルのドレイン領域に不要な電荷が蓄積されないようにディスチャージ素子を設けるのが一般的である。このディスチャージ素子はビット線の不良検出にも重要な役割を果たしている。このようなディスチャージ素子を用い、メインビット線とサブビット線を有する不揮発性半導体記憶装の従来例を図5および図6に示している。
【0005】
図5は従来のサブビット線をレイアウト上交差させない配線例でメインビット線用ディスチャージ素子を設けた配線例を示す回路図、図6は従来のサブビット線をレイアウト上交差させない配線例でサブビット線にもディスチャージ素子BSDを設けた配線例を示す回路図である。なお、言うまでもないことであるが、図5、図6、図8、さらには図1、図2および図4は、上下逆にして見てもよい。また、図1〜図8および表1,2では英字OをОで示し、数字のゼロを0にスラッシュを付けて示して、英字Oと数字ゼロ0を区別している。
【0006】
図5および図6において、メインビット線BLM0に2本のサブビット線BLS0EおよびBLS0Oが接続され、これと同様に、メインビット線BLM1〜BLMnにもそれぞれ、各2本のサブビット線BLS1EおよびBLS1O〜BLSnEおよびBLSnOがそれぞれ接続されている。これらのメインビット線BLM0〜BLMnには、メインビット線用ディスチャージ素子BMDを設けており、これは、前述したように、スタンバイ状態時に、メモリセルのドレイン領域に不要な電荷が蓄積されないようにすることと、メインビット線の欠陥検出時に必要であるからである。
【0007】
メインビット線BLM0にはトランジスタD0が、メインビット線BLM1にはトランジスタD1というように各メインビット線毎に一つづつディスチャージ素子としてのトランジスタDn(n=0,1,2,…)がそれぞれ接続されている。トランジスタDnのドレイン側にそれぞれのメインビット線BLMnがそれぞれ接続されているとすると、これらのトランジスタDnのソース側は接地電位Vssに共通接続されている。また、メインビット線BLM0に接続されるトランジスタD0と、メインビット線BLM2に接続されるトランジスタD2というように、トランジスタDnのうち偶数番目のゲート電極は共通でゲート制御信号線MEDに接続されている。つまり、一般的に、偶数番目のメインビット線BLMn(n=2×m;mは整数)に接続されるトランジスタDn(n=2×m;mは整数)のゲート電極は共通でゲート制御信号線MEDに接続されている。
【0008】
一方、メインビット線BLM1に接続されるトランジスタD1と、メインビット線BLM3に接続されるトランジスタD3というように、トランジスタDnのうち奇数番目のゲート電極は共通でゲート制御信号線MODに接続されている。つまり、一般的に表すと、奇数番目のメインビット線BLMn(n=2×m+1;mは整数)に接続されるトランジスタDn(n=2×m+1;mは整数)のゲート電極は共通でゲート制御信号線MODに接続されている。なお、図中のMCはメモリセルを示しており、図7にて詳細に後述する。
【0009】
ここで、図5および図6のメインビット線BLM1〜BLMnの欠陥検出について説明した後に、図5のサブビット線BLS1EおよびBLS1O〜BLSnEおよびBLSnOの欠陥検出について説明し、更に図6のサブビット線BLS1EおよびBLS1O〜BLSnEおよびBLSnOの欠陥検出について説明する。
【0010】
まず、図5および図6のメインビット線BLM1〜BLMnの欠陥検出に必要なディスチャージ素子BMDの動作について説明する。
【0011】
例えば、メインビット線BLM0を選択する場合、メインビット線BLM0は偶数番目のメインビット線であるからゲート制御信号MEDは接地電位、ゲート制御信号MODは電源電圧レベルまたは高電圧になり、奇数番目のメインビット線は全てゲート制御信号MODによってディスチャージ素子としてのトランジスタDn(n=2×m+1;mは整数)を介して接地電位Vssとなっている。 また、奇数番目のビット線の一つであるメインビットBLM1を選択する場合には、ゲート制御信号MEDは電源電圧レベルまたは高電圧になり、ゲート制御信号MODは接地電位となっている。
【0012】
つまり、偶数番目のメインビット線を選択した場合には、奇数番目のメインビット線を接地電位にするようにゲート制御信号MODが電源電圧レベルまたは高電圧になり、また、奇数番目のメインビット線を選択した場合には、偶数番目のメインビット線を接地電位にするようにゲート制御信号MEDが電源電圧レベルまたは高電圧になって、選択したメインビット線の両隣のメインビット線は必ず接地電位にしている。このため、隣接するメインビット線とのショート欠陥があると、選択したメインビット線の電位は接地電位側に引かれて低下し、これを検出することにより、メインビット線のショート欠陥を検出することが可能となる。
【0013】
次に、図5のサブビット線BLS0EおよびBLS0O〜BLSnEおよびBLSnOの欠陥検出について説明する。なお、図5では、サブビット線用のディスチャージ素子を有しない構成であり、サブビット線を選択するトランジスタのうち、偶数番目のトランジスタT0E〜TnEのゲート電極には、ゲート制御信号EYSが共通して入力され、奇数番目のトランジスタT0O〜TnOのゲート電極には、ゲート制御信号OYSが共通して入力され、メモリセルの読出しや書き込みでは必ずゲート制御信号EYSまたはゲート制御信号OYSの何れか一方しか活性化しない。まず、メインビット線BLM0に接続されるサブビット線BLS0E,BLS0Oに着目して、これらにショート欠陥が発生した場合の欠陥検出動作について以下に説明する。
【0014】
例えば、サブビット線選択トランジスタT0E〜TnEのゲート電極へのゲート制御信号EYSが高電圧かまたは電源電圧レベルで、例えばトランジスタT0Eが導通状態、もう一方のゲート制御信号OYSは接地電位Vssで、例えばトランジスタT0Oが遮断状態(OFF状態)である。このとき、選択されていないサブビット線BLS0Oはフローティング状態であるため、選択されているサブビット線BLS0Eとの間にショート(短絡)欠陥があっても、その電位に変化はないため欠陥として検出できない。このため、故障救済用に設けられた冗長線への置き換えが行なえず、サブビット線BLS0E上のメモリセルに書き込みを行おうとしたときに、サブビット線BLS0O上で同一ワード線上のメモリセルにも書き込みが行われることになってしまう。
【0015】
また、サブビット線選択トランジスタのゲート制御信号OYSが高電圧または電源電圧レベルで、トランジスタT0Oが導通状態、ゲート制御信号EYSが接地電位で、トランジスタT0Eが遮断状態であっても、上記と同様に、サブビット線BLS0Eとサブビット線BLS0Oとの間のショート欠陥を検出することは不可能である。
【0016】
次に、2本のメインビット線BLM1,BLM2に接続されるサブビット線BLS1Oとサブビット線BLS2E間にショート欠陥が発生した場合の欠陥検出動作について以下に説明する。
【0017】
サブビット線選択トランジスタのゲート制御信号EYSが高電圧または電源電圧レベルでトランジスタT2Eが導通状態、もう一方のゲート制御信号OYSが接地電位でトランジスタT1Oが遮断状態であるとする。このとき、選択されているサブビット線BLS2Eの隣のサブビット線BL1Oは非選択でフローティング状態であるため、やはりサブビット線BLS2Eとサブビット線BLS1Oとの間にショート欠陥があってもその欠陥を検出することはできない。
【0018】
逆に、サブビット線BLS1Oを選択し、サブビット線BLS2Eを非選択としても同様に、サブビット線BLS2Eとサブビット線BLS1Oの間のショート欠陥は検出することができない。
【0019】
つまり、図5の従来の構成では、隣り合ったサブビット線間のショートを欠陥として検出することが不可能である。これを検出するための一つの方法として各サブビット線にもディスチャージ素子が設けられ、サブビット線のディスチャージ素子を利用する欠陥検出方法があり、その構成を示したものが図6である。
【0020】
図6では、偶数番目のサブビット線BLSnE(n=0,1,2,・・)にゲート制御信号線SEDを共通にしたディスチャージ素子BDnE(n=0,1,2,・・)を接続し、奇数番目のサブビット線BLSnO(n=0,1,2,・・)にゲート制御信号線SODを共通にしたディスチャージ素子BDnO(n=0,1,2,・・)を接続している。
【0021】
サブビット線選択用トランジスタT0E,T0Oを介してメインビット線BLM0に接続されるサブビット線BLS0E,BLS0Oに注目して、これらにショート欠陥があった場合の欠陥検出動作について以下に説明する。
【0022】
サブビット線BLS0Eを選択する場合、サブビット線選択用トランジスタT0Eが導通状態、サブビット線選択用トランジスタT0Oが絶縁状態となる。読み出しや書き込みを行う際、1本のメインビット線に接続されるサブビット線は通常1本である。サブビット線BLS0Eが選択されたとき、これに接続されるディスチャージ素子BD0Eを制御するゲート制御信号SEDは接地電位となる。一方、選択サブビット線BLS0Eの隣のサブビット線BLS0Oは非選択状態で、これに接続されるディスチャージ素子BD0Oはゲート制御信号SODが高電圧または電源電圧レベルとなるため導通し非選択サブビット線BLS0Oの電位は接地電圧レベルVssとなる。
【0023】
このとき、サブビット線BLS0Eと隣のサブビット線BLS0Oとの配線間に異物などが原因でショートしている場合、選択サブビット線BLS0Eの電位は、接地レベルである非選択サブビット線BLS0Oを通じて下がってしまう。これにより、図5の構成では欠陥検出が不可能であったサブビット線間のショート欠陥を検出することができる。
【0024】
これは、1本のメインビット線に接続される2本のサブビット線間のショート欠陥の検出動作についての説明であるが、異なるメインビット線に接続されるサブビット線同士でショートがあった場合でも、同様にショートの欠陥検出を行うことができる。
【0025】
図7は図6のサブビット線を交差させない配線例において、サブビット線にディスチャージ素子BSDを設けた場合のメモリブロック間の接続を示した回路図である。
【0026】
図7において、メインビット線BLMには、複数のブロック選択用トランジスタTSx(x=0,1,2・・)が設けられている。これは図5および図6に示したサブビット線選択素子TnE,TnO(n=0,1,2・・)に相当する。各ブロック内でサブビット線BLSがメインビット線BLMにブロック選択用トランジスタTSx(x=0,1,2・・)を介して接続されている。各メモリブロックで独立しているサブビット線BLSには、メモリセルMCが複数個接続され、サブビット線の一端には、サブビット線用ディスチャージ素子BSDが接続されている。このディスチャージ素子BSDのソース側は共通して接地電位Vssとなっている。また、メインビット線BLMにもディスチャージ素子BMDが接続されており、そのソース電極は共通接続されて接地電位Vssとなっている。
【0027】
次に、ビット線ショートがあっても高速ベリファイを実現するためのビット線配線方法およびセンスアンプ配置方法について図8に示している。
【0028】
図8は特開平9−180483号公報「半導体不揮発性記憶装置」に提案されている従来のビット線を交差させた配線例であり、ビット線間にショート欠陥があってもぺ一ジー括での高速ベリファイを実現し、書き込み時間を短縮するためのセンスアンプの接続方法を示した回路図である。
【0029】
図8において、センスアンプS/A0〜S/Anを連続的に隣接配置した2個で1組とし、その1組内でビット線を交差させ、選択トランジスタを介してセンスアンプS/A0,S/A1にそれぞれ接続させている。例えば、ビット線BL0Bを選択トランジスタT0Bを介して偶数用第1センスアンプS/A0に接続し、ビット線BL0Bに隣接したビット線を奇数側反転ビット線BLlBとして選択トランジスタT1Bを介して奇数用第1センスアンプS/A1に接続し、ビット線BL1Bに隣接したビット線を偶数側正転ビット線BL0Nとしてビット線BL1Bと電気的に絶縁状態で交差させて選択トランジスタT0Nを介し偶数用第1センスアンプS/A0に接続し、ビット線BL0Nに隣接したビット線を奇数用正転ビット線BL1Nとして選択トランジスタT1Nを介して奇数用第1センスアンプS/A1に接続するように配線されている。
【0030】
また、ベリファイ読み出し後のビット線対に接続されたセンスアンプの出力レベルを検出する検出回路と、この検出回路の検出結果に基づき書き込みの成否を判定する判定回路とを有している。
【0031】
この検出回路は、複数のセンスアンプS/Aの出力レベルをそれぞれ検出する複数の回路を有し、これら複数の回路の出力がワイヤードオアされて判定回路に接続されている。特開平9−180483号公報「半導体不揮発性記憶装置」では、ベリファイ読出しは偶数列用のベリファイ読出しと奇数列用のベリファイ読出しとの2回に分けて行われる。隣接する2本のビット線がショートしている場合であっても、ベリファイチェックに影響を及ぼさないようにしている。
【0032】
【発明が解決しようとする課題】
しかしながら、図7に示すようにメインビット線には複数のメモリブロックが接続され、個々のメモリブロック内にサブビット線が独立して配線されているのが一般的である。したがって、図6のような配線構造では、各メモリブロックにディスチャージ素子を配置することになってしまい、これでは、チップ面積を大幅に増大させてしまう結果となる。
【0033】
本発明は、上記事情に鑑みて為されたもので、メインビット線とサブビット線を有するメモリアレイ構成において、チップ面積の増大を抑制しつつ、サブビット線のショート欠陥を検出することができる不揮発性半導体記憶装置を提供することを目的とする。
【0034】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、メモリセルが接続された複数のサブビット線と、複数のサブビット線が各選択トランジスタをそれぞれ介して接続されているメインビット線とを有する不揮発性半導体記憶装置において、サブビット線の間のショート欠陥を検出するべく、複数のサブビット線およびメインビット線の組を複数並べる場合に、該サブビット線の偶数番目(0番目を含む)と奇数番目毎にまとまって隣接するように、該サブビット線の幾つかを電気的に絶縁状態で交差させて配置したものであり、そのことにより上記目的が達成される。
【0035】
また、好ましくは、本発明の不揮発性半導体記憶装置において、メモリセルに蓄積された電荷を引き抜くディスチャージ素子は前記メインビット線およびサブビット線のうちメインビット線のみに設けられている。
【0036】
さらに、好ましくは、本発明の不揮発性半導体記憶装置は、メインビット線に接続される2本のサブビット線を1対のビット線対とし、2対以上のビット線対毎にセンスアンプが設けられた不揮発性半導体記憶装置において、このビット線対を構成する2本のサブビット線間には他のビット線対を構成しているサブビット線の一方の配線が電気的に絶縁状態で交差して配置されている。
【0037】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、アドレス信号をデコードした選択制御信号により、選択トランジスタを介してサブビット線を選択すると共に、選択されたサブビット線の両隣のサブビット線も同時に別の選択トランジスタを介して選択するサブビット線選択制御手段を有する。
【0038】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、サブビット線選択制御手段で選択したメインビット線の両隣のメインビット線に設けられた各ディスチャージ素子をそれぞれ駆動制御して、この両隣のメインビット線の電位を、各ディスチャージ素子をそれぞれ介して接地レベルとするディスチャージ制御手段を有する。
【0039】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、それぞれ複数のメモリセルとサブビット線およびメインビット線とが配置されたメモリブロック領域の最も端に位置するサブビット線の外側の、サブビット線同士の間隔と略同じ距離を隔てた位置に接地電圧レベルの配線が配設され、この配線はサブビット線が配線されるレイアウト上の層と同一階層に配設されている。
【0040】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、それぞれ複数のメモリセルとサブビット線およびメインビット線とが配置されたメモリブロック領域の最も端に位置するメインビット線の外側の、メインビット線同士の間隔と略同じ距離を隔てた位置に接地電圧レベルの配線が配設され、この配線はメインビット線が配線されるレイアウト上の層と同一階層に配設されている。
【0041】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるアドレス信号は、サブビット線の物理的配置の少なくとも奇数番目と偶数番目を選択決定すると共に、メインビット線の奇数番目と偶数番目の各ディスチャージ素子を選択決定するアドレス信号と同じアドレス信号とする。また、逆に、このアドレス信号は、メインビット線の奇数番目と偶数番目を選択決定すると共に、サブビット線の物理的配置の少なくとも奇数番目と偶数番目を選択決定するアドレス信号と同じアドレス信号とする。
【0042】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、選択トランジスタを介してサブビット線を選択するサブビット線選択制御手段が設けられ、このサブビット線選択制御手段は、メインビット線間のショート欠陥検出時に、メインビット線に接続される複数のサブビット線の選択トランジスタを一括して非選択にする。
【0043】
さらに、好ましくは、本発明の不揮発性半導体記憶装置は、1本のメインビット線に2個の選択トランジスタをそれぞれ介して接続される2本のサブビット線を1対とし、4対を連続的に並べて配置した配線群を1組とした場合に、この1組内でサブビット線を0を含む偶数番目と奇数番目毎に隣接させて順番に配置し、このメインビット線毎に、メモリセルに蓄積された電荷を引き抜くディスチャージ素子が配設されており、この偶数番目内の順番で0番目と2番目、1番目と3番目、該奇数番目内の順番で0番目と2番目、1番目と3番目の各サブビット線を選択する各選択トランジスタ毎に共通駆動するサブビット線選択制御手段と、この偶数番目のメインビット線の該ディスチャージ素子と奇数番目のメインビット線の該ディスチャージ素子毎に共通駆動するディスチャージ制御手段とを有したものであり、そのことにより上記目的が達成される。
【0044】
本発明によれば、各メモリブロック内のサブビット線にディスチャージ素子を設けなくても、複数のメモリブロックに共通して配線されるメインビット線のみにディスチャージ素子を設けておけば、選択されたサブビット線の両隣のサブビット線は、必ず接地電位になるようにサブビット線を配置することで、隣り合うサブビット線間にショート欠陥があっても、これを不良として容易に検出することが可能となる。つまり、メインビット線に接続されたディスチャージ素子を利用して、選択サブビット線の両隣のサブビット線を接地電位に引くことにより、選択サブビット線のショート欠陥を検出することが可能となる。このとき、偶数番目のメインビット線を選択した場合には、奇数番目のメインビット線が接地電位になり、奇数番目のメインビット線を選択した場合には、偶数番目のメインビット線が地電電位になるようにディスチージ素子を配置しているため、メインビット線の奇数番目と偶数番目を決定するアドレス信号は、必然的にサブビットの物理的配線順序の奇数番目と偶数番目を決定するアドレス信号と同一のアドレス信号となる。
【0045】
したがって、メインビット線とサブビット線を有するメモリアレイ構成において、チップ面積の増大を抑制しつつ、サブビット線のショート欠陥を容易に検出することが可能となり、検出した欠陥ビット線を冗長救済することで高歩留りを確保することも可能となる。
【0046】
【発明の実施の形態】
以下、本発明の実施形態の不揮発性半導体記憶装置について図面を参照しながら説明する。
【0047】
本発明の半導体不揮発性記憶装置は、メモリセルが接続された複数のサブビット線が各選択トランジスタをそれぞれ介して接続されているメインビット線を複数組設けており、具体的には例えばメインビット線に接続されるサブビット線2本を1対として、少なくとも2対のビット線対に対して1個のセンスアンプが設けられ、このビット線対を構成する2本のサブビット線間に、他のビット線対を構成するサブビット線の一方の配線が電気的に絶縁状態でレイアウト的に交差して連続的に順番に並んで配置されている。即ち、2対以上のビット線対を並べる場合に、サブビット線の偶数番目(0番目を含む)と奇数番目毎にまとめて隣接するように、サブビット線の幾つかを電気的に絶縁状態で交差させて配置している。
【0048】
また、本発明の半導体不揮発性記憶装置では、メモリセルが接続されたサブビット線と、このサブビット線が選択トランジスタを介して接続されたメインビット線とを有するメモリアレイ構造において、選択トランジスタを介して選択されたサブビット線の両隣のサブビット線も同時に、別の選択トランジスタを介して選択されて接地電位にするようになっている。以上のメモリアレイ構成の一具体例を図1に示している。
【0049】
図1は、本発明の不揮発性半導体記憶装置におけるメインビット線とサブビット線の配列例の一実施形態を示す回路図である。図1において、1本のメインビット線に2個の選択トランジスタをそれぞれ介して接続される2本のサブビット線を1対とし、4対を順番に隣接配置した配線群を1組とする。この1組内でサブビット線の配線をレイアウト的に交差させている。例えば、メインビット線BLM0,BLM1,BLM2,BLM3を順番に隣接配置する。メインビット線BLM0には2個のトランジスタT0E,T0O、メインビット線BLM1には、2個のトランジスタTlE,T1O、メインビット線BLM2には2個のトランジスタT2E,T2O、メインビット線BLM3には2個のトランジスタT3E,T3Oが接続されている。これらのトランジスタT0E,T1E,T2E,T3Eをそれぞれ介して偶数番目のサブビット線BLS0E,BLS1E,BLS2E,BLS3Eがそれぞれ接続され、また、トランジスタT0O,T1O,T2O,T3Oをそれぞれ介して奇数番目のサブビット線BLS0O,BLS1O,BLS2O,BLS3Oがそれぞれ接続されている。
【0050】
さらに、偶数番目のサブビット線BLS0E,BLS1E,BLS2E,BLS3Eはこの順に隣接配置され、偶数番目のサブビット線BLS1E,BLS2E,BLS3Eと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線BLS0Oを、偶数番目のサブビット線BLS3Eに隣接配置し、偶数番目のサブビット線BLS2E,BLS3Eと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線BLS1Oを奇数番目のサブビット線BLS0Oに隣接配置し、偶数番目のサブビット線BLS3Eと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線BLS2Oを奇数番目のサプビット線BLS10に隣接配置し、奇数番目のサブビット線BLS2Oには、奇数番目のサブビット線BLS3Oを隣接配置するものである。
【0051】
以上の配線構成はメインビット線BLM0〜BLM3について記述したが、以下のように表現しても良い。
【0052】
即ち、メインビット線BLMn−3,BLMn−2,BLMn−1,BLMnが順番に隣接配置され、メインビット線BLMn−3には2個のトランジスタTn−3E,Tn−3O、メインビット線BLMn−2にはトランジスタTn−2E,Tn−2O、メインビット線BLMn−1にはトランジスタTn−1E,Tn−1O、メインビット線BLMnにはトランジスタTnE,TnOが接続されている。これらのトランジスタTn−3E,Tn−2E,Tn−1E,TnEをそれぞれ介して偶数番目のサブビット線BLSn−3E,BLSn−2E,BLSn−1E,BLSnEがそれぞれ接続され、トランジスタTn−3O,Tn−2O,Tn−1O,TnOをそれぞれ介して奇数番目のサブビット線BLSn−3O,BLSn−2O,BLSn−1O,BLSnOがそれぞれ接続されている。
【0053】
偶数番目のサブビット線BLSn−3E,BLSn−2E,BLSn−1E,BLSnEはこの順に隣接配置され、偶数番目のサブビット線BLSn−2E,BLSn−1E,BLSnEと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線BLSn−3Oを偶数番目のサブビット線BLSnEに隣接配置し、偶数番目のサブビット線BLSn−1E,BLSnEと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線BLSn−2Oを奇数番目のサブビット線BLSn−3Oに隣接配置し、偶数番目のサブビット線BLSnEと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線BLSn−1Oを奇数番目のサブビット線BLSn−2Oに隣接配置し、奇数番目のサブビット線BLSn−1Oには奇数番目のサブビット線BLSnOを隣接配置している。このとき、n=3+4×m(m=0,1,2,・・)であり、nの最大はメインビット線の本数−1(n=0を含む)に対応しており、ここに記述した順番に隣接配置される4本のメインビット線を1組として複数の組がさらに順番に隣接配置されている。各サブビット線にはメモリセルMCが多数接続されている。
【0054】
また、メモリセルMCが接続されている最も端のサブビット線BLS0Eの隣でメモリセルの無い側には、互いに隣接するサブビット線の間隔と少なくとも同じ距離を隔ててあり、かつサブビット線と同幅かつ同層で接地電圧レベルのダミーサブビット線BLSDLが配線されている。一方、サブビット線BLS0Eと反対側の端のサブビット線BLSnOのメモリセルの無い側の隣にも同様にダミーサブビット線BLSDRが配線されて接地電圧レベルとなっている。これはメインビット線にも施され、最も端のメインビット線BLM0のメモリセルの無い側には、互いに隣接するメインビット線の間隔と略同じ距離を隔てており、かつメインビット線と同幅かつ同層で接地電圧レベルのダミーメインビット線BLMDLが配線され、もう一方の端のメインビット線BLMnのメモリセルの無い側の隣にも同様の接地電圧レベルであるダミーメインビット線BLMDRが配線されている。
【0055】
次に、メインビット線とサブビット線を接続する選択トランジスタのゲート制御信号線の配線について説明する。
【0056】
メインビット線BLM0〜BLM3に接続される選択トランジスタT0E〜T3E,T0O〜T3Oに着目すると、メインビット線BLM0に接続される偶数番目のサブビット線選択トランジスタT0Eと、メインビット線BLM2に接続される偶数番目のサブビット線選択トランジスタT2Eとはゲート制御信号線EYS0に接続され、メインビット線BLM1に接続される偶数番目のサブビット線選択トランジスタT1Eと、メインビット線BLM3に接続される偶数番目のサブビット線選択トランジスタT3Eとはゲート制御信号線EYS1に接続され、メインビット線BLM0に接続される奇数番目のサプビット線選択トランジスタT0Oと、メインビット線BLM2に接続される奇数番目のサブビット線トランジスタT2Oとはゲート制御信号線OYS0に接続され、メインビット線BLM1に接続される奇数番目のサブビット線選択トランジスタT1Oと、メインビット線BLM3に接続される奇数番目のサブビット線トランジスタT3Oとはゲート制御信号線OYS1に接続されている。
【0057】
これは一般的に次のように表現できる。メインビット線BLMn−3に接続される偶数番目のサブビット線選択トランジスタTn−3Eと、メインビット線BLMn−1に接続される偶数番目のサブビット線選択トランジスタTn−1Eはゲート制御信号線EYS0に接続され、メインビット線BLMn−2に接続される偶数番目のサブビット線選択トランジスタTn−2Eと、メインビット線BLMnに接続される偶数番目のサブビット線選択トランジスタTnEとはゲート制御信号線EYS1に接続され、メインビット線BLMn−3に接続される奇数番目のサブビット線選択トランジスタTn−3Oと、メインビット線BLMn−1に接続される奇数番目のサブビット線トランジスタTn−1Oとはゲート制御信号線OYS0に接続され、メインビット線BLMn−2に接続される奇数番目のサブビット線選択トランジスタTn−2Oと、メインビット線BLMnに接続される奇数番目のサブビット線トランジスタTnOとはゲート制御信号OYS1に接続されている。このとき、n=3+4×m(m=0,1,2,・・)で、nの最大はメインビット線の本数−1(n=0を含む)に対応している。
【0058】
ここで、図1の半導体不揮発性記憶装置のメインビット線とサブビット線の配線例においてサブビット線選択制御手段としてのサブビット線選択デコーダ回路SBSおよび、ディスチャージ制御手段としてのメインビット線ディスチャージ素子制御回路MBDについて図2を用いて説明する。
【0059】
図2は、図1の不揮発性半導体記憶装置におけるメインビット線とサブビット線の選択信号制御構成例を示す回路図である。図2において、選択されたサブビット線および、選択されたメインビット線のそれぞれ両隣のサブビット線およびメインビット線は必ず接地電位になるように制御するが、そのためにサブビット線選択用デコーダ回路SBSの出力であるゲート制御信号EYS[1:0],OYS[1:0]は入力アドレス信号A2,A0によって、下記の表1に示す真理値表のように動作する。
【0060】
【表1】
また、メインビット線に接続されるディスチャージ素子を制御する制御回路MBDの真理値表は下記の表2に示す通りである。
【0061】
【表2】
ここで、例えばサブビット線BLS3Oを選択する場合について説明する。
【0062】
まず、アドレス信号A0,A1[1:0]=11として、対応するメインビット線BLM3を選択し、さらにアドレス信号A2=1として上記表1に示すようにサブビット線選択トランジスタT3Oのゲート制御信号OYS1を活性化することによりサブビット線BLS3Oを選択する。同時に、サブビット線選択トランジスタT2O,T4Eも導通させるように、これに対応するゲート制御信号EYS0,OYS0を活性化させる。
【0063】
サブビット線BLS2O,BLS4Eがそれぞれ接続されているメインビット線BLM2,BLM4を選択するための必要条件はアドレス信号A0が共に「0」であり、メインビット線BLM2,BLM4にそれぞれ接続されているディスチャージ素子D2,D4の共通のゲート制御信号MEDは上記表2から「0」(接地電位)となる。サブビット線BLS3Oを選択しているときには、アドレス信号A0=1であることから、逆に、メインビット線ディスチャージ制御回路MBDは電源電圧レベルまたは高電圧になり、ディスチャージ素子D2,D4は導通して、非選択メインビット線BLM2およびBLM4はそれぞれ選択トランジスタT2O,T4Eを介して接地電位Vssとなる。さらに、サブビット線選択トランジスタT2O,T4Eを介して選択された、サブビット線BLS3Oの両隣のサブビット線BLS2O,BLS4Eが接地電位Vssとなる。
【0064】
このようにして、選択したサブビット線BLS3Oの両隣のサブビット線BLS2O,BLS4Eが接地電位になるため、例えば、図2に示すように選択サブビット線BLS3Oと非選択サブビット線BLS4Eとの間にショート欠陥があった場合に、選択サブビット線BLS3Oの電位が接地電位Vss側に引かれて電圧低下することにより、テストでサブビット線のショート欠陥を容易に検出することが可能となる。
【0065】
また、上述した一連の動作は、データ読出しや書き込み時にも適用でき、選択サブビット線への両隣のサブビット線の電位は接地電圧レベルで変動しないため、隣接するサブビット線からのカップリングノイズ干渉を抑えることができるという利点がある。これに加えて、サブビット線選択デコーダ回路SBSの制御をテスト時と読出しおよび書き込み時とで区別する必要がない。つまり、サブビット線のショート欠陥を検出するためには、選択されたサブビット線に隣接するサブビット線を接地電位Vssに引いておく必要があり、サブビット線選択デコ一ダ回路SBSは上記表1に示すような動作をしなければならない。
【0066】
この動作はデータ読出しや書き込みには必ずしも必要ではないが、前述した通り、データ読出しや書き込み動時に、選択されたサブビット線に対して、隣接する非選択のサブビット線からのノイズ干渉を抑えることができることから、サブビット線選択デコーダ回路SBSの動作をショート欠陥検出時と通常のデータ読出しおよび書き込み時とで同一に制御することができ、これはサブビット線選択デコ一ダ回路SBSを不当に複雑化することがないことを意味している。
【0067】
以上では、一例として、サブビット線BLS3Oとサブビット線BLS4Eとの間にショート欠陥状態が発生した場合の欠陥検出動作について説明したが、上記表1および表2に示したサブビット線選択デコーダ回路SBSおよびメインビット線用ディスチャージ素子制御回路MBDの動作により、選択したサブビット線の両隣のサブビット線は必ず接地電位Vssとなるため、隣接する2本のサブビット線間のショート欠陥を全て容易に検出することができる。また、両端のサブビット線のメモリセルのない側の隣にも接地電圧レベルのダミーサブビット線が配線されているので、問題なくショート状態の欠陥検出が可能となる。
【0068】
図3は、図1の不揮発性半導体記憶装置のサブビット線の配線をレイアウト的に交差させる配線構造におけるメモリブロックの接続例を示す回路図である。
【0069】
図3において、上記したようにサブビット線を交差させた配線構造であれば、ビット線のショート欠陥の検出に必要なディスチャージ素子はメインビット線のみに配置すればよく、各メモリブロック内のサブビット線に配置する必要がなくなり、その分、チップ面の縮小に寄与することができる。
【0070】
次に、メインビット線のショート欠陥を検出する方法を、図2中のメインビット線BLM3を例にとって説明する。
【0071】
まず、メインビット線BLM3を選択する。このとき、設定したアドレス信号A0は電源電圧レベルであり、接続されるメインビット線ディスチャージ素子D3のゲート電極へのゲート制御信号MODは、上記表2に示したように接地電位となってディスチャージ素子D3は非導通となる。一方、選択メインビット線BLM3の両隣のメインビット線BLM2,BLM4を選択するアドレス信号A0は「0」であることから、これらに接続されるディスチャージ素子D2,D4に共通するゲート電極へのゲート制御信号MEDは、電源電圧レベルまたは高電圧となり、メインビット線BLM2,BLM4は、接続されるディスチャージ素子D2,D4を介して接地電位Vssとなる。
【0072】
ところで、メインビット線には、通常、図3に示すようにメモリブロック選択素子としての役割も果たしているサブビット線選択用素子TSx(x=0,1,・・)が複数接続されている。このとき、メインビット線に接続される各メモリブロック選択素子を全て絶縁状態にすれば、サブビット線との接続が絶たれることとなり、例えば、選択されたメインビット線BLM3とその隣のメインビット線BLM4との間にショート状態が発生した場合、このメインビット線のショート欠陥をより容易に検出することができる。
【0073】
一般的には、上記表2に示したメインビット線用ディスチャージ素子の動作により、選択したメインビット線の両隣のメインビット線は必ず接地電位Vssとなり、隣接する2本のメインビット線のショート状態が全て検出することができることになる。
【0074】
また、両端のメインビット線のメモリセルの無い側の隣にも、接地電圧レベルのダミーメインビット線が配線されているので、問題なくショート検出を行うことができる。なお、アドレス信号A0〜A2は、説明のために割り当てた一例であり、図2に示した各メインビット線とサブビット線の選択関係が保たれるのであれば、アドレス番号に依存しなくてもよい。
【0075】
ここで、図2に示すように、本発明のメインビット線とサブビット線を有しサブビット線を交差させる配線構造でメインビット線とサブビット線の物理的に奇数番目と偶数番目の配置を決定しているアドレス信号について説明する。
【0076】
例えば任意の奇数番目のメインビット線を選択した場合、全ての偶数番目のメインビット線はメインビット線用ディスチャージ素子により接地電位Vss側に引かれている。本発明では、サブビット線にディスチャージ素子を設けずに、選択したサブビット線の両隣のサブビット線を、接地電位Vssに引かれている偶数番目のメインビットを通じて接地電位Vssにしている。メインビット線の偶数番目と奇数番目はアドレス信号A0で決定されているので、サブビット線の物理的な配置において、奇数番目と偶数番目を決定しているアドレス信号も同じアドレス信号A0になる。なお、アドレス信号A0は、説明のために割り当てた一例であり、メインビット線とサブビット線の物理的に奇数番目、偶数番目の配置を決定するアドレス信号が同一であればアドレス番号に依存しなくてもよい。
【0077】
図4は、本発明の不揮発性半導体記憶装置のサブビット線の配線をレイアウト的に交差させる配線配列構造におけるセンスアンプの接続例を示すブロック図である。なお、図示していないが、メインビット線にはディスチャージ素子BMDを配置している。
【0078】
図4においては、サブビット線BLS0E〜BLS15E、サブビット線BLSn−3E〜BLSnE、サブビット線BLS0O〜BLS15O、サブビット線BLSn−3O〜BLSnO、メインビット線BLM0〜BLM15、メインビット線BLMn−3〜BLMnに拡張して図示してある。サブビット線選択トランジスタの接続は図1および図2と同様である。メインビット線BLM0〜BLM7には、メインビット線選択デコーダ回路CSW0、メインビット線BLM8〜BLM15にはメインビット線選択デコーダ回路CSW1、メインビット線BLMn−3〜BLMnにはメインビット線選択デコーダ回路CSWmが接続されている。
【0079】
これらのメインビット線選択デコーダ回路CSWmを介した信号線Mm(m=0,1・・)がそれぞれセンスアンプS/A0〜S/Amにそれぞれ接続されている。これらのセンスアンプS/A0〜S/Amには2入力あり、メインビット線選択デコーダ回路CSWmからの信号線Mm(m=0,1、・・)の他に全てのセンスアンプS/A0〜S/Amに共通してリファレンス信号線REFが接続されている。
【0080】
センスアンプS/A0〜S/Amは差動増幅器等で構成され、データ読しおよびベリファイ時には、リファレンス線REFとメインビット線選択デコーダ回路CSWmを介した信号線Mm(m=0,1・・)とに流れる電流を比較することで、その出力結果SOUTm(m=0,1,・・)をマルチプレクサMUXに入力し、マルチプレクサMUXを通じて、出力バッファOBUFk(k=0,1,・・;kはデータバス幅に相当する)を通じて出力パッドDQk(k=0,1,・・:kはデータバス幅に相当る)に出力するうようになっている。
【0081】
これに対して、図8に示した特開平9−180483号公報「半導体不揮発性記憶装置」では、一つのセンスアンプにメモリアレイに繋がる2本のビット線を入力し、本発明のようなリファレンス線REFを入力していない。図8の半導体不揮発性記憶装置では、ベリファイ読出し後のセンスアンプの出力レベルを検出する検出回路と、この検出回路の検出結果に基づき書き込みの成否を判定する判定回路とを有しており、この検回路は、複数のセンスアンプの出力レベルをそれぞれ検出する複数の回路を有し、これらの複数の回路の出力がワイヤードオアされて上記判定回路に接続されるという構造である。また、図8の半導体不揮発性記憶装置のベリファイ読出し動作は、偶数列用のベリファイ読出しと、奇数列用のベリファイ読出しとの2回に分けて行われるが、本発明では読出しを2回に分けて行うことはなく、リファレンス線REFを流れる電流と1度比較して、その出力を出力パッドに伝達するものである。
【0082】
本発明では、この図8の半導体不揮発性記憶装置のように、複数のセンスアンプの出力レベルを検出する検出回路や、この検出結果に基づき書き込みの成否を判定する判定回路は存在しない。これらの検出回路や判定回路は、ビット線にショート欠陥があった場合でもベリファイチェックを正常に行うための手段の一つであり、サブビット線にディスチャージ素子を設けなくてもサブビット線のショート欠陥を容易に検出してチップ面積を大幅に抑制する本発明の目的とは大きく異なるものである。
【0083】
また、図4では、8本のメインビット線BLM0〜BLM7をメインビット線デコーダ回路CSW0を介した信号線M0をセンスアンプS/A0に接続しているが、これは一例であり、メモリアレイ構成や内部データバス幅および、配置するセンスアンプS/Aの数に従って、メインビット線デコーダ回路に接続するメインビット線の本数をメインビット線2対以上であるならば、適当に調整してもよい。これは、本発明のサブビット線選択デコーダ回路がメインビット線2対に対して、データの読出しや書き込みを行うためのサブビット線は1本しか選択しないからである。
【0084】
以上により、本実施形態によれば、1本のメインビット線に2個のトランジスタをそれぞれ介して接続される2本のサブビット線を1対とし、4対を連続的に配置したものを1組とし、この1組内でサブビット線を偶数番目と奇数番目毎に交差させて順番に配置している。例えば、メインビット線BLM0〜BLM3を連続的に配置し、メインビット線BLM0〜BLM3にはそれぞれ2個の選択トランジスタ(T0E〜T3EとT0O〜T3O)がそれぞれ接続され、選択トランジスタT0E〜T3Eをそれぞれ介して偶数用サブビット線BLS0E〜BLS3Eが接続され、トランジスタT0O〜T3Oをそれぞれ介して奇数用サブビット線BLS0O〜BLS3Oが接続されている。偶数用サブビット線はBLS0E,BLS1E,BLS2E,BLS3Eの順に隣接配置され、偶数用サブビット線BLS1E,BLS2E,BLS3Eと電気的に絶縁状態で交差させた奇数用サブビット線BLS0Oを偶数用サブビット線BLS3Eに隣接して配置し、偶数用サプビット線BLS2E,BLS3Eと電気的に絶縁状態で交差させた奇数用サブビット線BLS1Oを奇数用サブビット線BLS0Oに隣接して配置し、偶数用サブビット線BLS3Eと電気的に絶縁状態で交差させた奇数用サブビット線BLS2Oを奇数用サブビット線BLS1Oに隣接して配置し、奇数用サブビット線BLS2Oには奇数用サブビット線BLS3Oをそのまま隣接して配置する。以上のメインビット線とサブビット線の配線構造においては、サブビット線にディスチャージ素子を設けなくてもサブビット線のショート欠陥を容易に検出することができるものである。したがって、メインビット線とサブビット線を有するメモリアレイ構成において、チップ面積の増大を抑制しつつ、サブビット線のショート欠陥を容易に検出することができて、検出した欠陥ビット線を冗長救済することで高歩留りを確保することができる。
【0085】
【発明の効果】
以上のように、本発明によれば、メインビット線とサブビット線を有する配線構造において、サブビット線にディスチャージ素子を設けなくてもサブビット線の欠陥を検出することができ、結果的にチップ面積を抑えることができる。さらに、欠陥ビット線は最終的には冗長救済されるが、本発明によりメインビット線およびサブビット線のショートなどの欠陥が確実に検出されることで、歩留りの向上が更に期待できるものである。
【図面の簡単な説明】
【図1】本発明の不揮発性半導体記憶装置におけるメインビット線とサブビット線の配列例の一実施形態を示す回路図である。
【図2】図1の不揮発性半導体記憶装置におけるメインビット線とサブビット線の選択信号制御構成例を示す回路図である。
【図3】図1の不揮発性半導体記憶装置のサブビット線の配線をレイアウト的に交差させる配線構造におけるメモリブロックの接続例を示す回路図である。
【図4】本発明の不揮発性半導体記憶装置のサブビット線の配線をレイアウト的に交差させる配線構造におけるセンスアンプの接続例を示すブロック図である。
【図5】従来のサブビット線をレイアウト上交差させない配線例でメインビット線用ディスチャージ素子を設けた配線例を示す回路図である。
【図6】従来のサブビット線をレイアウト上交差させない配線例でサブビット線にもディスチャージ素子を設けた配線例を示す回路図である。
【図7】図6のサブビット線を交差させない配線例において、サブビット線にディスチャージ素子を設けた場合のメモリブロック間の接続を示した回路図である。
【図8】ビット線を交差させた配線例で、ビット線間にショート欠陥があってもぺ一ジー括での高速ベリファイを実現し、書き込み時間を短縮するための従来のセンスアンプの接続方法を示した回路図である。
【符号の説明】
BLS,BLS0E〜BLSnE,BLS0O〜BLSnO サブビット線
BLSDL,BLSDR ダミーサブビット線
BLM,BLM0〜BLMn メインビット線
BLMDL,BLMDR ダミーメインビット線
T0E〜TnE,T0O〜TnO,TSx(x=0,1,...) サブビット線選択素子(選択トランジスタ)
EYS0,EYS1,OYS0,OYS1,BSx(x=0,1,・・) サブビット線選択素子のゲート電極線
SBS,SBSx(x=0,1,・・) サブビット線選択回路(サブビット線選択制御手段)
BLK0〜BLKx(x=0,1,・・) ブロック選択信号
A0〜A2 アドレス信号
BMD メインビット線ディスチャージ素子群
D0〜Dn メインビット線ディスチャージ素子(トランジスタ)
MED,MOD メインビット線ディスチャージ素子のゲート電極線(ゲート制御信号線)
MBD メインビット線ディスチャージ素子制御回路
MC メモリセル
ARY メモリセルアレイ
CSW0〜CSWm メインビット線選択デコーダ回路
M0〜Mm メインアレイ側センスアンプ入力信号
S/A0〜S/An,・・S/Am センスアンプ
SOUT0〜SOUTm センスアンプ出力信号
MUX マルチプレクサ
OBUF0〜OBUFk 出力バッファ
D0〜Dk 出力パッド
Claims (10)
- メモリセルが接続された複数のサブビット線と、該複数のサブビット線が各選択トランジスタをそれぞれ介して接続されているメインビット線とを有する不揮発性半導体記憶装置において、
該サブビット線の間のショート欠陥を検出するべく、該複数のサブビット線およびメインビット線の組を複数並べる場合に、該サブビット線の偶数番目(0番目を含む)と奇数番目毎にまとまって隣接するように、該サブビット線の幾つかを電気的に絶縁状態で交差させて配置した不揮発性半導体記憶装置。 - 前記メモリセルに蓄積された電荷を引き抜くディスチャージ素子は前記メインビット線およびサブビット線のうち該メインビット線のみに設けられている請求項1記載の不揮発性半導体記憶装置。
- 前記メインビット線に接続される2本のサブビット線を1対のビット線対とし、2対以上の該ビット線対毎にセンスアンプが設けられた不揮発性半導体記憶装置において、
該ビット線対を構成する2本のサブビット線間には他のビット線対を構成しているサブビット線の一方の配線が電気的に絶縁状態で交差して配置されている請求項1または2記載の不揮発性半導体記憶装置。 - アドレス信号をデコードした選択制御信号により、前記選択トランジスタを介してサブビット線を選択すると共に、該選択されたサブビット線の両隣のサブビット線も同時に別の選択トランジスタを介して選択するサブビット線選択制御手段を有した請求項1〜3の何れかに記載の不揮発性半導体記憶装置。
- 前記サブビット線選択制御手段で選択したメインビット線の両隣のメインビット線に設けられた各ディスチャージ素子をそれぞれ駆動制御して、該両隣のメインビット線の電位を、該各ディスチャージ素子をそれぞれ介して接地レベルとするディスチャージ制御手段を有した請求項4記載の不揮発性半導体記憶装置。
- それぞれ複数のメモリセルとサブビット線およびメインビット線とが配置されたメモリブロック領域の最も端に位置するサブビット線の外側の、サブビット線同士の間隔と略同じ距離を隔てた位置に接地電圧レベルの配線が配設され、該配線は該サブビット線が配線されるレイアウト上の層と同一階層に配設されている請求項1〜5の何れかに記載の不揮発性半導体記憶装置。
- それぞれ複数のメモリセルとサブビット線およびメインビット線とが配置されたメモリブロック領域の最も端に位置するメインビット線の外側の、メインビット線同士の間隔と略同じ距離を隔てた位置に接地電圧レベルの配線が配設され、該配線は該メインビット線が配線されるレイアウト上の層と同一階層に配設されている請求項1〜6の何れかに記載の不揮発性半導体記憶装置。
- 前記アドレス信号は、前記サブビット線の物理的配置の奇数番目と偶数番目を選択決定すると共に、前記メインビット線の奇数番目と偶数番目の前記ディスチャージ素子を選択決定するアドレス信号と同じアドレス信号とする請求項4記載の不揮発性半導体記憶装置。
- 前記選択トランジスタを介してサブビット線を選択するサブビット線選択制御手段が設けられ、該サブビット線選択制御手段は、前記メインビット線間のショート欠陥検出時に、該メインビット線に接続される複数のサブビット線の選択トランジスタを一括して非選択にする請求項1〜3の何れかに記載の不揮発性半導体記憶装置。
- 1本のメインビット線に2個の選択トランジスタをそれぞれ介して接続される2本のサブビット線を1対とし、4対を連続的に並べて配置した配線群を1組とした場合に、該1組内でサブビット線を偶数番目と奇数番目毎に隣接させて順番に配置し、該メインビット線毎に、メモリセルに蓄積された電荷を引き抜くディスチャージ素子が配設されており、
該偶数番目内の順番で0番目と2番目、1番目と3番目、該奇数番目内の順番で0番目と2番目、1番目と3番目の各サブビット線を選択する各選択トランジスタ毎に共通駆動するサブビット線選択制御手段と、該偶数番目のメインビット線の該ディスチャージ素子と該奇数番目のメインビット線の該ディスチャージ素子毎に共通駆動するディスチャージ制御手段とを有した不揮発性半導体記憶装置。
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