JP2007207346A

JP2007207346A - 半導体集積回路装置

Info

Publication number: JP2007207346A
Application number: JP2006025043A
Authority: JP
Inventors: Tomohito Kono; 智仁河野; Sakatoshi Saito; 栄俊斉藤
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2006-02-01
Filing date: 2006-02-01
Publication date: 2007-08-16
Also published as: US20070183233A1; US7382670B2

Abstract

【課題】ビット線ストレス試験用回路が無くても、ビット線ストレス試験を行うことができる不揮発性半導体メモリを有した半導体集積回路装置を提供する。
【解決手段】データ書き込み時に偶数ビット線に書き込みデータに応じた電位を与える第１書き込み負荷回路I/O<0>と、データ書き込み時に奇数ビット線に書き込みデータに応じた電位を与える第２書き込み負荷回路I/O<8>と、を備え、全ビットストレス試験時には第１、第２書き込み負荷回路から偶数ビット線、及び奇数ビット線に書き込み高電圧を与え、偶数ビットストレス試験時には第１書き込み負荷回路から偶数ビット線に書き込み高電圧を与え、第２書き込み負荷回路から奇数ビット線に書き込み高電圧よりも低い電位を与え、奇数ビットストレス試験時には第１書き込み負荷回路から上記低い電位を与え、第２書き込み負荷回路から奇数ビット線に書き込み高電圧を与える。
【選択図】図４

Description

この発明は、半導体集積回路装置に係わり、特に、試験時のビット線へのストレス印加方法を改良した半導体集積回路装置に関する。

不揮発性半導体メモリ、例えば、ＮＯＲ型フラッシュメモリには、ダイソート試験時におけるビット線ストレス試験（全ビット、偶数ビット、奇数ビット）を実施するために、ビット線ストレス試験用の専用回路が設けられている。ビット線ストレス試験用回路は、ストレス用負荷回路、ストレス用トランジスタ、ストレス用トランジスタを選択するデコード回路、及び充電配線を含む。

しかも、ビット線ストレス試験用の専用回路は、ＮＯＲ型フラッシュメモリが複数のバンクを有する場合には、各バンクに負荷回路を必要としたり、複数のブロックを有する場合には、各ブロックにストレス印加用トランジスタや、これを選択するデコード回路を必要としたりする。

ＮＯＲ型フラッシュメモリは、小型化や大容量化が進んでいる。上記ビット線ストレス試験用の専用回路をメモリチップの中に組み込むことは、チップサイズの縮小や、大容量化の妨げとなる。

この発明は、ビット線ストレス試験用回路が無くても、ビット線ストレス試験を行うことができる不揮発性半導体メモリを有した半導体集積回路装置を提供する。

この発明の一態様に係る半導体集積回路装置は、複数のメモリセルが行列状に配置されたセルアレイと、前記メモリセルに接続された複数のビット線と、前記ビット線に接続された複数のカラム選択トランジスタと、前記カラム選択トランジスタを選択するカラムデコーダと、前記ビット線のうち、偶数ビット線に接続され、データ書き込み時に前記偶数ビット線に書き込みデータに応じた電位を与える第１書き込み負荷回路と、前記ビット線のうち、奇数ビット線に接続され、前記データ書き込み時に前記奇数ビット線に書き込みデータに応じた電位を与える第２書き込み負荷回路と、前記ビット線のストレス試験を行うとき、全ビットストレス試験時には、前記カラムデコーダは前記カラム選択トランジスタの全てを選択し、前記第１書き込み負荷回路、及び前記第２書き込み負荷回路から前記偶数ビット線、及び前記奇数ビット線に書き込み高電圧を与え、偶数ビットストレス試験時には、前記カラムデコーダは前記カラム選択トランジスタの全てを選択し、前記第１書き込み負荷回路から前記偶数ビット線に前記書き込み高電圧を与え、前記第２書き込み負荷回路から前記奇数ビット線に前記書き込み高電圧よりも低い電位を与え、奇数ビットストレス試験時には、前記カラムデコーダは前記カラム選択トランジスタの全てを選択し、前記第１書き込み負荷回路から前記偶数ビット線に前記書き込み高電圧よりも低い電位を与え、前記第２書き込み負荷回路から前記奇数ビット線に前記書き込み高電圧を与える。

この発明によれば、ビット線ストレス試験用回路が無くても、ビット線ストレス試験を行うことができる不揮発性半導体メモリを有した半導体集積回路装置を提供できる。

以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１は、この発明の一実施形態に係る半導体集積回路装置の一チップレイアウト例を示す平面図である。図１は半導体集積回路装置の一例として不揮発性半導体メモリ、例えば、ＮＯＲ型フラッシュメモリを示すが、この発明は、ＮＯＲ型フラッシュメモリに限って適用されるものではない。この発明は、ＮＯＲ型フラッシュメモリ以外の不揮発性半導体メモリにも適用できる。

図１に示すように、本例に係るＮＯＲ型フラッシュメモリは、入出力パッド部（Ｉ／ＯＰＡＤ<０>−<１５>）１０１、データ入力回路部１０２、センスアンプ部（Ｓ／Ａ）１０３、及びメモリセルアレイ部２００を有する。これらの回路ブロックは、半導体チップ、例えば、シリコンチップ１００に形成される。

入出力パッド部１０１には入出力パッドが配置される。入出力パッドは、チップ１００と外部との電気的な接続点である。ＮＯＲ型フラッシュメモリへの書き込みデータは入出力パッド１０１に入力され、ＮＯＲ型フラッシュメモリからの読み出しデータは入出力パッド１０１から出力される。本例の入出力パッドは１６個ある。入出力パッドはデータ入力回路部１０２に配置されたデータ入力回路に電気的に接続される。

データ入力回路は、例えば、入出力パッド毎に設けられる。本例では入出力パッドは１６個あるので、データ入力回路は１６個設けられる。データ入力回路はセンスアンプ部１０３に配置されたセンスアンプに電気的に接続される。

センスアンプは、データ入力回路から転送される書き込みデータ、及びメモリセルから転送される読み出しデータを増幅し、これら増幅したデータを一時的に保持する。センスアンプは、ＮＯＲ型フラッシュメモリが、例えば、シングルバンク（１バンク）構成の場合にはデータ入力回路毎に設けられる。例えば、データ入力回路が１６個あれば、１バンク構成の場合にはセンスアンプは１６個設けられる。本例のＮＯＲ型フラッシュメモリはマルチバンク構成である。本例では２バンク構成である。本例のセンスアンプ部１０２は、第１のバンクに属する１６個のセンスアンプと第２のバンクに属する１６個のセンスアンプ、合計３２個のセンスアンプを含む。第１のバンクに属する１６個のセンスアンプは第１のバンクに属する書き込み用負荷回路に接続され、第２のバンクに属する１６個のセンスアンプは第２のバンクに属する書き込み用負荷回路に接続される。

図２は図１中の破線円２内を拡大して示す拡大図である。破線円２は、メモリセルアレイ部２００の基本要素を示す。

図２に示すように、メモリセルアレイ部２００の基本要素は、書き込み用負荷回路部１０４、カラム選択トランジスタ部１０５、セルアレイ１０６、カラムデコーダ１０７、及びカラムデコーダ１０７を含む。

書き込み用負荷回路部１０４には書き込み用負荷回路が配置される。書き込み用負荷回路は、例えば、センスアンプ毎に設けられる。本例のセンスアンプは、バンク１つ当たり１６個あるので、図２に示す基本要素内では書き込み用負荷回路は１６個設けられる。書き込み用負荷回路はデータ線に電気的に接続される。データ線は、カラム選択トランジスタ部１０５に配置されたカラム選択トランジスタを介して、ビット線に電気的に接続される。ビット線はセルアレイ１０６上に配置され、セルアレイ１０６に行列状に配置された複数のメモリセルに電気的に接続される。セルアレイ１０６に配置された行列状のメモリセルは、“ブロック”と呼ばれる単位を構成する。本例のセルアレイ１０６はカラム方向に１，０２４セル、ロウ方向に５１２セル、合計５２４，２８８個のメモリセルを含む。本例において、カラム方向はビット線が並ぶ方向であり、ロウ方向はワード線が並ぶ方向である。カラム選択トランジスタ部１０５、カラムデコーダ部１０７、及びロウデコーダ部１０８は、ブロック毎に設けられる。書き込み用負荷回路部１０４は、いくつかのブロックで共有される。図２に示す基本要素は、チップ１００内で、例えば、ロウ方向に所定回数繰り返すことで、１つのバンクが構成される。

図３は図２中の破線枠３内を拡大して示す拡大図である。

図３に示すように、セルアレイ１０６は、基本パターン４を繰り返す。基本パターン４は、１つ当たり、カラム方向に１２８セルを含む。本例のセルアレイ１０６は、基本パターン４をカラム方向に８回繰り返すことで構成される。本例では、１６個のデータ入力回路、及び書き込み負荷回路（Ｉ／Ｏ<０>−<１５>）が、基本パターン４の１つ当たり、２組割り当てられる。具体的な割り当て例を以下に示す。

基本パターン４-０：Ｉ／Ｏ<０>，<８>
基本パターン４-１：Ｉ／Ｏ<１>，<９>
基本パターン４-２：Ｉ／Ｏ<２>，<１０>
基本パターン４-３：Ｉ／Ｏ<３>，<１１>
基本パターン４-４：Ｉ／Ｏ<４>，<１２>
基本パターン４-５：Ｉ／Ｏ<５>，<１３>
基本パターン４-６：Ｉ／Ｏ<６>，<１４>
基本パターン４-７：Ｉ／Ｏ<７>，<１５>
データ入力回路、及び書き込み負荷回路（Ｉ／Ｏ<０>−<１５>）は、１組当たり、６４ビットが割り当てられる。１組のデータ入力回路、及び書き込み負荷回路（Ｉ／Ｏ<０>−<１５>）は、１本のデータ線を介してカラム選択トランジスタ部１０５に電気的に接続される。カラム選択トランジスタ部１０５は、通常動作時には、１本のデータ線を６４本のビット線のいずれか１つに接続する。ただし、本例のカラム選択トランジスタ部１０５は、後述するように、ビット線ストレス試験時には、１本のデータ線を６４本のビット線全てに接続する。

カラム選択トランジスタ部１０５は、カラム選択トランジスタ含む。カラム選択トランジスタはカラムデコーダ１０７によって選択される。カラムデコーダ１０７は、通常動作時には、カラムアドレスＣＡＤをデコードして複数のカラム選択トランジスタのうちの１つを選択する。本例では、１／６４選択であるから、カラムデコーダ１０７は、６本のカラムアドレスＣＡＤ０〜ＣＡＤ５をデコードして、１本のデータ線当たり６４個のカラム選択トランジスタのうちの１個を選択する。

図４は、図３に示す基本パターン４の一等価回路例を示す回路図である。図４は、図３に示す基本パターン４-０を示す。

図４に示すように、書き込み用負荷回路Ｉ／Ｏ<０>はデータ線ＤＬ０に電気的に接続され、書き込み用負荷回路Ｉ／Ｏ<８>はデータ線ＤＬ８に電気的に接続される。本例では、データ線ＤＬ０は偶数ビット線（ビット０、ビット２、ビット４、…、ビット１４、…、ビット１２６）に電気的に接続され、データ線ＤＬ８は奇数ビット線（ビット１、ビット３、ビット５、…、ビット１５、…、ビット１２７）に電気的に接続される。２本のデータ線を、ビット線１本おきに交互接続することで、書き込み用負荷回路Ｉ／Ｏ<０>に電気的に接続されるビット線は、書き込み用負荷回路Ｉ／Ｏ<８>に電気的に接続されるビット線に対して、セルアレイ１０６上で交互に配置される。

次に、この発明の一実施形態に係る半導体集積回路装置の動作を説明する。

（通常動作時）
通常動作（消去、書き込み、読み出し）は、典型的な１６ビット（１ブロック／１２８ページ）／２バンクＮＯＲ型フラッシュメモリの動作と同じである。消去、読み出しの説明については本明細書では省略する。書き込みのみ簡単に説明する。

１６ビットの書き込みデータはデータ入力回路部１０２に入力され、１ビットずつ１６個のデータ入力回路に入力される。データ入力回路部１０２に入力された１６ビットの書き込みデータは、選択されたバンクに属するセンスアンプ部１０３に転送され、１ビットずつ１６個のセンスアンプに保持される。書き込み負荷回路部１０４は、センスアンプ部１０３に保持された１６ビットの書き込みデータに従って、データ線、及びビット線に与える電位を決定する。メモリセルには、ビット線に与えられた電位に従ってデータが書き込まれる。メモリセルに書き込まれるデータは、次のように定義される（二値メモリの場合）。

データ“１”：消去状態（浮遊ゲートに電子が少なく、しきい値が低い状態）
データ“０”：書き込み状態（浮遊ゲートに電子が多く、しきい値が高い状態）
データ“０”をメモリセルに書き込む場合、書き込み負荷回路から書き込み高電圧をデータ線に与える。書き込み高電圧の一例は、電源電位が３Ｖの場合で６Ｖである。書き込み負荷回路の一回路例は、例えば、図４に示される。書き込み高電圧をデータ線に与える場合には、負荷トランジスタＷＰ１０、ＷＰ１８、…をオンさせ、放電トランジスタＷＲ１０、ＷＲ１８、…をオフさせる。

次に、カラムデコーダ１０７を用いて、非選択のビット線に繋がるカラム選択トランジスタをオフさせ、選択したビット線に繋がるカラム選択トランジスタをオンさせる。データ線に与えられた書き込み高電圧は、データ線からカラム選択トランジスタを介して選択したビット線に与えられる。ビット線はメモリセルのドレインに接続される。メモリセルのドレインは、書き込み高電圧、もしくは書き込み高電圧に近い電圧に上昇する。

次に、ロウデコーダ１０８を用いて、非選択のメモリセルの制御ゲート（ワード線）は、例えば、接地電位Ｖｓｓ（一例は０Ｖ）とし、選択したメモリセルの制御ゲート（ワード線）は、接地電位Ｖｓｓよりも高い電位とする。メモリセルのドレインは書き込み高電圧、もしくは書き込み高電圧に近い電圧になっているから、選択したメモリセルのソースからドレインに向かって電子が流れる。ドレインの近傍には強い電界が生じているから、電子はドレインの近傍で加速され、熱電子（ホットエレクトロン）となる。熱電子は、選択したメモリセルの制御ゲートの電位に引かれ、浮遊ゲートに注入される。浮遊ゲートに電子が注入されることで、メモリセルのしきい値は上昇し、メモリセルに記憶されたデータは、消去状態（データ“１”）から、書き込み状態（データ“０”）にシフトする。

データ“０”の書き込みは、書き込み選択状態とも呼ばれる。

データ“１”をメモリセルに書き込む場合（消去状態を維持する場合）、書き込み負荷回路からメモリセルのソースと同じ電位、例えば、接地電位Ｖｓｓをデータ線に与える。この場合には、負荷トランジスタＷＰ１０、ＷＰ１８、…をオフさせ、放電トランジスタＷＲ１０、ＷＲ１８、…をオンさせる。メモリセルの選択の仕方は上述の通りである。メモリセルのドレインの電位は、そのソースの電位と同じであるから、選択したメモリセルのソースとドレインとの間には電子が流れない。浮遊ゲートに電子が注入されることは無く、メモリセルのしきい値は、消去状態（データ“１”）を維持する。

データ“１”の書き込みは、書き込み非選択状態とも呼ばれる。

（ビット線ストレス試験時）
一実施形態に係るセルアレイ１０６の基本パターン４は、例えば、図４に示したように、セルアレイが、１Ｉ／Ｏ＝６４ビットから、２Ｉ／Ｏ＝１２８ビットとなり、ビット０、ビット１、ビット２、ビット３、ビット４、ビット５…に対し、Ｉ／Ｏ割付をＩ／Ｏ<０>、Ｉ／Ｏ<８>、Ｉ／Ｏ<０>、Ｉ／Ｏ<８>、Ｉ／Ｏ<０>、Ｉ／Ｏ<８>、…のように、偶数ビットには下位Ｉ／Ｏ、奇数ビットには上位Ｉ／Ｏのように下位／上位を交互に割り当てる。こうすることで、ビット線をストライプ状に選択することができる。

各Ｉ／Ｏのデータ線には、書き込み負荷回路が配置されており、これをストレス印加時にも代用することで、ストレス印加有り／無しの状態を実現する。

ビット線ストレス試験は、ダイソート試験時に実施される試験項目の１つである。ビット線ストレス試験は、ビット線に電気的なストレスを与えることで、初期故障を起こす可能性を含むチップを選別するスクリーニング試験の一つである。ストレスモードは、下記の３つがある。

（１）全ビットストレス試験
（２）偶数ビットストレス試験
（３）奇数ビットストレス試験
各試験時の動作を説明する。

図５はこの発明の一実施形態に係る半導体集積回路装置のビット線ストレス試験の流れを示す流れ図である。

図５に示すように、最初に、ストレスを印加するブロックを選択する（ＳＴ．１）。

ビット線にストレスを与える方法は２通りある。第１の方法は、ＳＴ．２１に示すように、入出力パッド部１０１からデータ入力回路にデータを入力する方法である。第２の方法は、ＳＴ．２２に示すように、入出力パッド部１０１からデータを入力せずに、データ入力回路１０２自身でデータを発生する方法である。

（１）全ビットストレス試験
第１の方法を用いて全ビットストレス試験をする時には、全ての入出力パッドにデータ“０”を与えることで、全てのデータ入力回路にデータ“０”を入力する。負荷トランジスタＷＰ１０、ＷＰ１８…はオンし、放電トランジスタＷＲ１０、ＷＲ１８…はオフするので、全てのデータ線（ＤＬ０〜１５）に書き込み高電圧が与えられる。カラムデコーダ１０７は全選択状態とし、カラム選択トランジスタは全てオンさせる。書き込み高電圧は、全ビット線に印加される。

ビット線ストレス試験は、本例では書き込みモードで行う。セルアレイ１０６内の全てのビット線は、データ“０”書き込み状態と同じ状態となる（ＳＴ．３）。ただし、ロウデコーダ１０８は全非選択状態とし、メモリセルは全てオフさせる。不慮のデータ書き込みを防ぐためである。

ビット線の電位をデータ“０”書き込み状態としたまま、所定時間維持する。ビット線には電気的なストレスが印加する（ＳＴ．４）。これで全ビットストレス試験は終了する。この後、半導体集積回路装置が壊れていないかを調べれば良い。

第２の方法を用いて全ビットストレス試験をする時には、全てのデータ入力回路内でデータ“０”を発生させれば良い。ＳＴ．３、ＳＴ．４に示す手順は同じである。

（２）偶数ビットストレス試験
第１の方法を用いて偶数ビットストレス試験をする時には、下位の入出力パッドにデータ“０”を、上位の入出力パッドにデータ“１”を与えることで、下位のデータ入力回路（Ｉ／Ｏ<０>〜Ｉ／Ｏ<７>）にデータ“０”を入力し、上位のデータ入力回路（Ｉ／Ｏ<８>〜Ｉ／Ｏ<１５>）にデータ“１”を入力する。書き込み高電圧は下位のデータ線（ＤＬ０〜ＤＬ７）のみに与えられ、上位のデータ線（ＤＬ８〜ＤＬ１５）には、例えば、接地電位が与えられる。カラム選択トランジスタは全てオンさせる。書き込み高電圧は下位ビット（偶数ビット）のみに与えられる。上位ビット（奇数ビット）はカラム選択トランジスタを介し、上位のデータ線（ＤＬ８〜ＤＬ１５）に接続された放電トランジスタＷＲ１８、…を介して接地電位Ｖｓｓに接続される。このようにして偶数ビットストレス状態を実現する。ＳＴ．３、ＳＴ．４は、全ビットストレス試験時と同じである。

第２の方法を用いて偶数ビットストレス試験をする時には、上位のデータ入力回路（Ｉ／Ｏ<０>〜Ｉ／Ｏ<７>）でデータ“０”を発生させ、下位のデータ入力回路（Ｉ／Ｏ<８>〜Ｉ／Ｏ<１５>）にデータ“１”を発生させれば良い。ＳＴ．３、ＳＴ．４は、全ビットストレス試験時と同じである。

（３）奇数ビットストレス試験
第１の方法を用いて奇数ビットストレス試験をする時には、下位の入出力パッドにデータ“１”を、上位の入出力パッドにデータ“０”を与えることで、下位のデータ入力回路（Ｉ／Ｏ<０>〜Ｉ／Ｏ<７>）にデータ“１”を入力し、上位のデータ入力回路（Ｉ／Ｏ<８>〜Ｉ／Ｏ<１５>）にデータ“０”を入力する。データの入力状態は、偶数ビットストレス試験と逆になる。カラム選択トランジスタは全てオンさせれば、書き込み高電圧は上位ビット（奇数ビット）のみに与えられる。下位ビット（偶数ビット）はカラム選択トランジスタを介して下位のデータ線（ＤＬ０〜ＤＬ８）に接続された放電トランジスタＷＲ１０、…を介して接地電位Ｖｓｓに接続される。このようにして奇数ビットストレス状態を実現する。ＳＴ．３、ＳＴ．４は、全ビットストレス試験時と同じである。

第２の方法を用いて奇数ビットストレス試験をする時には、上位のデータ入力回路（Ｉ／Ｏ<０>〜Ｉ／Ｏ<７>）でデータ“１”を発生させ、下位のデータ入力回路（Ｉ／Ｏ<８>〜Ｉ／Ｏ<１５>）にデータ“１”を発生させれば良い。ＳＴ．３、ＳＴ．４は、全ビットストレス試験時と同じである。

（カラムデコーダ）
図６は、全選択状態とするカラムデコーダ１０７の一回路例を示す回路図である。

図６には、カラムデコーダ１０７のうち、全６ビットのカラムアドレスＣＡＤのうち、下位３ビットＣＡＤ３〜ＣＡＤ５をデコードする回路を示す。

図６に示すように、カラムデコーダ１０７は、１本のカラムアドレスＣＡＤｎＢ（又はＣＡＤｎ）から相補なカラムアドレスＣＡｎ、ＣＡｎＢ（Ｂは負論理を示す）を発生する相補カラムアドレス発生部と、相補なカラムアドレスＣＡｎ、ＣＡｎＢをデコードして“２のｎ乗”のデコード結果を発生するデコード結果発生部とを含む。

本例の相補カラムアドレス発生部は、１本のカラムアドレスＣＡＤｎＢに着目すると、カラムアドレスＣＡＤｎＢを、奇数段のＮＡＮＤゲート回路を介して出力するか、偶数段のＮＡＮＤゲート回路を介して出力するかで、相補なカラムアドレスＣＡｎ、ＣＡｎＢを発生する。それぞれのＮＡＮＤゲート回路の第２入力には、全選択信号ＡＬＬＣＯＬが入力される。

全選択信号ＡＬＬＣＯＬが“Ｈ”レベルであると、それぞれのＮＡＮＤゲート回路は、第１入力に入力された信号のレベルを反転させて出力する。この結果、１本のカラムアドレスＣＡＤｎＢは、互いに“Ｈ”レベル、及び“Ｌ”レベルとなる相補なカラムアドレスＣＡｎ、ＣＡｎＢになる。

反対に、全選択信号ＡＬＬＣＯＬが“Ｌ”レベルであると、それぞれのＮＡＮＤゲート回路は、第１入力に入力された信号のレベルに関わらず、“Ｈ”レベルを出力する。この結果、カラムアドレスＣＡｎ、ＣＡｎＢは、互いに“Ｈ”レベル、及び“Ｌ”レベルとならず、双方とも“Ｈ”レベルとなる。図中では８本のカラム選択信号は、全選択される。

デコード結果発生部は、カラムアドレスＣＡｎ、ＣＡｎＢの全ての組み合わせに応じて設けられたＡＮＤゲート回路を含む。例えば、カラムデコーダ１０７のうち、図６に示す部分は、３ビットのカラムアドレスＣＡＤ３〜ＣＡＤ５をデコードするから、組み合わせは“２の３乗＝８通り”ある。ＡＮＤゲート回路は８組設けられる。１組のＡＮＤゲート回路の入力が“Ｈ”レベルのときのみ、“Ｈ”レベルをカラム選択トランジスタへ出力する。通常動作時には、８組のうちの１組のＡＮＤゲート回路しか“Ｈ”レベルを出力しない。

全選択信号ＡＬＬＣＯＬが“Ｌ”となり、相補カラムアドレス発生部が全て“Ｈ”レベルを出力すると、デコード結果発生部に設けられた８組のＡＮＤゲート回路の全てが“Ｈ”レベルを出力する。上述の通り、図中では８本のカラム選択線は、全選択される。

なお、本例ではＡＮＤゲート回路は、ＮＡＮＤゲート回路の出力にＮＯＴゲート回路（インバータ）を接続することで構成される。ＮＡＮＤゲート回路の第４入力にはカラム選択線放電信号ＣＯＬＤＩＳが入力される。

放電信号ＣＯＬＤＩＳが“Ｌ”レベルになると、ＮＡＮＤゲート回路の第１入力〜第３入力に入力された相補カラムアドレスＣＡｎ、ＣＡｎＢの論理に関わらず、デコード結果発生部は、“Ｌ”レベルを出力し、カラム選択線を全非選択とする。放電信号ＣＯＬＤＩＳは、ビット線ストレス試験時には、“Ｈ”レベルとすれば良い。

カラム選択線を全非選択する放電信号ＣＯＬＤＩＳは、カラム選択線を全選択するビット線ストレス試験時には関係がないように思われる。しかし、放電信号ＣＯＬＤＩＳは、ビット線ストレス試験の開始タイミングを決める信号として利用することができる。

例えば、全選択信号ＡＬＬＣＯＬを“Ｌ”とし、デコード結果発生部の全てのＡＮＤゲート回路が“Ｈ”レベルを出力できる状態とする。このときに、放電信号ＣＯＬＤＩＳを“Ｌ”レベルとして、デコード結果発生部の全てのＡＮＤゲート回路の出力を強制的に“Ｌ”レベルとしておく。ビット線ストレス試験を開始する時に、放電信号ＣＯＬＤＩＳを“Ｌ”レベルから“Ｈ”レベルに切り換えると、デコード結果発生部の全てのＡＮＤゲート回路は、全て“Ｌ”レベルから、全て“Ｈ”レベルを一斉に出力する。

このように放電信号ＣＯＬＤＩＳを用いて、ビット線ストレス試験の開始タイミングを決めると、全選択信号ＡＬＬＣＯＬを“Ｌ”レベルから“Ｈ”レベルに切り換えて介しタイミングを決める場合よりも、相補カラムアドレス発生部のＮＡＮＤゲート回路を介さずに試験が開始される分、試験時間の短縮に役立つ。ゲート回路の段数も同じになるから、開始タイミングのビット間誤差も少なくなる。

さらに、図６に示すカラムデコーダ１０７を利用すると、データ線に与える電位が安定するまでカラム選択トランジスタを全非選択とし、データ線の電位が安定した後に、カラム選択トランジスタを全非選択状態から全選択状態に、一斉に切り換えることができる。

これらの利点から、図６に示すカラムデコーダ１０７は、ビット線へのストレス印加時間や、ストレスの印加履歴を、より厳密に制御できる、という利点をもたらす。ビット線ストレス試験は、半導体集積回路装置にストレスを与える試験であるから、ストレス印加時間のばらつきや電位の印加履歴のばらつきは、正しい選別結果を得ることを難しくする。さらには、半導体集積回路装置を不慮に壊してしまう原因にもなる。ビット線へのストレス印加時間、及び電位の印加履歴は、半導体集積回路装置の微細化、及び高集積化が進展する以上、厳密化が必要である。

ビット線へのストレス印加時間、及び電位の印加履歴は、カラム選択トランジスタの全選択のタイミングが揃うこと、及びデータ線の電位が安定していることに依存するから、図６に示すカラムデコーダは、ビット線へのストレス印加時間、及び電位の印加履歴の厳密化に有利である。

（ロウデコーダ）
図７は、全非選択状態とするロウデコーダ１０８の一回路例を示す回路図である。

図７に示すように、全非選択状態とするロウデコーダ１０８の回路構成は、信号ＡＬＬＲＯＷ、及び信号ＷＬＤＩＳが異なるだけで、その他は、図７に示したカラムデコーダ１０７と回路構成と同様である。

図７には、ロウデコーダ１０８のうち、全９ビットのロウアドレスＲＡＤのうち、上位３ビットＲＡＤ０〜ＣＡＤ２をデコードする回路を示す。

図７に示すロウデコーダ１０８は、放電信号ＷＬＤＩＳが“Ｌ”レベルとなると、図中では８本のワード線の全てが非選択となる。

信号ＡＬＬＲＯＷは、図６に示した信号ＡＬＬＣＯＬに相当する。信号ＡＬＬＲＯＷが“Ｈ”レベルであると、相補ロウアドレス発生部は、ロウアドレスＲＡＤｎＢ（又はＲＡＤｎ）から相補なロウアドレスＲＡｎ、ＲＡｎＢを発生する。反対に、信号ＡＬＬＲＯＷが“Ｌ”レベルであると、相補ロウアドレス発生部は、ロウアドレスＲＡＤｎＢ（又はＲＡＤｎ）に関わらず、“Ｈ”レベルのロウアドレスＲＡｎ、ＲＡｎＢを発生する。信号ＡＬＬＲＯＷはビット線ストレス試験時には、使用しなくても良い（Ｄｏｎ´ｔＣａｒｅ）。

（データ入力回路）
図８は、第２の方法に利用されるデータ入力回路１０２の一回路例を示す回路図である。

図８に示すように、データ入力回路１０２は、書き込みデータラッチ回路と、ストレス試験データ発生回路とを含む。書き込みデータラッチ回路は、書き込みデータを一時的に保持する回路であり、これは、センスアンプと兼用されても良い。

ストレス試験データ発生回路は、ビット線ストレス試験時に使用される。本例のストレス試験データ発生回路は、書き込みデータラッチ回路と書き込み用負荷回路との間に設けられ、書き込みデータラッチ回路に一時的に保持されたデータに関わらずに、データを発生させる回路である。

本例のストレス試験データ発生回路は、書き込みデータラッチ回路からの出力を無効とする入力無効回路２０１、及び試験データ発生回路２０２を含む。

本例の入力無効回路２０１は、ＮＯＲゲート回路の出力にＮＯＴゲート回路（インバータ）を接続したＯＲゲート回路を含む。ＮＯＲゲート回路の第１入力には書き込みデータラッチ回路の出力が入力され、その第２入力にはモードストレス信号ＭＯＤＥ_Ｓｔが入力される。

モードストレス信号ＭＯＤＥ_Ｓｔが“Ｌ”レベルのとき、入力無効回路２０１は、第１入力に入力された書き込みデータの論理に従って、出力論理を変える。つまり、書き込みデータラッチ回路から入力されたデータを有効として、書き込み負荷回路に伝える。

反対に、モードストレス信号ＭＯＤＥ_Ｓｔが“Ｈ”レベルのとき、入力無効回路２０１は、第１入力に入力された書き込みデータの論理に関わらず、出力論理を“Ｈ”レベルとする。つまり、書き込みデータラッチ回路から入力されたデータを無効とする。

本例の試験データ発生回路２０２は、ＮＡＮＤゲート回路を含む。ＮＡＮＤゲート回路の第１入力には入力無効回路２０１の出力が入力され、その第２入力には偶数ビット試験データＥＶＥＮ_Ｄ、又は奇数ビット試験データＯＤＤ_Ｄが入力される。

ＮＡＮＤゲート回路の出力論理は、入力無効回路２０１の出力が“Ｈ”レベルのとき、第２入力に入力された信号の論理に従う。モードストレス信号ＭＯＤＥ_Ｓｔが“Ｈ”レベルであり、入力無効回路２０１の出力が“Ｈ”レベルのときには、偶数ビット線には、試験データＥＶＥＮ_Ｄのデータがデータ線を介して与えられ、奇数ビット線には、試験データＯＤＤ_Ｄのデータがデータ線を介して与えられる。

本例では、試験データ発生回路２０２の出力が、書き込み負荷回路の負荷トランジスタＷＰ１０、ＷＰ１８…のゲートに与えられる例を示している。偶数ビット線にデータ“０”を与えたいときには、試験データ発生回路２０２が負荷トランジスタＷＰ１０をオンさせる電位を発生するように、試験データＥＶＥＮ_Ｄの論理を決めれば良い。同様に、奇数ビット線にデータ“０”を与えたいときには、試験データ発生回路２０２が負荷トランジスタＷＰ１８をオンさせる電位を発生するように、試験データＯＤＤ_Ｄの論理を決めれば良い。

なお、図８に示すデータ入力回路１０２は、Ｉ／Ｏデータ入力（図５に示すＳＴ．２１）にも利用できる。この場合の信号例を図９に示す。

ストレス試験データ発生回路を利用する場合（モードストレス、図５に示すＳＴ．２２）の信号例は図１０に示す。

（Ｉ／Ｏデータ入力）
図９に示すように、Ｉ／Ｏデータ入力の場合には、モードストレス信号ＭＯＤＥ_Ｓｔを“Ｌ”レベルとし、試験データＥＶＥＮ_Ｄ＝Ｌ、及び試験データＯＤＤ_Ｄ＝Ｌとする。この状態で、全ビットストレス試験時にはデータ入力回路Ｉ／Ｏ<０>〜<１５>にデータ“０”を入力し、偶数ビットストレス試験時にはデータ入力回路Ｉ／Ｏ<０>〜<７>にデータ“０”、及びデータ入力回路Ｉ／Ｏ<８>〜<１５>にデータ“１”を入力し、奇数ビットストレス試験時にはデータ入力回路Ｉ／Ｏ<０>〜<７>にデータ“１”、及びデータ入力回路Ｉ／Ｏ<８>〜<１５>にデータ“０”を入力すれば良い。

（モードストレス）
図１０に示すように、モードストレスの場合には、データ入力回路（Ｉ／Ｏ<０>〜Ｉ／Ｏ<１５>）には、データを入力しなくて良い。代わりに、モードストレス信号ＭＯＤＥ_Ｓｔを“Ｈ”レベルとする。この状態で、全ビットストレス試験時には試験データＥＶＥＮ_Ｄ＝Ｈ、試験データＯＤＤ_Ｄ＝Ｈとし、偶数ビットストレス試験時には試験データＥＶＥＮ_Ｄ＝Ｈ、試験データＯＤＤ_Ｄ＝Ｌとし、奇数ビットストレス試験時には試験データＥＶＥＮ_Ｄ＝Ｌ、試験データＯＤＤ_Ｄ＝Ｈとすれば良い。

一実施形態によれば、例えば、セルアレイ１０６を、１Ｉ／Ｏ＝６４ビットから、２Ｉ／Ｏ＝１２８ビットとし、ビット０、ビット１、ビット２、ビット３、ビット４、ビット５…に対し、Ｉ／Ｏ割付をＩ／Ｏ<０>、Ｉ／Ｏ<８>、Ｉ／Ｏ<０>、Ｉ／Ｏ<８>、Ｉ／Ｏ<０>、Ｉ／Ｏ<８>、…のように、偶数ビットには下位Ｉ／Ｏ、奇数ビットには上位Ｉ／Ｏのように下位／上位を交互に割り当てる。こうすることで、ビット線をストライプ状に選択するストレス用トランジスタを設けなくても、ビット線をストライプ状に選択することができる。

さらに、ビット線に電位を与える回路は、各Ｉ／Ｏのデータ線に接続された書き込み負荷回路を利用する。こうすることで、ストレス負荷回路を設けなくても、ビット線にストレスを与えることができる。図１１、及び図１２にそのような参考例に係る半導体集積回路装置を示しておく。図１１は、図４に示した基本パターンに対応する部分の回路図である。

図１１に示すように、参考例では、基本パターンに、ストレス用負荷回路ＳＳ<０>〜<１５>、ストレス用トランジスタＳＳ１、及び充放電用配線Ｌ１が設けられる。特に、図示はしないが、ストレス用トランジスタＳＳ１を選択するデコード回路も設けられる。これらはビット線ストレス試験用の専用回路である。

図１１に示す基本パターンは、図３に示したようにカラム方向に繰り返され、図２に示したような基本要素を構成する。さらに、基本要素は、図１に示すように、ロウ方向に繰り返されることで、１つのバンクを構成する。さらに、バンクは、カラム方向に繰り返すことで、マルチバンク構成とされる。

基本パターンは、図１に示したようなマルチバンク構成のＮＯＲ型フラッシュメモリでは、数多く含むことになる。基本パターンそれぞれに、ストレス用負荷回路ＳＳ<０>〜<１５>、ストレス用トランジスタＳＳ１、充放電用配線Ｌ１、ストレス用トランジスタＳＳ１を選択するデコーダを設けることは、チップ面積を増加させる。ストレス用負荷回路ＳＳ<０>〜<１５>は、いくつかのブロックで共有可能であるが、それでもチップ面積は大きくなりやすい。

対して、一実施形態は、上述したように、基本パターンから、ストレス用負荷回路ＳＳ<０>〜<１５>、ストレス用トランジスタＳＳ１、充放電用配線Ｌ１、及びストレス用トランジスタＳＳ１を選択するデコード回路を削除できる。

このように一実施形態によれば、ビット線ストレス試験用の専用回路が無いから、チップ面積の削減や、チップ面積を同じとした場合には記憶容量の増加に有利である。

図１２は、参考例に係る半導体集積回路装置のカラムアドレスの割り当てと、ビット線、及びグローバル接地線の位置との関係を示す図である。

図１２に示すように、参考例では、１Ｉ／Ｏが順番に６４ビットずつ集まる。これを、１Ｉ／Ｏ＝６４ビットと呼ぶ。さらに、１２８ビット毎にグローバル接地線（Ｖｓｓ線）が配置される。グローバル接地線（Ｖｓｓ線）は、セル内のソース線にソース電位を与える配線であり、ビット線と並行に形成される。典型的な平面パターン例を図１３に、図１３中の１４−１４線に沿った断面例を図１４に示す。図１３に示すように、グローバル接地線（Ｖｓｓ線）は、ソース線にコンタクトを介して接続される。図１３、及び図１４に示すように、ソース線は、ワード線と並行に配置され、各ビットのメモリセルのＮ型ソースに接続される。

図１１に示すように、１Ｉ／Ｏ＝６４ビットは、１Ｉ／Ｏが６４ビットずつ順番にビット線に割り当てられるからＩ／Ｏ０〜Ｉ／Ｏ１５を同時に駆動した場合でも、選択されるビット線どうしが隣接することがない。必ず６４ビットの集まりの中で１つしか駆動されないからである。これの利点は、ビット線から、メモリセルのチャネルを介してソース線に流れるセル電流を、グローバル接地線に均等に振り分けられることである。選択されたビット線どうしが隣接すると、セル電流がグローバル接地線に均等に振り分けられなくなり、流れ込むセル電流が量多いグローバル接地線と、少ないグローバル接地線が生じてしまう。これは、ソース線の電位の浮き上がりの原因となる。ソース線の電位が浮き上がると、データ読み出し時には、オンすべきメモリセルがオフし、誤ったデータ読み出されたり、データ書き込み時には、ソースとドレインとの間の電界が弱まり、データが正しく書き込まれなくなったりする。

一実施形態では、１Ｉ／Ｏ＝６４ビットは、１Ｉ／Ｏが６４ビットずつ順番にビット線に割り当てられない２Ｉ／Ｏ＝１２８ビットがビット線に交互に割り当てられる（１Ｉ／Ｏは６４ビットで変わり無し）。これは、Ｉ／Ｏ０〜Ｉ／Ｏ１５を同時に駆動した場合に、選択されるビット線どうしが隣接する可能性がある、ということである。

これを防ぐために、一実施形態は、Ｉ／Ｏ０〜Ｉ／Ｏ１５で同じアドレス（番地）を隣接させず、６４ビット以上離して割り当てる。具体的な一例を、図１５に示す。

図１５に示すように、Ｉ／Ｏ<０>のオールゼロのアドレスは、ビット線０〜６３の部分に割り当てられ、Ｉ／Ｏ<８>のオールゼロのアドレスは、ビット線６４〜１２７の部分に割り当てられる。こうすることで、Ｉ／Ｏ<０>とＩ／Ｏ<８>とで同じアドレスは、グローバル接地線間の１２８ビットのビット線のうち、半分の領域に割り当てられるので、セル電流をグローバル接地線に、１Ｉ／Ｏ＝６４ビットの場合と同様に、均等に振り分けることができる。

一実施形態によれば、グローバル接地線間に、２Ｉ／Ｏ＝ｍビットを交互に割り当てたセルアレイを有する半導体集積回路装置である。この種のセルアレイを有する半導体集積回路装置において、２Ｉ／Ｏの同じアドレスを、ｍ／２ビットを境とする２つの領域それぞれに割り当てる。これにより、２Ｉ／Ｏ＝ｍビットのセルアレイにおいてもソース線の電位が浮き上がることが抑制され、誤読み出しの可能性や、誤書き込みの可能性を低減することができる。

以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

例えば、一実施形態では、図１５に示すように、データ入力回路Ｉ／Ｏ<０>〜Ｉ／Ｏ<１５>を、１，０２４本のビット線に、１２８本ずつ（Ｉ／Ｏ<０>、Ｉ／Ｏ<８>）、（Ｉ／Ｏ<１>、Ｉ／Ｏ<９>）、（Ｉ／Ｏ<２>、Ｉ／Ｏ<１０>）、…、（（Ｉ／Ｏ<７>、Ｉ／Ｏ<１５>）のように割り当てたが、割り当ては任意である。例えば、データ入力回路Ｉ／Ｏ<０>〜Ｉ／Ｏ<１５>は、１，０２４本のビット線に、１２８本ずつ（Ｉ／Ｏ<０>、Ｉ／Ｏ<１>）、（Ｉ／Ｏ<２>、Ｉ／Ｏ<３>）、（Ｉ／Ｏ<４>、Ｉ／Ｏ<５>）、…、（（Ｉ／Ｏ<１４>、Ｉ／Ｏ<１５>）のように割り当てても良い。ビット線の本数や、Ｉ／Ｏの数も１，０２４本や、１６個に限られるものではなく、これも任意である。

また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。

また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

また、実施形態は、この発明をＮＯＲ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＯＲ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＡＮＮＤ型等、ＮＯＲ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１は、この発明の一実施形態に係る半導体集積回路装置の一チップレイアウト例を示す平面図図２は図１中の破線円２内を拡大して示す拡大図図３は図２中の破線枠３内を拡大して示す拡大図図４は図３に示す基本パターンの一等価回路例を示す回路図図５はこの発明の一実施形態に係る半導体集積回路装置のビット線ストレス試験の流れを示す流れ図図６は全選択状態とするカラムデコーダの一回路例を示す回路図図７は全非選択状態とするロウデコーダの一回路例を示す回路図図８は試験データの発生が可能なデータ入力回路の一回路例を示す回路図図９はＩ／Ｏデータ入力の場合の信号例を示す図図１０はモードストレスの場合の信号例を示す図図１１は参考例に係る半導体集積回路装置の基本パターンの等価回路を示す回路図図１２は参考例に係る半導体集積回路装置のカラムアドレスと、ビット線及びグローバル接地線の位置との関係を示す図図１３はグローバル接地線を有する半導体集積回路装置の平面パターン例を示す平面図図１４は図１３中の１４−１４線に沿う断面図図１５はこの発明の一実施形態に係る半導体集積回路装置のカラムアドレスと、ビット線及びグローバル接地線の位置との関係を示す図

符号の説明

１０２…データ入力回路、１０５…カラム選択トランジスタ、１０６…セルアレイ、１０７…カラムデコーダ、１０８…ロウデコーダ

Claims

複数のメモリセルが行列状に配置されたセルアレイと、
前記メモリセルに接続された複数のビット線と、
前記ビット線に接続された複数のカラム選択トランジスタと、
前記カラム選択トランジスタを選択するカラムデコーダと、
前記ビット線のうち、偶数ビット線に接続され、データ書き込み時に前記偶数ビット線に書き込みデータに応じた電位を与える第１書き込み負荷回路と、
前記ビット線のうち、奇数ビット線に接続され、前記データ書き込み時に前記奇数ビット線に書き込みデータに応じた電位を与える第２書き込み負荷回路と、
前記ビット線のストレス試験を行うとき、
全ビットストレス試験時には、前記カラムデコーダは前記カラム選択トランジスタの全てを選択し、前記第１書き込み負荷回路、及び前記第２書き込み負荷回路から前記偶数ビット線、及び前記奇数ビット線に書き込み高電圧を与え、
偶数ビットストレス試験時には、前記カラムデコーダは前記カラム選択トランジスタの全てを選択し、前記第１書き込み負荷回路から前記偶数ビット線に前記書き込み高電圧を与え、前記第２書き込み負荷回路から前記奇数ビット線に前記書き込み高電圧よりも低い電位を与え、
奇数ビットストレス試験時には、前記カラムデコーダは前記カラム選択トランジスタの全てを選択し、前記第１書き込み負荷回路から前記偶数ビット線に前記書き込み高電圧よりも低い電位を与え、前記第２書き込み負荷回路から前記奇数ビット線に前記書き込み高電圧を与えることを特徴とする半導体集積回路装置。
前記ビット線のストレス試験は書き込みモードで行われ、
前記ビット線に前記書き込み高電圧が印加されているとき、ワード線を選択するロウデコーダは、全てのワード線を非選択状態とすることを特徴とする請求項１に記載の半導体集積回路装置。
データ入力回路を備え、
前記第１書き込み負荷回路、及び前記第２書き込み付加回路は、データ入力回路に入力されたデータ、又はデータ入力回路自身が発生したデータに従って、前記偶数ビット線、及び前記奇数ビット線に、前記書き込み高電圧を与えるか前記書き込み高電圧よりも低い電位を与えるかを決定することを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
前記第１Ｉ／Ｏ回路、及び前記第２Ｉ／Ｏ回路には、それぞれｎビットのビット線が接続され、前記第１Ｉ／Ｏ回路に接続されたｎビットのビット線と、前記第２Ｉ／Ｏ回路に接続されたｎビットのビット線とは交互に配置され、
前記第１Ｉ／Ｏ回路に接続されたｎビットのビット線のアドレスと、前記第２Ｉ／Ｏ回路に接続されたｎビットのビット線のアドレスのうち、前記第１Ｉ／Ｏ回路に接続されたｎビットのビット線の同じアドレスとは、互いに隣り合わないことを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
前記セルアレイは、前記ビット線と並行するグローバルソース線を有し、前記グローバルソース線は２ｎビット毎に配置されることを特徴とする請求項４に記載の半導体集積回路装置。