JP2013182655A - 不揮発性メモリおよび半導体装置 - Google Patents

Abstract

【課題】課題は、不揮発性メモリを有する半導体装置のテスト容易化計画を容易に実行することができる技術を提供することである。
【解決手段】不揮発性メモリは、予め決められた特定の不揮発性メモリセル（ＳＭＣ）を含む複数の不揮発性メモリセル（ＭＣ）と、特定の不揮発性メモリセルのための専用出力ピン（１６）とを有する。特定の不揮発性メモリセルは、その読み出しの有無にかかわらず、記憶しているデータを専用出力ピンに出力する。
【選択図】図２

Description

本発明は、不揮発性メモリおよび半導体装置に関する。

ボンディングオプションが可能なマイクロコンピュータ等の半導体装置が知られている（例えば特許文献１）。この半導体装置は、できるだけ少ない数の部品で個々のユーザの要望を満たすことができるように、複数種類の電子回路を予め搭載している。ユーザは、複数種類の電子回路の中から、所望する機能の電子回路をボンディング等によって選択することができる。選択された電子回路は、入力された設定データに従って動作する。設定データは、その電子回路の機能を決定するためのパラメータ等を含んでいる。

一般に、設定データは、半導体装置の不揮発性メモリに記憶されている。不揮発性メモリには、利便性の観点から、フラッシュメモリが採用されることが多い。ここでは、ＮＯＲ型フラッシュメモリを不揮発性メモリの一例に挙げる。

フラッシュメモリは、読み出し動作時に、次のシーケンス動作が必要である。フラッシュメモリは、１）アドレス信号を受けた後、２）対象のメモリセルに対して読み出しを指示する出力イネーブル信号／ＯＥ＝“Ｌ（ローレベル）”（“Ｌ”は例示）を受けてから、そのアドレス信号が示すメモリセルからデータを読み出す。なお、ＮＯＲ型フラッシュメモリでは、データは、８ビット（＝１バイト）単位で読み出しされる。

取り分け、ボンディングオプションが可能な半導体装置では、読み出しの有無に関係なく、選択された電子回路に一定の設定データを一定期間入力し続けなければならない場合がある。出力イネーブル信号／ＯＥ＝“Ｈ（ハイレベル）”の期間でも、この場合に対応することができるように、一般的な半導体装置は、以下の構成をとる。

図１は、一般的な半導体装置１００を例示するブロック図である。一般的な半導体装置１００は、フラッシュメモリ１１０と、制御回路１２０と、記憶回路１３０と、周辺回路１４０とを有する。

フラッシュメモリ１１０は、ＮＯＲ型であって、周辺回路１４０の各々に対応した３種類の設定データＤ１−Ｄ３を記憶している。

記憶回路１３０は、例えば、３個の記憶素子Ｆ１−Ｆ３で構成されている。記憶素子Ｆ１−Ｆ３の各々は、典型的には、１個または複数個のフリップフロップで構成されている。記憶素子Ｆ１−Ｆ３は、制御回路１２０の制御信号ＷＥＮ１−ＷＥＮ３に従って、設定データＤ１−Ｄ３をそれぞれ記憶する。

周辺回路１４０は、複数種類の電子回路のうち、メイン回路１４１と、ＩＯバッファ回路１４２とを有する。メイン回路１４１は、アナログ回路であって、位相同期回路（ＰＬＬ）回路と、デジタル／アナログ変換器（ＤＡＣ）とを有する。周辺回路１４０の各々の機能は、設定データＤ１−Ｄ３に基づいて設定される。なお、周辺回路１４０の構成は、一例であって、特に限定されるものではない。

一般的な半導体装置１００の概略的な動作は、以下の通りである。ここでは、フラッシュメモリ１１０の設定データＤ１−Ｄ３がメイン回路１４０に入力されるまでの過程について説明する。

基本的に、制御回路１２０は、記憶回路１３０の制御のために設けられている。制御回路１２０は、イネーブル信号／ＣＥ＝“Ｌ”をフラッシュメモリ１１０に出力する。イネーブル信号／ＣＥ＝“Ｌ”は、読み出し期間を指示するための制御信号である。これに加え、制御回路１２０は、アドレス信号ＡＤＤＲをフラッシュメモリ１１０に出力してから一定時間の経過後に、出力イネーブル信号／ＯＥ＝“Ｌ”をフラッシュメモリ１１０に出力する。アドレス信号ＡＤＤＲは、フラッシュメモリ１１０の設定データＤ１−Ｄ３がそれぞれ格納されているアドレスを示している。

一方、フラッシュメモリ１１０は、アドレス信号ＡＤＤＲを受けてから一定時間の経過後に、出力イネーブル信号／ＯＥ＝“Ｌ”を受ける。フラッシュメモリ１１０は、出力イネーブル信号／ＯＥ＝“Ｌ”を受けると、設定データＤ１−Ｄ３を出力ピン１１１に出力する。その設定データＤ１−Ｄ３は、制御回路１２０を経由して記憶回路１３０に入力される。記憶回路１３０では、記憶素子Ｆ１−Ｆ３が、制御信号ＷＥＮ１−ＷＥＮ３に基づいて、出力ピン１１１に出力された設定データＤ１−Ｄ３を記憶する。

したがって、記憶素子Ｆ１−Ｆ３が設定データＤ１−Ｄ３をそれぞれ記憶した後、出力イネーブル信号／ＯＥが“Ｌ”から“Ｈ”に切り替わっても、一定の設定データＤ１−Ｄ３が周辺回路１４０にそれぞれ一定期間入力される。

ところで、工場で製造された半導体装置は、出荷前に検査される。その検査の一つにスキャンテストがある。スキャンテストの際には、記憶素子Ｆ１−Ｆ３の各々に“０”または“１”のデータがテストパターンに基づいて入力される。そして、周辺回路１４０は、記憶素子Ｆ１−Ｆ３が記憶しているデータをそれぞれ入力することにより、活性化される。周辺回路１４０の故障は、その活性化の状態に基づいて検出される。

特開２００８−２５１１５４号公報

上述したように、出力イネーブル信号／ＯＥ＝“Ｈ”の期間であっても、周辺回路１４０にデータを一定期間入力しなければならない場合がある。そのため、記憶回路１３０をスキャンテストの対象とすることが難しい。それは、記憶素子Ｆ１−Ｆ３の各々に異なるデータを次々に入力する必要があるからである。このことは、テスト容易化計画（ＤＦＴ：Design For Testability）を妨げる一因となっている。

そこで、不揮発性メモリを有する半導体装置のテスト容易化計画を容易に実行することができる技術が望まれている。

実施の形態によれば、不揮発性メモリは、複数の不揮発性メモリセル（ＭＣ）であって、当該複数の不揮発性メモリセルの中から予め決められた特定の不揮発性メモリセル（ＳＭＣ）を含む前記複数の不揮発性メモリセルと、特定不揮発性メモリセルのための専用出力ピン（１６）とを有する。特定不揮発性メモリセルは、その読み出しの有無にかかわらず、記憶しているデータを専用出力ピンに出力する。

実施の形態によれば、不揮発性メモリを有する半導体装置のテスト容易化計画を容易に実行することができる技術を提供することができる。

図１は、一般的な半導体装置１００を例示するブロック図である。 図２は、実施の形態に係るフラッシュメモリ１の構成例を示す概略ブロック図である。 図３は、フラッシュメモリ１の読み出し動作を例示するタイミングチャートである。 図４は、メモリアレイ１０の一例を示す回路図である。 図５は、フラッシュメモリ１を備える半導体装置２を例示するブロック図である。 図６は、本実施の形態の変形例に係る特定メモリセルＳＭＣ_１の一例を示す回路図である。

以下、本発明の実施の形態を図面に関連づけて説明する。実施の形態において、同一の構成要素には原則として同一の符号が付されている。

１．フラッシュメモリ
図２は、実施の形態に係るフラッシュメモリ１の構成例を示す概略ブロック図である。フラッシュメモリは、ＮＯＲ型とＮＡＮＤ型とに大別される。本実施の形態では、ＮＯＲ型フラッシュメモリを例に挙げる。また、フラッシュメモリ１は、不揮発性メモリの一例である。不揮発性メモリは、ＮＡＮＤ型フラッシュメモリ、強誘電体メモリ（FeRAM:Ferroelectric Random Access Memory）、磁気抵抗メモリ（MRAM:Magnetoresistive Random Access Memory）、ＲＯＭ（Read Only Memory）等であってもよい。

フラッシュメモリ１は、「読み出し」に加え、「書き込み」および「消去」という３つの機能を持つ。本実施の形態では、３つの機能のうち「読み出し」について説明する。

２．フラッシュメモリの基本的な構成要素
フラッシュメモリ１の基本的な構成要素について説明する。フラッシュメモリ１は、メモリアレイ１０と、アドレスデコーダ１１と、読み出し回路１２と、出力回路１３と、８個の出力ピン１４と、制御ロジック１５とを有する。フラッシュメモリ１は、ランダムアクセスが可能であって、メモリアレイ１１０からデータを８ビット単位で読み出す。

メモリアレイ１０は、データの記憶領域であって、ｍ×ｎ個の不揮発性メモリセルＭＣを有する。ここで、変数「ｍ」および「ｎ」は、それぞれ２以上の整数をとる。以下、不揮発性メモリセルを単に「メモリセル」と呼ぶ。

ｍ×ｎ個のメモリセルＭＣは、行列状に配列されている。具体的には、行方向にｍ個のメモリセルＭＣが配列されている。列方向にｎ個のメモリセルＭＣが配列されている。更に、フラッシュメモリ１は、ｎ本のワード線ＷＬ_１−ＷＬ_ｎと、ｍ本のビット線ＢＬ_１−ＢＬ_ｍとを有する。ワード線ＷＬ_１−ＷＬ_ｎは、ビット線ＢＬ_１−ＢＬ_ｍに対してそれぞれ直交している。同一行のメモリセルＭＣの各々は、ｎ本のワード線ＷＬ_１−ＷＬ_ｎのうち、対応するワード線ＷＬによってアドレスデコーダ１１に接続されている。同一列のメモリセルＭＣの各々は、ｍ本のビット線ＢＬ_１−ＢＬ_ｍのうち、対応するビット線ＢＬによって読み出し回路１２に接続されている。

本実施の形態では、ｍ×ｎ個のメモリセルＭＣの各々は、１ビットのデータ（値）を保持することができる。また、各々のメモリセルＭＣは、ｍ×ｎ個のアドレスのうち、対応するアドレスが割り当てられている。

アドレスデコーダ１１は、行デコーダ、列デコーダ等で構成されている。アドレスデコーダ１１は、フラッシュメモリ１の外部からアドレス信号ＡＤＤＲを選択的に受ける。基本的に、アドレス信号ＡＤＤＲは、読み出しの対象となる８個のメモリセルＭＣのアドレスを含んでいる。ここでは、説明を簡単にするため、アドレス信号ＡＤＤＲは、これらのアドレスのうちの一つを指すものとする。アドレスデコーダ１１は、制御ロジック１５の制御に基づいて、以下の処理を行う。

１つ目は、行の選択に関する処理である。この処理を「行選択処理」と呼ぶ。アドレスデコーダ１１は、行デコーダを用いて、アドレス信号ＡＤＤＲの行アドレスをデコードする。そして、アドレスデコーダ１１は、そのデコード結果が示す行アドレスに対応するワード線ＷＬをｎ本のワード線ＷＬ_１−ＷＬ_ｎの中から選択する。

２つ目は、列の選択に関する処理である。この処理を「列選択処理」と呼ぶ。アドレスデコーダ１１は、列デコーダを用いて、アドレス信号ＡＤＤＲの列アドレスをデコードする。アドレスデコーダ１１は、読み出し回路１２を用いて、そのデコード結果が示す列アドレスに対応するビット線ＢＬをｎ本のビット線ＢＬ_１−ＢＬ_ｎの中から選択する。実質的には、ビット線ＢＬの選択は、読み出し回路１２によって行われる。２つの処理により、アドレス信号ＡＤＤＲが示すアドレスのメモリセルＭＣがｍ×ｎ個のメモリセルＭＣの中から選択される。

３つ目は、読み出し電圧の供給に関する。アドレスデコーダ１１は、読み出しにあたって、選択した行のワード線ＷＬに読み出し電圧を供給する。

読み出し回路１２は、メモリアレイ１０にｍ本のビット線ＢＬで接続されている。これに加え、読み出し回路１２は、８本のデータ線ＤＬによって出力回路１３に接続されている。それは、データの読み出しが８ビット単位で行われるためである。読み出し回路１２は、制御ロジック１５の制御に基づいて、以下の処理を行う。

先ず、読み出し回路１２は、アドレスデコーダ１１の列選択処理に伴って、アドレスデコーダ１１からデコード結果を受ける。そのとき、読み出し回路１２は、デコード結果が示す列アドレスに対応するビット線ＢＬをｍ本のビット線ＢＬ_１−ＢＬ_ｍの中から選択する。

次に、読み出し回路１２は、読み出しの対象となるメモリセルＭＣからデータを読み出す。この読み出し回路１２の処理を「読み出し処理」と呼ぶ。読み出し回路１２は、一度に読み出される８個のメモリセルＭＣのうち、メモリセルＭＣ_ｉ，ｊからデータを読み出す場合、以下のように動作する。ここで、メモリセルＭＣ_ｉ，ｊは、ｉ行ｊ列目のメモリセルを指す。変数「ｉ」は、ｎを超えない正の整数である。変数「ｊ」は、ｍを超えない正の整数である。

読み出し処理に先だって、アドレスデコーダ１１は、行選択処理により、メモリセルＭＣ_ｉ，ｊに接続されたワード線ＷＬ_ｉを選択している。これと共に、読み出し回路１２は、アドレスデコーダ１１の列選択処理により、メモリセルＭＣ_ｉ，ｊに接続されたビット線ＢＬ_ｊを選択している。したがって、読み出しの対象となるメモリセルＭＣ_ｉ，ｊが選択される。

その後、アドレスデコーダ１１は、ワード線ＷＬ_ｉに読み出し電圧を供給する。メモリセルＭＣ_ｉ，ｊは、ワード線ＷＬ_ｉから読み出し電圧を受けて、保持しているデータをそのレベル（“０”または“１”）に対応した電圧信号としてビット線ＢＬ_ｊに出力する。読み出し回路１２は、ビット線ＢＬ_ｊに出力さデータを入力し（読み出し）、これを出力回路１３に出力する。その出力の際に、読み出し回路１２は、読み出したデータを８個の増幅回路１３１のうちの対応する増幅回路１３１に出力する。

出力回路１３は、読み出し回路１２の出力を増幅する。具体的には、出力回路１３は、データ線ＤＬの本数と同じ８個の増幅回路１３１を備える。以下、８個の増幅回路１３１の各々を区別して呼ぶ場合、これらを適宜「増幅回路１３１_１−１３１_８」と表記する。後述の出力ピン１４等についてもこれと同様である。

増幅回路１３１の各々は、例えば、センスアンプで構成されている。各々の増幅回路１３１の入力側は、８本のデータ線ＤＬのうちの対応するデータ線ＤＬに接続されている。各々の増幅回路１３１の出力側は、８個の出力ピン１４のうちの対応する出力ピン１４に接続されている。

読み出し回路１２は、一度の読み出しで８ビットのデータをメモリアレイ１０から読み出す。そのため、増幅回路１３１_１−１３１_８は、例えば、そのデータのＬＳＢ（最下位ビット：１ビット目）からＭＳＢ（最上位ビット：８ビット目）にそれぞれ対応している。増幅回路１３１_１−１３１_８は、例えば、読み出し回路１２から入力したＬＳＢからＭＳＢの電圧レベルをそれぞれ増幅する。その上で、増幅回路１３１_１−１３１_８は、そのＬＳＢからＭＳＢのデータを出力ピン１４_１−１４_８にそれぞれ出力する。

８個の出力ピン１４の各々は、メモリアレイ１０から読み出されたデータをフラッシュメモリ１の外部に出力するためにある。出力ピン１４_１−１４_８は、増幅回路１３１_１−１３１_８にそれぞれ対応している。出力ピン１４_１−１４_８は、増幅回路１３１_１−１３１_８の出力、つまり、読み出されたＬＳＢからＭＳＢのデータをそれぞれ受ける。

制御ロジック１５は、イネーブル信号／ＣＥと、出力イネーブル信号／ＯＥとをフラッシュメモリ１の外部から入力する。制御ロジック１５は、その両者に基づいてアドレスデコーダ１１と、読み出し回路１２とを制御する。

第１に、制御ロジック１５は、イネーブル信号／ＣＥ＝“Ｌ”の期間、アドレスデコーダ１１に行選択処理および列選択処理を実行させる。以下、イネーブル信号／ＣＥ＝“Ｌ”の期間を適宜「読み出し期間」と呼ぶ。第２に、制御ロジック１５は、読み出し期間において出力イネーブル信号／ＯＥ＝“Ｌ”の期間、読み出し回路１２に読み出し処理を実行させる。

３．フラッシュメモリの読み出し動作
図３は、フラッシュメモリ１の読み出し動作を例示するタイミングチャートである。フラッシュメモリ１は、時間ｔ＝ｔ_１−ｔ_５の読み出し期間に、例えば、データＤ１−Ｄ４をメモリアレイ１０から順次読み出す。データＤ１−Ｄ４の各々は、８ビットである。例えば、データＤ１は、そのＬＳＢからＭＳＢが、同一行の８個のメモリセルＭＣ_ｉ，ｊ−ＭＣ_{ｉ，ｊ＋７}に保持されている。メモリセルＭＣ_ｉ，ｊ−ＭＣ_{ｉ，ｊ＋７}は、読み出しの単位である１ブロックを形成し、アドレスＡＤ１−ＡＤ８をそれぞれ持つ。

（時間ｔ＝ｔ_１）
時間ｔ＝ｔ_１にて、制御ロジック１５がイネーブル信号／ＣＥ＝“Ｌ”を入力したとする。イネーブル信号／ＣＥ＝“Ｌ”の期間が読み出し期間である。

更に、時間ｔ＝ｔ_１にて、アドレスデコーダ１１がアドレス信号ＡＤＤＲ１を入力する。アドレス信号ＡＤＤＲ１は、例えば、同一行のメモリセルＭＣ_ｉ，ｊ−ＭＣ_{ｉ，ｊ＋７}のアドレスＡＤ１−ＡＤ８を含んでいる。

このとき、アドレスデコーダ１１は、制御ロジック１５の制御に従って、アドレス信号ＡＤＤＲ１が示すアドレスＡＤ１−ＡＤ８の各々に対して行選択処理および列選択処理を行う。具体的には、行選択処理にあたって、アドレスデコーダ１１は、同一行のメモリセルＭＣ_ｉ，ｊ−ＭＣ_{ｉ，ｊ＋７}に接続されたワード線ＷＬ_ｉを選択する。列選択処理にあたって、アドレスデコーダ１１は、読み出し回路１２を用いて、メモリセルＭＣ_ｉ，ｊ−ＭＣ_{ｉ，ｊ＋７}にそれぞれ接続されたビット線ＢＬ_ｊ−ＢＬ_ｊ＋７を選択する。そのため、メモリセルＭＣ_ｉ，ｊ−ＭＣ_{ｉ，ｊ＋７}が選択される。

（時間ｔ＝ｔ_２）
時間ｔ＝ｔ_２にて、制御ロジック１５が出力イネーブル信号／ＯＥ＝“Ｌ”を受ける。フラッシュメモリ１は、出力イネーブル信号／ＯＥ＝“Ｌ”の期間、メモリセルＭＣ_ｉ，ｊ−ＭＣ_{ｉ，ｊ＋７}からデータＤ１を読み出す。

詳細には、アドレスデコーダ１１は、制御ロジック１５の制御に従って、ワード線ＷＬ_ｉに読み出し電圧を供給する。メモリセルＭＣ_ｉ，ｊ−ＭＣ_{ｉ，ｊ＋７}は、ワード線ＷＬ_ｉから読み出し電圧を受けて、各々のメモリセルが保持しているデータＤ１のＬＳＢからＭＳＢを電圧信号としてビット線ＢＬ_ｊ−ＢＬ_ｊ＋７にそれぞれ出力する。読み出し回路１２は、ビット線ＢＬ_ｊ−ＢＬ_ｊ＋７にそれぞれ出力されたＬＳＢからＭＳＢに対応した電圧信号を入力する。

増幅回路１３１_１−１３１_８は、読み出し回路１２からデータＤ１のＬＳＢからＭＳＢを電圧信号として入力する。増幅回路１３１_１−１３１_８は、これらの電圧レベルを増幅した上で、データＤ１のＬＳＢからＭＳＢを電圧信号として出力ピン１４_１−１４_８にそれぞれ出力する。

（時間ｔ＝ｔ_３−ｔ_５）
時間ｔ＝ｔ_３にて、出力イネーブル信号／ＯＥが“Ｌ”から“Ｈ”に立ち上がる。この段階では、タイムラグのため、まだ出力回路１３がデータＤ１を構成する全てのビットを電圧信号として対応する出力ピン１４に出力している。その後、時間ｔ＝ｔ_４にて、出力回路１３は、各々の出力ピン１４へのデータＤ１の出力を完了する。以後、時間ｔ＝ｔ_１からｔ_４までの動作がデータＤ２−Ｄ４に対して繰り返し実行される。

以上述べたように、フラッシュメモリ１は、アドレス信号ＡＤＤＲを受ける。その後、フラッシュメモリ１は、イネーブル信号／ＣＥ＝“Ｌ”を受けてから、対象のメモリセルＭＣからデータを読み出す。

４．特定メモリセルと専用出力ピン
フラッシュメモリ１は、イネーブル信号／ＣＥ＝“Ｌ”を受けるまで、読み出しを実行しない。しかしながら、イネーブル信号／ＣＥ＝“Ｈ”の期間であっても、特定のメモリセル（以下「特定メモリセル」）のデータが必要な場合がある。このことは、取り分け、ボンディングオプションが可能な半導体装置にフラッシュメモリ１が搭載される場合に重要である。この半導体装置のスキャンテストの際には、ボンディングオプションの実行に必要な設定データが対象のメモリセルＭＣから読み出しされる。そして、その読み出された設定データを周辺回路等に一定期間入力し続ける必要がある。

そこで、フラッシュメモリ１は、３個の専用出力ピン１６と、３個の増幅回路１７とを更に有する。このことにより、ｍ×ｎ個のメモリセルＭＣのうち、３個の特定メモリセルＳＭＣからはデータを常時読み出すことができる。つまり、イネーブル信号／ＣＥ＝“Ｈ”の期間であっても、これら特定メモリセルＳＭＣの各々が記憶しているデータを周辺回路等に一定期間入力することが可能となる。以下、フラッシュメモリ１の新たな構成要素について説明する。

先ず、特定メモリセルＳＭＣについて述べる。本実施の形態では、メモリアレイ１０の中に、予め決められた３個の特定メモリセルＳＭＣがある。３個の特定メモリセルＳＭＣのうち、特定メモリセルＳＭＣ_１は、１行１列目のメモリセルＭＣ_１，１を指す。特定メモリセルＳＭＣ_２は、２行１列目のメモリセルＭＣ_２，１を指す。特定メモリセルＳＭＣ_３は、３行１列目のメモリセルＭＣ_３，１を指す。３個の特定メモリセルＳＭＣは、予め１ビットのデータをそれぞれ記憶している。

専用出力ピン１６_１−１６_３は、特定メモリセルＳＭＣ_１−ＳＭＣ_３にそれぞれ対応している。つまり、専用出力ピン１６は、特定メモリセルＳＭＣの個数分ある。特定メモリセルＳＭＣ_１−ＳＭＣ_３は、専用配線Ｌ１−Ｌ３で専用出力ピン１６_１−１６_３にそれぞれ接続されている。

ただし、特定メモリセルＳＭＣ_１−ＳＭＣ_３の各々の出力を増幅するため、増幅回路１７−１７_３が専用配線Ｌ１−Ｌ３上にそれぞれ設けられている。増幅回路１７_１−１７_３の各々は、増幅回路１３１と同様の構成である。

なお、上述の３個の特定メモリセルＳＭＣは、一例であって、ｍ×ｎ個のメモリセルＭＣのうちのいずれであってもよい。どのメモリセルを特定メモリセルに指定するかということは、フラッシュメモリ１の設計者が設計段階で好適に決定すればよい。

特定メモリセルＳＭＣの個数も、本実施の形態に限定されない。少なくとも１個の特定メモリセルＳＭＣと、その特定メモリセルＳＭＣに対応する１個の専用出力ピン１６があればよい。

５．特定メモリセルの回路構成例
３個の特定メモリセルＳＭＣの各々は、そのデータの読み出しの有無にかかわらず、記憶しているデータを電圧信号として対応する専用出力ピン１６に出力する。そのため、特定メモリセルＳＭＣの各々は、以下の回路構成をとっている。

図４は、メモリアレイ１０の一例を示す回路図である。図４は、特定メモリセルＳＭＣ_１−ＳＭＣ_３に加え、これらに隣接するメモリセルＭＣを示している。

先ず、３個の特定メモリセルＳＭＣと他のメモリセルＭＣとの共通点について述べる。３個の特定メモリセルＳＭＣを含め、ｍ×ｎ個のメモリセルＭＣの各々は、浮遊ゲート（ＦＧ）を備えるＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、「トランジスタ」）ＴＲと、スイッチＳＷ１とを有する。このトランジスタＴＲは、例示である。トランジスタＴＲは、浮遊ゲートに加え、制御ゲート（ＣＧ）と、ソース（Ｓ）と、ドレイン（Ｄ）とを有する。浮遊ゲートは、データを記憶する部分である。ドレインは、トランジスタＴＲが持つ端子の一つである。

例えば、４行１列目のメモリセルＭＣ_４，１に着目する。そのトランジスタＴＲは、以下の接続形態をとっている。制御ゲートは、ワード線ＷＬ_４に接続されている。ドレインは、ビット線ＢＬ_１に接続されている。ソースは、例えば、グラウンド線（ＧＮＤ）に接続されている。グラウンド線は、電位線の一例である。電位線は、例えば、所定電位が供給されるソース線であってもよい。

スイッチＳＷ１の一端は、トランジスタＴＲのドレインに接続されている。一方、スイッチＳＷ１の他端は、ビット線ＢＬ_１に接続されている。スイッチＳＷ１には、例えば、ローアクティブのＰＭＯＳトランジスタを用いることができる。

スイッチＳＷ１は、制御ロジック１５からの制御信号ＣＮＴに従って、オン状態またはオフ状態をとる。詳細は、以下の通りである。スイッチＳＷ１は、制御信号ＣＮＴ＝“Ｌ”を受けた場合、オン状態をとる。一方、スイッチＳＷ１は、制御信号ＣＮＴ＝“Ｈ”を受けた場合、オフ状態をとる。なお、制御信号ＣＮＴは、制御ロジック１５によって生成される。

例えば、読み出しの対象がメモリセルＭＣ_４，１である場合、アドレスデコーダ１１は、ワード線ＷＬ_４に読み出し電圧（Ｖ_{Ｒ−ＷＯＲＤ}＜書き込み電圧）を供給する。制御ロジック１５は、イネーブル信号／ＣＥ＝“Ｌ”の期間に、制御信号ＣＮＴ＝“Ｌ”をスイッチＳＷ１に出力している。この期間、スイッチＳＷ１は、制御信号ＣＮＴ＝“Ｌ”を受けて、オン状態をとっている。したがって、メモリセルＭＣ_４，１のトランジスタＴＲが記憶しているデータが、スイッチＳＷ１を介してビット線ＢＬ_１に出力される。

このとき、浮遊ゲートが電子を保持している場合（いわゆる書き込み状態）、ソース・ドレイン間に電流が流れない。即ち、メモリセルＭＣ_４，１のトランジスタＴＲは、オフ状態である。このオフ状態は、例えば、“１”に関連づけられている。ビット線ＢＬ_１には、“１”に対応する“Ｈ”の電圧信号が供給される。読み出し回路１２は、この電圧信号を対応する出力ピン１４に出力する。

一方、浮遊ゲートが電子を保持していない場合（いわゆる消去状態）、ソース・ドレイン間に電流が流れる。即ち、メモリセルＭＣ_４，１のトランジスタＴＲは、オン状態である。このオン状態は、例えば、“０”に関連づけられている。ビット線ＢＬ_１には、“０”に対応する“Ｌ”の電圧（信号）が供給される。この場合も同様に、読み出し回路１２は、この電圧を対応する出力ピン１４に出力する。

なお、イネーブル信号／ＣＥ＝“Ｈ”の期間、制御ロジック１５は、制御信号ＣＮＴ＝“Ｈ”をスイッチＳＷ１に出力している。この期間、スイッチＳＷ１は、制御信号ＣＮＴ＝“Ｈ”を受けて、オフ状態をとっている。したがって、メモリセルＭＣ_４，１のトランジスタＴＲが記憶しているデータは、ビット線ＢＬ_１に出力されない。

続いて、３個の特定メモリセルＳＭＣに着目する。３個の特定メモリセルＳＭＣの各々は、スイッチＳＷ２と、マルチプレクサＭＵＸと、ノードＮＤとを更に有する。ここで、特定メモリセルＳＭＣ_１を例に挙げる。なお、特定メモリセルＳＭＣの各々は、共通の構成をとる。

スイッチＳＷ２の一端は、電源電圧端子ＣＶ１に接続されている。電源電圧端子ＣＶ１には、電源電圧Ｖ_ＣＣが供給されている。電源電圧Ｖ_ＣＣは、スイッチＳＷ２をＰＭＯＳトランジスタで構成した場合、ＰＭＯＳトランジスタのソースに供給する電圧に相当する。スイッチＳＷ２の他端は、ノードＮＤに接続されている。ノードＮＤは、トランジスタＴＲのドレインとスイッチＳＷ１との間にある。スイッチＳＷ２には、スイッチＳＷ１と同様に、例えば、ＰＭＯＳトランジスタを用いることができる。

スイッチＳＷ２は、スイッチＳＷ１に対して相補的に動作する。つまり、スイッチＳＷ２は、スイッチＳＷ１がオン状態である場合、即ち、制御信号／ＣＮＴ＝“Ｈ”を受けた場合、オフ状態をとる。一方、スイッチＳＷ２は、スイッチＳＷ１がオフ状態である場合、即ち、制御信号／ＣＮＴ＝“Ｌ”を受けた場合、オン状態をとる。なお、制御信号／ＣＮＴは、制御ロジック１５によって生成された信号であって、制御信号ＣＮＴと相補の関係を持つ。

マルチプレクサＭＵＸは、２個の入力端子と、１個の出力端子とを備える。２個の入力端子のうちの一方は、ワード線ＷＬ_１に接続されている。他方は、出力電圧供給端子ＣＶ２に接続されている。出力電圧供給端子ＣＶ２には、読み出し電圧Ｖ_Ｒが供給されている。読み出し電圧Ｖ_Ｒは、ワード線ＷＬ_１に供給される読み出し電圧（Ｖ_{Ｒ−ＷＯＲＤ}）と同じである。出力端子は、トランジスタＴＲの制御ゲートに接続されている。

マルチプレクサＭＵＸは、制御信号／ＣＮＴ＝“Ｈ”を受けた場合、ワード線ＷＬ_１に供給される読み出し電圧（Ｖ_{Ｒ−ＷＯＲＤ}）をトランジスタＴＲの制御ゲートに出力する。一方、マルチプレクサＭＵＸは、制御信号／ＣＮＴ＝“Ｌ”を受けた場合、出力電圧供給端子ＣＶ２の読み出し電圧Ｖ_ＲをトランジスタＴＲの制御ゲートに出力する。

以下に、スイッチＳＷ１，ＳＷ２およびマルチプレクサＭＵＸの動作をまとめた表を示す。

ここでは、読み出しの対象が特定メモリセルＳＭＣ_１である場合を例に挙げる。この場合、スイッチＳＷ１がオン状態をとる。その一方で、スイッチＳＷ２はオフ状態をとる。そして、マルチプレクサＭＵＸは、ワード線ＷＬ_１に供給される読み出し電圧をトランジスタＴＲの制御ゲートに出力する。したがって、上述のメモリセルＭＣ_４，１と同様に、特定メモリセルＳＭＣ_１のトランジスタＴＲが記憶しているデータが、特定メモリセルＭＣ_１のスイッチＳＷ１を介してビット線ＢＬ_１に出力される。

以上述べたように、ｍ×ｎ個の不揮発性メモリセルＭＣの各々は、対応するビット線ＢＬに接続され、そのビット線ＢＬを経由して記憶しているデータをいずれかの出力ピン１４に選択的に出力する。３個の特定メモリセルＳＭＣは、スイッチＳＷ１に加え、スイッチＳＷ２およびマルチプレクサＭＵＸを備えるものの、この点は、他のメモリセルＭＣと共通である。

次に、相違点について述べる。ここで、３個の特定メモリセルＳＭＣに着目する。特定メモリセルＳＭＣ_１のノードＮＤは、専用配線Ｌ１で専用出力ピン１６_１に接続されている。他の特定メモリセルＳＭＣ_２、ＳＭＣ_３も、特定メモリセルＳＭＣ_１と同様の構成をとる。具体的には、特定メモリセルＳＭＣ_２のノードＮＤは、専用配線Ｌ２で専用出力ピン１６_２に接続されている。特定メモリセルＳＭＣ_３のノードＮＤは、専用配線Ｌ３で専用出力ピン１６_３に接続されている。なお、増幅回路１７_１−１７_３の図示は省略されている。

したがって、読み出し期間にマルチプレクサＭＵＸがワード線ＷＬ_１に供給される読み出し電圧をトランジスタＴＲの制御ゲートに出力したとき、そのトランジスタＴＲが記憶しているデータは、ビット線ＢＬ_１に加え、ノードＮＤを経由して専用出力ピン１６_１にも出力される。

また、読み出し期間外、即ち、イネーブル信号／ＣＥ＝“Ｈ”の期間には、３個の特定メモリセルＳＭＣの各々のスイッチＳＷ１は、オフ状態をとる。このとき、３個の特定メモリセルＳＭＣの各々のスイッチＳＷ２は、オン状態をとる。更に、マルチプレクサＭＵＸは、制御信号／ＣＮＴ＝“Ｌ”を受けて、出力電圧供給端子ＣＶ２の読み出し電圧Ｖ_ＲをトランジスタＴＲの制御ゲートに出力する。したがって、３個の特定メモリセルＳＭＣの各々のトランジスタＴＲが記憶しているデータは、ノードＮＤを経由して専用出力ピン１６_１に出力される。このとき、スイッチＳＷ１がオフのため、このデータがビット線ＢＬ_１に出力されることはない。

以上述べたように、３個の特定メモリセルＳＭＣの各々が、その対応する専用出力ピン１６に接続されている。そのため、特定メモリセルＳＭＣの各々は、記憶しているデータ（“０”または“１”）をイネーブル信号／ＣＥに関係なく、つまり、データの読み出しの有無にかかわらず、対応する専用出力ピン１６に常時出力する。

６．フラッシュメモリを備える半導体装置
フラッシュメモリ１は、ボンディングオプションが可能な半導体装置に好適である。その半導体装置の一例を以下に示す。

図５は、フラッシュメモリ１を備える半導体装置２を例示するブロック図である。半導体装置２は、マイクロコンピュータに代表される半導体装置であって、ボンディングオプションが可能である。具体的には、半導体装置２は、フラッシュメモリ１と、周辺回路３とを有する。

周辺回路３は、メイン回路３１と、ＩＯバッファ回路３２とを有する。メイン回路３１は、位相同期回路３１１と、デジタル／アナログ変換器３１２とを有する。ボンディングオプションによって、周辺回路３の機能が設定される。なお、周辺回路３の構成は、一例であって、特に限定されるものではない。

フラッシュメモリ１は、出力ピン１４および専用出力ピン１６に加え、アドレス信号ＡＤＤＲ、Ｒ／Ｗ信号、イネーブル信号／ＣＥおよび出力イネーブル信号／ＯＥをそれぞれ受けるピン１８_１−１８_４を有する。Ｒ／Ｗ信号は、「読み出し」または「書き込み」をフラッシュメモリ１に指示する制御信号である。これらのピン１８_１−１８_４のうちアドレス信号ＡＤＤＲを受けるピン１８_１は、アドレスデコーダ１１に接続されている。その他のピン１８_２−１８_４は、制御ロジック１５にそれぞれ接続されている。

この他、フラッシュメモリ１は、不図示のＣＰＵ等も有する。このＣＰＵは、アドレス信号ＡＤＤＲ、イネーブル信号／ＣＥ、出力イネーブル信号／ＯＥおよびＲ／Ｗ信号を発生させ、これらをピン１８_１−１８_４にそれぞれ出力する。

特定メモリセルＳＭＣ_１−ＳＭＣ_３の各々は、設定データＤ１−Ｄ３を予め記憶している。設定データＤ１−Ｄ３は、位相同期回路３１１、デジタル／アナログ変換器３１２およびＩＯバッファ回路３２の機能をそれぞれ設定するためのデータである。ここでは、説明を簡単にするため、設定データＤ１−Ｄ３の各々が１ビットであるとしている。また、単純に、周辺回路３の各々の機能がこの１ビットの設定データＤ１−Ｄ３によって設定されるとしている。なお、図５では、増幅回路１７_１−１７_３の図示が省略されている。

専用出力ピン１６_１−１６_３は、位相同期回路３１１、デジタル／アナログ変換器３１２およびＩＯバッファ回路３２に配線でそれぞれ接続されている。そのため、特定メモリセルＳＭＣ_１−ＳＭＣ_３がそれぞれ記憶している設定データＤ１−Ｄ３は、出力イネーブル信号／ＯＥ、つまり、読み出しの有無に関係なく、位相同期回路３１１、デジタル／アナログ変換器３１２およびＩＯバッファ回路３２にそれぞれ入力される。

本実施の形態では、第１に、図１に示す一般的な半導体装置１００のように、制御回路１２０および記憶回路１３０が不要である。第２に、出力イネーブル信号／ＯＥ＝“Ｈ”の期間であっても、図５に示す周辺回路３にデータを一定期間入力することができる。この２点は、テスト容易化計画の容易な実行をもたらす。更には、レイアウト面積の縮小を図ることができる。

７．本実施の形態の変形例
本実施の形態の変形例を示す。本変形例では、特定メモリセルＳＭＣ_１を例に挙げる。他の特定メモリセルＳＭＣ_２、ＳＭＣ_３も特定メモリセルＳＭＣ_１と同様の構成をとる。

図６は、本実施の形態の変形例に係る特定メモリセルＳＭＣ_１の一例を示す回路図である。

本変形例は、不揮発性メモリに強誘電体メモリを用いた例である。先ず、特定メモリセルＳＭＣ_１と他のメモリセルＭＣとの共通点について述べる。強誘電体メモリでは、ｍ×ｎ個の不揮発性メモリの各々が、強誘電体キャパシタＣＡと、選択トランジスタＴＲａとを有する。強誘電体キャパシタＣＡは、記憶素子の一例である。

強誘電体キャパシタＣＡは、２つの電極板を備える。２つの電極板の一方には、接続端子としての第１端子（Ｃ１）が設けられている。第１端子は、選択トランジスタＴＲａのソースに接続されている。２つの電極板の他方には、第２端子（Ｃ２）が設けられている。第２端子は、電位線としてのプレート線ＰＬに接続されている。

選択トランジスタＴＲａは、強誘電体キャパシタＣＡが記憶しているデータをビット線ＢＬ_１に選択的に出力するためのスイッチとして機能する。ドレインは、ビット線ＢＬ_１に接続されている。ソースは、強誘電体キャパシタＣＡの第１端に接続されている。制御端子としてのゲートは、ワード線ＷＬ_１に接続されている。ワード線ＷＬ_１に読み出し電圧が供給されたとき、選択トランジスタＴＲａは、オン状態をとる。そして、強誘電体キャパシタＣＡが保持している電圧がデータとしてビット線ＢＬ_１に出力される。

次に、相違点について述べる。特定メモリセルＳＭＣ_１は、ノードＮＤａを有する。ノードＮＤａは、強誘電体キャパシタＣＡの第１端子と選択トランジスタＴＲａのソースとの間にある。ノードＮＤａは、専用配線Ｌ１で専用出力ピン１６_１に接続されている。つまり、特定メモリセルＳＭＣ_１の強誘電体キャパシタＣＡが備える第１端子は、専用出力ピン１６_１に接続されている。

本変形例においても、本実施の形態と同様の効果を得ることができる。なお、本変形例は、強誘電体メモリに限らず、磁気抵抗メモリやＲＯＭ等にも適用することができる。

本発明は、その要旨を逸脱しない範囲内で種々の変更が可能である。例えば、トランジスタＴＲは、２ビット以上のデータを記憶する多値のトランジスタであってもよい。

１：フラッシュメモリ
１０：メモリアレイ
１１：アドレスデコーダ
１２：読み出し回路
１３：出力回路
１４：出力ピン
１５：制御ロジック
１６：専用出力ピン
１７：増幅回路

Claims (5)

1. 複数の不揮発性メモリセルであって、当該複数の不揮発性メモリセルの中から予め決められた特定の不揮発性メモリセルを含む前記複数の不揮発性メモリセルと、
   前記特定の不揮発性メモリセルのための専用出力ピンと
   を有し、
   前記特定の不揮発性メモリセルは、
   当該特定の不揮発性メモリセルからのデータの読み出しの有無にかかわらず、記憶しているデータを前記専用出力ピンに出力する
   不揮発性メモリ。
2. 複数の出力ピンと、
   複数のビット線と、
   専用配線と
   を更に有し、
   前記特定の不揮発性メモリセルを含む前記複数の不揮発性メモリセルの各々は、
   前記複数のビット線のうちの対応するビット線に接続され、前記対応するビット線を経由して記憶しているデータを前記複数の出力ピンのうちのいずれか一に選択的に出力し、
   前記特定の不揮発性メモリセルは、
   対応するビット線への接続に加え、前記専用出力ピンに前記専用配線で接続されている
   請求項１に記載の不揮発性メモリ。
3. 前記特定の不揮発性メモリセルを含む前記複数の不揮発性メモリの各々は、
   浮遊ゲートを備えるトランジスタ
   を有し、
   各々のトランジスタは、
   前記複数のビット線のうちの対応するビット線に接続された端子
   を有し、
   前記特定の不揮発性メモリが備えるトランジスタの端子は、
   対応するビット線への接続に加え、前記専用出力ピンに前記専用配線で接続されている
   請求項２に記載の不揮発性メモリ。
4. 前記特定の不揮発性メモリセルを含む前記複数の不揮発性メモリの各々は、
   記憶素子
   を有し、
   各々の記憶素子は、
   前記複数のビット線のうちの対応するビット線に接続された端子
   を有し、
   前記特定の不揮発性メモリセルが備えるトランジスタの端子は、
   対応するビット線への接続に加え、前記専用出力ピンに前記専用配線で接続されている
   請求項２に記載の不揮発性メモリ。
5. 請求項１から４のいずれか一に記載の不揮発性メモリを備える半導体装置。

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