KR20040108221A - 데이터 처리방법 및 데이터 처리장치 - Google Patents

데이터 처리방법 및 데이터 처리장치 Download PDF

Info

Publication number
KR20040108221A
KR20040108221A KR1020030039127A KR20030039127A KR20040108221A KR 20040108221 A KR20040108221 A KR 20040108221A KR 1020030039127 A KR1020030039127 A KR 1020030039127A KR 20030039127 A KR20030039127 A KR 20030039127A KR 20040108221 A KR20040108221 A KR 20040108221A
Authority
KR
South Korea
Prior art keywords
address
release area
processing
area
data
Prior art date
Application number
KR1020030039127A
Other languages
English (en)
Other versions
KR100532442B1 (ko
Inventor
변대석
이승재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0039127A priority Critical patent/KR100532442B1/ko
Priority to US10/820,245 priority patent/US6975547B2/en
Priority to JP2004179679A priority patent/JP2005011504A/ja
Publication of KR20040108221A publication Critical patent/KR20040108221A/ko
Application granted granted Critical
Publication of KR100532442B1 publication Critical patent/KR100532442B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

해제 영역이 다수개의 칩들에 걸쳐 존재하는 경우, 처리 어드레스에 의하여 선택된 칩의 해제 영역으로 소정의 데이터를 프로그래밍하거나 상기 해제 영역에 저장된 데이터를 소거하기 위한 데이터 처리방법 및 데이터 처리장치가 개시된다. 상기 데이터 처리방법은 상기 다수개의 칩들 각각이 해제 영역을 정의하는 영역 어드레스들을 수신하고, 상기 영역 어드레스들을 저장하는 단계; 상기 다수개의 칩들 각각이 처리 어드레스를 수신하고, 상기 처리 어드레스와 상기 저장된 영역 어드레스들을 비교하는 단계; 및 상기 비교결과에 응답하여 상기 다수개의 칩들 중에서 상기 처리 어드레스에 의하여 선택된 칩의 해제 영역에 대하여 상기 데이터를 처리하는 단계를 구비한다. 상기 데이터 처리장치는 상기 데이터 처리방법을 수행한다.

Description

데이터 처리방법 및 데이터 처리장치{Data processing method and data processing apparatus}
본 발명은 데이터 처리방법 및 데이터 처리장치에 관한 것으로, 보다 상세하게는 해제영역(unlock region)이 다수개의 칩들에 걸쳐 존재하는 경우 하나의 칩을 억세스하는 방식으로 상기 해제영역으로/으로부터 소정의 데이터를 프로그래밍 (programing)/소거(erasing)할 수 있는 방법 및 장치에 관한 것이다.
잠김 영역(lock region)이란 프로그래밍/소거가 금지된 메모리 영역을 말하며, 해제 영역은 프로그래밍/소거가 허용되는 메모리 영역을 말한다. 따라서 하나의 메모리 칩에는 잠김 영역과 해제 영역이 동시에 존재할 수 있다. 상기 메모리 영역은 다수개의 휘발성 메모리 셀들(Volatile memory cells)로 이루어지거나 또는 다수개의 비휘발성 메모리 셀들(Non-volatile memory cells)로 이루어진다.
잠김(locking)은 펌웨어 침입자들(firmware piraters)에 의한 권한을 부여받지 않은 접근(unauthorized access)과 우발적인 프로그래밍/소거로부터 잠김 영역에 포함된 프로그램 코드를 보호한다. 해제(unlocking)는 해제 영역에 소정의 데이터를 프로그래밍하거나 또는 상기 해제 영역에 저장된 데이터를 소거할 수 있게 한다.
해제 영역이 다수개의 칩들에 걸쳐 존재하는 경우, 하나의 칩에 대하여 프로그래밍/소거를 하기 위해서는 상기 하나의 칩을 선택하기 위한 별도의 장치가 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 해제 영역이 다수개의 칩들에 걸쳐 존재하는 경우 하나의 칩을 억세스하는 방식으로 상기 해제 영역에 대한 프로그래밍/소거를 수행할 수 있는 방법 및 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 다수개의 칩들을 구비하는 반도체 장치의 블락도를 나타낸다.
도 2는 도 1에 도시된 어드레스 비교회로의 회로도를 나타낸다.
도 3은 도 2에 도시된 래치회로의 회로도를 나타낸다.
도 4는 시작 어드레스 래치 클락 신호 또는 끝 어드레스 래치 클락 신호를 발생하는 클락신호 발생기의 회로도를 나타낸다.
도 5는 도 4에 도시된 클락신호 발생기의 동작 타이밍도를 나타낸다.
도 6은 해제 영역의 시작 어드레스 및 해제 영역의 끝 어드레스를 어드레스 비교회로에 저장하기 위한 타이밍도를 나타낸다.
도 7은 제1칩 상의 해제 영역으로 소정의 데이터를 프로그래밍하기 위한 타이밍도를 나타낸다.
도 8은 도 2에 도시된 시작 어드레스 비교기의 회로도를 나타낸다.
도 9는 도 2에 도시된 끝 어드레스 비교기의 회로도를 나타낸다.
도 10은 본 발명의 실시예에 따른 해제 영역에 대한 데이터 프로세싱 방법을 나타내는 플로우 차트이다.
상기 기술적 과제를 달성하기 위한 해제 영역이 다수개의 칩들에 걸쳐서 존재하는 경우, 상기 다수개의 칩 들 중에서 선택된 하나의 칩의 해제 영역에 대하여 데이터를 처리하는 방법은 상기 다수개의 칩들 각각이 해제 영역을 정의하는 영역 어드레스들을 수신하고, 상기 영역 어드레스들을 저장하는 단계; 상기 다수개의 칩들 각각이 처리 어드레스를 수신하고, 상기 처리 어드레스와 상기 저장된 영역 어드레스들을 비교하는 단계; 및 상기 비교결과에 응답하여 상기 다수개의 칩들 중에서 상기 처리 어드레스에 의하여 선택된 칩의 해제 영역에 대하여 상기 데이터를 처리하는 단계를 구비한다.
상기 영역 어드레스들은 상기 해제 영역의 시작을 나타내는 시작 어드레스 및 상기 해제 영역의 끝을 나타내는 끝 어드레스를 구비한다.
상기 처리 어드레스는 사용자에 의하여 선택되고, 상기 해제 영역을 억세스하기 위한 어드레스를 나타낸다.
상기 해제 영역은 비휘발성 프로그램 및 소거 가능한 메모리 셀들을 구비한다. 상기 해제 영역은 휘발성 메모리 셀들을 구비한다.
상기 데이터를 처리하는 단계는 상기 선택된 칩의 해제 영역으로 상기 데이터를 프로그래밍하거나, 상기 선택된 칩의 해제 영역에 이미 프로그래밍된 상기 데이터를 소거한다.
상기 기술적 과제를 달성하기 위한 다수개의 칩들을 구비하며, 해제 영역이 상기 다수개의 칩들에 걸쳐서 존재하는 데이터 처리 장치에서, 상기 다수개의 칩들 각각은 상기 해제 영역의 전부 또는 일부를 포함하는 메모리 셀 어레이; 상기 해제 영역을 정의하는 영역 어드레스들을 수신하여 저장하고, 입력되는 처리 어드레스와 저장된 상기 영역 어드레스들을 비교하고, 그 비교결과로서 해제 인에이블 신호를 출력하는 어드레스 비교회로; 및 상기 해제 인에이블 신호에 응답하여, 상기 다수개의 칩들 중에서 상기 처리 어드레스에 의하여 선택된 칩의 상기 해제 영역과 소정의 데이터를 프로세싱하는 인터페이스를 구비한다.
상기 해제 영역은 비휘발성 프로그램 및 소거 가능한 메모리 셀들로 구성되거나, 또는 휘발성 메모리 셀들로 구성된다.
상기 영역 어드레스들은 상기 해제 영역의 시작을 나타내는 시작 어드레스 및 상기 해제 영역의 끝을 나타내는 끝 어드레스를 구비한다.
상기 어드레스 비교회로는 시작 클락신호에 응답하여 상기 시작 어드레스를 래치하는 시작 어드레스 저장 회로; 끝 클락신호에 응답하여 상기 끝 어드레스를 래치하는 끝 어드레스 저장 회로; 상기 시작 어드레스 저장 회로에 래치된 시작 어드레스와 상기 처리 어드레스를 비교하고, 그 비교결과로서 시작 인에이블 신호를출력하는 시작 어드레스 비교기; 상기 끝 어드레스 저장 회로에 래치된 끝 어드레스와 상기 처리 어드레스를 비교하고, 그 비교결과로서 끝 인에이블 신호를 출력하는 끝 어드레스 비교기; 및 상기 시작 인에이블 신호 및 상기 끝 인에이블 신호를 비교하고, 그 비교결과로서 상기 해제 인에이블 신호를 출력하는 논리회로를 구비한다.
상기 시작 어드레스 비교기는 상기 처리 어드레스가 상기 시작 어드레스와 같거나 큰 경우 활성화된 상기 해제 인에이블 신호를 출력한다. 상기 끝 어드레스 비교기는 상기 처리 어드레스가 상기 시작 어드레스와 같거나 작은 경우 활성화된 상기 해제 인에이블 신호를 출력한다.
상기 인터페이스는 상기 해제 인에이블 신호에 응답하여 상기 처리 어드레스에 의하여 선택된 칩의 상기 해제 영역으로 상기 소정의 데이터를 프로그래밍하거나, 상기 선택된 칩의 상기 해제 영역에 이미 프로그래밍된 상기 소정의 데이터를 소거한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 다수개의 칩들을 구비하는 반도체 장치의블락도를 나타낸다. 도 1을 참조하면, 반도체 장치(100)는 데이터 처리장치를 구현한 것으로서 제1칩(110-1) 및 제2칩(110-2)을 구비한다.
제1칩(110-1)은 메모리 셀 어레이(120-1), 로우 디코더(130-1), W/L 제어회로(132-1), 컬럼 디코더(140-1), B/L 제어회로(142-1), 소거 제어회로(150-1), 프로그램 제어회로(152-1), 어드레스 비교회로(160-1) 및 제어회로(170-1)를 구비한다.
메모리 셀 어레이(120-1)는 해제 영역(121-1) 및 잠김 영역(123-1)을 구비한다. 해제 영역(121-1)의 시작은 시작 어드레스(STADD)에 의하여 메모리 셀 어레이(120-1)중에서 선택된 메모리 셀로부터 시작된다.
메모리 셀 어레이(120-1)는 비휘발성 메모리 셀들로 구현될 수 있다. 상기 비휘발성 메모리 셀은 NAND 플레쉬 메모리 셀 또는 NOR 프레쉬 메모리 셀로 구현될 수 있다. NAND 플레쉬 메모리 셀 또는 NOR 프레쉬 메모리 셀은 프로그램 및 소거 가능한 메모리 셀이다. NAND 플레쉬 메모리 셀 또는 NOR 프레쉬 메모리 셀의 기본적인 구조는 당업계에서 잘 알려져 있으므로 이에 대한 상세한 설명은 생략한다.
또한, 메모리 셀 어레이(120-1)는 DRAM등과 같은 휘발성 메모리 셀들로 구현될 수 있다.
로우 디코더(130-1)는 워드라인을 선택하기 위하여 어드레스(ADD<17:8>)를 디코딩한다. W/L 제어회로(132-1)는 소거 제어회로(150-1) 또는 프로그램 제어회로 (152-1)로부터 출력되는 제어신호에 응답하여 로우 디코더(130-1)에 의하여 선택된 워드라인으로 소정의 전압을 공급한다. 컬럼 디코더(140-1)는 비트라인을 선택하기위하여 어드레스(ADD<7:0>)를 디코딩한다.
B/L 제어회로(142-1)는 소정의 페이지 버퍼(미도시)를 구비한다. B/L 제어회로(142-1)는 소정의 데이터(DATA<7:0>)를 메모리 셀 어레이(120-1)의 메모리 셀에 프로그래밍하는 경우, 프로그램 제어회로(152-1)로부터 출력되는 제어신호에 응답하여 상기 페이지 버퍼에 저장된 데이터(DATA<7:0>)를 대응되는 비트라인으로 전송하고, 상기 메모리 셀 어레이의 메모리 셀에 저장된 소정의 데이터를 소거하는 경우 소거 제어회로(150-1)로부터 출력되는 제어신호에 응답하여 상기 페이지 버퍼와 상기 비트라인을 분리시킨다.
소거 제어회로(150-1)는 제어회로(170-1)로부터 출력되는 소거 인에이블 신호(EEN-1)에 응답하여 W/L 제어회로(132-1) 또는 B/L 제어회로(142-1)의 동작을 제어하기 위한 상기 제어신호를 출력한다.
프로그램 제어회로(152-1)는 제어회로(170-1)로부터 출력되는 프로그램 인에이블 신호(PEN-1)에 응답하여 W/L 제어회로(132-1) 또는 B/L 제어회로(142-1)의 동작을 제어하기 위한 상기 제어신호를 출력한다.
어드레스 비교회로(160-1)는 해제 영역(121-1)을 정의하는 영역 어드레스들 (STADD<18:8>, EDADD<18:8>))을 수신하여 저장하고, 입력되는 처리 어드레스 (ADD<18:8>) 및 저장된 상기 영역 어드레스들을 비교하고, 그 비교결과로서 해제 인에이블 신호(ULK-1)를 제어회로(170-1)로 출력한다.
제어회로(170-1)는 명령신호(CMD) 및 어드레스 입력 펄스(address input pulse; AIP)에 응답하여 시작 어드레스를 래치하기 위한 시작 클락신호(이하'시작클락신호'라 한다; STCLK), 끝 어드레스를 래치하기 위한 끝 클락신호(이하' 끝 클락신호'라 한다; EDCLK), 및 리셋신호(RESET)를 발생하고 이들(STCLK, EDCLK, RESET)을 어드레스 비교회로(160-1)로 출력하고, 칩 선택 어드레스(ADD<18>) 및 해제 인에이블 신호(ULK-1)에 응답하여 소거 인에이블 신호(EEN-1) 또는 프로그램 인에이블 신호(PEN-1)를 발생한다.
제2칩(110-2)은 메모리 셀 어레이(120-2), 로우 디코더(130-2), W/L 제어회로(132-2), 컬럼 디코더(140-2), B/L 제어회로(142-2), 소거 제어회로(150-2), 프로그램 제어회로(152-2), 어드레스 비교회로(160-2) 및 제어회로(170-2)를 구비한다.
메모리 셀 어레이(120-2), 로우 디코더(130-2), W/L 제어회로(132-2), 컬럼 디코더(140-2), B/L 제어회로(142-2), 소거 제어회로(150-2), 프로그램 제어회로 (152-2), 어드레스 비교회로(160-2) 및 제어회로(170-2) 각각의 구조 및 동작은 메모리 셀 어레이(120-1), 로우 디코더(130-1), W/L 제어회로(132-1), 컬럼 디코더 (140-1), B/L 제어회로(142-1), 소거 제어회로(150-1), 프로그램 제어회로(152-1), 어드레스 비교회로(160-1) 및 제어회로(170-1)의 구조 및 동작과 동일하다.
메모리 셀 어레이(120-2)는 해제 영역(121-2) 및 잠김 영역(123-2)을 구비한다. 해제 영역(121-1)의 끝은 끝 어드레스(EDADD)에 응답하여 선택된 메모리 셀 어레이(120-2)의 메모리 셀에서 끝난다.
즉, 해제 영역(121-1과 121-2)이 제1칩(120-1)과 제2칩(120-2)에 걸쳐서 존재한다. 도 1에서는 설명의 편의를 위하여 두 개의 칩들(120-1, 120-2)만 도시하나본 발명에 따른 데이터 처리방법 및 데이터 처리 장치는 칩들의 수에 한정되는 것이 아니다.
표 1을 참조하면, 반도체 장치(100)로 입력되는 각 어드레스(ADD<18:0>)는 8개의 입출력 데이터 핀들(IO<0> 내지 IO<7>; 미 도시)을 통하여 8비트씩 3사이클을 통하여 순차적으로 입력된다고 가정한다.
IO<0> IO<1> IO<2> IO<3> IO<4> IO<5> IO<6> IO<7> 비고
1ST_C ADD<0> ADD<1> ADD<2> ADD<3> ADD<4> ADD<5> ADD<6> ADD<7> Y_ADD
2ND_C ADD<8> ADD<9> ADD<10> ADD<11> ADD<12> ADD<13> ADD<14> ADD<15> X-ADD1
3RD_C ADD<16> ADD<17> ADD<18> X-ADD2
첫 번째 사이클(1ST_C)에서 입력되는 어드레스(ADD<7:0>)는 비트라인을 선택하기 위한 어드레스(Y-ADD)이고, 두 번째 사이클(2ND_C)에 입력되는 어드레스 (ADD<15:8>)는 워드라인을 선택하기 위한 제1어드레스(X-ADD1)이고, 세 번째 사이클(3RD_C)에 입력되는 어드레스(ADD<18:16>)중에서 어드레스(ADD<17:16>)는 워드라인을 선택하기 위한 제2어드레스(X-ADD2)라고 가정한다.
그리고, 도 1에 도시된 해제 영역(121-1, 121-2)의 메모리 셀은 제1어드레스 (X-ADD1; ADD<15:8>)및 제2어드레스(X-ADD2; ADD<18:16>)가 결합된 어드레스 (ADD<18:8>)에 의하여 선택된다. 여기서 해제 영역은 어드레스(ADD<18:8>)에 의하여 선택된다고 가정한다.
어드레스(ADD<18>)는 제1칩(120-1)과 제2칩(120-2)중에서 어느 하나의 칩을 선택하기 위한 칩 선택 어드레스이다. 칩 선택 어드레스(ADD<18>)가 "0"인 경우 제1칩(120-1)이 선택되고, 칩 선택 어드레스(ADD<18>)가 "1"인 경우 제2칩(120-1)이 선택된다고 가정한다. 칩들의 수가 증가할수록 칩 선택 어드레스의 비트 수도 증가한다.
인터페이스는 데이터(DATA<7:0>)를 처리 어드레스(ADD<18:0>)에 대응되는 해제 영역(121-1, 121-2)의 메모리 셀로 프로그래밍하거나, 처리 어드레스 (ADD<18:0>)에 대응되는 해제 영역(121-1, 121-2)의 메모리 셀에 저장된 데이터를 소거하기 위한 필요한 동작을 수행한다.
상기 인터페이스는 로우 디코더(130-1), W/L 제어회로(132-1), 컬럼 디코더(140-1), B/L 제어회로(142-1), 소거 제어회로(150-1), 프로그램 제어회로 (152-1) 및 제어회로(170-1)를 구비한다.
도 2는 도 1에 도시된 어드레스 비교회로의 회로도를 나타낸다. 도 2를 참조하면, 어드레스 비교회로(160-i, i는 1, 2)는 시작 어드레스 저장회로(210), 시작 어드레스 비교기(230), 끝 어드레스 저장회로(250), 끝 어드레스 비교기(270), NAND 게이트(280) 및 인버터(290)를 구비한다.
시작 어드레스 저장회로(210)는 다수개의 래치들(211-1, ..., 211-2, 211-3)을 구비하며, 다수개의 래치들(211-1, ..., 211-2, 211-3)각각은 D-플립플롭으로 구현된다.
다수개의 D-플립플롭들(211-1, ..., 211-2, 211-3)각각의 클럭단자(CLK)로 시작 클락신호(STCLK)가 입력되고, 다수개의 D-플립플롭들(211-1, ..., 211-2, 211-3)각각의 리셋단자(CLK)로 리셋신호(RESET)가 입력된다.
D-플립플롭(211-1)은 시작 클락신호(STCLK)의 상승에지에 응답하여 입력단자(DI)로 입력되는 시작 어드레스의 9번째 비트의 데이터(STADD<8>)를 래치하고, 래치된 데이터(latched start address; LSA<8>)를 출력단자(DQ)를 통하여 출력신호로서 출력한다.
D-플립플롭(211-2)은 시작 클락신호(STCLK)의 상승에지에 응답하여 입력단자 (DI)로 입력되는 시작 어드레스의 18번째 비트의 데이터(STADD<17>)를 래치하고, 래치된 데이터(LSA<17>)를 출력단자(DQ)를 통하여 출력신호로서 출력한다.
D-플립플롭(211-3)은 시작 클락신호(STCLK)의 상승에지에 응답하여 입력단자 (DI)로 입력되는 시작 어드레스의 19번째 비트의 데이터(STADD<18>)를 래치하고, 래치된 데이터(LSA<18>)를 출력단자(DQ)를 통하여 출력신호로서 출력한다.
시작 어드레스 비교기(230)는 시작 어드레스 저장회로(210)에 래치된 시작 어드레스(LSA<18:8>) 및 처리 어드레스(ADD<18;8>)를 수신하고, 이들((LSA<18:8>)과 처리 어드레스(ADD<18;8>))을 비트 단위(bitwise)로 비교하고, 그 비교결과로서 시작 인에이블 신호(STEN)를 NAND 게이트(280)로 출력한다. 시작 어드레스 비교기 (230)의 일예는 도 6에 도시되어 있다.
여기서 처리 어드레스(ADD<18;8>)가 래치된 시작 어드레스(LSA<18:8>)보다 같거나 크다면, 시작 어드레스 비교기(230)는 활성화(논리 하이)된 시작 인에이블 신호(STEN)를 출력한다.
끝 어드레스 저장회로(250)는 다수개의 래치들(211-4, ..., 211-5, 211-6)을 구비하며, 다수개의 래치들(211-4, ..., 211-5, 211-6)각각은 D-플립플롭으로 구현된다. D-플립플롭들(211-4, ..., 211-5, 211-6)각각의 클럭단자(CLK)로 끝 클락신호(EDCLK)가 입력되고, 다수개의 D-플립플롭들(211-4, ..., 211-5, 211-6)각각의 리셋단자(CLK)로 리셋신호(RESET)가 입력된다.
D-플립플롭(211-4)은 끝 클락신호(EDCLK)의 상승에지에 응답하여 입력단자 (DI)로 입력되는 끝 어드레스의 9번째 비트의 데이터(EDADD<8>)를 래치하고, 래치된 데이터(LEA<8>)를 출력단자(DQ)를 통하여 출력신호로서 출력한다.
D-플립플롭(211-5)은 끝 클락신호(EDCLK)의 상승에지에 응답하여 입력단자 (DI)로 입력되는 끝 어드레스의 18번째 비트의 데이터(ADD<17>)를 래치하고, 래치된 데이터(LEA<17>)를 출력단자(DQ)를 통하여 출력신호로서 출력한다.
D-플립플롭(211-6)은 끝 클락신호(EDCLK)의 상승에지에 응답하여 입력단자 (DI)로 입력되는 끝 어드레스의 19번째 비트의 데이터(ADD<18>)를 래치하고, 래치된 데이터(LEA<18>)를 출력단자(DQ)를 통하여 출력신호로서 출력한다.
끝 어드레스 비교기(270)는 끝 어드레스 저장회로(250)에 래치된 끝 어드레스(LEA<18:8>)와 처리 어드레스(ADD<18;8>)를 수신하고, 이들((LEA<18:8>)과 처리 어드레스(ADD<18;8>))을 비트 단위(bitwise)로 비교하고, 그 비교결과로서 끝 인에이블 신호(EDEN)를 NAND 게이트(280)로 출력한다. 끝 어드레스 비교기(270)의 일예는 도 7에 도시되어 있다.
여기서 처리 어드레스(ADD<18;8>)가 래치된 끝 어드레스(LEA<18:8>)보다 같거나 작다면, 끝 어드레스 비교회로(230)는 활성화(논리 하이)된 끝 인에이블 신호(STEN)를 출력한다.
NAND 게이트(280)는 시작 인에이블 신호(STEN)와 끝 인에이블 신호(EDEN)를부정 논리곱하고, 그 결과를 인버터(290)로 출력한다. 인버터(290)는 NAND 게이트 (280)의 출력신호를 반전시키고, 그 반전결과를 해제 인에이블 신호(ULK-i, i는 1, 2)로 제어회로(170-1, 170-2)로 출력한다.
도 3은 도 2에 도시된 래치회로의 회로도를 나타낸다. 도 3을 참조하면, 각 플립플롭(211-1, i는 1 내지 6)은 다수개의 인버터들(301, 302, 311, 315, 319), 두개의 NAND게이트(313, 317) 및 다수개의 전송게이트들(303, 305, 307, 309)을 구비한다.
각 플립플롭(211-1, i는 1 내지 6)은 클락단자(CLK)로 입력되는 시작 클럭신호(STCLK) 또는 끝 클락신호(EDCLK)의 상승에지에 응답하여 입력단자(DI)로 입력되는 데이터(1 또는 0)를 출력단자(DQ)로 출력한다.
예컨대 리셋단자(R)로 입력되는 리셋신호가 논리 로우이고, 클락단자(CLK)로 입력되는 시작 클럭신호(STCLK)가 논리 로우인 경우, 입력단자(DI)로 입력된 신호는 전송 게이트(303)를 통하여 노드(304)로 전송된다. 이때 노드(306)의 신호는 NAND게이트(313) 및 인버터(315)에 의하여 결정된다.
계속하여 클락단자(CLK)로 입력되는 시작 클럭신호(STCLK)가 논리 하이로 천이하는 경우, 노드(304)의 신호는 전송 게이트들(305, 307)을 통하여 노드(308)로 전송된다. 따라서 출력단자(DQ)의 신호는 NAND게이트(317)와 인버터(319)에 의하여 논리 하이가 된다.
도 4는 시작 어드레스 래치 클락 신호 또는 끝 어드레스 래치 클락 신호를 발생하는 클락신호 발생기의 회로도를 나타낸다.
도 4의 클락신호 발생기는 도 1의 각 제어회로(170-1, 170-2)내에 구현되고, 시작 클락신호(STCLK) 또는 끝 클락신호(EDCLK)를 발생한다. 도 5는 도 4에 도시된 클락신호 발생기의 동작 타이밍도를 나타낸다.
도 1, 도 4 및 도 5를 참조하면, AND 게이트(401)는 내부 명령신호(CMD_in) 및 래치(405)의 제2출력단(DQ1B)으로부터 출력되는 신호를 논리곱한다.
여기서 내부 명령신호(CMD_in)는 시작 어드레스(STADD<18:8>) 또는 끝 어드레스(EDADD<18:8>)를 각 어드레스 비교회로(160-1, 160-2)에 저장하기 위한 명령신호(CMD; SASCMD)가 입력된 후 소정의 시간이 경과된 후 활성화되는 명령신호이다.
인버터(403)는 AND게이트(401)의 출력단과 래치(405)의 입력단자(DI)사이에 접속된다. 래치(405)는 클락단자(CLK)로 입력되는 어드레스 입력 펄스(AIP)에 클락되어 입력단자(DI)로 입력되는 신호를 제1출력단자(DQ1)로 출력한다.
래치(407)의 입력단자(DI)와 래치(407)의 제2출력단자(DQ2B)는 서로 접속되고, 래치(407)의 클락단자(CLK)는 래치(405)의 제1출력단자(DQ1)와 서로 접속된다.
래치(407)는 래치(405)의 제1출력단자(DQ1)로부터 출력되는 신호에 클락되어 입력단자(DI)로 입력되는 신호를 제1출력단자(DQ2)를 통하여 인버터(409)의 입력단으로 출력한다.
인버터(409)는 래치(407)의 제1출력단자(DQ2)의 출력신호를 반전시키고, 그 반전결과(A)를 NAND게이트(411)로 출력한다. NAND게이트(411)는 인버터(409)의 출력신호(A)와 래치(405)의 제1출력단자(DQ1)를 통하여 입력되는 신호를 부정 논리곱한다.
인버터(413)는 NAND게이트(411)의 출력신호를 반전시키고, 펄스 발생기(415)는 인버터(413)의 출력신호에 응답하여 시작 클락신호(STCLK) 또는 끝 클락신호 (EDCLK)를 발생한다. 펄스 발생기(415)는 인버터(417)와 AND게이트(419)로 구성된다. 각 래치(405 및 407)의 내부구성은 도 3에 도시된 래치(211-i)와 동일하다. 각 래치(405 및 407)는 리셋신호(RST)에 응답하여 리셋된다.
따라서 도 5에 도시된 시작 클락신호(STCLK) 또는 끝 클락신호(EDCLK)는 어드레스 입력 펄스(AIP)의 3번째 상승에지로부터 소정의 시간이 경과된 후 발생된다.
도 6은 해제 영역의 시작 어드레스 및 해제 영역의 끝 어드레스를 어드레스 비교회로에 저장하기 위한 타이밍도를 나타낸다.
도 1 내지 도 6을 참조하여 해제 영역을 설정하기 위한 시작 어드레스와 끝 어드레스를 시작 어드레스 저장회로 및 끝 어드레스 저장회로에 각각 저장하는 과정을 설명하면 다음과 같다.
초기에 제1칩(110-1)의 메모리 셀 어레이(120-1) 및 제2칩(110-2)의 메모리 셀 어레이(120-2)의 모든 영역이 잠김 영역으로 설정된다고 가장한다.
사용자 또는 반도체 장치(100)의 제조업자는 일련의 명령신호들(예컨대 프로그램을 위한 명령신호, 또는 소거를 위한 명령신호)을 사용하여 해제 영역의 시작을 나타내는 시작 어드레스(STADD<18:8>) 및 상기 해제 영역의 끝을 나타내는 끝 어드레스(EDADD<18:8>)를 다음과 같이 저장한다.
시작 어드레스(STADD<18:8>)를 각 어드레스 비교회로(160-1, 160-2)에 저장하기 위한 명령신호(CMD; SASCMD)가 각 제어회로(170-1, 170-2)로 입력된 후, 시작어드레스(STADD<7:0>)는 어드레스 입력 펄스(AIP)의 첫 번째(1) 상승에지에 응답하여 제1칩(110-1) 및 제2칩(110-2)으로 입력되고, 시작 어드레스(STADD<15:8>)는 어드레스 입력 펄스(AIP)의 두 번째(2) 상승에지에 응답하여 각 어드레스 비교회로 (160-1, 160-2)로 입력되고, 시작 어드레스(STADD<18:16>)는 어드레스 입력 펄스 (AIP)의 세 번째(3) 상승에지에 응답하여 각 어드레스 비교회로(160-1, 160-2)로 입력된다.
시작 어드레스(STADD<18:8>)가 각 어드레스 비교회로(160-1, 160-2)로 모두 입력된 후, 각 제어회로(170-1, 170-2)는 시작 클락신호(STCLK)를 각 어드레스 비교회로(160-1, 160-2)로 출력한다.
따라서 시작 어드레스 저장회로(210)의 각 D-플립플롭(211-1, ..., 211-2, 211-3)은 시작 클락신호(STCLK)의 상승에지에 응답하여 상기 시작 어드레스 (STADD<18:8>)를 래치한다.
해제 영역의 끝 어드레스(EDADD<18:8>)를 각 어드레스 비교회로(160-1, 160-2)에 저장하는 방법은 상술한 해제 영역의 시작 어드레스(STADD<18:8>)를 각 어드레스 비교회로(160-1, 160-2)에 저장하는 방법과 동일하므로 이에 대하여 간단히 설명하면 다음과 같다.
끝 어드레스(EDADD<18:8>)가 각 어드레스 비교회로(160-1, 160-2)로 모두 입력된 후, 각 제어회로(170-1, 170-2)는 끝 클락신호(EDCLK)를 각 어드레스 비교회로(160-1, 160-2)로 출력한다.
따라서 끝 어드레스 저장회로(250)의 각 D-플립플롭(211-4,.., 211-5, 211-6)은 끝 클락신호(STCLK)의 상승에지에 응답하여 상기 끝 어드레스(EDADD<18:8>)를 래치한다.
해제 영역에 대한 영역 어드레스들(STADD<18:8>, EDADD<18:8>)이 각 어드레스 저장 회로(210, 250)에 저장된 후, 사용자가 상기 해제 영역과 소정의 데이터를 프로세싱하기 위한 처리 어드레스(ADD<18:0>)를 입력하면, 시작 어드레스 비교기 (230)는 처리 어드레스(ADD<18:8>) 및 시작 어드레스 저장회로(210)에 래치된 시작 어드레스(LSA<18:8>)를 비트단위로 비교하고, 그 비교결과로서 시작 인에이블 신호(STEN)를 NAND 게이트(280)로 출력한다.
이와 동시에 끝 어드레스 비교기(270)는 처리 어드레스(ADD<18:8>) 및 끝 어드레스 저장회로(250)에 래치된 끝 어드레스(LEA<18:8>)를 비트단위로 비교하고, 그 비교결과로서 끝 인에이블 신호(EDEN)를 NAND 게이트(280)로 출력한다.
처리 어드레스(ADD<18:8>)가 시작 어드레스(STADD<18:8>)보다 같거나 큰 경우, 시작 어드레스 비교기(230)는 활성화(예컨대 논리 하이)된 시작 인에이블 신호(STEN)를 NAND 게이트(280)로 출력한다. 또한, 처리 어드레스(ADD<18:8>)가 끝 어드레스(EDADD<18:8>)보다 같거나 작은 경우, 끝 어드레스 비교기(270)는 활성화된 끝 인에이블 신호(EDEN)를 NAND 게이트(280)로 출력한다.
따라서 인버터(290)의 출력신호(ULK-i)가 활성화되는 경우, 처리 어드레스 (ADD<18:8>)는 해제 영역의 메모리 셀을 억세스하는 어드레스로 판단된다.
각 제어회로(170-1, 170-2)는 활성화된 각 해제 인에이블 신호(ULK-i, i는 1또는 2) 및 칩 선택 어드레스(ADD<18>)에 응답하여 활성화된 각 소거 인에이블 신호(EEN-1, EEN-2)를 각 소거 제어회로(150-1, 150-2)로 출력한다.
또한, 각 제어회로(170-1, 170-2)는 활성화된 각 해제 인에이블 신호(ULK-i, i는 1 또는 2) 및 칩 선택 어드레스(ADD<18>)에 응답하여 활성화된 각 프로그램 인에이블 신호(PEN1, PEN2)를 각 프로그램 제어회로(152-1, 152-2)로 출력한다.
만일 칩 선택 어드레스(ADD<18>)가 0인 경우, 프로그래밍/소거는 제1칩(110-1)의 해제 영역(121-1)에서만 수행되고, 칩 선택 어드레스(ADD<18>)가 1인 경우, 프로그래밍/소거는 제2칩(110-2)의 해제 영역(121-2)에서만 수행된다.
도 7은 제1칩의 해제 영역에 프로그램을 수행하기 위한 타이밍도를 나타낸다.
시작 어드레스(STADD<18:8>)는 011h이고, 끝 어드레스(EDADD<18:8>)는 013h이고, 처리 어드레스(ADD<18:8>)는 012h라고 가정하면, 제1칩(110-1)에서 프로그래밍이 수행되는 과정을 간단히 설명하면 다음과 같다. 여기서 h는 십육진수 (hexadecimal)를 나타낸다.
처리 어드레스(ADD<18:8>; 012h)는 시작 어드레스(STADD<18:8>; 011h)보다 크므로, 도 2 및 도 6을 참조하면 시작 어드레스 비교기(230)는 활성화된 시작 인에이블 신호(STEN)를 출력한다.
이와 동시에 처리 어드레스(ADD<18:8>; 012h)는 끝 어드레스(EDADD<18:8>; 013h)보다 작으므로, 도 2 및 도 7을 참조하면 끝 어드레스 비교기(270)는 활성화된 끝 인에이블 신호(EDEN)를 출력한다. 즉, 입력된 처리 어드레스(ADD<18:8>)는해제 영역에 포함된다.
따라서 각 어드레스 비교회로(160-1, 160-2)는 활성화된 각 해제 인에이블 신호(ULK-i, i는 1 또는 2)를 각 제어회로(170-1, 170-2)로 출력한다.
제1칩(110-1)의 제어회로(170-1)는 활성화된 해제 인에이블 신호(ULK-1) 및 칩 선택 어드레스(ADD<18>="0")에 응답하여 활성화된 프로그램 인에이블 신호(PEN-1)를 프로그램 제어 회로(152-1)로 출력한다.
그러나, 제2칩(110-2)의 제어회로(170-2)는 활성화된 해제 인에이블 신호(ULK-1) 및 칩 선택 어드레스(ADD<18>="0")에 응답하여 비활성화된 프로그램 인에이블 신호(PEN-2)를 프로그램 제어 회로(152-2)로 출력한다.
따라서 해제 영역이 다수개의 칩들에 걸쳐 존재하는 경우라도, 처리 어드레스(ADD<18:8>)에 의하여 선택된 제1칩(110-1)의 메모리 셀 어레이(120-1)의 해제 영역(121-1)에서만 프로그래밍이 수행된다.
도 8은 도 2에 도시된 시작 어드레스 비교기의 회로도를 나타낸다. 도 8을 참조하면 시작 어드레스 비교기(230)는 다수개의 비교기들(230-1, 230-2, 230-3,..., 230-n)을 구비한다.
비교기(230-1)는 래치된 시작 어드레스의 LSB(LSA<8>)와 처리 어드레스의 LSB(ADD<8>)를 비교한다. 비교기(230-1)는 배타 논리합 게이트(Exclusive OR gate; XOR; 601), 인버터(603), 및 세 개의 NAND 게이트들(605, 607, 609)을 구비한다.
XOR(601)는 래치된 시작 어드레스의 LSB(LSA<8>)와 접지전압(예컨대 논리 로우)을 배타 논리합하고, 그 결과를 NAND게이트(605)로 출력한다. 인버터(603)는 처리 어드레스의 LSB(ADD<8>)를 반전시키고, 그 결과를 NAND 게이트(605)로 출력한다.
NAND 게이트(607)는 래치된 시작 어드레스의 LSB(LSA<8>)와 접지전압을 부정 논리곱하고, 그 결과를 NAND 게이트(609)로 출력한다. NAND 게이트(609)는 NAND게이트들(605와 607)을 부정 논리곱하고, 그 결과를 XOR(611)로 출력한다.
비교기(230-2)는 XOR(611), 인버터(613), 및 세 개의 NAND 게이트들(615, 617, 619)을 구비한다. XOR(611)는 비교기(230-1)의 출력신호 및 LSA<9>를 배타 논리합하고, 그 결과를 NAND 게이트(615)로 출력한다. 인버터(613)는 ADD<9>를 반전시키고, 그 결과를 NAND 게이트(615)로 출력한다.
NAND 게이트(617)는 비교기(230-1)의 출력신호 및 LSA<9>를 부정 논리곱하고, 그 결과를 NAND 게이트(619)로 출력한다. NAND 게이트(619)는 NAND들(615, 617)의 출력신호들을 부정 논리곱하고, 그 결과를 XOR(621)로 출력한다.
비교기(230-3)는 XOR(621), 인버터(623), 및 세 개의 NAND 게이트들(625, 627, 629)을 구비한다. XOR(621)는 비교기(230-2)의 출력신호 및 LSA<10>를 배타 논리합하고, 그 결과를 NAND 게이트(625)로 출력한다. 인버터(623)는 ADD<10>를 반전시키고, 그 결과를 NAND 게이트(625)로 출력한다.
NAND 게이트(627)는 비교기(230-2)의 출력신호 및 LSA<10>를 부정 논리곱하고, 그 결과를 NAND 게이트(629)로 출력한다. NAND 게이트(629)는 NAND들(625, 627)의 출력신호들을 부정 논리곱하고, 그 결과를 다음 단의 비교기(미 도시)의 XOR(미 도시)로 출력한다.
비교기(230-n)는 래치된 시작 어드레스의 MSB(LSA<18>)와 처리 어드레스의 MSB(ADD<18>)를 비교한다. 비교기(230-n)는 XOR(631), 인버터(633), 및 세 개의 NAND 게이트들(635, 637, 639)을 구비한다. XOR(631)는 비교기(230-(n-1); 미 도시)의 출력신호 및 LSA<18>를 배타 논리합하고, 그 결과를 NAND 게이트(635)로 출력한다. 인버터(633)는 ADD<18>를 반전시키고, 그 결과를 NAND 게이트(635)로 출력한다.
NAND 게이트(637)는 비교기(230-(n-1))의 출력신호 및 LSA<18>를 부정 논리곱하고, 그 결과를 NAND 게이트(639)로 출력한다. NAND 게이트(639)는 NAND들(635, 637)의 출력신호들을 부정 논리곱한다. 인버터(640)는 NAND 게이트(639)의 출력신호를 반전시키고, 그 결과로서 시작 인에이블 신호(SREN)를 출력한다.
도 9는 도 2에 도시된 끝 어드레스 비교기의 회로도를 나타낸다. 도 7을 참조하면 끝 어드레스 비교기(270)는 다수개의 비교기들(270-1, 270-2, 270-3,..., 270-n)을 구비한다.
비교기(270-1)는 래치된 끝 어드레스의 LEA<8>와 처리 어드레스의 ADD<8>를 비교한다. 비교기(270-1)는 XOR(701), 인버터(703), 및 세 개의 NAND 게이트들 (705, 707, 709)을 구비한다.
XOR(701)는 처리 어드레스의 ADD<8>와 논리 로우(예컨대 접지전압 레벨)를 배타 논리합하고, 그 결과를 NAND게이트(705)로 출력한다. 인버터(703)는 끝 어드레스의 LEA<8>를 반전시키고, 그 결과를 NAND 게이트(705)로 출력한다.
NAND 게이트(707)는 처리 어드레스의 ADD<8>와 논리 로우를 부정 논리곱하고, 그 결과를 NAND 게이트(709)로 출력한다. NAND 게이트(709)는 NAND게이트들 (705와 707)을 부정 논리곱하고, 그 결과를 다음 단의 비교기(270-2)의 XOR(711)로 출력한다.
비교기(270-2)는 XOR(711), 인버터(713), 및 세 개의 NAND 게이트들(715, 717, 719)을 구비한다. XOR(711)는 비교기(270-1)의 출력신호 및 ADD<9>를 배타 논리합하고, 그 결과를 NAND 게이트(715)로 출력한다. 인버터(713)는 LEA<9>를 반전시키고, 그 결과를 NAND 게이트(715)로 출력한다.
NAND 게이트(717)는 비교기(270-1)의 출력신호 및 ADD<9>를 부정 논리곱하고, 그 결과를 NAND 게이트(719)로 출력한다. NAND 게이트(719)는 NAND들(715, 717)의 출력신호들을 부정 논리곱하고, 그 결과를 다음 단의 비교기(270-3)의 XOR(721)로 출력한다.
비교기(270-3)는 XOR(721), 인버터(723), 및 세 개의 NAND 게이트들(725, 727, 729)을 구비한다. XOR(721)는 비교기(270-2)의 출력신호 및 ADD<10>를 배타 논리합하고, 그 결과를 NAND 게이트(725)로 출력한다. 인버터(723)는 LEA<10>를 반전시키고, 그 결과를 NAND 게이트(725)로 출력한다.
NAND 게이트(727)는 비교기(270-2)의 출력신호 및 ADD<10>를 부정 논리곱하고, 그 결과를 NAND 게이트(729)로 출력한다. NAND 게이트(729)는 NAND들(725, 727)의 출력신호들을 부정 논리곱하고, 그 결과를 다음 단의 비교기(미 도시)의 XOR(미 도시)로 출력한다.
비교기(270-n)는 래치된 시작 어드레스의 LEA<18>)와 처리 어드레스의ADD<18>를 비교한다. 비교기(270-n)는 XOR(731), 인버터(733), 및 세 개의 NAND 게이트들(735, 737, 739)을 구비한다. XOR(731)는 비교기(270-(n-1); 미 도시)의 출력신호 및 ADD<18>를 배타 논리합하고, 그 결과를 NAND 게이트(735)로 출력한다. 인버터(733)는 LEA<18>를 반전시키고, 그 결과를 NAND 게이트(735)로 출력한다.
NAND 게이트(737)는 비교기(230-(n-1))의 출력신호 및 ADD<18>를 부정 논리곱하고, 그 결과를 NAND 게이트(739)로 출력한다. NAND 게이트(739)는 NAND들(735, 737)의 출력신호들을 부정 논리곱한다. 인버터(740)는 NAND 게이트(799)의 출력신호를 반전시키고, 그 결과로서 끝 인에이블 신호(EDEN)를 출력한다.
도 10은 본 발명의 실시예에 따른 해제 영역에서 데이터 프로세싱 방법을 나타내는 플로우 차트이다.
해제 영역이 다수개의 칩들(110-1, 110-2)에 걸쳐서 존재하는 경우, 다수개의 칩들(110-1, 110-2)중에서 선택된 하나의 칩의 해제 영역으로 소정의 데이터를 프로그래밍하거나, 또는 상기 해제 영역에 이미 저장된 소정의 데이터를 소거하거나, 또는 상기 해제 영역에 이미 저장된 소정의 데이터를 독출하는 방법이 도 1 및 도 10을 참조하여 설명된다.
초기에 다수개의 칩들(110-1, 110-2)의 각 메모리 셀 어레이(120-1, 120-2)는 모두 잠김 영역으로 설정된다(810단계).
각 어드레스 비교회로(160-1, 160-2)는 시작 어드레스(STADD<18:8>) 및 끝 어드레스(EDADD<18:8>)를 수신하여 저장한다. 따라서 각 어드레스 비교회로(160-1, 160-2)는 상기 해제 영역을 정의하는 시작 어드레스(STADD<18:8>) 및 끝 어드레스(EDADD<18:8>)에 응답하여 상기 해제 영역을 설정한다(820).
각 어드레스 비교회로(160-1, 160-2)는 사용자에 의하여 입력되는 처리 어드레스(ADD<18:8>)를 수신하고, 처리 어드레스(ADD<18:8>)가 상기 해제 영역을 정의하는 시작 어드레스(STADD<18:8>) 및 끝 어드레스(EDADD<18:8>)사이에 존재하는지의 여부를 판단한다(830).
즉, (STADD<18:8>) ≤(ADD<18:8>) ≤ (EDADD<18:8>)인 경우, 처리 어드레스 (ADD<18:8>)에 의하여 선택된 칩의 해제 영역에 대하여 데이터 프로세싱이 수행된다(840). 그러나 (STADD<18:8>) > (ADD<18:8>), 또는 (ADD<18:8>) > (EDADD<18:8>)인 경우 데이터 프로세싱은 불가능하다(850).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 처리방법 및 데이터 처리장치는 해제 영역이 다수개의 칩들에 걸쳐 존재하는 경우라도 하나의 칩을 구동하는 방식으로 상기 해제 영역과 데이터 프로세싱을 할 수 있는 효과가 있다.

Claims (21)

  1. 해제 영역이 다수개의 칩들에 걸쳐서 존재하는 경우, 상기 다수개의 칩 들 중에서 선택된 하나의 칩의 해제 영역에 대하여 데이터를 처리하는 방법에 있어서,
    상기 다수개의 칩들 각각이 해제 영역을 정의하는 영역 어드레스들을 수신하고, 상기 영역 어드레스들을 저장하는 단계;
    상기 다수개의 칩들 각각이 처리 어드레스를 수신하고, 상기 처리 어드레스와 상기 저장된 영역 어드레스들을 비교하는 단계; 및
    상기 비교결과에 응답하여 상기 다수개의 칩들 중에서 상기 처리 어드레스에 의하여 선택된 칩의 해제 영역에 대하여 상기 데이터를 처리하는 단계를 구비하는 것을 특징으로 하는 데이터 처리방법.
  2. 제1항에 있어서,
    상기 영역 어드레스들은 상기 해제 영역의 시작을 나타내는 시작 어드레스 및 상기 해제 영역의 끝을 나타내는 끝 어드레스를 구비하는 것을 특징으로 하는 데이터 처리방법.
  3. 제1항에 있어서,
    상기 처리 어드레스는 사용자에 의하여 선택되고, 상기 해제 영역을 억세스하기 위한 어드레스를 나타내는 것을 특징으로 하는 데이터 처리방법.
  4. 제1항에 있어서,
    상기 해제 영역은 비휘발성 프로그램 및 소거 가능한 메모리 셀들을 구비하는 것을 특징으로 하는 데이터 처리 방법.
  5. 제1항에 있어서,
    상기 해제 영역은 휘발성 메모리 셀들을 구비하는 것을 특징으로 하는 데이터 처리 방법.
  6. 제1항에 있어서,
    상기 데이터를 처리하는 단계는 상기 선택된 칩의 해제 영역으로 상기 데이터를 프로그래밍하거나, 상기 선택된 칩의 해제 영역에 이미 프로그래밍된 상기 데이터를 소거하는 것을 특징으로 하는 데이터 처리 방법.
  7. 해제 영역이 다수개의 칩들에 걸쳐서 존재하는 경우, 상기 다수개의 칩 들 중에서 선택된 하나의 칩의 해제 영역에 대하여 데이터를 처리하는 방법에 있어서,
    상기 해제 영역을 정의하는 영역 어드레스들에 응답하여 상기 해제 영역을 설정하는 단계;
    상기 다수개의 칩들 각각이 처리 어드레스를 수신하는 단계; 및
    상기 처리 어드레스가 상기 해제 영역을 정의하는 상기 영역 어드레스들사이의 값을 갖는 경우, 상기 다수개의 칩들 중에서 상기 처리 어드레스에 의하여 선택된 칩의 해제 영역에 대하여 상기 데이터를 처리하는 단계를 구비하는 것을 특징으로 하는 데이터 처리 방법.
  8. 제7항에 있어서,
    상기 영역 어드레스들은 상기 해제 영역을 나타내는 시작 어드레스 및 상기 해제 영역의 끝을 나타내는 끝 어드레스를 구비하는 것을 특징으로 하는 데이터 처리 방법.
  9. 제7항에 있어서,
    상기 처리 어드레스는 사용자에 의하여 선택되고, 상기 해제 영역을 억세스하기 위한 어드레스인 것을 특징으로 하는 데이터 처리 방법.
  10. 제7항에 있어서,
    상기 해제 영역은 비휘발성 프로그램 및 소거 가능한 메모리 셀들을 구비하는 것을 특징으로 하는 데이터 처리 방법.
  11. 제7항에 있어서,
    상기 해제 영역은 휘발성 메모리 셀들을 구비하는 것을 특징으로 하는 데이터 처리 방법.
  12. 제7항에 있어서,
    상기 데이터를 처리하는 단계는 상기 선택된 칩의 해제 영역으로 상기 데이터를 프로그래밍하거나, 상기 선택된 칩의 해제 영역에 이미 프로그래밍된 상기 데이터를 소거하는 것을 특징으로 하는 데이터 처리 방법.
  13. 해제 영역이 다수개의 칩들에 걸쳐서 존재하는 경우, 상기 다수개의 칩 들 중에서 선택된 하나의 칩의 해제 영역에 대하여 데이터를 처리하는 방법에 있어서,
    상기 다수개의 칩들 각각이 시작 어드레스 및 끝 어드레스를 수신하고, 상기 시작 어드레스 및 상기 끝 어드레스를 저장하는 단계;
    상기 다수개의 칩들 각각이 처리 어드레스를 수신하고, 상기 처리 어드레스가 다음의 조건을 만족하는지의 여부를 판단하는 단계: 및
    시작 어드레스 ≤ 처리 어드레스 ≤ 끝 어드레스
    상기 조건을 만족하는 경우, 상기 다수개의 칩들중에서 상기 처리 어드레스에 의하여 선택된 칩의 해제 영역에 대하여 상기 데이터를 처리하는 단계를 구비하는 것을 특징으로 하는 데이터 처리방법.
  14. 다수개의 칩들을 구비하며, 해제 영역이 상기 다수개의 칩들에 걸쳐서 존재하는 데이터 처리 장치에 있어서,
    상기 다수개의 칩들 각각은,
    상기 해제 영역의 전부 또는 일부를 포함하는 메모리 셀 어레이;
    상기 해제 영역을 정의하는 영역 어드레스들을 수신하여 저장하고, 입력되는처리 어드레스와 저장된 상기 영역 어드레스들을 비교하고, 그 비교결과로서 해제 인에이블 신호를 출력하는 어드레스 비교회로; 및
    상기 해제 인에이블 신호에 응답하여, 상기 다수개의 칩들 중에서 상기 처리 어드레스에 의하여 선택된 칩의 상기 해제 영역과 소정의 데이터를 프로세싱하는 인터페이스를 구비하는 것을 특징으로 하는 데이터 처리장치.
  15. 제14항에 있어서, 상기 해제 영역은 비휘발성 프로그램 및 소거 가능한 메모리 셀들인 것을 특징으로 하는 데이터 처리 장치.
  16. 제14항에 있어서, 상기 해제 영역은 휘발성 메모리 셀들인 것을 특징으로 하는 데이터 처리 장치.
  17. 제14항에 있어서, 상기 영역 어드레스들은 상기 해제 영역의 시작을 나타내는 시작 어드레스 및 상기 해제 영역의 끝을 나타내는 끝 어드레스를 구비하는 것을 특징으로 하는 데이터 처리장치.
  18. 제17항에 있어서, 상기 어드레스 비교회로는,
    시작 클락신호에 응답하여 상기 시작 어드레스를 래치하는 시작 어드레스 저장 회로;
    끝 클락신호에 응답하여 상기 끝 어드레스를 래치하는 끝 어드레스 저장 회로;
    상기 시작 어드레스 저장 회로에 래치된 시작 어드레스와 상기 처리 어드레스를 비교하고, 그 비교결과로서 시작 인에이블 신호를 출력하는 시작 어드레스 비교기;
    상기 끝 어드레스 저장 회로에 래치된 끝 어드레스와 상기 처리 어드레스를 비교하고, 그 비교결과로서 끝 인에이블 신호를 출력하는 끝 어드레스 비교기; 및
    상기 시작 인에이블 신호 및 상기 끝 인에이블 신호를 비교하고, 그 비교결과로서 상기 해제 인에이블 신호를 출력하는 논리회로를 구비하는 것을 특징으로 하는 데이터 처리장치.
  19. 제18항에 있어서,
    상기 시작 어드레스 비교기는 상기 처리 어드레스가 상기 시작 어드레스와 같거나 큰 경우 활성화된 상기 해제 인에이블 신호를 출력하는 것을 특징으로 하는 데이터 처리장치.
  20. 제18항에 있어서,
    상기 끝 어드레스 비교기는 상기 처리 어드레스가 상기 시작 어드레스와 같거나 작은 경우 활성화된 상기 해제 인에이블 신호를 출력하는 것을 특징으로 하는 데이터 처리장치.
  21. 제14항에 있어서,
    상기 인터페이스는 상기 해제 인에이블 신호에 응답하여 상기 처리 어드레스에 의하여 선택된 칩의 상기 해제 영역으로 상기 소정의 데이터를 프로그래밍하거나, 상기 선택된 칩의 상기 해제 영역에 이미 프로그래밍된 상기 소정의 데이터를 소거하는 것을 특징으로 하는 데이터 처리 장치.
KR10-2003-0039127A 2003-06-17 2003-06-17 데이터 처리방법 및 데이터 처리장치 KR100532442B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2003-0039127A KR100532442B1 (ko) 2003-06-17 2003-06-17 데이터 처리방법 및 데이터 처리장치
US10/820,245 US6975547B2 (en) 2003-06-17 2004-04-06 Flash memory devices that support efficient memory locking operations and methods of operating flash memory devices
JP2004179679A JP2005011504A (ja) 2003-06-17 2004-06-17 メモリロック動作を支援するフラッシュメモリ装置及びフラッシュメモリ装置の駆動方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0039127A KR100532442B1 (ko) 2003-06-17 2003-06-17 데이터 처리방법 및 데이터 처리장치

Publications (2)

Publication Number Publication Date
KR20040108221A true KR20040108221A (ko) 2004-12-23
KR100532442B1 KR100532442B1 (ko) 2005-11-30

Family

ID=33516361

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0039127A KR100532442B1 (ko) 2003-06-17 2003-06-17 데이터 처리방법 및 데이터 처리장치

Country Status (2)

Country Link
US (1) US6975547B2 (ko)
KR (1) KR100532442B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558486B1 (ko) * 2003-07-14 2006-03-07 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 이 장치의 원 타임프로그래밍 제어방법
US20060168414A1 (en) * 2005-01-25 2006-07-27 Micron Technology, Inc. Memory block locking apparatus and methods
JP2007172333A (ja) * 2005-12-22 2007-07-05 Sanyo Electric Co Ltd バスアドレス選択回路およびバスアドレス選択方法
US7746686B2 (en) * 2006-04-21 2010-06-29 Honeywell International Inc. Partitioned random access and read only memory
DE102010028231A1 (de) * 2010-04-27 2011-10-27 Robert Bosch Gmbh Speichermodul zur gleichzeitigen Bereitstellung wenigstens eines sicheren und wenigstens eines unsicheren Speicherbereichs
US11217286B2 (en) 2016-06-27 2022-01-04 SK Hynix Inc. Semiconductor memory device with power down operation
US10181346B2 (en) 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
US11133042B2 (en) 2016-06-27 2021-09-28 SK Hynix Inc. Semiconductor memory system and semiconductor memory device, which can be remotely initialized
KR102592359B1 (ko) 2016-06-27 2023-10-20 에스케이하이닉스 주식회사 반도체장치
US10147471B2 (en) 2016-08-02 2018-12-04 SK Hynix Inc. Semiconductor devices and semiconductor systems
US10515689B2 (en) * 2018-03-20 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit configuration and method
CN110865959B (zh) * 2018-08-27 2021-10-15 武汉杰开科技有限公司 一种用于唤醒i2c设备的方法及电路
US10839877B1 (en) * 2019-04-23 2020-11-17 Nxp Usa, Inc. Register protection circuit for hardware IP modules
CN112447218A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法
DE102019128331B4 (de) 2019-08-29 2024-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197034A (en) 1991-05-10 1993-03-23 Intel Corporation Floating gate non-volatile memory with deep power down and write lock-out
JPH06175917A (ja) 1992-12-02 1994-06-24 Hitachi Ltd フラッシュメモリ
US5345413A (en) 1993-04-01 1994-09-06 Microchip Technology Incorporated Default fuse condition for memory device after final test
US5363334A (en) 1993-04-10 1994-11-08 Microchip Technology Incorporated Write protection security for memory device
JPH06324938A (ja) 1993-05-11 1994-11-25 Mitsubishi Electric Corp ワンチップマイクロコンピュータ
US5513136A (en) 1993-09-27 1996-04-30 Intel Corporation Nonvolatile memory with blocks and circuitry for selectively protecting the blocks for memory operations
US6031757A (en) 1996-11-22 2000-02-29 Macronix International Co., Ltd. Write protected, non-volatile memory device with user programmable sector lock capability
JP3884839B2 (ja) 1997-10-17 2007-02-21 株式会社ルネサステクノロジ 半導体記憶装置
US6209069B1 (en) 1998-05-11 2001-03-27 Intel Corporation Method and apparatus using volatile lock architecture for individual block locking on flash memory
US6549482B2 (en) * 2001-03-23 2003-04-15 Intel Corporation Method and apparatus to provide real-time access to flash memory features

Also Published As

Publication number Publication date
US20040257883A1 (en) 2004-12-23
US6975547B2 (en) 2005-12-13
KR100532442B1 (ko) 2005-11-30

Similar Documents

Publication Publication Date Title
KR100532442B1 (ko) 데이터 처리방법 및 데이터 처리장치
US5295108A (en) Electrically erasable and programmable read only memory device with simple controller for selecting operational sequences after confirmation
JP2003162453A (ja) 不揮発性半導体記憶装置
US7227778B2 (en) Semiconductor device and writing method
US8898377B2 (en) Semiconductor device and method of generating random data
US7184307B2 (en) Flash memory device capable of preventing program disturbance according to partial programming
KR102141464B1 (ko) 집적회로 및 메모리 장치
US6930919B2 (en) NAND-type flash memory device having array of status cells for storing block erase/program information
JP5931236B1 (ja) 半導体装置の制御回路及び方法、並びに半導体装置
US7529127B2 (en) Memory device and method thereof
KR101066696B1 (ko) 불휘발성 메모리 소자
US7243199B2 (en) Memory data protection system
JP2008108408A (ja) 高速プログラム型のｍｌｃメモリ
US20120002487A1 (en) Nonvolatile memory apparatus and method for processing configuration information thereof
US7551481B2 (en) User configurable commands for flash memory
US10566074B2 (en) Test mode control circuit
US8488407B2 (en) Nonvolatile memory apparatus and method for processing configuration information thereof
KR100833422B1 (ko) 메모리 소자의 페이지 버퍼 회로
JP2006221807A (ja) 不揮発性半導体記憶装置のアクセス方法
KR100288026B1 (ko) 비휘발성 메모리 및 그 기입 회로
US9053776B2 (en) Setting information storage circuit and integrated circuit chip including the same
US9159457B2 (en) Non-volatile memory device for storing write data having different logic levels
KR100474073B1 (ko) 플래쉬메모리장치및그의데이터소거방법
JP2005011504A (ja) メモリロック動作を支援するフラッシュメモリ装置及びフラッシュメモリ装置の駆動方法
KR19990065224A (ko) 내부적으로 프로그램 패스/페일이 검출 가능한 플래시 메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 14