JP5175561B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第1の正規領域と第2の正規領域との間に、冗長領域を配置し、
上記第1の正規領域のビット線上のデータ信号を検出して第1のデータ線に出力する第1のセンスアンプと、
上記第2の正規領域のビット線上のデータ信号を検出して第2のデータ線に出力する第2のセンスアンプと、
上記冗長領域のビット線上のデータ信号を検出して第3のデータ線に出力する第3のセンスアンプと、
上記第1のデータ線と上記第3のデータ線のいずれか1つを選択する第1の選択手段と、
上記第2のデータ線と上記第3のデータ線のいずれか1つを選択する第2の選択手段とを備えたことを特徴とする。
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第1の正規領域と第2の正規領域との間に、第1の冗長領域及び第2の冗長領域を配置し、
上記第1の正規領域のビット線上のデータ信号を検出して第1のデータ線に出力する第1のセンスアンプと、
上記第2の正規領域のビット線上のデータ信号を検出して第2のデータ線に出力する第2のセンスアンプと、
上記第1の冗長領域のビット線上のデータ信号を検出して第3のデータ線に出力する第3のセンスアンプと、
上記第2の冗長領域のビット線上のデータ信号を検出して第4のデータ線に出力する第4のセンスアンプと、
上記第1のデータ線と上記第3のデータ線と上記第4のデータ線のいずれか1つを選択する第1の選択手段と、
上記第2のデータ線と上記第3のデータ線と上記第4のデータ線のいずれか1つを選択する第2の選択手段とを備えたことを特徴とする。
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第1の正規領域と第2の正規領域との間に、第1の冗長領域及び第2の冗長領域を配置し、
上記第1の正規領域のビット線上のデータ信号を検出して第1のデータ線に出力する第1のセンスアンプと、
上記第2の正規領域のビット線上のデータ信号を検出して第2のデータ線に出力する第2のセンスアンプと、
上記第1の冗長領域のビット線と上記第2の冗長領域のビット線のいずれか1つを選択する第1のスイッチ回路と、
上記第1の冗長領域のビット線と上記第2の冗長領域のビット線のいずれか1つを選択する第2のスイッチ回路と、
上記第1のスイッチ回路に接続された上記第1の冗長領域又は上記第2の冗長領域のビット線上のデータ信号を検出して第3のデータ線に出力する第3のセンスアンプと、
上記第2のスイッチ回路に接続された上記第2の冗長領域又は上記第1の冗長領域のビット線上のデータ信号を検出して第4のデータ線に出力する第4のセンスアンプと、
上記第1のデータ線と上記第3のデータ線のいずれか1つを選択する第1の選択手段と、
上記第2のデータ線と上記第4のデータ線のいずれか1つを選択する第2の選択手段とを備えたことを特徴とする。
上記第2の選択手段が上記第4のセンスアンプ及び上記第2のスイッチ回路を介して上記第1の冗長領域のビット線を選択しているとき、上記第1の選択手段が上記第3のセンスアンプ及び上記第1のスイッチ回路を介して上記第1の冗長領域のビット線を選択することを禁止するように制御し、上記第2の選択手段が上記第4のセンスアンプ及び上記第2のスイッチ回路を介して上記第2の冗長領域のビット線を選択しているとき、上記第1の選択手段が上記第3のセンスアンプ及び上記第1のスイッチ回路を介して上記第2の冗長領域のビット線を選択することを禁止するように制御する制御手段をさらに備えたことを特徴とする。
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第1の冗長領域と第2の冗長領域との間に、第1の正規領域を配置し、
上記第1の正規領域のビット線上のデータ信号を検出して第1のデータ線に出力する第1のセンスアンプと、
上記第1の冗長領域のビット線上のデータ信号を検出して第2のデータ線に出力する第2のセンスアンプと、
上記第2の冗長領域のビット線上のデータ信号を検出して第3のデータ線に出力する第3のセンスアンプと、
上記第1のデータ線と上記第2のデータ線と上記第3のデータ線のいずれか1つを選択する第1の選択手段とを備えたことを特徴とする。
上記第1の正規領域と上記第2の正規領域との間に、上記第2の冗長領域を配置し、
上記第2の正規領域のビット線上のデータ信号を検出して第4のデータ線に出力する第4のセンスアンプと、
上記第3のデータ線と上記第4のデータ線のいずれか1つを選択する第2の選択手段とをさらに備えたことを特徴とする。
図1は本発明の第1の実施形態に係るNAND型フラッシュEEPROMの構成を示すブロック図である。
(a)メモリセルアレイ10の正規領域A内の複数のメモリセルに接続されたビット線BLA1〜BLAiであるビット線群、若しくは、
(b)メモリセルアレイ10の正規領域B内の複数のメモリセルに接続されたビット線BLB1〜BLBiであるビット線群
のうちいずれかのビット線群を用いて欠陥が生じたビット線を代替するために使用される。なお、ビット線BLA1〜BLAi,BLB1〜BLBi及び冗長ビット線RBL1〜RBLjの各々には、公知の同一の構造を有するセルストリングがそれぞれ接続されている。
図3は本発明の第2の実施形態に係るNAND型フラッシュEEPROMの構成を示すブロック図である。第2の実施形態に係るNAND型フラッシュEEPROMは、図1の第1の実施形態に係るNAND型フラッシュEEPROMに比較して以下の点が異なる。
(1)メモリセルアレイ10において、正規領域Aと正規領域Bとの間に冗長領域RA,RBを配置した。
(2)ページバッファ回路11は、回路部11Rに代えて、冗長領域RAのための回路部11RAと、冗長領域RBのための回路部11RBとを備えた。
(3)列パスゲート回路14は、回路部14Rに代えて、冗長領域RAのための回路部14RAと、冗長領域RBのための回路部14RBとを備えた。
(4)冗長領域RA,RBを交互で利用に可能にするためのスイッチ回路16A,16Bをさらに備えた。
(5)メインアンプ回路21Rに代えて、スイッチ回路16Aに接続された冗長領域RA又はRBのためのメインアンプ回路21RAと、スイッチ回路16Bに接続された冗長領域RB又はRAのためのメインアンプ回路21RBとを備えた。
以下、上記相違点について詳細説明する。
(a)マルチプレクサ19Aがデータ線MARAを選択しかつスイッチ回路16Aが選択ビット線RDLA,RDLBAを選択しているとき、マルチプレクサ19Bがデータ線MARBを選択しかつスイッチ回路16Bが選択ビット線RDLA,RDLBAを選択することを禁止するように制御する。
(b)マルチプレクサ19Aがデータ線MARAを選択しかつスイッチ回路16Aが選択ビット線RDLB,RDLBBを選択しているとき、マルチプレクサ19Bがデータ線MARBを選択しかつスイッチ回路16Bが選択ビット線RDLB,RDLBBを選択することを禁止するように制御する。
(c)マルチプレクサ19Bがデータ線MARBを選択しかつスイッチ回路16Bが選択ビット線RDLA,RDLBAを選択しているとき、マルチプレクサ19Aがデータ線MARAを選択しかつスイッチ回路16Aが選択ビット線RDLA,RDLBAを選択することを禁止するように制御する。
(d)マルチプレクサ19Bがデータ線MARBを選択しかつスイッチ回路16Bが選択ビット線RDLB,RDLBBを選択しているとき、マルチプレクサ19Aがデータ線MARAを選択しかつスイッチ回路16Aが選択ビット線RDLB,RDLBBを選択することを禁止するように制御する。
図6は、本発明の第3の実施形態に係るNAND型フラッシュEEPROMの構成を示すブロック図である。第3の実施形態に係るNAND型フラッシュEEPROMは、図3の第2の実施形態に係るNAND型フラッシュEEPROMに比較して以下の点が異なる。
(1)スイッチ回路16A,16Bを削除した。
(2)2対1のマルチプレクサ19A,19Bをそれぞれ、3対1のマルチプレクサ20A,20Bに置き換えた。
以下、上記相違点について詳細説明する。
(a)マルチプレクサ20Aがデータ線MARAを選択しているとき、マルチプレクサ20Bがデータ線MARAを選択することを禁止するように制御する。
(b)マルチプレクサ20Aがデータ線MARBを選択しているとき、マルチプレクサ20Bがデータ線MARBを選択することを禁止するように制御する。
(c)マルチプレクサ20Bがデータ線MARAを選択しているとき、マルチプレクサ20Aがデータ線MARAを選択することを禁止するように制御する。
(d)マルチプレクサ20Bがデータ線MARBを選択しているとき、マルチプレクサ20Aがデータ線MARBを選択することを禁止するように制御する。
図8は、本発明の第4の実施形態に係るNAND型フラッシュEEPROMの構成を示すブロック図である。第4の実施形態に係るNAND型フラッシュEEPROMは、図6の第3の実施形態に係るNAND型フラッシュEEPROMに比較して以下の点が異なる。
(1)メモリセルアレイ10において、メモリセルの冗長領域RA、正規領域A、冗長領域RB、正規流域B、冗長領域RC、…(以下、同様に、正規領域、冗長領域の順序で繰り返し配置してもよい。)の順序で配置した。
(2)ページバッファ回路11において、回路部11RA、回路部11A、回路部11RB、回路部11B、回路部11RC、…の順序で配置した。
(3)列パスゲート回路14において、回路部14RA、回路部14A、回路部14RB、回路部14B、回路部14RC、…の順序で配置した。
(4)複数のメインアンプ回路を、メインアンプ回路21RA、メインアンプ回路21A、メインアンプ回路21RB、メインアンプ回路21B、メインアンプ回路21RC、…の順序で配置した。
(5)マルチプレクサ20Aは、メインアンプ回路21RAのデータ線MARAと、メインアンプ回路21Aのデータ線MAAと、メインアンプ回路21RBのデータ線MARBとのうち1本のデータ線を選択してそのデータ信号を出力信号OUTAとして出力するように切り替える。
(6)マルチプレクサ20Bは、メインアンプ回路21RBのデータ線MARBと、メインアンプ回路21Bのデータ線MABと、メインアンプ回路21RCのデータ線MARCとのうち1本のデータ線を選択してそのデータ信号を出力信号OUTBとして出力するように切り替える。
以下、上記相違点について詳細説明する。
(a)マルチプレクサ20Aがデータ線MARBを選択しているとき、マルチプレクサ20Bがデータ線MARBを選択することを禁止するように制御する。
(b)マルチプレクサ20Bがデータ線MARBを選択しているとき、マルチプレクサ20Aがデータ線MARBを選択することを禁止するように制御する。
(A)メモリセルアレイ10は少なくとも、1個の正規領域Aと、2個の冗長領域RA,RBを備えて構成される。
(B)メモリセルアレイ10は少なくとも、2個の正規領域A,Bと、2個の冗長領域RA,RBを備えて構成される。
11…ページバッファ回路、
12…アドレス発生回路、
13…列デコーダ、
14…列パスゲート回路、
15…冗長回路、
16A,16B…スイッチ回路、
18…プログラムパス/フェイル判別回路、
19A,19B,20A,20B…マルチプレクサ、
21A,21B,21R,21RA,21RB…メインアンプ回路、
22…メインアンプ制御回路、
61〜64…スイッチ、
A,B…メモリセルアレイの正規領域、
R,RA,RB,RC…メモリセルアレイの冗長領域、
BLA1〜BLAi,BLB1〜BLBi…ビット線、
RBL1〜RBLi,RBLA1〜RBLAi,RBLB1〜RBLBi,RBLC1〜RBLCi…冗長ビット線、
DLA,DLBA,DLB,DLBB,RDLA,RDLBA,RDLB,RDLBB,RDLC,RDLBC…選択ビット線、
MAA,MAB,MAR,MARA,MARB,MARC…データ線、
SL1,SL2…選択ゲート線、
CL1〜CLm…制御ゲート線。
Claims (3)
- 複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第1の正規領域と第2の正規領域との間に、第1の冗長領域及び第2の冗長領域を配置し、
上記第1の正規領域のビット線上のデータ信号を検出して第1のデータ線に出力する第1のセンスアンプと、
上記第2の正規領域のビット線上のデータ信号を検出して第2のデータ線に出力する第2のセンスアンプと、
上記第1の冗長領域のビット線と上記第2の冗長領域のビット線のいずれか1つを選択する第1のスイッチ回路と、
上記第1の冗長領域のビット線と上記第2の冗長領域のビット線のいずれか1つを選択する第2のスイッチ回路と、
上記第1のスイッチ回路に接続された上記第1の冗長領域又は上記第2の冗長領域のビット線上のデータ信号を検出して第3のデータ線に出力する第3のセンスアンプと、
上記第2のスイッチ回路に接続された上記第2の冗長領域又は上記第1の冗長領域のビット線上のデータ信号を検出して第4のデータ線に出力する第4のセンスアンプと、
上記第1のデータ線と上記第3のデータ線のいずれか1つを選択する第1の選択手段と、
上記第2のデータ線と上記第4のデータ線のいずれか1つを選択する第2の選択手段とを備えたことを特徴とする不揮発性半導体記憶装置。 - 上記第1の選択手段が上記第3のセンスアンプ及び上記第1のスイッチ回路を介して上記第1の冗長領域のビット線を選択しているとき、上記第2の選択手段が上記第4のセンスアンプ及び上記第2のスイッチ回路を介して上記第1の冗長領域のビット線を選択することを禁止するように制御し、上記第1の選択手段が上記第3のセンスアンプ及び上記第1のスイッチ回路を介して上記第2の冗長領域のビット線を選択しているとき、上記第2の選択手段が上記第4のセンスアンプ及び上記第2のスイッチ回路を介して上記第2の冗長領域のビット線を選択することを禁止するように制御し、
上記第2の選択手段が上記第4のセンスアンプ及び上記第2のスイッチ回路を介して上記第1の冗長領域のビット線を選択しているとき、上記第1の選択手段が上記第3のセンスアンプ及び上記第1のスイッチ回路を介して上記第1の冗長領域のビット線を選択することを禁止するように制御し、上記第2の選択手段が上記第4のセンスアンプ及び上記第2のスイッチ回路を介して上記第2の冗長領域のビット線を選択しているとき、上記第1の選択手段が上記第3のセンスアンプ及び上記第1のスイッチ回路を介して上記第2の冗長領域のビット線を選択することを禁止するように制御する制御手段をさらに備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 上記メモリセルアレイの各メモリセルと、上記各センスアンプと、上記各スイッチ回路と、上記各選択手段とを、上記各ワード線と平行な方向に繰り返し並置したことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
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