JP2011090735A

JP2011090735A - 記憶装置及び記憶装置のデータ処理方法

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Publication number: JP2011090735A
Application number: JP2009242723A
Authority: JP
Inventors: Tomoatsu Tanahashi; 友厚棚橋
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2009-10-21
Filing date: 2009-10-21
Publication date: 2011-05-06

Abstract

【課題】コスト増加を抑制しつつ、より信頼性の高い記憶装置を提供する。
【解決手段】書き込み時には、マトリクス状に配列されたメモリセルのうち、互いに隣接する行線及び互いに隣接する信号線に接続される３つのメモリセルＭ００ｃ、Ｍ１１ｃ、Ｍ２２ｃに同一データを書き込む。読み出し時には、同一データを書き込んだメモリセルＭ００ｃ、Ｍ１１ｃ、Ｍ２２ｃのそれぞれから記憶データを獲得する。多数決処理装置Ｌｃにより、獲得した３つの記憶データの多数決論理をとり、その結果を出力データＯＵＴｃとして出力する。３つのメモリセルＭ００ｃ、Ｍ１１ｃ、Ｍ２２ｃは、異なる行線及び異なる信号線に接続されているため、何れかの行線又は信号線に異常が生じた場合であっても、他の２つの行線又は信号線が正常であれば、出力データＯＵＴｃとして正常な記憶データを設定することができ、すなわち、正常な記憶データを出力することができる。
【選択図】図１

Description

本発明は、メモリセル等の記憶手段がマトリクス状に複数配列されてなるデータ記憶領域を有する記憶装置及び記憶装置のデータ処理方法に関する。

従来より、メモリによる記憶データの信頼性を向上させるため、記憶対象データを複数のメモリセルに分散して記憶させる技術を用いた、いわゆる多重読み出し方式が知られている。
このような多重読み出し方式が適用されたメモリにあっては、記憶対象データを分散して記憶しているため、１個のメモリセルが故障してデータ不良が発生しても、他のメモリセルによってデータを正常に読み出すことができる。

例えば、図４に示す不揮発性メモリにおいては、記憶データを格納するメモリセルＭ００ａ〜Ｍｎｍａ（ｎ，ｍは正の整数）からなる記憶領域ＭＣａと、共通の行線ＷＬ０ａ〜ＷＬｎａのうちの何れかを選択する行デコーダＷＤａと、ビットラインＢＬ０ａ〜ＢＬｍａに対応した列選択ゲートＳＷａと、列選択ゲートＳＷａのうちの任意のゲートを選択する列デコーダＢＤａと、メモリセルＭ００ａ〜Ｍｎｍａの読み出し信号を増幅するためのセンスアンプＳＡａ、センスアンプＳＡａから出力された記憶データの多数決論理をとり、出力データＯＵＴａを供給するための多数決処理装置Ｌａとから構成される。

このように構成された不揮発性メモリにおいては、記憶領域ＭＣａの共通の行方向、例えば行線ＷＬ０ａに連続して配置された３つのメモリセルＭ００ａ、Ｍ０１ａ、Ｍ０２ａに同一のデータが書き込まれている。
そして、不揮発性メモリのデータ読み出し処理を行う場合には、行デコーダＷＤａにより共通の行線ＷＬ０ａが選択され、列デコーダＢＤａ及び列選択ゲートＳＷａにより３つの信号線ＢＬ０ａ、ＢＬ０ｂ、ＢＬ０ｃが順に選択されて、メモリセルＭ００ａ、Ｍ０１ａ、Ｍ０２ａに格納された記憶データが順に読み出され、センスアンプＳＡａを介して多数決処理装置Ｌａに送られる。

多数決処理装置Ｌａは、読み出された３つの記憶データＤ０ａ、Ｄ１ａ、Ｄ２ａの多数決論理をとりこれを出力データＯＵＴａとし、この出力データＯＵＴａを、不揮発性メモリから読み出したデータとして供給している。
また、このように、複数のメモリセルに同一データを書き込んでおき、データ読み出し処理を行う場合には、２個のメモリセルに書き込まれている２個のデータをデータ組として読み込み、これらを比較して正常と判断できればデータを確定して出力し、比較判定の結果、正常でない場合には次の２個のメモリセルに書き込まれている２個のデータをデータ組として読み込む。そして、読み出したデータ組のデータを比較して正常と判断できればデータを確定し、以後この処理を繰り返し行い、最後のデータ組まで判定してもデータ組が正常と判断されないときに、不揮発性メモリの異常と判断する方法等も提案されている（例えば、特許文献１参照）。

また、例えば、図５に示す不揮発性メモリのように、共通のアドレスバッファＡＤｂに接続された複数の不揮発性メモリＭＥＭ０ｂ、ＭＥＭ１ｂ、ＭＥＭ２ｂと、それぞれの不揮発性メモリから読み出されたデータＤ０ｂ、Ｄ１ｂ、Ｄ２ｂの多数決論理をとり、これを出力データＯＵＴｂとして供給するための多数決処理装置Ｌｂと、から構成したものも提案されている（例えば、特許文献２参照）。

この図５に示す不揮発性メモリにおいては、不揮発性メモリ１〜３（ＭＥＭ０ｂ、ＭＥＭ１ｂ、ＭＥＭ２ｂ）には、共通のアドレスＡｂに同一のデータが書き込まれている。
そして、不揮発性メモリ１〜３（ＭＥＭ０ｂ、ＭＥＭ１ｂ、ＭＥＭ２ｂ）からデータ読み出しを行う場合には、それぞれの不揮発性メモリの同一アドレスに格納された記憶データが読み出され多数決処理装置Ｌｂに送られる。多数決処理装置Ｌｂは読み出された３つの記憶データＤ０ｂ、Ｄ１ｂ、Ｄ２ｂの多数決論理をとり出力データＯＵＴｂを供給するようになっている。

特開２００６−１６３８１１号公報特開平１１−１６４４８６号公報

上述のように、記憶対象の同一データを１個の不揮発性メモリの複数のメモリセルに分散して記憶させる方法を用いた場合、メモリセル単位の故障に対処するには好適である。
しかしながら、記憶データの選択を行うための行デコーダの作動が不良になると、この行デコーダに対応するメモリセルの行全体が不良化するため、多数決論理処理が行われる複数のデータが同一行に設けられている場合には、多数決論理処理により得られるデータ値である多数決補償値が不良になってしまうという問題がある。

また、記憶対象の同一データを異なる３つの不揮発性メモリに分散して記憶させる方法を用いた場合、メモリセル単位のデータ不良のみならず、不揮発性メモリ単位のデータ不良が発生しても正しい記憶データを出力させることができる。しかしながら、この場合、３個の不揮発性メモリを設ける必要があるため、コスト上昇につながることになる。
そこで、この発明は上記従来の未解決の問題に着目してなされたものであり、コスト増加を抑制しつつ、より信頼性の高い記憶装置及び記憶装置のデータ処理方法を提供することを目的としている。

上記目的を達成するために、本発明の請求項１に係る記憶装置は、データを記憶する複数の記憶手段が、複数の行線及び複数の列線が交差する部分にマトリクス状に配列されてなる一のデータ記憶領域を有し、前記行線及び前記列線のうちの何れかの行線及び列線を選択することにより、選択された前記行線及び前記列線の交差する部分に設けられた前記記憶手段へのデータの書き込み及び前記記憶手段からのデータの読み出しを行うようにした記憶装置であって、書き込み操作時、前記一のデータ記憶領域内の互いに異なる前記行線及び互いに異なる前記列線に設けられた複数の前記記憶手段に同一データを書き込む書き込み処理手段と、読み出し操作時、前記同一データを書き込んだ記憶手段のうちの複数の記憶手段のそれぞれから記憶データを読み出す読み出し処理手段と、前記読み出し処理手段で読み出した複数の記憶データに基づいて１つの出力データを設定する出力データ設定手段と、を備えることを特徴としている。

また、請求項２に係る記憶装置は、前記出力データ設定手段は、前記読み出し処理手段で読み出した複数の記憶データの多数決論理をとる多数決論理処理手段を有し、前記多数決論理処理手段での多数決論理処理の結果を、前記出力データとして設定することを特徴としている。
また、請求項３に係る記憶装置は、前記書き込み処理手段は、互いに異なる前記行線及び互いに異なる前記列線に設けられた複数の前記記憶手段を選択する選択手段を有し、前記選択手段で選択された記憶手段に対して前記同一データを書き込むことを特徴としている。
さらに、請求項４に係る記憶装置は、前記選択手段は、互いに隣接する前記行線及び互いに隣接する前記列線に設けられた記憶手段を選択することを特徴としている。

また、本発明の請求項５に係る記憶装置は、データを記憶する複数のメモリセルが、複数の行線及び複数の信号線が交差する部分にマトリクス状に配列されてなる一のデータ記憶領域と、前記複数の行線のうちの何れかを選択する行デコーダと、前記信号線のそれぞれに対応した複数のゲートを有する列選択ゲートと、前記複数のゲートのうちの何れかを選択する列デコーダと、前記行デコーダ及び前記列デコーダで選択された前記行線及び前記信号線が交差する部分に配置されたメモリセルから読み出される記憶データを増幅するセンスアンプと、前記センスアンプで増幅された記憶データの多数決論理をとり１つのデータを出力する多数決論理処理手段と、を有し、前記一のデータ記憶領域内の互いに異なる行線及び互いに異なる信号線に配置された複数のメモリセルには同一データが記憶され、前記行デコーダ及び前記列デコーダは、前記同一データが記憶された前記メモリセルに対応する前記行線及び前記信号線を選択し、前記多数決論理処理手段は、前記センスアンプで増幅された後の、前記同一データが記憶された前記メモリセルから読み出された複数の前記記憶データについて多数決論理をとることを特徴としている。

さらにまた、本発明の請求項６に係る記憶装置のデータ処理方法は、データを記憶する複数の記憶手段が、複数の行線及び複数の列線が交差する部分にマトリクス状に配列されてなる一のデータ記憶領域を有し、前記行線及び前記列線のうちの何れかの行線及び列線を選択することにより、選択された前記行線及び前記列線の交差する部分に設けられた前記記憶手段へのデータの書き込み及び前記記憶手段からのデータの読み出しを行うようにした記憶装置のデータ処理方法であって、書き込み操作時には、前記一のデータ記憶領域内の互いに異なる前記行線及び互いに異なる前記列線に設けられた複数の前記記憶手段に同一データを書き込み、読み出し操作時には、前記同一データを書き込んだ記憶手段のうちの複数の記憶手段のそれぞれから記憶データを読み出し、読み出した複数の記憶データに基づいて１つの出力データを設定することを特徴としている。
なお、ここでいう、一のデータ記憶領域とは、マトリクス状に配列されてデータ記憶領域を形成する記憶手段を物理的に行デコーダと列デコーダとにより管理し、行デコーダ及び列デコーダにより、複数の記憶手段のうちの何れかを選択してその記憶データを読み出すようになっているデータ記憶領域を表す。

本発明によれば、同一データを複数の記憶手段に記憶し、且つ複数の記憶手段は互いに、異なる行線及び互いに異なる列線に接続されているため、何れかの行線或いは列線に故障が発生した場合であっても、他の行線或いは列線が正常であれば、正常な記憶データを読み出すことができこれに基づき１つの出力データを設定することができる。このため、行線或いは列線に故障が生じた場合であっても、正常な記憶データを出力データとして設定することができ、記憶装置の信頼性をより向上させることができる。

本発明を適用した不揮発性メモリの概略を表す構成図である。不揮発性メモリへのデータ書き込み時の処理手順の一例を示すフローチャートである。不揮発性メモリからのデータ読み出し時の処理手順の一例を示すフローチャートである。従来の不揮発性メモリの概略構成を示す構成図である。従来の不揮発性メモリの概略構成を示す構成図である。

以下、本発明の実施の形態を説明する。
図１は、本発明を適用した、ＥＥＰＲＯＭ（Electrically Erasable PROM）、ＦＬＡＳＨメモリ等の不揮発性メモリの概略構成を示す構成図である。
図１に示すように、不揮発性メモリ１００は、記憶部１と、この記憶部１へのデータの書き込み及び読み出し等を制御する制御部２とを備える。

記憶部１は、マトリクス状に配置された複数のメモリセルＭ００ｃ〜Ｍｎｍｃ（ｎ，ｍは正の整数）からなる記憶領域ＭＣｃと、マトリクス状に配置されたメモリセルＭ００ｃ〜Ｍｎｍｃの行に対応する行線ＷＬ０ｃ〜ＷＬｎｃの何れかを選択するための行デコーダＷＤｃと、マトリクス状に配置されたメモリセルＭ００ｃ〜Ｍｎｍｃの列に対応するビットラインＢＬ０ｃ〜ＢＬｍｃの何れかを選択するための列選択ゲートＳＷｃと、列選択ゲートＳＷｃにより、ビットラインＢＬ０ｃ〜ＢＬｍｃのうちの任意のビットラインを選択させるための列デコーダＢＤｃと、メモリセルＭ００ｃ〜Ｍｎｍｃから読み出された読み出し信号を増幅するためのセンスアンプＳＡｃと、センスアンプＳＡｃから出力された複数の記憶データの多数決論理をとりこれを出力データＯＵＴｃとして供給する、論理回路等で構成される多数決処理装置Ｌｃと、を備え、さらに、制御部２からの制御信号を入力しこれに応じて列デコーダＢＤｃにアドレス信号を出力するアドレスバッファＢｂｕｆと、制御部２からの制御信号を入力しこれに応じて行デコーダＷＤｃにアドレス信号を出力するアドレスバッファＷｂｕｆと、制御部２からの書き込みデータを入力しこれを、列選択ゲートＳＷｃを介して記憶領域ＭＣｃに出力する入力バッファＢｉｎとを備える。
制御部２は、マイコン等で構成され、図示しない上位装置からの信号に応じてアドレスバッファＢｂｕｆ及びＷｂｕｆにアドレス信号を出力すると共に、書き込みデータを入力バッファＢｉｎに出力する。

次に、上記不揮発性メモリ１００の動作を制御部２の処理手順を示すフローチャートを伴って説明する。
不揮発性メモリ１００へのデータの書き込みを行う場合には、制御部２は、図２のフローチャートに示すように、まず、行及び列の異なる、複数（Ｋ個）のメモリセルを、書き込み対象のメモリセルとして特定する（ステップＳ１）。例えば、行及び列が異なるＫ個のメモリセルからなるグループを予め設定しておき、このグループ内の何れかのメモリセルを代表セルとし、この代表セルに対して上位装置からデータの書き込み及びデータの読み出しを指示する構成とする。そして、制御部２は、何れかの代表セルに対し、データの書き込み指示が行われたときに、この代表セルが属するグループの他のメモリセルを特定する。

例えば、図１において、メモリセルＭ００ｃ、Ｍ１１ｃ及びＭ２２ｃを１つのグループとし、メモリセルＭ００ｃを代表セルとする。
メモリセルＭ００ｃに対してデータの書き込みが指示されると、制御部２は、同一グループに属する他のメモリセルＭ１１ｃ及びＭ２２ｃを特定する。
そして、制御部２は、アドレスバッファＢｂｕｆ、Ｗｂｕｆ、また入力バッファＢｉｎにアドレス信号或いはデータ信号を出力し、データの書き込みが指示されたメモリセルＭ００ｃだけでなく、さらにステップＳ１で特定した、メモリセルＭ００ｃと同一グループに属する、メモリセルＭ１１ｃ及びＭ２２ｃに対しても同一データの書き込みを行う（ステップＳ２）。

具体的には、制御部２は、まず、データの書き込みが指示された、メモリセルＭ００ｃへの書き込みを行う。すなわち、行線ＷＬ０ｃ及び信号線ＢＬ０ｃを選択し、メモリセルＭ００ｃに対して指定されたデータＸの書き込みを行う。次に、同一グループのメモリセルとして特定したＭ１１ｃへの書き込みを行い、行線ＷＬ１ｃ及び信号線ＢＬ１ｃを選択し、メモリセルＭ００ｃに書き込んだデータＸと同一データをメモリセルＭ１１ｃに書き込む。続いて、同一グループのメモリセルとして特定したＭ２２ｃへの書き込みを行い、行線ＷＬ２ｃ及び信号線ＢＬ２ｃを選択し、メモリセルＭ００ｃ、Ｍ１１ｃに書き込んだデータと同一データＸをメモリセルＭ２２ｃに書き込む。

これによって、行及び列の異なる３個のメモリセルに同一データが書き込まれることになり、例えば図１に示すように、（行、列）が（ＷＬ０ｃ、ＢＬ０ｃ）、（ＷＬ１ｃ、ＢＬ１ｃ）、（ＷＬ２ｃ、ＢＬ２ｃ）で表されるメモリセルＭ００ｃ、Ｍ１１ｃ、Ｍ２２ｃに同一データＸが書き込まれることになる。
そして、このように書き込みが行われた不揮発性メモリ１００からデータＸを読み出す場合には、上位装置は、データＸが格納されたメモリセルのアドレスを指定し、このメモリセルからのデータの読み出しを指示する。

これをうけて制御部２は、図３のフローチャートに示すように、指定されたアドレスに対応するメモリセルと同一グループに属するメモリセルを特定する（ステップＳ１１）。そして、同一グループに属する全てのメモリセルから記憶データを読み出す（ステップＳ１２）。
例えば、上位装置により、メモリセルＭ００ｃからのデータの読み出しが指示された場合、このメモリセルＭ００ｃが属するグループには、前述のように、メモリセルＭ１１ｃ及びＭ２２ｃが属する。このため、制御部２は、アドレスバッファＢｂｕｆ、Ｗｂｕｆに、まず、読み出しが指示されたメモリセルＭ００ｃを指定するアドレス信号を出力する。

次に、このメモリセルＭ００ｃと同一グループに属するメモリセルＭ１１ｃを指定するアドレス信号を出力し、さらに、メモリセルＭ００ｃ及びメモリセルＭ１１ｃと同一グループに属するメモリセルＭ２２ｃを指定するアドレス信号を出力する。
これによって、列デコーダＢＤｃ及び行デコーダＷＤｃが動作し、メモリセルＭ００ｃ、Ｍ１１ｃ、Ｍ２２ｃからデータが順に読み出され、センスアンプＳＡｃを介して多数決処理装置Ｌｃに出力される。
具体的には、行デコーダＷＤｃにより１つ目の行線ＷＬ０ｃが選択され、列デコーダＢＤｃ及び列選択ゲートＳＷｃにより１つ目の信号線ＢＬ０ｃが選択されるため、メモリセルＭ００ｃに格納された記憶データＤ０ｃが読み出されセンスアンプＳＡｃを介して多数決処理装置Ｌｃに出力される。

次に、行デコーダＷＤｃにより２つ目の行線ＷＬ１ｃが選択され、列デコーダＢＤｃ及び列選択ゲートＳＷｃにより２つ目の信号線ＢＬ１ｃが選択されるため、メモリセルＭ１１ｃに格納された記憶データＤ１ｃが読み出され、センスアンプＳＡｃを介して多数決処理装置Ｌｃに送られる。
さらに、行デコーダＷＤｃにより３つ目の行線ＷＬ２ｃが選択され、列デコーダＢＤｃ及び行選択ゲートＳＷｃにより３つ目の信号線ＢＬ２ｃが選択されるため、メモリセルＭ２２ｃに格納された記憶データＤ２ｃが読み出され、センスアンプＳＡｃを介して多数決処理装置Ｌｃに送られる。

そして、多数決処理装置Ｌｃは読み出した３つの記憶データＤ０ｃ、Ｄ１ｃ、Ｄ２ｃの多数決論理をとり、これを出力データＯＵＴｃとする。すなわち、３つの記憶データＤ０ｃ、Ｄ１ｃ、Ｄ２ｃが同一であれば、このデータを出力データＯＵＴｃとする。またいずれか１つの記憶データは異なるが、他の２つの記憶データが一致する場合には、他の２つの記憶データを出力データＯＵＴｃとする。
ここで、例えば、不揮発性メモリ１００が正常である場合には、各記憶データＤ０ｃ、Ｄ１ｃ、Ｄ２ｃは一致するため、これが出力データＯＵＴｃとして設定される。そして、設定した出力データＯＵＴｃが読み出されたデータとして図示しない上位装置に供給される。

一方、例えば、メモリセルＭ００ｃが故障した場合には、メモリセルＭ１１ｃ及びＭ２２ｃが正常であれば、多数決処理装置Ｌｃに送られる３つの記憶データＤ０ｃ、Ｄ１ｃ、Ｄ２ｃのうち、メモリセルＭ１１ｃ及びＭ２２ｃから読み出した記憶データＤ１ｃ及びＤ２ｃは正常であり一致する。このため、多数決処理装置Ｌｃでは、記憶データＤ１ｃ及びＤ２ｃを出力データＯＵＴｃとして設定し、これを読み出したデータとして上位装置に出力する。したがって、メモリセルＭ００ｃに故障が生じてはいるが、出力データＯＵＴｃとして正常な記憶データを上位装置に供給することができる。

同様に、メモリセルＭ１１ｃ又はＭ２２ｃが故障した場合であっても、他の２つのメモリセルが正常であれば、多数決処理装置Ｌｃで設定される出力データＯＵＴｃとして正常なデータが設定される。したがって、出力データＯＵＴｃとして正常な記憶データを上位装置に供給することができる。
また、例えば、行デコーダＷＤｃの作動が不良になり、行線ＷＬ０ｃが故障した場合、行線ＷＬ１ｃ及びＷＬ２ｃが正常であれば、多数決処理装置Ｌｃに送られる３つの記憶データのうち、行線ＷＬ１ｃ及びＷＬ２ｃに対応するメモリセルＭ１１ｃ及びＭ２２ｃから読み出される記憶データＤ１ｃ、Ｄ２ｃは正常である。このため、多数決処理装置Ｌｃでは正常な記憶データを出力データＯＵＴｃとして設定することができ、これを上位装置に供給することができる。

同様に、行線ＷＬ１ｃ又はＷＬ２ｃが故障した場合であっても、他の２つの行線が正常であれば、多数決処理装置Ｌｃに送られる２つの記憶データに基づき、多数決処理装置Ｌｃでは正常な記憶データを出力データＯＵＴｃとして設定することができる。つまり、何れかの行線が故障した場合であっても、他の２つの行線が正常であれば、正常な記憶データを出力データＯＵＴｃとして設定することができ、何れかの行線に故障が生じている場合であっても、正常な記憶データを上位装置に供給することができる。

また、例えば、列デコーダＢＤｃ又は列選択ゲートＳＷｃの作動が不良になり、信号線ＢＬ０ｃに異常が生じた場合、信号線ＢＬ１ｃ及びＢＬ２ｃが正常であれば、多数決処理装置Ｌｃに送られる３つの記憶データのうち、信号線ＢＬ１ｃ及びＢＬ２ｃに対応する記憶データＤ１ｃ、Ｄ２ｃは正常である。このため、多数決処理装置Ｌｃは、正常な記憶データを出力データＯＵＴｃとして設定することができる。同様に、信号線ＢＬ１ｃ又はＢＬ２ｃに異常が生じた場合にも他の２本の信号線が正常であれば、多数決処理装置Ｌｃでは、正常な記憶データを出力データＯＵＴｃとして設定することができる。つまり、何れかの信号線が故障した場合であっても、他の２つの信号線が正常であれば、正常な記憶データを出力データＯＵＴｃとして設定することができ、正常な記憶データを上位装置に供給することができる。

このように、不揮発性メモリ１００は、何れかのメモリセル、行デコーダＷＤｃ、列デコーダＢＤｃ、列選択ゲートＳＷｃの何れかの作動が不良になる場合でも、少なくとも２つの行線及び２つの信号線が正常であり、これら信号線を介して正常な記憶データを読み出すことができれば、正常な記憶データを出力データＯＵＴｃとして設定することができ、不揮発性メモリ１００から記憶データを正常に読み出すことができる。

ここで、前述のように、同一データが格納される複数のメモリセルが同一行線又は同一信号線に接続されている場合には、これらメモリセルが接続される行線又は信号線に異常が生じた場合、同一データが格納される複数のメモリセル全てを選択することができず、何れのメモリセルからも正常な記憶データを得ることができないため、出力データＯＵＴｃとして正常な記憶データを設定することができない。

しかしながら、上述のように、同一データが格納されるメモリセルは、全て異なる行線及び異なる信号線に接続される構成としたため、何れかの行線又は信号線に故障が生じた場合であっても、他の２つの行線及び信号線が正常であれば、この２つの行線及び信号線に接続されるメモリセルから正常な記憶データを得ることができ、これに基づき出力データＯＵＴｃを設定することができ、不揮発性メモリ１００の信頼性をより向上させることができる。

加えて、３つの記憶データを選択するための行デコーダＷＤｃ、列デコーダＢＤｃ、列選択ゲートＳＷｃが共通化されており、１つの不揮発性メモリにおいて、同一データを複数のメモリセルに記憶させているため、例えば従来のように複数の不揮発性メモリを設ける場合に比較して、コスト増加を抑制することができる。
なお、上記実施の形態においては、同一データを格納した３つのメモリセルＭ００ｃ、Ｍ１１ｃ、Ｍ２２ｃは、隣り合う行線ＷＬ０ｃ、ＷＬ１ｃ、ＷＬ２ｃに配置され、且つ隣り合う信号線ＢＬ０ｃ、ＢＬ１ｃ、ＢＬ２ｃに配置されているが、これに限るものではなく、異なる行及び異なる信号線に配置されていれば、隣り合って配置する必要はなく、ランダムに配置することができる。

また、上記実施の形態においては、各メモリセルに記憶データＤ０ｃ、Ｄ１ｃ、Ｄ２ｃを書き込む際及び読み出す際に、メモリセルＭ００ｃが指定されると、不揮発性メモリ１００に搭載されている制御部２によって、このメモリセルＭ００ｃと同一グループに属するメモリセルＭ１１ｃ及びＭ２２ｃを特定し、上位装置から指定されたメモリセルＭ００ｃだけでなく、このメモリセルＭ００ｃと同一グループに属するメモリセルＭ１１ｃ及びＭ２２ｃも、自動的に選択する構成とした場合について説明したがこれに限るものではない。

例えば、何れかのメモリセルへのデータの書き込みが指示されたときに、制御部２において、このメモリセルを含めて互いに行及び列が異なる複数のメモリセルであり且つデータを書き込み可能な複数のメモリセルを特定し、特定したメモリセルに、書き込みが指示されたメモリセルへの書き込みデータと同一データを書き込むように構成してもよい。
また、このように、制御部２において、書き込み可能な複数のメモリセルを特定し、特定したメモリセルに、書き込み指定されたメモリセルへの書き込みデータを書き込む構成とした場合には、制御部２において、特定したメモリセルと書き込み指定されたメモリとを対応付け、その対応情報を記憶しておく。そして、何れかのメモリセルからのデータの読み出し指示が行われたときには、制御部２で保持する対応情報に基づき、読み出し指示が行われたメモリセルと対応づけられているメモリセルを特定し、読み出し指示が行われたメモリセルと、対応情報から特定したメモルセルとから、その記憶データを読み出すようにすればよい。

また、上記実施の形態においては、制御部２において、同一データを書き込むメモリセルを特定する構成としているが、これに限るものではなく、例えば、上位装置等、不揮発性メモリ１００の外部で、同一データの書き込みを行う複数のメモリセルを特定し、そのアドレス情報を制御部２に出力し、制御部２でこのアドレス情報に基づいて複数のメモリセルへの書き込みを行う構成とすることも可能である。

この場合には、読み出し時にも、上位装置等から、同時にデータの読み出しを行う複数のメモリセルのアドレス情報を制御部２に出力する構成とし、指定された複数のメモリセルからの記憶データの多数決論理を多数決処理装置でとり、これを出力データＯＵＴｃとして上位装置に出力するようにしてもよく、或いは、制御部２において、同一データを書き込んだメモリセルを１つのグループとして管理しておき、何れかのメモリセルからデータの読み出し指示が行われたときに、このメモリセルと同一グループに属するメモリセルを特定し、特定したメモリセルと読み出し指示が行われたメモリセルとから順に記憶データを読み出すようにしてもよい。

また、上記実施の形態においては、３つのメモリセルに同一データを書き込み、これら３つのメモリセルから読み出した記憶データから出力データＯＵＴｃを設定するようにしたいわゆる、３多重読み出し方式の不揮発性メモリについて説明したが、これに限るものではなく、３以上の複数個のメモリセルに同一データを書き込み、これらメモリセルから読み出した複数の記憶データから出力データＯＵＴｃを設定する構成とすることも可能である。
また、上記実施の形態においては、論理回路からなる多数決処理装置Ｌｃを設け、これにより多数決論理処理を行う場合について説明したが、制御部２において演算処理を行うことにより多数決論理処理を行う構成とすることも可能である。

また、複数の記憶データの多数決論理から出力データＯＵＴｃを設定する場合について説明したが、これに限るものではなく、任意の方法で出力データＯＵＴｃを設定することができる。例えば、従来のように、２つのメモリセルからの記憶データを比較し、これらが正常と判断されるときにこれを出力データＯＵＴｃとして確定し、これらが正常と判断されないときには他の２つのメモリセルからの記憶データを比較し、この処理を繰り返し行い、何れか２つのメモリセルからの記憶データの比較結果が正常と判断されるときの記憶データを出力データＯＵＴｃとして確定し、何れの比較結果も正常と判断されないときには不揮発性メモリの異常と判断するようにしてもよい。

さらに、上記実施の形態においては、不揮発性メモリに適用した場合について説明したが、これに限るものではなく、ＳＲＡＭ（Static Random Access Memory）等の揮発性メモリ、ＦＰＧＡ（Field Programmable Gate Array）の内部メモリやレジスタ領域等であっても適用することができる。
ここで、上記実施の形態において、メモリセルＭｎｍｃが記憶手段に対応し、記憶領域ＭＣｃがデータ記憶領域に対応し、行線ＷＬｎｃが行線に対応し、信号線ＢＬｍｃが列線に対応し、図２の書き込み処理が書き込み処理手段に対応し、図３の読み出し処理が読み出し処理手段に対応し、多数決処理装置Ｌｃが多数決論理処理手段に対応している。
また、図２のステップＳ１の処理において、書き込みを行う複数のメモリセルを選択する処理が選択手段に対応している。

１記憶部
２制御部
１００不揮発性メモリ
Ｂｂｕｆアドレスバッファ
ＢＤｃ列デコーダ
ＢＬ０ｃ〜ＢＬｍｃ信号線
Ｗｂｕｆアドレスバッファ
ＷＤｃ行デコーダ
ＷＬ０ｃ〜ＷＬｎｃ行線
Ｍ００ｃ〜Ｍｎｍｃメモリセル
ＳＷｃ列選択ゲート
ＳＡｃセンスアンプ
Ｌｃ多数決処理装置

Claims

データを記憶する複数の記憶手段が、複数の行線及び複数の列線が交差する部分にマトリクス状に配列されてなる一のデータ記憶領域を有し、前記行線及び前記列線のうちの何れかの行線及び列線を選択することにより、選択された前記行線及び前記列線の交差する部分に設けられた前記記憶手段へのデータの書き込み及び前記記憶手段からのデータの読み出しを行うようにした記憶装置であって、
書き込み操作時、前記一のデータ記憶領域内の互いに異なる前記行線及び互いに異なる前記列線に設けられた複数の前記記憶手段に同一データを書き込む書き込み処理手段と、
読み出し操作時、前記同一データを書き込んだ記憶手段のうちの複数の記憶手段のそれぞれから記憶データを読み出す読み出し処理手段と、
前記読み出し処理手段で読み出した複数の記憶データに基づいて１つの出力データを設定する出力データ設定手段と、を備えることを特徴とする記憶装置。
前記出力データ設定手段は、前記読み出し処理手段で読み出した複数の記憶データの多数決論理をとる多数決論理処理手段を有し、前記多数決論理処理手段での多数決論理処理の結果を、前記出力データとして設定することを特徴とする請求項１記載の記憶装置。
前記書き込み処理手段は、互いに異なる前記行線及び互いに異なる前記列線に設けられた複数の前記記憶手段を選択する選択手段を有し、前記選択手段で選択された記憶手段に対して前記同一データを書き込むことを特徴とする請求項１又は請求項２記載の記憶装置。
前記選択手段は、互いに隣接する前記行線及び互いに隣接する前記列線に設けられた記憶手段を選択することを特徴とする請求項３記載の記憶装置。
データを記憶する複数のメモリセルが、複数の行線及び複数の信号線が交差する部分にマトリクス状に配列されてなる一のデータ記憶領域と、
前記複数の行線のうちの何れかを選択する行デコーダと、
前記信号線のそれぞれに対応した複数のゲートを有する列選択ゲートと、
前記複数のゲートのうちの何れかを選択する列デコーダと、
前記行デコーダ及び前記列デコーダで選択された前記行線及び前記信号線が交差する部分に配置されたメモリセルから読み出される記憶データを増幅するセンスアンプと、
前記センスアンプで増幅された記憶データの多数決論理をとり１つのデータを出力する多数決論理処理手段と、を有し、
前記一のデータ記憶領域内の互いに異なる行線及び互いに異なる信号線に配置された複数のメモリセルには同一データが記憶され、
前記行デコーダ及び前記列デコーダは、前記同一データが記憶された前記メモリセルに対応する前記行線及び前記信号線を選択し、前記多数決論理処理手段は、前記センスアンプで増幅された後の、前記同一データが記憶された前記メモリセルから読み出された複数の前記記憶データについて多数決論理をとることを特徴とする記憶装置。
データを記憶する複数の記憶手段が、複数の行線及び複数の列線が交差する部分にマトリクス状に配列されてなる一のデータ記憶領域を有し、前記行線及び前記列線のうちの何れかの行線及び列線を選択することにより、選択された前記行線及び前記列線の交差する部分に設けられた前記記憶手段へのデータの書き込み及び前記記憶手段からのデータの読み出しを行うようにした記憶装置のデータ処理方法であって、
書き込み操作時には、前記一のデータ記憶領域内の互いに異なる前記行線及び互いに異なる前記列線に設けられた複数の前記記憶手段に同一データを書き込み、
読み出し操作時には、前記同一データを書き込んだ記憶手段のうちの複数の記憶手段のそれぞれから記憶データを読み出し、読み出した複数の記憶データに基づいて１つの出力データを設定することを特徴とする記憶装置のデータ処理方法。