JP4467565B2 - 半導体記憶装置および半導体記憶装置の制御方法 - Google Patents

Description

本発明は、半導体記憶装置のデータ読み出しに関するものであり、特に冗長回路を備えた回路構成を有しバーストリード動作が可能な半導体記憶装置および半導体記憶装置の制御方法に関するものである。

半導体記憶装置において連続して高速読み出し動作を可能とする動作モードの一つにバーストモードがある。このバーストモードは、外部から与えられたアドレスに対して、そのアドレスを起点にして連続するアドレスの記憶データを出力するモードである。連続する出力ビットの数は、２ビット、４ビット、８ビット等が指定される。かかるバーストモードでは、外部アドレスをもとに、内部でそれに連続するアドレスを生成し、そのアドレスをデコードして記憶データを出力する方法が挙げられる。そこで、内部のメモリセルアレイを奇数アドレス側のメモリセルアレイと偶数アドレス側のメモリアレイとに分割し、バーストモードでは、外部から与えられたアドレスまたは内部で生成したアドレスに対して、最下位ビットを除いたアドレスを、奇数アドレス側メモリセルアレイと偶数アドレス側メモリセルアレイのコラムデコーダに与える。この回路構成を採用することにより、必ず２ビットの記憶データを連続して読み出すことができ、これは、２ビット・プリフェッチ回路と呼ばれ、高速なバーストリードを可能としている。

第８図に、特許文献１における従来のＳＤＲＡＭ９００の２ビット・プリフェッチ回路の例を示す。この例では、メモリセルアレイが、奇数アドレス側のメモリセルアレイ９１０と偶数アドレス側のメモリセルアレイ９２０とに分割される。そして、それぞれのメモリセルアレイ９１０，９２０に対して、アドレス・プリデコーダ９１１，９２１とアドレス・メインデコーダ９１２，９２２とが設けられる。更に、それぞれのメモリセルアレイ９１０，９２０の出力が、データバスアンプ９１３，９２３で増幅される。

ＳＤＲＡＭ９００は、システム側から与えられるクロック９０１に同期して動作する。従って、そのクロック９０１を取り込むクロックバッファ９３０から出力されるクロック９３１のタイミングにより、コマンド信号９０２がコマンドラッチ・デコーダ９３２にラッチされ、アドレス信号９０３（この例ではａ０−ａ９の１０ビット）がアドレスバッファ９３３にラッチされる。そして、アドレスバッファ９３３からのアドレス信号ａ３−ａ９が、コマンドラッチ・デコーダ９３２の生成するアドレスラッチクロック９３５のタイミングでアドレスラッチ９３８にラッチされる。また、同じクロック９３５によりアドレス信号ａ１，ａ２がアドレスラッチ・カウンタ９３９にラッチされる。

アドレス信号ａ３−ａ９は、そのまま奇数側と偶数側のアドレスプリデコーダ９１１，９２１に与えられる。一方、アドレスａ１，ａ２は、奇数側のアドレスプリデコーダ９１１にそのまま与えられる。また、偶数側のアドレスプリデコーダ９２１には、アドレスａ１，ａ２そのままのラッチアドレス９４４或いはアドレス＋１演算回路９４６でアドレス値を１つ増加した新たなシフトアドレス９４８が、最下位アドレスａ０の値に応じて、即ち偶数か奇数かに応じて、与えられる。ここでシフトアドレス９４８が必要となるのは、２ビットプリフェッチ回路では、与えられる列アドレスに対して、そのアドレスの列の記憶データと、そのアドレスの次のアドレスの列の記憶データとを連続して出力するため、与えられた列アドレスに対して、その次のアドレスを生成する必要があるためである。

すなわち、与えられた列アドレスに対して、アドレス＋１演算回路９４６で＋１処理されたシフトアドレス９４８を生成し、与えられたアドレスの最下位ビットａ０が、０の場合（偶数アドレス）の場合と１の場合（奇数アドレス）とで偶数側のデコーダに与える列アドレス（ａ２，ａ１）を切り替えている。同様に、出力側の出力データラッチ回路９１
６，９２６へのデータバスアンプ９１３，９２３における出力のラッチの順番も最下位ビットａ０が０か１かで切り替えている。

与えられるアドレスが（ａ２，ａ１，ａ０）＝（０，０，０）の場合を考えると、第一のアドレスは（０，０，０）、第二のアドレスは（０，０，１）となる。このとき最下位アドレスａ０は“０”のため、最初に読み出されるデータは偶数側のメモリセルアレイのデータであり、後で読み出されるデータは奇数側のメモリセルアレイのデータになる。よって奇数側のデコーダ及び偶数側のデコーダには、共に（ａ２，ａ１）＝（０，０）を与えればよい。同様に、与えられるアドレスが（ａ２，ａ１，ａ０）＝（０，０，１）の場合を考えると、第一のアドレスは（０，０，１）、第二のアドレスは（０，１，０）となる。このとき最下位アドレスａ０は“１”のため、最初に読み出されるデータは奇数側、後で読み出されるデータは偶数側のメモリセルアレイのデータになる。よって奇数側のデコーダに（ａ２，ａ１）＝（０，０）を与え、偶数側のデコーダに＋１処理された（ａ２，ａ１）＝（０，１）を与える必要がある。

データ出力の動作を説明する。外部アドレスが最下位アドレスａ０＝０（偶数アドレス）の場合は、偶数側のデータバスアンプ９２３から出力された偶数側記憶データ９２４が、クロック９５６のタイミングで出力データラッチ回路９１６にラッチされる。次に、奇数側のデータバスアンプ９１３から出力された奇数側記憶データ９１４が、クロック９５７のタイミングで出力データラッチ回路９２６にラッチされる。そして出力データラッチ回路９１６，９２６から偶数、奇数の順番に連続してデータが出力される。

一方、外部アドレスが最下位アドレスａ０＝１（奇数アドレス）の場合は、奇数側記憶データ９１４が出力データラッチ回路９１６に、偶数側記憶データ９２４が出力データラッチ回路９２６にそれぞれクロック９５６，９５７のタイミングでラッチされ、出力データラッチ回路９１６，９２６から奇数、偶数の順番に連続してデータが出力される。なお、先行技術文献を以下に示す。
特開平１０−３４０５７９号公報（段落０００６−００１０、図１３） しかしながら前記特許文献１では、冗長機能に関する動作が開示されていない。そこで冗長判定回路９７０（偶数側判定部９７１と奇数側判定部９７２を備え、救済が必要なアドレスを判定する回路）を第８図の回路に追加し、アドレス＋１演算回路９４６を介さないラッチアドレス９４４を冗長判定回路９７０に与えて冗長比較を行う回路構成をとる場合を考える。

外部から与えられるアドレスが（ａ２，ａ１，ａ０）＝（０，０，１）の時には、奇数側アドレスプリデコーダ９１１には（ａ２，ａ１）＝（０，０）、偶数側アドレスプリデコーダ９２１には＋１処理された（ａ２，ａ１）＝（０，１）がそれぞれ与えられ、連続した列アドレス（０，０，１）と（０，１，０）の順に連続してメモリセルアレイからデータが読み出される。ところが冗長判定回路９７０の奇数側判定部９７２と偶数側判定部９７１とには、共に＋１処理がされないラッチアドレス９４４の列アドレス（ａ２，ａ１）＝（０，０）が与えられるため、連続した列アドレス（０，０，１）と（０，０，０）の逆の順番に連続してデータの冗長判定が行われてしまうため、偶数側のアドレスのデコード時において冗長判断するアドレスが一致しない事態が発生する。

よって外部アドレスが、最下位ビットが奇数スタート時に、メモリセルアレイ９２０と冗長判定回路９７０の偶数側判定部９７１とに与えられるアドレスが一致しない事態が発生し、偶数側ビット線の冗長比較が正しく行われないおそれがあるため問題である。すなわちスタートアドレスが奇数の場合、偶数側の内部アドレスを＋１して２ビットプリフェッチ動作をすることにより、奇数スタートでも偶数スタートと同じアクセスタイムを実現している回路に、対応していない冗長判定回路９７０を組み込むと、外部アドレスが奇数スタート時において、読み込むアドレスの順番が逆になり冗長判定が正確に行われない事態が発生するため問題である。

また外部アドレスが奇数スタート時にはアドレス＋１演算回路９４６を介したシフトアドレス９４８を冗長判定回路９７０の偶数側判定部９７２に与えるような回路構成をすれば、２ビット・プリフェッチ動作を正常に行うことが可能ではある。しかし、ＳＤＲＡＭ９００は通常は複数のバンクを備え、各バンクごとにアドレス＋１演算回路９４６を備える必要がある一方、冗長判定回路９７０は各バンクに共通して備えられる。

よって各バンクに備えられるアドレス＋１演算回路９４６を単数の冗長判定回路９７０で共用しようとすると、複数のバンクから出力される各シフトアドレス９４８を冗長判定回路に入力する必要があり、入力されるシフトアドレスの切り替え制御のための回路が別途必要となって回路サイズが大きくなるおそれがあるため問題である。また各バンクからの配線長差により、冗長判定回路に入力されるシフトアドレスの入力タイミングにずれが発生するおそれや、各メモリセル回路から冗長判定回路へ配線を引き回すことになるため回路サイズが大きくなるおそれ等があるため問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、２ビット・プリフェッチ動作などによるバーストリード動作を行う半導体記憶装置においても、冗長救済を行うことが可能で読み出し動作速度が遅くなるおそれを防止することができ、また、回路面積の縮小化を図ることが可能な半導体記憶装置および半導体記憶装置の制御方法を提供することを目的とする。

また請求項１に係る半導体記憶装置は、奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、奇数メモリブロックから読み出されたデータと偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、初期コラムアドレスが奇数アドレスの場合に上位コラムアドレスに１を加算した＋１上位コラムアドレスにより偶数メモリブロックが選択され、冗長救済用の冗長メモリブロックと、奇数メモリブロックまたは偶数メモリブロックの少なくとも一方に存在する欠陥コラムの欠陥コラムアドレスを記憶保持する冗長アドレス記憶部と、欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと上位コラムアドレスとの一致判定をする奇数側冗長判定回路と、上位コラムアドレスが入力され、初期コラムアドレスの
最下位ビットが“０”の場合には上位コラムアドレスを出力し、初期コラムアドレスの最下位ビットが“１”の場合には＋１上位コラムアドレスを出力するアドレス＋１回路と、上位欠陥コラムアドレスとアドレス＋１回路から出力されるアドレスとの一致判定をする偶数側冗長判定回路と、偶数側冗長判定回路の出力信号と奇数側冗長判定回路の出力信号とが入力され、欠陥コラムアドレスの最下位ビットが“０”の場合には偶数側冗長判定回路の出力信号を選択し、欠陥コラムアドレスの最下位ビットが“１”の場合には奇数側冗長判定回路の出力信号を選択して、上位コラムアドレスを含む奇数および偶数のコラムアドレスに対する冗長判定結果として出力する選択部とを備えることを特徴とする。

また請求項６に係る半導体記憶装置の制御方法は、奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックと、冗長救済用の冗長メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、奇数メモリブロックから読み出されたデータと偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、初期コラムアドレスが奇数アドレスの場合の場合に上位コラムアドレスに１を加算した＋１上位コラムアドレスにより偶数メモリブロックが選択され、欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと上位コラムアドレスとの一致判定をする奇数側冗長判定ステップと、初期コラムアドレスの最下位ビットが“０”の場合には上位コラムアドレスを出力し、初期コラムアドレスの最下位ビットが“１”の場合には＋１上位コラムアドレスを出力するアドレス１増加ステップと、上位欠陥コラムアドレスとアドレス１増加ステップにより出力されるアドレスとの一致判定を行う偶数側冗長判定ステップと、欠陥コラムアドレスの最下位ビットが“０”の場合には偶数側冗長判定ステップを選択し、欠陥コラムアドレスの最下位ビットが“１”の場合には奇数側冗長判定ステップを選択して、上位コラムアドレスを含む奇数および偶数のコラムアドレスに対する冗長判定結果として出力する出力選択ステップとを備えることを特徴とする。

冗長アドレス記憶部は、奇数メモリブロックまたは偶数メモリブロックの少なくとも一方に存在する欠陥コラムの欠陥コラムアドレスを記憶保持する。奇数側冗長判定回路または奇数側冗長判定ステップは、欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと上位コラムアドレスとの一致判定をする。アドレス＋１回路またはアドレス１増加ステップは、初期コラムアドレスの最下位ビットが“０”の場合には上位コラムアドレスを出力し、初期コラムアドレスの最下位ビットが“１”の場合には＋１上位コラムアドレスを出力する。偶数側冗長判定回路または偶数側冗長判定ステップは、上位欠陥コラムアドレスと、アドレス＋１回路またはアドレス１増加ステップから、出力されるアドレスとの一致判定を行う。

そして、選択部および出力選択ステップは、欠陥コラムアドレスの最下位ビットが“０”の場合には偶数側冗長判定回路の出力信号または偶数側冗長判定ステップを選択し、欠陥コラムアドレスの最下位ビットが“１”の場合には奇数側冗長判定回路の出力信号または奇数側冗長判定ステップを選択する。偶数側冗長判定回路および奇数側冗長判定回路によって上位コラムアドレスと上位欠陥コラムアドレスの一致判定が行われる。また選択部によって、データが読み出されるブロックの偶奇と、欠陥コラムアドレスの最下位ビットで指定されるブロックの偶奇との一致判定が行われる。

これにより、最下位ビットを除いた上位コラムアドレスに１を加算することにより、初期アドレスＡ０が“１”（奇数）の場合にも、初期コラムアドレスに対して時間遅れのない高速読み出しの可能なバースト動作を可能とすることができる。

また、両一致判定を合わせて判定することにより、奇数メモリブロックまたは偶数メモ
リブロックを選択する奇数または偶数のコラムアドレスに対する冗長判定結果を得ることができる。

また請求項２に係る半導体記憶装置は、奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、奇数メモリブロックから読み出されたデータと偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、初期コラムアドレスが奇数アドレスの場合に上位コラムアドレスに１を加算した＋１上位コラムアドレスにより偶数メモリブロックが選択される半導体記憶装置において、冗長救済用の冗長メモリブロックと、奇数メモリブロックまたは偶数メモリブロックの少なくとも一方に存在する欠陥コラムの欠陥コラムアドレスを記憶保持する冗長アドレス記憶部と、欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと上位コラムアドレスとの一致判定をする奇数側冗長判定回路と、上位コラムアドレスが入力され、初期コラムアドレスの最下位ビットが“０”の場合には上位コラムアドレスを出力し、初期コラムアドレスの最下位ビットが“１”の場合には＋１上位コラムアドレスを出力するアドレス＋１回路と、上位欠陥コラムアドレスとアドレス＋１回路から出力されるアドレスとの一致判定をする偶数側冗長判定回路と、奇数メモリブロックの奇数側データバスに接続された奇数側データセンスアンプの出力データと冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方が非選択とされる奇数側切替部と、偶数メモリブロックの偶数側データバスに接続された偶数側データセンスアンプの出力データと冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方が非選択とされる偶数側切替部と、奇数側切替部の出力端子と偶数側切替部の出力端子とが入力されてなる共通出力部とを備え、奇数側切替部が冗長メモリブロックのデータを選択して出力する場合に偶数側切替部が偶数メモリブロックのデータを選択して出力し、偶数側切替部が冗長メモリブロックのデータを選択して出力する場合に奇数側切替部が奇数メモリブロックのデータを選択して出力することを特徴とする。

冗長アドレス記憶部は、奇数メモリブロックまたは偶数メモリブロックの少なくとも一方に存在する欠陥コラムの欠陥コラムアドレスを記憶保持する。奇数側冗長判定回路は、欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと上位コラムアドレスとの一致判定をする。アドレス＋１回路は、初期コラムアドレスの最下位ビットが“０”の場合には上位コラムアドレスを出力し、初期コラムアドレスの最下位ビットが“１”の場合には＋１上位コラムアドレスを出力する。偶数側冗長判定回路は、上位欠陥コラムアドレスと、アドレス＋１回路およびアドレス１増加ステップから、出力されるアドレスとの一致判定を行う。奇数側切替部は、奇数メモリブロックの奇数側データバスに接続された奇数側データセンスアンプの出力データと冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方を非選択とする。偶数側切替部は、偶数メモリブロックの偶数側データバスに接続された偶数側データセンスアンプの出力データと冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方を非選択とする。共通出力部は、奇数側切替部の出力端子と偶数側切替部の出力端子とが入力される。

これにより、最下位ビットを除いた上位コラムアドレスに１を加算することにより、初期アドレスＡ０が“１”（奇数）の場合にも、初期コラムアドレスに対して時間遅れのない高速読み出しの可能なバースト動作を可能とすることができ、奇数側切替部が冗長メモリブロックのデータを選択して出力する場合に偶数側切替部が偶数メモリブロックのデータを選択して出力し、偶数側切替部が冗長メモリブロックのデータを選択して出力する場
合に奇数側切替部が奇数メモリブロックのデータを選択して出力することができる。

また請求項３に係る半導体記憶装置は、請求項２に記載の半導体記憶装置において、冗長メモリブロックは、奇数メモリブロックを冗長救済する奇数用冗長メモリブロックと、偶数メモリブロックを冗長救済する偶数用冗長メモリブロックとを備えることを特徴とする。これにより、偶数メモリブロックと奇数メモリブロックとのそれぞれに専用の冗長ブロックを備えて冗長救済することができるため、欠陥コラムが偶数メモリブロックと奇数メモリブロックとの両ブロックに存在する場合においても冗長救済が可能となる。

また請求項４に係る半導体記憶装置は、奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、奇数メモリブロックから読み出されたデータと偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、初期コラムアドレスが奇数アドレスの場合に上位コラムアドレスに１を加算した＋１上位コラムアドレスにより偶数メモリブロックが選択される半導体記憶装置において、冗長救済用の冗長メモリブロックと、奇数メモリブロックまたは偶数メモリブロックの少なくとも一方に存在する欠陥コラムの欠陥コラムアドレスを記憶保持する冗長アドレス記憶部と、欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと上位コラムアドレスとの一致判定をする奇数側冗長判定回路と、上位コラムアドレスが入力され、初期コラムアドレスの最下位ビットが“０”の場合には上位コラムアドレスを出力し、初期コラムアドレスの最下位ビットが“１”の場合には＋１上位コラムアドレスを出力するアドレス＋１回路と、上位欠陥コラムアドレスとアドレス＋１回路から出力されるアドレスとの一致判定をする偶数側冗長判定回路と、奇数メモリブロックの奇数側データバスに接続された奇数側データセンスアンプの出力データと冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方が非選択とされる奇数側切替部と、偶数メモリブロックの偶数側データバスに接続された偶数側データセンスアンプの出力データと冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方が非選択とされる偶数側切替部と、奇数側切替部の出力端子と偶数側切替部の出力端子とが結線接続されている共通出力部とを備え、奇数側切替部が奇数メモリブロックまたは冗長メモリブロックの何れかのデータを選択して出力する場合に偶数側切替部に入力される出力データが共に非選択とされ、偶数側切替部が偶数メモリブロックまたは冗長メモリブロックの何れかのデータを選択して出力する場合に奇数側切替部に入力される出力データが共に非選択とされることを特徴とする。

また請求項７に係る半導体記憶装置の制御方法は、奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックと、冗長救済用の冗長メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、奇数メモリブロックから読み出されたデータと偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、初期コラムアドレスが奇数アドレスの場合に上位コラムアドレスに１を加算した＋１上位コラムアドレスにより偶数メモリブロックが選択される半導体記憶装置の制御方法において、欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと上位コラムアドレスとの一致判定をする奇数側冗長判定ステップと、初期コラムアドレスの最下位ビットが“０”の場合には上位コラムアドレスを出力し、初期コラムアドレスの最下位ビットが“１”の場合には＋１上位コラムアドレスを出力するアドレス１増加ステップと、上位欠陥コラムアドレスとアドレス１増加ステップにより出力されるアドレスとの一致判定を行う偶数側冗長判定ステップと、奇数メモリブロックの奇数側データバスに接続された奇数側データセンスアンプの出力データまたは冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データの何れかを選択する奇数側選択ステップと、偶数メモリブロックの偶数側データバスに接続された偶数側データセンスアンプの出力データまたは冗長メモリブロックの出力データの何れかを選択する偶数側選択ステップとを備え、奇数側選択ステップが奇数メモリブロックまたは冗長メモリブロックの何れかのデータを選択して出力する際、偶数側選択ステップでは何れの出力データも非選択とされ、偶数側選択ステップが偶数メモリブロックまたは冗長メモリブロックの何れかのデータを選択して出力する際、奇数側選択ステップでは何れの出力データも非選択とされることを特徴とする。

奇数側冗長判定回路または奇数側冗長判定ステップは、欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと上位コラムアドレスとの一致判定をする。アドレス＋１回路またはアドレス１増加ステップは、初期コラムアドレスの最下位ビットが“０”の場合には上位コラムアドレスを出力し、初期コラムアドレスの最下位ビットが“１”の場合には＋１上位コラムアドレスを出力する。偶数側冗長判定回路または偶数側冗長判定ステップは、上位欠陥コラムアドレスと、アドレス＋１回路またはアドレス１増加ステップから、出力されるアドレスとの一致判定を行う。奇数側切替部または奇数側選択ステップは、奇数メモリブロックの奇数側データバスに接続された奇数側データセンスアンプの出力データと冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方を非選択とする。偶数側切替部または偶数側選択ステップは、偶数メモリブロックの偶数側データバスに接続された偶数側データセンスアンプの出力データと冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方を非選択とする。共通出力部は、奇数側切替部の出力端子と偶数側切替部の出力端子とが結線接続されている。

奇数側切替部が奇数メモリブロックまたは冗長メモリブロックの何れかのデータを選択して出力する場合には、偶数側切替部に入力される出力データが共に非選択とされ、偶数側切替部からは信号が出力されない。また偶数側切替部が偶数メモリブロックまたは冗長メモリブロックの何れかのデータを選択して出力する場合には、奇数側切替部に入力される出力データが共に非選択とされ、奇数側切替部からは信号が出力されない。

同様に奇数側選択ステップが奇数メモリブロックまたは冗長メモリブロックの何れかのデータを選択して出力する際、偶数側選択ステップでは何れの出力データも非選択とされデータが出力されず、偶数側選択ステップが偶数メモリブロックまたは冗長メモリブロックの何れかのデータを選択して出力する際、奇数側選択ステップでは何れの出力データも非選択とされデータが出力されない。

このとき、共通出力部は、奇数側切替部および偶数側切替部の各々の出力端子を、いわゆるワイヤードオア接続する。

これにより、奇数側切替部または奇数側選択ステップと、偶数側切替部または偶数側選択ステップとで、出力データを交互に選択して出力する回路またはステップを別途設けなくても、奇数メモリブロックから読み出されたデータと偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行うことが可能となる。

また請求項５に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、冗長メモリブロックは、奇数メモリブロックを冗長救済する奇数用冗長メモリブロックと、偶数メモリブロックを冗長救済する偶数用冗長メモリブロックとを備えることを特徴とする。これにより、偶数メモリブロックと奇数メモリブロックとのそれぞれに専用の冗長ブロックを備えて冗長救済することができるため、欠陥コラムが偶数メモリブロックと奇数
メモリブロックとの両ブロックに存在する場合においても冗長救済が可能となる。

以下、本発明の半導体記憶装置について具体化した実施形態を第１図乃至第７図に基づき図面を参照しつつ詳細に説明する。第１実施形態に係る半導体記憶装置１の回路構成図を第１図および第２図に示す。半導体記憶装置１は、第１図に示すメモリセル回路２、読み出し回路４、アドレス発生回路５、冗長判定回路３を備える。

アドレス発生回路５には、アドレスラッチ部１０およびアドレスカウンタ１１が備えられる。アドレスラッチ部１０の入力端は不図示のメモリ制御回路と接続され、バースト動作のスタートアドレスＳＴＡＤＤが入力される。アドレスラッチ部１０の出力端は、アドレスカウンタ１１、メモリセル回路内アドレス＋１コントローラ１２、および後述する冗長判定回路内アドレス＋１コントローラ３０（第２図）に接続される。アドレスラッチ部１０からは初期アドレスＡ０乃至Ａ１４が出力される。最下位ビットである初期アドレスＡ０はメモリセル回路内アドレス＋１コントローラ１２および冗長判定回路内アドレス＋１コントローラ３０に入力され、初期アドレスＡ１乃至Ａ１４はアドレスカウンタ１１に入力される。アドレスカウンタ１１の入力端にはクロック信号ＣＬＫが入力され、該クロック信号ＣＬＫに応じてスタートアドレスＳＴＡＤＤをインクリメントすることによりリードアドレスＲＡ１乃至ＲＡ１４が生成される。リードアドレスＲＡ６乃至ＲＡ１４は、メモリセル回路２内のワード線デコーダ１３に入力される。またリードアドレスＲＡ１乃至ＲＡ５は、メモリセル回路内アドレス＋１コントローラ１２、奇数用Ｙデコーダ１５、および第２図の冗長判定回路３に備えられた冗長判定回路内アドレス＋１コントローラ３０、奇数用冗長アドレス判定部３２にそれぞれ入力される。

メモリセル回路２にはメモリセル回路内アドレス＋１コントローラ１２、ワード線デコーダ１３、偶数用Ｙデコーダ１４、奇数用Ｙデコーダ１５、バンク１６、ビット線セレクタ部１７が備えられる。バンク１６はＩＯ０乃至ＩＯ１５の１６ビット幅のＩＯを備え、各ＩＯには偶数ブロックＥＢ０乃至ＥＢ１５と奇数ブロックＯＢ０乃至ＯＢ１５とが備えられている。またバンク１６には冗長救済用の冗長ブロックＲＢが備えられている。偶数ブロックＥＢ０乃至ＥＢ１５はバンク１６のコラム方向（コラムが並んでいる方向）の一方の領域に配置され、奇数ブロックＯＢ０乃至ＯＢ１５はコラム方向の他方の領域に配置されることで、偶数ブロックと奇数ブロックとは分離されている。冗長ブロックＲＢは偶数ブロックが配置された領域と奇数ブロックが配置された領域との境界部に配置される。

ワード線デコーダ１３から引き出された５１２本のワード線（リードアドレスＲＡ６乃至ＲＡ１４によって選択される）はバンク１６内の偶数ブロックＥＢ０乃至ＥＢ１５、奇数ブロックＯＢ０乃至ＯＢ１５、冗長ブロックＲＢを貫いて配置され、各ブロックのメモリセルに共通に接続される。

ビット線セレクタ部１７には、偶数ブロックＥＢ０乃至ＥＢ１５に対応したビット線セレクタＢＳＥＢ０乃至ＢＳＥＢ１５、奇数ブロックＯＢ０乃至ＯＢ１５に対応したビット線セレクタＢＳＯＢ０乃至ＢＳＯＢ１５、冗長ブロックＲＢに対応したビット線セレクタＢＳＲＢビット線セレクタが備えられ、おのおの対応するブロックと接続されている。

Ｙデコーダは偶数用Ｙデコーダ１４と奇数用Ｙデコーダ１５に分離されている。偶数用Ｙデコーダ１４は、偶数ブロックＥＢ０乃至ＥＢ１５が配置されている領域と奇数ブロックＯＢ０乃至ＯＢ１５が配置されている領域との境界部に対して、コラム方向の偶数ブロック側（第１図中、冗長ブロックＲＢに対してコラム方向左側）に配置される。同様に奇数用Ｙデコーダ１５は、境界部に対してコラム方向の奇数ブロック側（第１図中、冗長ブロックＲＢに対してコラム方向右側）に配置される。

偶数用Ｙデコーダ１４の入力端にはメモリセル回路内アドレス＋１コントローラ１２の出力端が接続され、奇数用Ｙデコーダ１５の入力端にはアドレスカウンタ１１の出力端が接続される。偶数用Ｙデコーダ１４の出力端はビット線セレクタ部１７のビット線セレクタＢＳＥＢ０乃至ＢＳＥＢ１５に接続され、奇数用Ｙデコーダ１５の出力端はビット線セレクタＢＳＯＢ０乃至ＢＳＯＢ１５に接続される。ビット線セレクタＢＳＲＢには、冗長判定回路３による判定結果に応じて不図示の冗長デコーダより出力される冗長デコード信号ＲＹが入力される。ビット線セレクタ部１７の各ビット線セレクタの出力端は、それぞれ対応した出力部ＯＢＵＦ０乃至ＯＢＵＦ１５に接続される。

読み出し回路４は出力部ＯＢＵＦ０乃至ＯＢＵＦ１５を備える。出力部ＯＢＵＦ０乃至ＯＢＵＦ１５からは出力データＤｏｕｔ０乃至Ｄｏｕｔ１５が出力される。出力部ＯＢＵＦ１５は、奇数側冗長データ切替部２０、偶数側冗長データ切替部２１、パラレルシリアル切替部２２を備える。奇数側冗長データ切替部２０の入力端には冗長データ用センスアンプ１９および奇数側データセンスアンプ２３が接続され、偶数側冗長データ切替部２１の入力端には冗長データ用センスアンプ１９および偶数側データセンスアンプ２４が接続される。冗長データ用センスアンプ１９はビット線セレクタＢＳＲＢに接続され、奇数側データセンスアンプ２３はビット線セレクタＢＳＯＢ１５に接続され、偶数側データセンスアンプ２４はビット線セレクタＢＳＥＢ１５の出力端に接続される。

奇数側冗長データ切替部２０の切替用信号の入力端にはアンドゲート２５の出力端が接続され、偶数側冗長データ切替部２１の切替用信号の入力端にはアンドゲート２６の出力端が接続される。アンドゲート２５には冗長判定回路３から出力された冗長ＩＯ信号ＩＯ１５Ｒ、一致信号ＭＡＴＣＨ、冗長アドレス最下位ビットＡ０Ｒが入力され、アンドゲート２６には冗長ＩＯ信号ＩＯ１５Ｒ、一致信号ＭＡＴＣＨ、インバータ２７を介して反転された冗長アドレス最下位ビットＡ０Ｒが入力される。

切替コントローラ２８の入力端には初期アドレス最下位ビットＡ０およびクロック信号ＣＬＫが入力され、切替コントローラ２８からは切替信号ＳＳが出力される。パラレルシリアル切替部２２の入力端には、奇数側冗長データ切替部２０および偶数側冗長データ切替部２１の出力端が接続される。またパラレルシリアル切替部２２の切替用信号の入力端には、切替コントローラ２８の出力端が接続され、切替信号ＳＳが入力される。パラレルシリアル切替部２２の出力データは、バッファ２９を介して出力データＤｏｕｔ１５として出力される。なお出力部ＯＢＵＦ０乃至ＯＢＵＦ１４も出力部ＯＢＵＦ１５と同様の構成を備える。

冗長判定回路３の回路構成を第２図に示す。冗長判定回路３は冗長判定回路内アドレス＋１コントローラ３０、偶数用冗長アドレス判定部３１、奇数用冗長アドレス判定部３２、冗長アドレスＲＯＭ３３、冗長ＩＯＲＯＭ３４、選択部３５を備える。偶数用冗長アドレス判定部３１の入力端には、冗長判定回路内アドレス＋１コントローラ３０から出力されるリードアドレスＲＡ１乃至ＲＡ５、および冗長アドレスＲＯＭ３３から出力される冗長アドレスＡ１Ｒ乃至Ａ５Ｒが入力される。また奇数用冗長アドレス判定部３２の入力端には、アドレスカウンタ１１から出力されるリードアドレスＲＡ１乃至ＲＡ５、および冗長アドレスＲＯＭ３３から出力された冗長アドレスＡ１Ｒ乃至Ａ５Ｒが入力される。

選択部３５の入力端には偶数用冗長アドレス判定部３１、奇数用冗長アドレス判定部３２の出力端が接続され、選択部３５の切替用信号の入力端には冗長アドレスＲＯＭ３３の出力端が接続される。冗長アドレスＲＯＭ３３からは最下位ビットの冗長アドレスＡ０Ｒが入力される。選択部３５の出力端は、読み出し回路４の出力部ＯＢＵＦ０乃至ＯＢＵＦ１５に各々備えられたアンドゲート２５に接続され、選択部３５から出力される一致信号ＭＡＴＣＨがおのおの入力される。また冗長ＩＯＲＯＭ３４から出力される冗長ＩＯ信号ＩＯ０Ｒ乃至ＩＯ１５Ｒは、出力部ＯＢＵＦ０乃至ＯＢＵＦ１５に各々備えられたアンドゲート２５に入力される。

半導体記憶装置１の作用を説明する。アドレス発生回路５ではバースト動作のためのアドレスが生成される。不図示のメモリ制御装置等から出力されたバースト動作のスタートアドレスＳＴＡＤＤがアドレスラッチ部１０へ入力され、初期アドレスＡ０乃至Ａ１４としてラッチされる。

アドレスカウンタ１１には、アドレスラッチ部１０から出力される初期アドレスＡ１乃至Ａ１４、およびクロック信号ＣＬＫが入力され、クロック信号ＣＬＫに応じて、インクリメントされたリードアドレスＲＡ１乃至ＲＡ１４が生成される。リードアドレスＲＡ１乃至ＲＡ５は、奇数用Ｙデコーダ１５へ入力されると共に、メモリセル回路内アドレス＋１コントローラ１２を介して偶数用Ｙデコーダ１４へ入力され、ビット線選択のデコードに用いられる。一方上位アドレスであるリードアドレスＲＡ６乃至ＲＡ１４は、ワード線デコーダ１３へ入力され、ワード線選択のデコードに用いられる。

メモリセル回路２の動作を説明する。メモリセル回路２では、初期アドレスＡ０の値に応じて（すなわちバーストリード動作が偶数アドレスからのスタートか奇数アドレスからのスタートかに応じて）デコードされたアドレスによって、バンク１６の各メモリブロックからデータがパラレルに読み出され、読み出されたデータが読み出し回路４へ出力される動作が行われる。

メモリセル回路内アドレス＋１コントローラ１２では、初期アドレス最下位ビットＡ０が“１”の場合には、アドレスカウンタ１１から入力されるリードアドレスＲＡ１乃至ＲＡ５に＋１処理を行った上で、処理後のリードアドレスＲＡ１乃至ＲＡ５を偶数用Ｙデコーダ１４へ出力する動作が行われる。

例えば、初期アドレス最下位ビットＡ０として“０”（バースト動作偶数スタート時）がメモリセル回路内アドレス＋１コントローラ１２に入力されると、スイッチ４０は端子４０ｂ側に接続され、＋１処理部４１がバイパスされるため、偶数用Ｙデコーダ１４には未処理のリードアドレスＲＡ１乃至ＲＡ５がそのまま入力される。一方、初期アドレス最下位ビットＡ０として“１”（バースト動作奇数スタート時）がメモリセル回路内アドレス＋１コントローラ１２に入力されると、スイッチ４０は端子４０ａ側に接続され、＋１処理部４１を経由する経路が形成されるため、偶数用Ｙデコーダ１４には＋１処理されたリードアドレスＲＡ１乃至ＲＡ５が入力される。

ビット線セレクタＢＳＥＢ０乃至ＢＳＥＢ１５では、偶数用Ｙデコーダ１４でデコードされた信号に基づいて偶数ブロックＥＢ０乃至ＥＢ１５のビット線選択が行われ、ビット線セレクタＢＳＯＢ０乃至ＢＳＯＢ１５では、奇数用Ｙデコーダ１５でデコードされた信号に基づいて奇数ブロックＯＢ０乃至ＯＢ１５のビット線選択が行われる。またビット線セレクタＢＳＲＢでは、偶数用Ｙデコーダ１４および奇数用Ｙデコーダ１５から入力される信号に代えて、冗長判定回路３による判定結果に応じて不図示の冗長デコーダより出力される冗長デコード信号ＲＹに基づいて、冗長ブロックＲＢにおける置き換え用のビット線の選択が行われる。

偶数ブロックＥＢ０乃至ＥＢ１５、奇数ブロックＯＢ０乃至ＯＢ１５、冗長ブロックＲＢのおのおの選択されたビット線からの出力は、ビット線セレクタ部１７を介して、出力部ＯＢＵＦ０乃至ＯＢＵＦ１５へ出力される。

ここで、本発明に特徴的なメモリセル回路２の回路構成を第１図、従来のメモリセル回路の構成を第９図に示して説明する。第９図のバンク８１６は、偶数ブロックＥＢと奇数ブロックＯＢとが交互に配置され、冗長ブロックＲＢはバンク８１６の右端部に配置される構成を備える。またアドレスカウンタ１１の出力はメモリセル回路内アドレス＋１コントローラ１２および奇数用Ｙデコーダ１５へ入力される。なお、第９図のその他の回路は第１図と同様の構成を有しており、同様の作用・効果を奏する。またコラムが並んでいる方向であるコラム方向をＸ方向、コラムの方向をＹ方向とする。

このときビット線セレクタ８１７近傍の領域を出力配線領域ＡＡ２と定義し、出力配線領域ＡＡ２における配線量に注目すると、Ｘ方向長さがＸ２であるデコード信号バス８６２および８６３が２組配置されている。各々のデコード信号バスは、リードアドレスＲＡ１乃至ＲＡ５の５ビットのアドレス信号で識別される場合には３２本の信号線の束であり、２組配置されると６４本の信号線となることから、大きな配線領域が必要であることが分かる。

一方、第１図の本発明におけるメモリセル回路のバンク１６は、偶数ブロックＥＢ０乃至ＥＢ１５はバンク１６の左半分の領域、奇数ブロックＯＢ０乃至ＯＢ１５はバンク１６の右半分の領域に分離して配置され、冗長ブロックＲＢは偶数ブロックＥＢ１５と奇数ブロックＯＢ０との間に配置される構成を有する。また偶数用Ｙデコーダ１４はバンク１６に対して左側、奇数用Ｙデコーダ１５はバンク１６に対して右側の位置に配置されている。尚、冗長ブロックＲＢの配置場所は、限定されない。

アドレスカウンタ１１の出力はメモリセル回路内アドレス＋１コントローラ１２を介して偶数用Ｙデコーダ１４へ入力される一方、迂回アドレスバス６０によってビット線セレクタ１７近傍に存在する出力配線領域ＡＡ１を迂回し、奇数用Ｙデコーダ１５に入力される。このとき出力配線領域ＡＡ１における配線に注目すると、従来のＸ方向長さＸ２（第９図）に比べ約半分のＸ方向長さＸ１であるデコード信号バス６４および６５がバンク１６の左右の領域に各１組ずつ配置されている。

出力配線領域ＡＡ１、ＡＡ２は、多数のメモリブロックおよび各ブロックにおける多数のビット線の各々を選択してデータを読み出すためのビット線セレクタ部１７、８１７の入出力用配線が集中して配置されるため配線密度が高い領域であり、配線密度を下げることが必要とされる。また連続したデータ読み出しが行われるバースト動作においては、さらなる高速化が要求される。

そこで第１図と第９図とを比較すると、第９図では奇数ブロックおよび偶数ブロックが領域ごとに分けられておらず分散しているため、デコード信号バス８６２および８６３はバンク８１６のＸ方向の全般に渡って配置される必要があり、配線距離Ｘ２が必要である。これに比して、第１図のデコード信号バス６４および６５では奇数ブロックおよび偶数ブロックがそれぞれ局在して存在するため、デコード信号バス６４および６５はバンク８１６におけるＸ方向の半分の範囲に配置されればよいため、配線距離をＸ１とすることが出来る。そして配線距離Ｘ１は配線距離Ｘ２の略半分となるため、出力配線領域ＡＡ１に占めるデコード信号バスの配線長を略半分にすることが可能となる。

また第９図においてＹ方向の配線領域についてみると、デコード信号バス８６２と８６３とは重複する部分があるため、両デコード信号バスが重ならないように配線を配置する必要がある。よってデコード信号バス８６３からビット線セレクタ８１７への配線において、Ｙ方向距離はデコード信号バス８６２との重なりを避けるための距離Ｙ２分長くする必要がある。一方第１図では、デコード信号バス６４の配線領域とデコード信号バス６５の配線領域とが互いに重ならないため、重なりを避けるための距離Ｙ２を不要とすることが可能となる。

よって第１図のメモリブロックの配置により、デコード信号バス領域を略半分に減少させることができ、配線長を略半分にすることができるため、トランジスタの駆動能力を維持する場合には読み出し速度の高速化を図ることが可能となる。また、デコード信号バスの配線領域を略半分に減少させることができるため、読み出し速度を維持する場合には各回路のトランジスタの駆動能力を小さくでき、偶数用Ｙデコーダ１４、奇数用Ｙデコーダ１５、ビット線セレクタ部１７の各回路の占有面積を圧縮することが可能となる。よって配線レイアウトの自由度が高め、配線密度が限界を越えてしまい配線がひけなくなるおそれを防止することができる。

読み出し回路４の動作を出力部ＯＢＵＦ１５を用いて説明する。ビット線セレクタ部１７のビット線セレクタＢＳＥＢ１５から出力されたデータＤＥＢ１５は、出力部ＯＢＵＦ１５の偶数側データセンスアンプ２４へ入力され増幅された上で、偶数側冗長データ切替部２１へ入力される。またビット線セレクタＢＳＯＢ１５から出力されたデータＤＯＢ１５は、奇数側データセンスアンプ２３へ入力され増幅された上で、奇数側冗長データ切替部２０へ入力される。またビット線セレクタＢＳＲＢから出力されたデータＤＲＢは、冗長データ用センスアンプ１９へ入力され増幅された上で、奇数側冗長データ切替部２０および偶数側冗長データ切替部２１へ入力される。

奇数側冗長データ切替部２０では、後述するように、アンドゲート２５からローレベル（冗長判定なし）の信号が入力されている間は端子２０ｂへ接続され、ビット線セレクタＢＳＯＢ１５から出力されるデータＤＯＢ１５がパラレルシリアル切替部２２へ出力され、アンドゲート２５からハイレベル（冗長判定あり）の信号が入力されている間は、端子２０ａへ接続されビット線セレクタＢＳＲＢから出力されるデータＤＲＢがパラレルシリアル切替部２２へ出力される。同様にして偶数側冗長データ切替部２１においても、アンドゲート２６からローレベルの信号が入力されている間はデータＤＥＢ１５がパラレルシリアル切替部２２へ出力され、ハイレベルの信号が入力されている間はデータＤＲＢがパラレルシリアル切替部２２へ出力される動作が行われる。

これにより奇数ブロックＯＢ１５または偶数ブロックＥＢ１５で選択されたビット線が不良ビット線であると判定された場合には、当該不良ビット線を冗長ブロックＲＢの正常なビット線に置き換えることで不良ビット線の救済を行うことが可能となる。

切替コントローラ２８には初期アドレス最下位ビットＡ０およびクロック信号ＣＬＫが入力され、切替コントローラ２８からは切替信号ＳＳが出力される。切替信号ＳＳは、パラレルシリアル切替部２２の端子２２ａと端子２２ｂとの接続を、クロック信号ＣＬＫに同期して交互に切り替えるようにパラレルシリアル切替部２２を制御するための信号である。

パラレルシリアル切替部２２には、奇数側冗長データ切替部２０および偶数側冗長データ切替部２１の出力データ、および切替信号ＳＳが入力される。そして、切替コントローラ２８に入力される初期アドレス最下位ビットＡ０が“１”（奇数）のときは、パラレルシリアル切替部２２の接続切替が端子２２ａ側から開始され、奇数・偶数（データＤＯＢ１５、データＤＥＢ１５）の順番にデータが出力されることで、パラレルシリアル変換された出力データＤｏｕｔ１５を出力することができる。一方、切替コントローラ２８に入力される初期アドレス最下位ビットＡ０が“０”（偶数）のときは、パラレルシリアル切替部２２の接続切替が端子２２ｂ側から開始され、偶数・奇数の順番にパラレルシリアル変換された出力データＤｏｕｔ１５を出力することができる。なお、出力部ＯＢＵＦ０乃至ＯＢＵＦ１４も出力部ＯＢＵＦ１５と同様の動作が行われる。

冗長判定回路３の動作について説明する。第２図に示す冗長判定回路３では、冗長アドレスＲＯＭ３３から入力される冗長アドレスＡ１Ｒ乃至Ａ５Ｒと、アドレスカウンタ１１から入力されるリードアドレスＲＡ１乃至ＲＡ５とが、偶数用冗長アドレス判定部３１および奇数用冗長アドレス判定部３２において一致判定されることで、バンク１６の偶数ブロックおよび奇数ブロックで読み出し選択されたビット線が不良ビット線であるかどうかの判定動作が行われる。

また選択部３５では、冗長アドレス最下位ビットＡ０Ｒが奇数の時は端子３５ｂ側に接続され、奇数用冗長アドレス判定部３２の出力を一致信号ＭＡＴＣＨとして出力し、冗長アドレス最下位ビットＡ０Ｒが偶数の時は端子３５ａ側に接続され、偶数用冗長アドレス判定部３１の出力を一致信号ＭＡＴＣＨとして出力する動作が行われる。また冗長アドレスＲＯＭ３３には、不良セルが存在する不良ビット線の冗長アドレスＡ０Ｒ乃至Ａ５Ｒが事前に記憶され、冗長ＩＯＲＯＭ３４には不良ビット線の存在するバンク１６内のメモリブロックが接続されるＩＯが事前に記憶されている。

初期アドレス最下位ビットＡ０として“０”が冗長判定回路内アドレス＋１コントローラ３０に入力されると、スイッチ５０は端子５０ｂ側に接続され、＋１処理部５１がバイパスされるため、偶数用冗長アドレス判定部３１にはリードアドレスＲＡ１乃至ＲＡ５がそのまま入力される。一方、初期アドレス最下位ビットＡ０として“１”が冗長判定回路内アドレス＋１コントローラ３０に入力されると、スイッチ５０は端子５０ａ側に接続され、＋１処理部５１を経由する経路が形成されるため、偶数用冗長アドレス判定部３１には＋１処理されたリードアドレスＲＡ１乃至ＲＡ５が入力される。また選択部３５は、冗長アドレス最下位ビットＡ０Ｒが奇数の時は端子３５ｂと出力端を接続し、偶数のときは端子３５ａと出力端を接続する動作が行われる。

バーストリード動作が奇数スタートの場合における冗長判定回路３の動作を、アドレスラッチ部１０（第１図）にラッチされた初期アドレスの最下位ビットＡ０が“１”であり、アドレスカウンタ１１で生成されたリードアドレスがＲＡ５〜ＲＡ１＝（００００１）の場合を用いて説明する。このとき初期アドレス最下位ビットＡ０は“１”であり奇数スタートであるため、スイッチ５０は端子５０ａ側に接続される。よって偶数用冗長アドレス判定部３１には、＋１処理部５１で＋１処理された処理後のリードアドレスＲＡ５〜ＲＡ１＝（０００１０）が入力される。また奇数用冗長アドレス判定部３２には、未処理のリードアドレスＲＡ５〜ＲＡ１＝（００００１）がそのまま入力される。

ここで、冗長アドレスＲＯＭ３３に記憶された冗長アドレスが、冗長アドレスＡ５Ｒ〜Ａ０Ｒ＝（００００１１）であり、冗長ＩＯＲＯＭ３４に記憶されたバンク１６における不良ビット線が存在するＩＯがＩＯ１５である場合を説明する。冗長アドレス最下位ビットＡ０Ｒが“１”の場合は奇数ブロックに不良ビット線が存在し、“０”の場合は偶数ブロックに不良ビット線が存在することを表している。最下位ビットＡ０Ｒが除かれた冗長アドレスＡ５Ｒ〜Ａ１Ｒ＝（００００１）が、冗長アドレスＲＯＭ３３から偶数用冗長アドレス判定部３１および奇数用冗長アドレス判定部３２へ入力され、リードアドレスと一致判定される。奇数用冗長アドレス判定部３２では、入力されるリードアドレスＲＡ５〜ＲＡ１と冗長アドレスＡ５Ｒ〜Ａ１Ｒとは共に（００００１）で一致するため、奇数用冗長アドレス判定部３２からは一致する旨のハイレベルの信号が出力される。また偶数用冗長アドレス判定部３１では、冗長判定回路内アドレス＋１コントローラ３０から入力されるリードアドレスＲＡ５〜ＲＡ１＝（０００１０）と、冗長アドレスＡ５Ｒ〜Ａ１Ｒ＝（００００１）は一致しないため、偶数用冗長アドレス判定部３１から出力される信号はローレベルが維持される。

また選択部３５には、奇数の冗長アドレス最下位ビットＡ０Ｒ“１”が入力され、奇数用冗長アドレス判定部３２の出力を読み出し回路４へ出力するように選択されている。よって奇数用冗長アドレス判定部３２の出力はハイレベルの一致信号ＭＡＴＣＨとして冗長判定回路３から読み出し回路４へ出力される。また冗長ＩＯＲＯＭ３４から読み出し回路４へは、ハイレベルの冗長ＩＯ信号ＩＯ１５Ｒ、およびローレベルの冗長ＩＯ信号ＩＯ０Ｒ乃至ＩＯ１４Ｒが出力される。

一方、冗長アドレスＲＯＭ３３に記憶された冗長アドレスが、冗長アドレスＡ５Ｒ〜Ａ０Ｒ＝（００００１０）である場合を説明する。このときも最下位ビットが除かれた冗長アドレスＡ５Ｒ〜Ａ１Ｒ＝（００００１）と、奇数用冗長アドレス判定部３２へ入力されているリードアドレスＲＡ５〜ＲＡ１＝（００００１）とは一致するため、奇数用冗長アドレス判定部３２からハイレベルの信号が出力される。また冗長アドレスＡ５Ｒ〜Ａ１Ｒ＝（００００１）と、偶数用冗長アドレス判定部３１へ入力されているリードアドレスＲＡ５〜ＲＡ１＝（０００１０）とは不一致であるため、偶数用冗長アドレス判定部３１からローレベルの信号が出力される。

偶数用冗長アドレス判定部３１と奇数用冗長アドレス判定部３２とにより、最下位ビットを除くリードアドレスＲＡ５〜ＲＡ１と冗長アドレスＲＯＭ３３に記憶された冗長アドレスＡ５Ｒ〜Ａ１Ｒとの一致判定が行われ、奇数用冗長アドレス判定部３２において一致の判定結果が出力される。

さらに選択部３５において、ブロックの偶奇の一致判定が行われる。すなわち選択部３５に偶数である冗長アドレス最下位ビットＡ０Ｒ＝“０”が入力され、偶数用冗長アドレス判定部３１の出力を読み出し回路４へ出力するように接続されることにより、奇数用冗長アドレス判定部３２から出力されるハイレベルの信号は読み出し回路４へ出力されず、冗長動作は行われない。

これによって、偶数用冗長アドレス判定部３１および奇数用冗長アドレス判定部３２によってリードアドレスＲＡ５〜ＲＡ１と冗長アドレスＡ５Ｒ〜Ａ１Ｒの一致判定が行われると共に、選択部３５によってデータが読み出されるブロックの偶奇と冗長アドレスＡ０Ｒで指定されるブロックの偶奇との一致判定が行われる。

読み出し回路４の出力部ＯＢＵＦ１５での冗長切替動作について説明する。出力部ＯＢＵＦ１５での冗長切替動作とは、アンドゲート２５またはアンドゲート２６の出力がハイレベルとされ、データを読み出すブロックが通常ブロック（偶数ブロックＥＢ０乃至ＥＢ１５および奇数ブロックＯＢ０乃至ＯＢ１５）から冗長ブロックＲＢへ切り替えられる動作のことである。

冗長判定回路３から出力されるハイレベルの一致信号ＭＡＴＣＨ、ハイレベルの冗長ＩＯ信号ＩＯ１５Ｒ、ハイレベルの冗長アドレスＡ０Ｒは、読み出し回路４の出力部ＯＢＵＦ１５に備えられたアンドゲート２５およびアンドゲート２６へ入力される。するとアンドゲート２５から出力される奇数側冗長切替信号ＲＳＯはハイレベルとされ、アンドゲート２６から出力される偶数側冗長切替信号ＲＳＥはインバータ２７からローレベルの信号が入力されるためローレベルとされる。ハイレベル奇数側冗長切替信号ＲＳＯが奇数側冗長データ切替部２０に入力されると、奇数側冗長データ切替部２０の出力端は端子２０ｂから端子２０ａへと接続が切り替えられ、奇数側データセンスアンプ２３の出力に代わって、冗長データ用センスアンプ１９の出力がパラレルシリアル切替部２２へ入力される。またローレベルの偶数側冗長切替信号ＲＳＥが偶数側冗長データ切替部２１に入力されると、偶数側冗長データ切替部２１の出力端は端子２１ｂに接続された状態が維持され、偶数側データセンスアンプ２４の出力がパラレルシリアル切替部２２へ入力される。よって
、データが読み出されるブロックが、奇数ブロックＯＢ１５（データＤＯＢ１５）から冗長ブロックＲＢ（データＤＲＢ）へ置き換えられる。

これらの動作により、冗長アドレスＡ５Ｒ〜Ａ０Ｒ＝（００００１１）で選択される、奇数ブロックＯＢ１５に存在する不良を有するビット線を、冗長ブロックＲＢのビット線と置き換えることで冗長救済することが可能となる。また他の出力部ＯＢＵＦ０乃至ＯＢＵＦ１４においても同様の動作が行われる。

また、冗長アドレスＲＯＭ３３に記憶された不良セルが存在する冗長アドレスが、冗長アドレスＡ５Ｒ〜Ａ０Ｒ＝（０００１００）の場合には、最下位ビットが除かれた冗長アドレスＡ５Ｒ〜Ａ１Ｒ＝（０００１０）と、偶数用冗長アドレス判定部３１へ入力されているリードアドレスＲＡ５〜ＲＡ１＝（０００１０）とは一致し、また偶数の冗長アドレス最下位ビットＡ０Ｒ＝（０）が選択部３５に入力され、偶数用冗長アドレス判定部３１が選択されているため、偶数用冗長アドレス判定部３１から出力されるハイレベルの信号が選択部３５から一致信号ＭＡＴＣＨとして出力される。よってハイレベルの一致信号ＭＡＴＣＨ、ハイレベルの冗長ＩＯ信号ＩＯ１５Ｒ、ローレベルの冗長アドレスＡ０Ｒが、出力部ＯＢＵＦ１５に備えられたアンドゲート２５およびアンドゲート２６へ入力され、ローレベルの奇数側冗長切替信号ＲＳＯおよびハイレベルの偶数側冗長切替信号ＲＳＥが出力される。

ローレベル奇数側冗長切替信号ＲＳＯが奇数側冗長データ切替部２０に入力されると、奇数側冗長データ切替部２０の出力端は端子２０ｂに接続された状態が維持され、奇数側データセンスアンプ２３の出力がパラレルシリアル切替部２２へ入力される。またハイレベルの偶数側冗長切替信号ＲＳＥが偶数側冗長データ切替部２１に入力されると、偶数側冗長データ切替部２１の出力端は端子２１ｂから端子２１ａへと接続が切り替えられ、偶数側データセンスアンプ２４の出力に代わって、冗長データ用センスアンプ１９の出力がパラレルシリアル切替部２２へ入力される。

これにより、冗長アドレスＡ５Ｒ〜Ａ０Ｒ＝（０００１００）で選択される、偶数ブロックＥＢ１５に存在する不良を有するビット線を、冗長ブロックＲＢのビット線と置き換えることで冗長救済することが可能となる。

以上により第１実施形態において、第１図に示す２ビット・プリフェッチ動作に対応した回路（メモリセル回路２、読み出し回路４、アドレス発生回路５）に、第２図に示す２ビット・プリフェッチ動作に対応した冗長判定回路３を組み込むことによって、スタートアドレスが奇数の場合、偶数側の内部アドレスを＋１して２ビットプリフェッチ動作させる。このことにより、奇数スタートでも偶数スタートと同じアクセスタイムを実現している回路においても、冗長判定を正確に行うことが可能である。

また第１実施形態に示すように、冗長判定回路３（第２図）に冗長判定回路内アドレス＋１コントローラ３０を備えることにより、複数のバンクで冗長判定回路３を共用する場合においても、各バンクに備えられた各々のメモリセル回路内アドレス＋１コントローラ１２と冗長判定回路３とを接続する必要がない。

これにより、各バンクから冗長判定回路３に入力される複数のリードアドレスを切り替え制御する回路や、各バンクから冗長判定回路３までの配線を配置する必要がなくなるため、回路サイズが大きくなるおそれを回避できる。また信号遅延の発生により各バンクから冗長判定回路３に入力されるリードアドレスのタイミングにずれが発生するおそれを回避することができる。

第２実施形態を第３図乃至第４図を用いて説明する。第２実施形態に係る半導体記憶装置１ａは、奇数用冗長ブロックＲＯＢおよび偶数用冗長ブロックＲＥＢの２つの冗長ブロックを備えた回路構成を有することを特徴とする。

メモリセル回路２ａのバンク１６ａの冗長メモリブロックには、偶数冗長ブロックＲＥＢおよび奇数冗長ブロックＲＯＢが備えられ、それぞれビット線セレクタＢＳＲＥＢおよびビット線セレクタＢＳＲＯＢに接続される。またビット線セレクタＢＳＲＥＢには、冗長判定回路３ａによる判定結果に応じて不図示の冗長デコーダより出力される偶数冗長デコード信号ＲＥＹが入力され、ビット線セレクタＢＳＲＯＢには奇数冗長デコード信号ＲＯＹが入力される。

読み出し回路４ａの出力部ＯＢＵＦ１５ａに備えられた偶数冗長データ用センスアンプ３７には、偶数冗長ブロックＲＥＢから出力されるデータＤＲＥＢが入力され、データＤＲＥＢは増幅された上で偶数側冗長データ切替部２１へ出力される。同様に奇数冗長データ用センスアンプ１９には、奇数冗長ブロックＲＯＢから出力されるデータＤＲＯＢが入力され、データＤＲＯＢは増幅された上で奇数側冗長データ切替部２０へ出力される。

アンドゲート２５ａには冗長アドレスＡ０Ｒが入力される必要はなく、冗長判定回路３ａから出力された奇数用冗長ＩＯ信号ＩＯ１５Ｒ（Ｏ）、奇数用一致信号ＭＡＴＣＨ（Ｏ）が入力される。アンドゲート２６ａには冗長アドレスＡ０Ｒが入力される必要はなく、偶数用冗長ＩＯ信号ＩＯ１５Ｒ（Ｅ）、偶数用一致信号ＭＡＴＣＨ（Ｅ）が入力される。なお出力部ＯＢＵＦ０ａ乃至ＯＢＵＦ１４ａも出力部ＯＢＵＦ１５ａと同様の構成を備える。

冗長判定回路３ａの回路構成を第４図に示す。冗長判定回路３ａは冗長判定回路内アドレス＋１コントローラ３０、偶数用冗長アドレス判定部３１、奇数用冗長アドレス判定部３２、偶数用冗長アドレスＲＯＭ３３ａ、奇数用冗長アドレスＲＯＭ３３ｂ、偶数用冗長ＩＯＲＯＭ３４ａ、奇数用冗長ＩＯＲＯＭ３４ｂを備える。偶数用冗長アドレスＲＯＭ３３ａには、偶数ブロックＥＢ０乃至ＥＢ１５における不良セルが存在する不良ビット線の偶数用冗長アドレスＡ１Ｒ（Ｅ）乃至Ａ５Ｒ（Ｅ）が事前に記憶され、奇数用冗長アドレスＲＯＭ３３ｂには、奇数ブロックＯＢ０乃至ＯＢ１５における不良セルが存在する不良ビット線の奇数用冗長アドレスＡ１Ｒ（Ｏ）乃至Ａ５Ｒ（Ｏ）が事前に記憶されている。

偶数用冗長アドレスＲＯＭ３３ａから出力された偶数用冗長アドレスＡ１Ｒ（Ｅ）乃至Ａ５Ｒ（Ｅ）は偶数用冗長アドレス判定部３１へ、奇数用冗長アドレスＲＯＭ３３ｂから出力された奇数用冗長アドレスＡ１Ｒ（Ｏ）乃至Ａ５Ｒ（Ｏ）は奇数用冗長アドレス判定部３２へそれぞれ入力される。偶数用冗長アドレス判定部３１から出力された偶数用一致信号ＭＡＴＣＨ（Ｅ）は、読み出し回路４ａの出力部ＯＢＵＦ１５ａに備えられたアンドゲート２６ａに入力され、奇数用冗長アドレス判定部３２から出力された奇数用一致信号ＭＡＴＣＨ（Ｏ）は、出力部ＯＢＵＦ１５ａに備えられたアンドゲート２５ａに入力される。

また偶数用冗長ＩＯＲＯＭ３４ａには偶数ブロックＥＢ０乃至ＥＢ１５における不良ビット線の存在するメモリブロックを識別するＩＯが事前に記憶され、奇数用冗長ＩＯＲＯＭ３４ｂには奇数ブロックＯＢ０乃至ＯＢ１５における不良ビット線の存在するメモリブロックを識別するＩＯが事前に記憶されている。偶数用冗長ＩＯＲＯＭ３４ａから出力される偶数用冗長ＩＯ信号ＩＯ０Ｒ（Ｅ）乃至ＩＯ１５Ｒ（Ｅ）は、出力部ＯＢＵＦ０ａ乃至ＯＢＵＦ１５ａに各々備えられたアンドゲート２６ａに入力される。また奇数用冗長ＩＯＲＯＭ３４ｂから出力される奇数用冗長ＩＯ信号ＩＯ０Ｒ（Ｏ）乃至ＩＯ１５Ｒ（Ｏ）は、出力部ＯＢＵＦ０ａ乃至ＯＢＵＦ１５ａに各々備えられたアンドゲート２５ａに入力される。なお、その他の回路構成は第１実施形態（第１図、第２図）と同様であるため説明を省略する。

出力部ＯＢＵＦ１５ａでの冗長切替動作を説明する。冗長判定回路３ａからハイレベルの一致信号ＭＡＴＣＨ（Ｏ）およびハイレベルの冗長ＩＯ信号ＩＯ１５Ｒ（Ｏ）がアンドゲート２５ａに入力されると、アンドゲート２５ａの出力はハイレベルとされる。そのハイレベルの出力が奇数側冗長データ切替部２０に入力されると、奇数側冗長データ切替部２０の出力端は端子２０ａと接続され、奇数側データセンスアンプ２３の出力に代わって、冗長データ用センスアンプ１９の出力がパラレルシリアル切替部２２へ入力されることで、データが読み出されるブロックが、奇数ブロックＯＢ１５（データＤＯＢ１５）から奇数用冗長ブロックＲＯＢ（データＤＲＯＢ）へ置き換えられる。

また同様にして、ハイレベルの一致信号ＭＡＴＣＨ（Ｅ）およびハイレベルの冗長ＩＯ信号ＩＯ１５Ｒ（Ｅ）がアンドゲート２６ａに入力されると、データが読み出されるブロックが、偶数ブロックＥＢ１５（データＤＥＢ１５）から偶数用冗長ブロックＲＥＢ（データＤＲＥＢ）へ置き換えられる。また他の出力部ＯＢＵＦ０ａ乃至ＯＢＵＦ１４ａにおいても同様の動作が行われる。

これにより、偶数用と奇数用とのそれぞれに冗長ブロックＲＥＢおよびＲＯＢ、冗長アドレスＲＯＭ３３ａおよび３３ｂ、冗長ＩＯＲＯＭ３４ａおよび３４ｂを備えるため、偶数ブロックＥＢ０乃至ＥＢ１５と奇数ブロックＯＢ０乃至ＯＢ１５とのそれぞれについて個別に冗長救済することができる。よって偶数ブロックと奇数ブロックとにそれぞれ不良ビット線が存在する場合においても、各々の不良ビット線を救済することが可能となるため、欠陥救済数が向上し、半導体記憶装置の良品歩留まりを向上させることが可能となり、製造コスト削減が可能となる。

第３実施形態を第５図を用いて説明する。第３実施形態は、第３図の第２実施形態において、通常メモリブロックと冗長メモリブロックとの切り替え方法について変更が加えられた実施形態である。メモリセル回路２ｃは偶数用Ｙデコーダ１４ｂ、偶数用冗長Ｙデコーダ１４ｃ、奇数用Ｙデコーダ１５ｂ、奇数用冗長Ｙデコーダ１５ｃを備える。

不図示の冗長判定回路から入力された偶数用一致信号ＭＡＴＣＨ（Ｅ）は偶数用冗長Ｙデコーダ１４ｃへ入力されると共に、インバータ７０で反転された上で偶数用Ｙデコーダ１４ｂへ入力される。同様に、奇数用一致信号ＭＡＴＣＨ（Ｏ）は奇数用冗長Ｙデコーダ１５ｃへ入力されると共に、インバータ７１で反転された上で奇数用Ｙデコーダ１５ｂへ入力される。

偶数用冗長Ｙデコーダ１４ｃ、奇数用冗長Ｙデコーダ１５ｃは、入力される偶数用一致信号ＭＡＴＣＨ（Ｅ）および奇数用一致信号ＭＡＴＣＨ（Ｏ）がハイレベル時にのみデコード信号を出力するデコーダであり、偶数用Ｙデコーダ１４ｂ、奇数用Ｙデコーダ１５ｂは、入力される偶数用一致信号ＭＡＴＣＨ（Ｅ）および奇数用一致信号ＭＡＴＣＨ（Ｏ）がローレベル時にのみデコード信号を出力するデコーダである。偶数用Ｙデコーダ１４ｂ、偶数用冗長Ｙデコーダ１４ｃ、奇数用Ｙデコーダ１５ｂ、奇数用冗長Ｙデコーダ１５ｃの出力は、それぞれビット線セレクタＢＳＥＢ１５、ビット線セレクタＢＳＲＥＢ、ビット線セレクタＢＳＯＢ１５、ビット線セレクタＢＳＲＯＢへ入力される。ビット線セレクタＢＳＥＢ１５とビット線セレクタＢＳＲＥＢとの出力端はノードＮ１で共通接続された上で、出力部ＯＢＵＦ１５ｂの偶数側データセンスアンプ２４へ接続され、ビット線セレクタＢＳＯＢ１５とビット線セレクタＢＳＲＯＢとの出力端はノードＮ２で共通接続された上で、出力部ＯＢＵＦ１５ｂの奇数側データセンスアンプ２３へ接続される。またその他の回路構成は第２実施形態（第３図、第４図）と同様であるため説明を省略する。

不図示の冗長判定回路において、偶数のリードアドレスと不良ビット線が存在する冗長アドレスとが不一致の時には、偶数用冗長Ｙデコーダ１４ｃにはローレベルの一致信号ＭＡＴＣＨ（Ｅ）が入力され、偶数用Ｙデコーダ１４ｂにはインバータ７０でハイレベルへ反転された一致信号ＭＡＴＣＨ（Ｅ）が入力される。このとき、偶数用Ｙデコーダ１４ｂからはデコード信号が出力、偶数用冗長Ｙデコーダ１４ｃからはデコード信号が非出力状態とされるため、ビット線セレクタＢＳＥＢ１５ではビット選択が行われてデータＤＥＢ１５が出力され、ビット線セレクタＢＳＲＥＢではビット線選択が行われないためデータＢＳＲＥＢが出力されない状態とされる。よって共通接続されたノードＮ１を介して、データＤＥＢ１５が偶数側データセンスアンプ２４へ入力される。

また、偶数のリードアドレスと不良ビット線が存在する冗長アドレスとが一致した時には、偶数用冗長Ｙデコーダ１４ｃにはハイレベルの一致信号ＭＡＴＣＨ（Ｅ）が入力され、偶数用Ｙデコーダ１４ｂにはインバータ７０でローレベルへ反転された一致信号ＭＡＴＣＨ（Ｅ）が入力される。このとき、偶数用Ｙデコーダ１４ｂからはデコード信号が非出力、偶数用冗長Ｙデコーダ１４ｃからはデコード信号が出力状態とされるため、ビット線セレクタＢＳＥＢ１５ではビット線選択が行われないためデータＤＥＢ１５が出力されず、ビット線セレクタＢＳＲＥＢではビット線選択が行われてデータＤＲＥＢが出力される。よって共通接続されたノードＮ１を介して、データＤＲＥＢが偶数側データセンスアンプ２４へ入力される。

すなわち第５図の回路構成をとることによって、データＤＲＥＢとデータＤＥＢ１５との切り替えをビット線セレクタＢＳＥＢ１５とビット線セレクタＢＳＲＥＢとによって行うことが可能となるため、出力部ＯＢＵＦ１５ｂにおいて、第２実施形態（第３図）の出力部ＯＢＵＦ１５ａのように偶数側冗長データ切替部２１を備える必要がなくなると共に、偶数側冗長データ切替部２１を制御するアンドゲート２６ａも不要となる。またデータＤＲＥＢとデータＤＥＢ１５との配線が共通接続され、偶数側データセンスアンプ２４の共用が可能となるため、第２実施形態（第３図）のように偶数冗長データ用センスアンプ３７を備える必要がなくなる。さらにノードＮ１で共通接続することにより、ノードＮ１から偶数側データセンスアンプ２４までの配線を共用することができ、配線数を減らす事が可能となる。

また奇数アドレス側においても同様に第５図の回路構成をとることにより、奇数側冗長データ切替部２０、奇数冗長データ用センスアンプ１９、アンドゲート２５ａを備える必要がなくなると共に、配線数を減らすことができる。

これにより、出力部ＯＢＵＦ１５ｂの回路構成を簡略化することや、出力部ＯＢＵＦ１５ｂへ接続される配線数の削減が可能となるため、チップ面積の縮小化および半導体記憶装置の低コスト化を図ることが可能となる。

なお、第５図に示すメモリセル回路２ｃおよび出力部ＯＢＵＦ１５ｂを複数備えれば、第３図に示すような出力データＤｏｕｔ０乃至Ｄｏｕｔ１５のパラレル出力を有する半導体記憶装置を構成することが可能であることは言うまでもない。また第５図は、偶数用冗長ブロックＲＥＢと奇数用冗長ブロックＲＯＢのそれぞれの冗長ブロックが分離されている形態を示しているがこれに限られず、第１図の様に奇数ブロックと偶数ブロックとで冗長ブロックＲＢを兼用する形態にも応用できることは言うまでもない。

第４実施形態を第６図を用いて説明する。第４実施形態では、第１図の第１実施形態に係る出力部ＯＢＵＦ１５において、奇数側冗長データ切替部２０および偶数側冗長データ切替部２１の構成および動作に変更を加えた実施形態である。

第６図に示す出力部ＯＢＵＦ１５ｃは、３つの接続端子５３ａ乃至５３ｃを有する奇数側冗長データ切替部５３、および３つの接続端子５４ａ乃至５４ｃを有する偶数側冗長データ切替部５４を備える。端子５３ａは冗長データ用センスアンプ１９と接続され、端子５３ｂは奇数側データセンスアンプ２３と接続される。また端子５３ｃはハイインピーダンス状態とされている端子である。同様に偶数側冗長データ切替部５４は３つの接続端子５４ａ乃至５４ｃを備え、端子５４ａは冗長データ用センスアンプ１９と接続され、端子５４ｂは偶数側データセンスアンプ２４と接続され、端子５４ｃはハイインピーダンス状態とされている。

アンドゲート２５には、冗長判定回路３から出力された冗長ＩＯ信号ＩＯ１５Ｒ、一致信号ＭＡＴＣＨ、冗長アドレス最下位ビットＡ０Ｒが入力され、アンドゲート２５から出力された奇数側冗長切替信号ＲＳＯは奇数側冗長データ切替部５３に入力される。アンドゲート２６には、冗長ＩＯ信号ＩＯ１５Ｒ、一致信号ＭＡＴＣＨ、インバータ２７を介して反転された冗長アドレス最下位ビットＡ０Ｒが入力され、アンドゲート２６から出力された偶数側冗長切替信号ＲＳＥは偶数側冗長データ切替部５４に入力される。

切替コントローラ２８は、クロック信号ＣＬＫに同期して、奇数側冗長データ切替部５３と偶数側冗長データ切替部５４との出力データを交互に切り替えて出力し、パラレルシリアル変換を行うための切替信号ＳＳを出力する。切替信号ＳＳは、奇数側冗長データ切替部５３へ入力されると共に、インバータ５５で反転された上で偶数側冗長データ切替部５４へも入力される。

奇数側冗長データ切替部５３および偶数側冗長データ切替部５４の作用を説明する。奇数側冗長データ切替部５３は、入力される奇数側冗長切替信号ＲＳＯの状態に関わらず、入力される切替信号ＳＳがハイレベルの期間には端子５３ｃと導通状態とされる切替部である。また入力される切替信号ＳＳがローレベルの期間においては、ローレベル（冗長判定なし）の奇数側冗長切替信号ＲＳＯが入力されている間は端子５３ｂと導通状態とされ、ハイレベル（冗長判定あり）の奇数側冗長切替信号ＲＳＯが入力されている間は、端子５３ａと導通状態とされることで、端子５３ａと端子５３ｂとの切り替えが行われる。同様に偶数側冗長データ切替部５４は、入力される偶数側冗長切替信号ＲＳＥの状態に関わらず、入力される切替信号ＳＳがハイレベルの期間には端子５４ｃと導通状態とされる。また切替信号ＳＳがローレベルの期間においては、ローレベルの偶数側冗長切替信号ＲＳＥが入力されている間は端子５４ｂと導通状態とされ、ハイレベルの偶数側冗長切替信号ＲＳＥが入力されている間は、端子５４ａと導通状態とされることで、端子５４ａと端子５４ｂとの切り替えが行われる。

切替コントローラ２８からローレベルの切替信号ＳＳが出力されている期間には、奇数側冗長データ切替部５３にはローレベルの切替信号ＳＳが入力され、端子５３ａまたは端子５３ｂとバッファ２９とが導通状態とされる。一方、偶数側冗長データ切替部５４にはインバータ５５のハイレベルの出力信号が入力され、ハイインピーダンス状態の端子５４ｃと導通状態とされる。そして冗長データ用センスアンプ１９または奇数側データセンスアンプ２３の出力が、バッファ２９を介して出力データＤｏｕｔ１５として出力される。

一方、切替コントローラ２８からハイレベルの切替信号ＳＳが出力されている期間には、偶数側冗長データ切替部５４にはインバータ５５のローレベルの出力信号が入力され、端子５４ａまたは端子５４ｂとバッファ２９とが導通状態とされる。また、奇数側冗長データ切替部５３にはハイレベルの切替信号ＳＳが入力され、ハイインピーダンス状態の端子５３ｃと導通状態とされる。そして冗長データ用センスアンプ１９または偶数側データセンスアンプ２４の出力が、バッファ２９を介して出力データＤｏｕｔ１５として出力される。

また、切替コントローラ２８に入力される初期アドレス最下位ビットＡ０が“１”（奇数）のときは、切替信号ＳＳの初期論理レベルがローレベルとなり、奇数側冗長データ切替部５３と偶数側冗長データ切替部５４との出力の切り替えを奇数側冗長データ切替部５３から開始させ、奇数側・偶数側の順番に出力データＤｏｕｔ１５を出力する。一方、切替コントローラ２８に入力される初期アドレス最下位ビットＡ０が“０”（偶数）のときは、切替信号ＳＳの初期論理レベルがハイレベルとなり、奇数側冗長データ切替部５３と偶数側冗長データ切替部５４との出力の切り替えを偶数側冗長データ切替部５４から開始させ、偶数側・奇数側の順番に出力データＤｏｕｔ１５を出力する。よって、バーストリード動作が偶数アドレススタートであるか奇数アドレススタートであるかに応じて、パラレルシリアル変換された出力データＤｏｕｔ１５を出力することが可能となる。

これにより、奇数側冗長データ切替部５３がデータ出力状態で偶数側冗長データ切替部５４がハイインピーダンス状態である期間と、奇数側冗長データ切替部５３がハイインピーダンス状態で偶数側冗長データ切替部５４がデータ出力状態である期間とを、クロック信号ＣＬＫに同期して切り替えることができるため、第１図のパラレルシリアル切替部２２を備えることなく、パラレルシリアル変換された出力データＤｏｕｔ１５を出力することができる。よってパラレルシリアル切替部２２が不要となるため、出力部ＯＢＵＦ１５ｃの回路の簡略化および回路サイズの縮小化を図ることが可能となる。

以上詳細に説明したように、本発明の半導体記憶装置および半導体記憶装置の制御方法によれば、第１実施形態において奇数ブロックと偶数ブロックとがそれぞれバンク１６の一方向と多方向とに局在化して存在するため、奇数メモリブロック領域へ接続されるデコード信号バス６５の配線領域と、偶数メモリブロック領域へ接続されるデコード信号バス６４の配線領域とをコラム方向の一方向と他方向とに局在化させることができるため、配線領域が互いに重ならないように回路構成をすることが可能となる。

またコラム方向のデコード信号バスの配線長を略半分にすることおよびデコード信号バス領域を略半分に減少させることが可能となるため、デコード信号バスの配線領域における配線自由度を高めることが可能となる。またデコード信号バスの配線長を略半分にすることができるため、読み出し速度の高速化を図ることが可能となる。またさらに、読み出し速度を維持する場合には、各回路のトランジスタの駆動能力を小さくできるため、偶数用Ｙデコーダ１４、奇数用Ｙデコーダ１５などの各回路の占有面積を圧縮することが可能となり、配線レイアウトの自由度が高めることや、配線密度が限界を越えてしまい配線がひけなくなるおそれを防止することができる。

また冗長ブロックＲＢは奇数メモリブロック領域と偶数メモリブロック領域との境界領域に配置されることにより、奇数用Ｙデコーダ１５または偶数用Ｙデコーダ１４からのデコード信号バス６４、６５が冗長メモリブロックのビット線セレクタＢＳＲＢに接続される構成をとる場合には、冗長ブロックＲＢが境界領域に存在するため、両デコーダからのデコード信号バス６４と６５とが重なることを防止することが可能となる。また奇数メモリブロックから冗長ブロックＲＢへコラムの置き換えがされる場合や、偶数メモリブロックから冗長ブロックＲＢへコラムの置き換えがされて冗長救済される場合には、冗長ブロックＲＢが境界領域に存在することにより、各々の出力部ＯＢＵＦ０乃至ＯＢＵＦ１５までのデータ経路長の違いを小さくできる。よって冗長救済時の出力データのタイミングのずれを小さくすることが可能となる。尚、冗長ブロックＲＢの配置場所は、限定されない。

また本発明の半導体記憶装置および半導体記憶装置の制御方法によれば、冗長ブロック
ＲＢ、冗長アドレスＲＯＭ３３、冗長ＩＯＲＯＭ３４、偶数用冗長アドレス判定部３１、奇数用冗長アドレス判定部３２などの冗長救済用の回路を備える半導体記憶装置において、バースト動作による読み出しを可能とすることができる。

また偶数用冗長アドレス判定部３１および奇数用冗長アドレス判定部３２によってリードアドレスＲＡ１乃至ＲＡ５と冗長アドレスＡ１Ｒ乃至Ａ５Ｒとの一致判定が行われると共に、選択部３５によってデータが読み出されるブロックの偶奇と冗長アドレスで指定されるブロックの偶奇との一致判定が行われる。よって冗長判定回路内アドレス＋１コントローラ３０により、最下位ビットを除いた上位コラムアドレスに１を加算することにより、初期アドレスＡ０が“０”（奇数）の場合にも、初期アドレスに対して時間遅れのない高速読み出しが可能なバースト動作を可能とすることができる。

また第２実施形態において、奇数用冗長ブロックＲＯＢの冗長救済用コラムと奇数ブロックＯＢ０乃至ＯＢ１５の欠陥コラムとが置換され、偶数用冗長ブロックＲＥＢの冗長救済用コラムと偶数ブロックＥＢ０乃至ＥＢ１５の欠陥コラムとが置換されることで冗長救済が行われることより、偶数ブロックと奇数ブロックとのそれぞれにおいて冗長救済することができるため、欠陥コラムが奇数ブロックと偶数ブロックとの両ブロックに存在する場合においても冗長救済が可能となる。よって半導体記憶装置の良品歩留まり率を上昇させることが可能となる。

また第３実施形態において、データＤＲＥＢとデータＤＥＢ１５との切り替えをビット線セレクタＢＳＥＢ１５とビット線セレクタＢＳＲＥＢとによって行うことが可能となるため、出力部ＯＢＵＦ１５ｂにおいて、偶数側冗長データ切替部２１（第３図）を備える必要がなくなると共に、偶数側冗長データ切替部２１を制御するアンドゲート２６ａも不要となる。またデータＤＲＥＢとデータＤＥＢ１５との配線が共通接続され、偶数側データセンスアンプ２４の共用が可能となるため、偶数冗長データ用センスアンプ３７（第３図）を備える必要がなくなる。さらにノードＮ１で共通接続することにより、ノードＮ１から偶数側データセンスアンプ２４までの配線を共用することができ、配線数を減らす事が可能となる。これにより、出力部ＯＢＵＦ１５ｂの回路構成を簡略化することや、出力部ＯＢＵＦ１５ｂへ接続される配線数の削減が可能となるため、チップ面積の縮小化および半導体記憶装置の低コスト化を図ることが可能となる。

また第４実施形態において、奇数側冗長データ切替部５３と偶数側冗長データ切替部５４とにおいて、奇数側冗長データ切替部５３が奇数ブロックＯＢ０乃至ＯＢ１５または冗長ブロックＲＢのいずれかのデータを選択して出力すると共に偶数側冗長データ切替部５４の出力がハイインピーダンス状態とされる奇数側出力ステップと、偶数側冗長データ切替部５４が偶数ブロックＥＢ０乃至ＥＢ１５または冗長ブロックＲＢのいずれかのデータを選択して出力すると共に奇数側冗長データ切替部５３の出力がハイインピーダンス状態とされる偶数側出力ステップとを交互に繰り返すことにより、第１実施形態で示したパラレルシリアル切替部２２を別途設ける必要がなくなるため、回路構成の簡略化を図ることが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

第１実施形態において、バンク１６は１本の救済用ビット線を備えた冗長ブロックＲＢを備えるとしたが、この構成に限られない。すなわち１バンク内に多数の救済用ビット線を備え、冗長判定回路においても救済用ビット線数に応じた冗長アドレスＲＯＭおよび冗長ＩＯＲＯＭを備える構成とすれば、１つのバンク内に多数に不良ビット線が発生した場合においても救済することが可能となり、半導体記憶装置の製造歩留まりの向上を図るこ
とができることは言うまでもない。

例えば第７図に示すように、バンク１６ｄに２つの第１冗長ブロックＲＢ１および第２冗長ブロックＲＢ２を備え、冗長判定回路として第１冗長判定回路３ｃおよび第２冗長判定回路３ｄを備える構成としてもよい。第１冗長ブロックＲＢ１および第２冗長ブロックＲＢ２にはそれぞれビット線セレクタＢＳＲＢ１およびビット線セレクタＢＳＲＢ２に接続される。ビット線セレクタＢＳＲＢ１には、冗長判定回路３ｃによる判定結果に応じて不図示の冗長デコーダより出力される偶数冗長デコード信号ＲＹ１が入力され、ビット線セレクタＢＳＲＢ２には冗長判定回路３ｄによる判定結果に応じた奇数冗長デコード信号ＲＹ２が入力される。

第１冗長判定回路３ｃからは第１冗長ＩＯ信号ＩＯ０Ｒ（１）乃至ＩＯ１５Ｒ（１）、第１一致信号ＭＡＴＣＨ（１）、第１冗長アドレス最下位ビットＡ０Ｒ（１）が出力され、第２冗長判定回路３ｄからは第２冗長ＩＯ信号ＩＯ０Ｒ（２）乃至ＩＯ１５Ｒ（２）、第２一致信号ＭＡＴＣＨ（２）、第２冗長アドレス最下位ビットＡ０Ｒ（２）が出力され、それぞれ対応する出力部ＯＢＵＦ０ｄ乃至ＯＢＵＦ１５ｄに入力される。出力部ＯＢＵＦ１５ｄは、３入力のセレクタである奇数側冗長データ切替部８０、偶数側冗長データ切替部８１を備え、第１冗長データ用センスアンプ８２、第２冗長データ用センスアンプ８３の出力がそれぞれ入力される。

アンドゲート２５には第１冗長判定回路３ｃから出力された第１冗長ＩＯ信号ＩＯ１５Ｒ（１）、第１一致信号ＭＡＴＣＨ（１）、第１冗長アドレス最下位ビットＡ０Ｒ（１）が入力され、アンドゲート２６には第１冗長ＩＯ信号ＩＯ１５Ｒ（１）、第１一致信号ＭＡＴＣＨ（１）、インバータ２７を介して反転された第１冗長アドレス最下位ビットＡ０Ｒ（１）が入力される。同様にアンドゲート８５には第２冗長判定回路３ｄから出力された第２冗長ＩＯ信号ＩＯ１５Ｒ（２）、第２一致信号ＭＡＴＣＨ（２）、第２冗長アドレス最下位ビットＡ０Ｒ（２）が入力され、アンドゲート８６には第２冗長ＩＯ信号ＩＯ１５Ｒ（２）、第２一致信号ＭＡＴＣＨ（２）、インバータ８７を介して反転された第２冗長アドレス最下位ビットＡ０Ｒ（２）が入力される。

奇数側冗長データ切替部８０では、アンドゲート８５からハイレベルの信号が入力されると第２冗長データ用センスアンプ８３の入力を選択し、アンドゲート２５からハイレベルの信号が入力されると第１冗長データ用センスアンプ８２の入力を選択し、アンドゲート８５およびアンドゲート２５から共にローレベルの信号が入力されると奇数側データセンスアンプ２３の入力を選択して、パラレルシリアル切替部２２へ出力する動作が行われる。

同様に偶数側冗長データ切替部８１では、アンドゲート８６からハイレベルの信号が入力されると第２冗長データ用センスアンプ８３の入力を選択し、アンドゲート２６からハイレベルの信号が入力されると第１冗長データ用センスアンプ８２の入力を選択し、アンドゲート８６およびアンドゲート２６から共にローレベルの信号が入力されると偶数側データセンスアンプ２４の入力を選択して、パラレルシリアル切替部２２へ出力する動作が行われる。

なお、その他の回路構成は第１実施形態（第１図、第２図）と同様であるため説明を省略する。これにより、バンク１６ｄにおいて２本分の不良ビット線を救済することが可能となる。

また第４実施形態において、ハイインピーダンス状態とされている端子５３ｃを備えるとしたが、この構成に限られない。端子５３ａおよび端子５３ｂの両端子に非接続とされ
る状態にすれば、端子５３ｃを備える構成と同様の効果が得られることは言うまでもない。またハイインピーダンス状態とされている端子５４ｃについても同様である。

また本発明の半導体記憶装置および半導体記憶装置の制御方法は、ＳＤＲＡＭ等の揮発性メモリに限られず、フラッシュメモリ等の不揮発性メモリにも用いることができることは言うまでもない。

なお、リードアドレスＲＡ１乃至ＲＡ５は上位コラムアドレスの一例、初期アドレスＡ０乃至Ａ５は初期コラムアドレスの一例、冗長アドレスＡ０Ｒ乃至Ａ５Ｒは欠陥コラムアドレスの一例、冗長アドレスＡ１Ｒ乃至Ａ５Ｒは上位欠陥コラムアドレスの一例、奇数ブロックＯＢ０乃至ＯＢ１５は奇数メモリブロック領域の一例、偶数ブロックＥＢ０乃至ＥＢ１５は偶数メモリブロック領域の一例、奇数用Ｙデコーダは奇数メモリブロック用コラムデコーダの一例、偶数用Ｙデコーダ１４は偶数メモリブロック用コラムデコーダの一例、冗長ブロックＲＢは冗長メモリブロックの一例、メモリセル回路内アドレス＋１コントローラ１２および冗長判定回路内アドレス＋１コントローラ３０はアドレス＋１回路の一例、奇数側冗長データ切替部は奇数側切替部の一例、偶数側冗長データ切替部は偶数側切替部の一例、バッファ２９は共通出力部の一例、ビット線セレクタＢＳＯＢ０乃至ＢＳＯＢ１５は奇数コラム選択部の一例、ビット線セレクタＢＳＥＢ０乃至ＢＳＥＢ１５は偶数コラム選択部の一例、ビット線セレクタＢＳＲＢ、ＢＳＲＥＢ、ＢＳＲＯＢは冗長コラム選択部の一例である。

尚、メモリブロック内のメモリセルとワード線とビット線の接続関係については、本発明の主旨からは特に限定されるものではない。

以上詳細に説明したように、本発明の半導体記憶装置および半導体記憶装置の制御方法によれば、バーストリード動作を行う半導体記憶装置においても、冗長救済を行うことが可能で読み出し動作速度が遅くなるおそれを防止することができ、また、回路面積の縮小化を図ることが可能な半導体記憶装置および半導体記憶装置の制御方法を提供することができる。

第１実施形態に係る半導体記憶装置１の回路構成図である。 第１実施形態に係る冗長判定回路３の回路構成を示す図である。 第２実施形態に係る半導体記憶装置１ａの回路構成図である。 第２実施形態に係る冗長判定回路３ａの回路構成を示す図である。 第３実施形態におけるメモリセル回路２ｃの回路図である。 第４実施形態における出力部ＯＢＵＦ１５ｃの回路図である。 半導体記憶装置１の変更例を示す回路構成図である。 従来の２ビット・プリフェッチ回路の例を示す図である。 従来のメモリセル回路の構成を示す図である。

Claims (7)

1. 奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、前記奇数メモリブロックから読み出されたデータと前記偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、前記初期コラムアドレスが奇数アドレスの場合に前記上位コラムアドレスに１を加算した＋１上位コラムアドレスにより前記偶数メモリブロックが選択される半導体記憶装置において、
   冗長救済用の冗長メモリブロックと、
   前記奇数メモリブロックまたは前記偶数メモリブロックの少なくとも一方に存在する欠陥コラムの欠陥コラムアドレスを記憶保持する冗長アドレス記憶部と、
   前記欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと前記上位コラムアドレスとの一致判定をする奇数側冗長判定回路と、
   前記上位コラムアドレスが入力され、前記初期コラムアドレスの最下位ビットが“０”の場合には前記上位コラムアドレスを出力し、前記初期コラムアドレスの最下位ビットが“１”の場合には前記＋１上位コラムアドレスを出力するアドレス＋１回路と、
   前記上位欠陥コラムアドレスと前記アドレス＋１回路から出力されるアドレスとの一致判定をする偶数側冗長判定回路と、
   前記偶数側冗長判定回路の出力信号と前記奇数側冗長判定回路の出力信号とが入力され、前記欠陥コラムアドレスの最下位ビットが“０”の場合には前記偶数側冗長判定回路の出力信号を選択し、前記欠陥コラムアドレスの最下位ビットが“１”の場合には前記奇数側冗長判定回路の出力信号を選択して、前記上位コラムアドレスを含む奇数および偶数のコラムアドレスに対する冗長判定結果として出力する選択部と
   を備えることを特徴とする半導体記憶装置。
2. 奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、前記奇数メモリブロックから読み出されたデータと前記偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、前記初期コラムアドレスが奇数アドレスの場合に前記上位コラムアドレスに１を加算した＋１上位コラムアドレスにより前記偶数メモリブロックが選択される半導体記憶装置において、
   冗長救済用の冗長メモリブロックと、
   前記奇数メモリブロックまたは前記偶数メモリブロックの少なくとも一方に存在する欠陥コラムの欠陥コラムアドレスを記憶保持する冗長アドレス記憶部と、
   前記欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと前記上位コラムアドレスとの一致判定をする奇数側冗長判定回路と、
   前記上位コラムアドレスが入力され、前記初期コラムアドレスの最下位ビットが“０”の場合には前記上位コラムアドレスを出力し、前記初期コラムアドレスの最下位ビットが“１”の場合には前記＋１上位コラムアドレスを出力するアドレス＋１回路と、
   前記上位欠陥コラムアドレスと前記アドレス＋１回路から出力されるアドレスとの一致判定をする偶数側冗長判定回路と、
   前記奇数メモリブロックの奇数側データバスに接続された奇数側データセンスアンプの出力データと前記冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方が非選択とされる奇数側切替部と、
   前記偶数メモリブロックの偶数側データバスに接続された偶数側データセンスアンプの出力データと前記冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方が非選択とされる偶数側切替部と、
   前記奇数側切替部の出力端子と前記偶数側切替部の出力端子とが入力されてなる共通出力部とを備え、
   前記奇数側切替部が前記冗長メモリブロックのデータを選択して出力する場合に前記偶数側切替部が前記偶数メモリブロックのデータを選択して出力し、前記偶数側切替部が前記冗長メモリブロックのデータを選択して出力する場合に前記奇数側切替部が前記奇数メモリブロックのデータを選択して出力することを特徴とする半導体記憶装置。
3. 前記冗長メモリブロックは、
   前記奇数メモリブロックを冗長救済する奇数用冗長メモリブロックと、前記偶数メモリブロックを冗長救済する偶数用冗長メモリブロックとを備えることを特徴とする請求項２に記載の半導体記憶装置。
4. 奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、前記奇数メモリブロックから読み出されたデータと前記偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、前記初期コラムアドレスが奇数アドレスの場合に前記上位コラムアドレスに１を加算した＋１上位コラムアドレスにより前記偶数メモリブロックが選択される半導体記憶装置において、
   冗長救済用の冗長メモリブロックと、
   前記奇数メモリブロックまたは前記偶数メモリブロックの少なくとも一方に存在する欠陥コラムの欠陥コラムアドレスを記憶保持する冗長アドレス記憶部と、
   前記欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと前記上位コラムアドレスとの一致判定をする奇数側冗長判定回路と、
   前記上位コラムアドレスが入力され、前記初期コラムアドレスの最下位ビットが“０”の場合には前記上位コラムアドレスを出力し、前記初期コラムアドレスの最下位ビットが“１”の場合には前記＋１上位コラムアドレスを出力するアドレス＋１回路と、
   前記上位欠陥コラムアドレスと前記アドレス＋１回路から出力されるアドレスとの一致判定をする偶数側冗長判定回路と、
   前記奇数メモリブロックの奇数側データバスに接続された奇数側データセンスアンプの出力データと前記冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方が非選択とされる奇数側切替部と、
   前記偶数メモリブロックの偶数側データバスに接続された偶数側データセンスアンプの出力データと前記冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データとが入力され、少なくとも何れか一方が非選択とされる偶数側切替部と、
   前記奇数側切替部の出力端子と前記偶数側切替部の出力端子とが結線接続されてなる共通出力部とを備え、
   前記奇数側切替部が前記奇数メモリブロックまたは前記冗長メモリブロックの何れかのデータを選択して出力する場合に前記偶数側切替部に入力される出力データが共に非選択とされ、前記偶数側切替部が前記偶数メモリブロックまたは前記冗長メモリブロックの何れかのデータを選択して出力する場合に前記奇数側切替部に入力される出力データが共に非選択とされることを特徴とする半導体記憶装置。
5. 前記冗長メモリブロックは、
   前記奇数メモリブロックを冗長救済する奇数用冗長メモリブロックと、前記偶数メモリブロックを冗長救済する偶数用冗長メモリブロックとを備えることを特徴とする請求項４に記載の半導体記憶装置。
6. 奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックと、冗長救済用の冗長メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、前記奇数メモリブロックから読み出されたデータと前記偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、前記初期コラムアドレスが奇数アドレスの場合に前記上位コラムアドレス
   に１を加算した＋１上位コラムアドレスにより前記偶数メモリブロックが選択される半導体記憶装置の制御方法において、
   欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと前記上位コラムアドレスとの一致判定をする奇数側冗長判定ステップと、
   前記初期コラムアドレスの最下位ビットが“０”の場合には前記上位コラムアドレスを出力し、前記初期コラムアドレスの最下位ビットが“１”の場合には前記＋１上位コラムアドレスを出力するアドレス１増加ステップと、
   前記上位欠陥コラムアドレスと前記アドレス１増加ステップにより出力されるアドレスとの一致判定を行う偶数側冗長判定ステップと、
   前記欠陥コラムアドレスの最下位ビットが“０”の場合には前記偶数側冗長判定ステップを選択し、前記欠陥コラムアドレスの最下位ビットが“１”の場合には前記奇数側冗長判定ステップを選択して、前記上位コラムアドレスを含む奇数および偶数のコラムアドレスに対する冗長判定結果として出力する出力選択ステップとを備えることを特徴とする半導体記憶装置の制御方法。
7. 奇数のコラムアドレスにより選択される奇数メモリブロックと、偶数のコラムアドレスにより選択される偶数メモリブロックと、冗長救済用の冗長メモリブロックとを備え、入力される初期コラムアドレスから最下位ビットを除いたアドレスを順次インクリメントして得られる上位コラムアドレスに応じて、前記奇数メモリブロックから読み出されたデータと前記偶数メモリブロックから読み出されたデータとを交互に連続して出力するバースト動作を行う際、前記初期コラムアドレスが奇数アドレスの場合に前記上位コラムアドレスに１を加算した＋１上位コラムアドレスにより前記偶数メモリブロックが選択される半導体記憶装置の制御方法において、
   欠陥コラムアドレスの最下位ビットを除いた上位欠陥コラムアドレスと前記上位コラムアドレスとの一致判定をする奇数側冗長判定ステップと、
   前記初期コラムアドレスの最下位ビットが“０”の場合には前記上位コラムアドレスを出力し、前記初期コラムアドレスの最下位ビットが“１”の場合には前記＋１上位コラムアドレスを出力するアドレス１増加ステップと、
   前記上位欠陥コラムアドレスと前記アドレス１増加ステップにより出力されるアドレスとの一致判定を行う偶数側冗長判定ステップと、
   前記奇数メモリブロックの奇数側データバスに接続された奇数側データセンスアンプの出力データまたは前記冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データの何れかを選択する奇数側選択ステップと、
   前記偶数メモリブロックの偶数側データバスに接続された偶数側データセンスアンプの出力データまたは前記冗長メモリブロックの冗長側データバスに接続された冗長側データセンスアンプの出力データの何れかを選択する偶数側選択ステップとを備え、
   前記奇数側選択ステップが前記奇数メモリブロックまたは前記冗長メモリブロックの何れかのデータを選択して出力する際、前記偶数側選択ステップで何れの出力データも非選択とされ、
   前記偶数側選択ステップが前記偶数メモリブロックまたは前記冗長メモリブロックの何れかのデータを選択して出力する際、前記奇数側選択ステップでは何れの出力データも非選択とされることを特徴とする半導体記憶装置の制御方法。

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