JPH0660691A - 半導体記憶装置の冗長回路 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は半導体記憶装置の欠陥ビット救済
において、冗長メモリセルに欠陥がある場合はそれを除
いて救済に使用することができるような半導体記憶装置
の冗長回路を提供することを主要な特徴とする。 【構成】 複数のメモリセルアレイ８０に関連して冗長
メモリセルアレイ８１を設け、アドレスプログラム回路
８６に記憶されているメモリセルアレイ内の欠陥箇所を
示す欠陥アドレスとアドレス信号との一致を検出し、そ
の一致に応じて複数のメモリセルアレイの１つに代えて
冗長メモリアレイにアクセスする半導体記憶装置におい
て、冗長テストモードトリガ回路１０により、複数のメ
モリセルアレイとは独立に冗長メモリセルアレイをテス
トする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置の冗長
回路に関し、特に、メモリセルに欠陥があったときに、
そのメモリセルを救済するための冗長メモリセルアレイ
を備えたような半導体記憶装置の冗長回路に関する。

【０００２】

【従来の技術】従来より、スタティックランダムアクセ
スメモリ（以下、ＳＲＡＭと称する）およびダイナミッ
クランダムアクセスメモリ（以下、ＤＲＡＭと称する）
などのような半導体記憶装置は、製造時における歩留り
を向上させるために冗長回路を備えている。このような
冗長回路を備えていることにより、製造された半導体記
憶装置の欠陥が存在するとき、その半導体記憶装置は冗
長回路の機能により救済される。すなわち、従来の半導
体記憶装置では、欠陥メモリセルを含む行または列が、
予め定められたスペア行または列と機能的に置換えられ
る。この発明は、一般にＳＲＡＭおよびＤＲＡＭなどの
ような半導体記憶装置に適用可能であるが、以下の説明
では、この発明が一例としてＳＲＡＭに適用される場合
について説明する。

【０００３】図４は従来ＳＲＡＭの概略ブロック図であ
る。図４を参照して、ＳＲＡＭ１００はデータをストア
するためのメモリセルアレイ８０と、行アドレス信号Ｘ
に応答してメモリセルアレイ８０内のワード線ＷＬを選
択するための行デコーダ８２と、列アドレス信号Ｙに応
答してメモリセルアレイ内の列を選択する列デコーダ８
３と、ライトドライバ回路８４と、センスアンプ８５と
を含む。さらに、ＳＲＡＭ１００は冗長回路としてスペ
アメモリセル列８１と、欠陥が存在する位置を示す欠陥
アドレスをプログラムするためのアドレスプログラム回
路８６と、Ｉ／Ｏプログラム回路８７とを備えている。

【０００４】次に、図４に示した従来のＳＲＡＭ１００
の動作について説明する。行デコーダ８２は、外部から
与えられる行アドレス信号Ｘに応答して、メモリセルア
レイ８０内の１本のワード線ＷＬを活性化させる。列デ
コーダ８３は外部から与えられる列アドレス信号Ｙに応
答して、アクセスされるべき１つの列を選択する。すな
わち、列デコーダ８３は、アクセスされるべき列に接続
されたトランスミッションゲートＴＧ１を選択的にオン
させ、そのビット線をライトドライバ回路８４またはセ
ンスアンプ回路８５に電気的に接続する。したがって、
書込動作において、外部から与えられた入力データＤＩ
が、行デコーダ８２および列デコーダ８３によって選択
されたメモリセルに書込まれる。一方、読出動作におい
ては、行デコーダ８２および列デコーダ８３によって選
択されたメモリセルから読出されたデータ信号をセンス
アンプ８５が増幅し、増幅された信号が出力データＤｏ
として出力される。

【０００５】もし、ある１つのメモリセル列内に何らか
の欠陥の存在することが発見されたとき、その欠陥メモ
リセル列は次のようにして、スペアメモリセル列８１と
機能的に置換えられる。欠陥メモリセル列の位置を示す
欠陥アドレスはヒューズ（後述の図６で説明する）を選
択的に切断することにより、アドレスプログラム回路８
６内にプログラムされる。アドレスプログラム回路８６
は、図示しない一致検出回路を備えており、外部から与
えられる列アドレス信号Ｙとプログラムされたアドレス
信号との一致を検出する。一致検出信号ＣＯは、Ｉ／Ｏ
プログラム回路８７に与えられる。

【０００６】Ｉ／Ｏプログラム回路８７内のヒューズ
（後述の図７で説明する）は、予め選択的に切断されて
おり、それによってスペアメモリセル列８１内のビット
線はトランスミッションゲート回路ＴＧ２を介してライ
トドライバ回路８４および／またはセンスアンプ８５に
接続される。その結果、列アドレス信号Ｙにプログラム
されたアドレス信号と一致するとき、通常のメモリセル
アレイ８０へのアクセスに代えて、スペアメモリセル列
８１へのアクセスが行なわれる。一方、このときトラン
スミッションゲート回路ＴＧ１はオフされている。

【０００７】図４では説明の簡略化のために１つのメモ
リセルアレイ８０とその周辺回路８２，８３，…などが
示されているが、一般に従来のＳＲＡＭは、複数のメモ
リセルアレイおよびその周辺回路を備えている。すなわ
ち、図４では１つのブロックメモリセルアレイおよびそ
の周辺回路だけが示されているが、実際には複数のたと
えば６４個のブロックが設けられている。

【０００８】図４からわかるように、１つのメモリセル
アレイ８０毎に１本または２本のスペアメモリセル列
（または行）が設けられているので、複数（たとえば６
４個）のメモリセルアレイを備えたＳＲＡＭは、６４本
または１２８本のスペアメモリセル列（または行）を備
えていることになる。

【０００９】図５は図４に示したアドレスプログラム回
路８６のブロック図である。アドレスプログラム回路８
６は、欠陥アドレスをプログラムするための複数のヒュ
ーズ回路８６１〜８６３…と、入力されるアドレス信号
との一致を検出するためのＡＮＤゲート８６４〜８６６
とを備えている。比較ヒューズ回路８６１〜８６３は、
複数ビットの列アドレス信号のうちの対応する２つを受
ける。ヒューズ回路の個数およびＡＮＤゲートの個数
は、アドレス信号のビット数に応じて変更される。

【００１０】図６は図５に示したヒューズ回路８６１の
構成を示す回路図である。図６に示したヒューズ回路８
６１は、列アドレス信号Ｙ０およびＹ１をプリデコード
するためのＡＮＤゲート１１１ないし１１４と、プログ
ラミングのためのヒューズ１１５および１１６と、イン
バータ１１７および１１８と、トランスミッションゲー
ト１１９および１２０を含む。２つのヒューズ１１５お
よび１１６を選択的に切断することにより、２ビットの
欠陥アドレス信号をプログラムすることができる。すな
わち、ヒューズ１１５および１１６は、インバータ１１
７および１１８の入力側に接続されており、ヒューズ１
１５および１１６が切断されているとき、インバータ１
１７および１１８は高レベルの電圧をそれぞれ出力す
る。他方、ヒューズ１１５および１１６が切断されてい
るとき、インバータ１１７および１１８は低レベルの電
圧を出力する。ＡＮＤゲート１１１は、高レベルの列ア
ドレス信号Ｙ０およびＹ１が与えられたとき、高レベル
の電圧を出力する。ＡＮＤゲート１１２は、高レベルの
信号Ｙ０と低レベルの信号Ｙ１が与えられたとき、高レ
ベルの電圧を出力する。

【００１１】ＡＮＤゲート１１３は、低レベルの信号Ｙ
０と高レベルの信号Ｙ１とが与えられたとき、高レベル
の電圧を出力する。ＡＮＤゲート１１４は、低レベルの
信号Ｙ０およびＹ１が与えられたとき、高レベルの電圧
を出力する。したがって、たとえばヒューズ１１５およ
び１１６が接続されている状態では、トランスミッショ
ンゲート１１９および１２０がオンする。この場合、高
レベルの列アドレス信号Ｙ０およびＹ１が与えられたと
き、ＡＮＤゲート１１１がトランスミッションゲート１
１９および１２０を介して高レベルの信号Ｃ０１を出力
する。換言すると、ヒューズ１１５および１１６の接続
によってプログラムされた２ビットの欠陥アドレスと列
アドレスＹ０およびＹ１とが一致したときのみ、ヒュー
ズ回路８６１は高レベルの信号Ｃ０１を出力する。この
信号Ｃ０１は図５に示したＡＮＤゲート８６４に与えら
れる。その結果、図５に示したアドレスプログラム回路
８６は、プログラムされた欠陥アドレスと外部から与え
られた列アドレスとが一致したときのみ、高レベルのア
ドレス一致検出信号ＣＯｉを出力する。

【００１２】図７は図４に示したＩ／Ｏプログラム回路
８７の回路図である。この図７に示したＩ／Ｏプログラ
ム回路８７は、予め入力用のトランスミッションゲート
ＴＧ２をプログラミングするヒューズ回路１３６と、入
力端子１３９と、出力端子１４０との間に接続され、ヒ
ューズ回路１３６からの出力信号に応答して開閉するト
ランスファゲート１３７と、出力端子１４０と接地電位
との間に接続されるＮチャネルＭＯＳトランジスタ１３
８とを含む。ヒューズ回路１３６はアドレスプログラム
回路８６と同様にして、ヒューズ１３１とキャパシタ１
３２と高抵抗１３３とＰチャネルＭＯＳトランジスタ１
３４とＣＭＯＳインバータ１３５とを含む。

【００１３】次に、図７に示したＩ／Ｏプログラム回路
８７の動作について説明する。ヒューズ１３１が切断状
態の場合には、電源端子からキャパシタ１３２および高
抵抗１３３を介してインバータ１３５の入力に電流が流
れ、インバータ１３５の入力端子は高レベルとなり、イ
ンバータ１３５の出力端子は低レベルとなる。インバー
タ１３５の出力はトランスファゲート１３７に入力され
ているので、このトランスファゲート１３７はオン状態
となり、入力端子１３９に入力されたアドレスプログラ
ム回路８６の出力ＣＯｉを出力端子１４０に出力させ
る。一方、ヒューズ１３１が切断されていない状態で
は、インバータ１３５の出力が高レベルであり、Ｎチャ
ネルＭＯＳトランジスタ１３８が導通するので、出力端
子１４０は低レベルに固定される。

【００１４】図８は図４に示したトランスミッションゲ
ート回路ＴＧ１およびＴＧ２と、付属するビット線なら
びにメモリセルを示した回路図である。図８を参照し
て、トランスミッションゲート回路ＴＧ１は、通常メモ
リセルアレイ内のビット線対ＢＬａ，ＢＬｂとデータ線
対ＤＬａ，ＤＬｂとの間に接続される。一方、トランス
ミッションゲート回路ＴＧ２は、スペアメモリセル列内
のビット線対ＲＢＬａ，ＲＢＬｂとデータ線対ＤＬａ，
ＤＬｂとの間に接続される。トランスミッションゲート
回路ＴＧ１は、図示しない列デコーダから与えられる高
レベルの列選択信号ＹＬに応答してオンするので、ビッ
ト線対ＢＬａ，ＢＬｂとデータ線対ＤＬａ，ＤＬｂとが
電気的に接続される。ＮチャネルＭＯＳトランジスタ８
９のゲートには電源電圧Ｖｃｃが与えられているので、
このＮチャネルＭＯＳトランジスタ８９はオンするが、
高いオン抵抗を有しているため、列選択信号ＹＬはヒュ
ーズ８８を介してトランスミッションゲート回路ＴＧ１
に与えられ、このトランスミッションゲート回路ＴＧ１
がオンし、メモリセルＭＣ１からのデータがデータ線対
ＤＬａ，ＤＬｂに出力される。

【００１５】もし、メモリセルＭＣ１に欠陥があると、
ヒューズ８８が切断される。このため、トランスミッシ
ョンゲート回路ＴＧ１にＮチャネルＭＯＳトランジスタ
８９を介して接地電位が与えられ、トランスミッション
ゲート回路ＴＧ１がオフする。一方、メモリセルＭＣ１
が存在する列を選択する列アドレス信号が与えられる
と、Ｉ／Ｏプログラム回路８７を介して高レベルの信号
ＲＹがトランスミッションゲート回路ＴＧ２に与えられ
る。このため、トランスミッションゲート回路ＴＧ２が
オンするので、その結果、メモリセルＭＣ１が存在する
列とスペアメモリセル列８１とが機能的に置換えられた
ことになる。

【００１６】

【発明が解決しようとする課題】上述のごとく、従来の
スペアメモリセル列または行は、置換えられて初めて試
験することができるような構成になっているので、スペ
アメモリセル列または行自身に欠陥があるとき、欠陥を
欠陥で置換えることになり、その欠陥を結局救済するこ
とができず、この場合における救済が不可能になるとい
う問題点があった。

【００１７】それゆえに、この発明の主たる目的は、複
数のメモリセルアレイを備えた半導体記憶装置におい
て、それ自身欠陥を含む可能性のある冗長メモリセルア
レイによって欠陥を含んでいるメモリセルアレイを高集
積化の観点から効率良く救済できるような半導体記憶装
置の冗長回路を提供することである。

【００１８】

【課題を解決するための手段】この発明は半導体記憶装
置の冗長回路であって、それぞれが行および列に配設さ
れたメモリセルを含む複数のメモリセルアレイと、複数
のメモリセルアレイ内または外にそれぞれが行および列
に配設された冗長メモリセルを含む冗長メモリセルアレ
イと、複数のメモリセルアレイ内の欠陥箇所を示すため
の欠陥アドレス信号を記憶する欠陥アドレス記憶手段
と、アドレス信号と欠陥アドレス記憶手段に記憶された
欠陥アドレス信号との位置を検出するアドレス一致検出
手段と、アドレス一致検出手段に応答して複数のメモリ
セルアレイの１つに代えて少なくとも冗長メモリセルア
レイにアクセスする冗長アクセス手段とを備え、冗長メ
モリセルアレイは複数のメモリセルアレイとは独立にそ
れのみでテストする手段を備えて構成される。

【００１９】

【作用】この発明に係る半導体記憶装置の冗長回路は、
冗長メモリセル列をメモリセルアレイとは独立にそれの
みでテストすることができるので、冗長メモリセルに欠
陥がある場合は、それを除いて救済に使用することによ
って、冗長メモリセルの欠陥による歩留り低下を避ける
ことができる。

【００２０】

【実施例】図１はこの発明の一実施例による冗長回路の
構成を示す図である。前述の図８に示した従来例では、
冗長カラムの選択は冗長選択時、欠陥を持つ通常カラム
を選択するＹデコード信号ＹＬが不活性化され、冗長カ
ラムを選択するＹデコード信号ＲＹが活性化されること
によって行なわれた。これに対して、この発明では、冗
長テストモードトリガ回路１０が設けられ、冗長テスト
モード時に冗長テストモードトリガ回路１０の出力／Ｒ
ＴＭＥ（Redundancy Test Mode Enable ）が非冗長テス
トモード時に高レベルから低レベルに変化する。通常カ
ラムを選択するＹデコード信号はすべてＡＮＤゲート１
１によって／ＲＴＭＥと論理積が取られ、／ＲＴＭＥが
低レベルになると通常カラムはいずれも選択されない。
冗長カラムを選択するＹデコード信号は、インバータ１
２によって反転された／ＲＴＭＥの逆相の信号とＯＲゲ
ート１３によって論理和が取られ、／ＲＴＭＥが低レベ
ルになると冗長カラムが選択され、ある任意のＩ／Ｏの
センスアンプまたはライトドライバに接続されて読出，
書込が可能となる。

【００２１】冗長カラム上のメモリセルへの読出，書込
動作は従来例と同様である。冗長カラム上のメモリセル
を選択する動作、つまりＸアドレスのデコーダや、冗長
カラムの存在するメモリセルアレイを選択する動作、つ
まりブロックアドレスのデコードも従来例と同様に行な
われ、入力されるＸアドレスとブロックアドレスに従っ
て単一の冗長メモリセルに対して読出，書込動作が行な
われる。

【００２２】図２は図１に示した冗長テストモードトリ
ガ回路の具体的な回路図である。図２において、冗長テ
ストモードトリガ回路１０には、３つのトリガ信号ａ，
ｂ，ｃが与えられる。そして、トリガ信号ａ，ｂによっ
て２入力ＮＯＲゲート１０２，１０３によって構成され
たラッチ回路１０４に冗長テストモードであることを記
憶させるとともに、ラッチ回路１０４の出力でシリアル
に接続された２段のカレントミラー型センスアンプ１１
４，１１５を活性化し、ＮチャネルＭＯＳトランジスタ
１０８のソースに接続された５個のＮチャネルＭＯＳト
ランジスタ１０９〜１１３の出力電位５Ｖ_thと抵抗１１
６と１１７とによって分圧されたトリガ信号ｃの電位と
の差を増幅することにより、／ＲＴＭＥが低レベルに変
化させる。

【００２３】より具体的に説明すると、非冗長テストモ
ード時にはトリガ信号ａは低レベルになっており、この
トリガ信号ａはＰチャネルＭＯＳトランジスタ１０１の
ゲートに与えられる。このため、ＰチャネルＭＯＳトラ
ンジスタ１０１が導通し、そのドレインは高レベルな
り、２段のインバータを介してＮＯＲゲート１０２の一
方入力端に与えられる。このため、ＮＯＲゲート１０２
の出力は低レベルになる。トリガ信号ａが低レベルから
高レベルに変化すると、ＮＯＲゲート１０２の一方入力
は高レベルになるので、ＮＯＲゲート１０２の出力は低
レベルになる。トリガ信号ｂが低レベルになると、ＮＯ
Ｒゲート１０３の一方入力も低レベルであり、その出力
は高レベルになる。したがって、ラッチ回路１０４は安
定して低レベルを出力しており、この出力信号はインバ
ータで反転され、ＮＯＲゲート１１８から高レベルの／
ＲＴＭＥが出力される。

【００２４】この状態でトリガ信号ｂが低レベルから高
レベルになると、遅延回路１０５とＮＡＮＤゲート１０
６と遅延回路１０７によってパルス化され、高レベルの
パルス信号がＮＯＲゲート１０３の一方入力端に与えら
れる。このため、ラッチ回路１０４の出力は高レベルに
なり、２段のカレントミラー型センスアンプ１１４，１
１５が活性化される。一方のカレントミラー型センスア
ンプ１１４は５個のＮチャネルＭＯＳトランジスタ１０
９〜１１３から出力される５Ｖ_thと、抵抗１１６と１１
７とによって分割されたトリガ信号ｃの電位を差動増幅
する。このとき、トリガ信号ｃの電位を上昇させ、５Ｖ
_th＜ｃの抵抗分割電位となると、カレントミラー型セン
スアンプ１１４，１１５は低レベル信号を出力し、ＮＯ
Ｒゲート１１８の出力、すなわち／ＲＴＭＥを低レベル
に変化させる。

【００２５】なお、図１および図２に示した実施例で
は、冗長カラムの場合を主として説明したが、冗長ロウ
の場合は、ＸアドレスとＹアドレスの役割が入れ換わっ
た回路構成にすればよい。

【００２６】図３はこの発明の他の実施例のブロック図
である。なお、この図３では説明の簡略化のために冗長
カラムの選択信号関係のみを示している。図３におい
て、ブロック選択信号発生回路２１１は通常メモリセル
アレイ２０１，…２０２を選択するための信号を発生
し、その選択信号はＡＮＤゲート２１４の一方入力端に
与えられ、ＡＮＤゲート２１４の他方入力端には前述の
図２に示した冗長テストモードトリガ回路１０から／Ｒ
ＴＭＥが与えられる。したがって、冗長テストモード時
には、冗長テストモードトリガ回路１０の出力の／ＲＴ
ＭＥが低レベルになっているので、ＡＮＤゲート２１４
が閉じられ、ブロック選択信号発生回路２１１からの選
択信号が通常メモリセルアレイ２０１，…，２０２に与
えられず、いずれの通常メモリセルアレイも選択されな
い。

【００２７】欠陥カラムアドレスプログラム回路２１３
は欠陥アドレスをプログラムするための回路であり、非
冗長テストモード時には出力ＬＮＥＤＣｉ（Local Norm
al Element Disable Column, i=0-7）を、ＯＲゲート２
１７を介して冗長カラムブロック２０３に出力する。し
かし、冗長テストモードは冗長カラムによる欠陥カラム
救済前に行なわれるので、ＬＮＥＤＣｉは常に不活性＝
低レベルであり、ＬＮＥＤＣｉによっては冗長カラムブ
ロック２０３は選択されない。

【００２８】冗長カラムデコーダ２１２は冗長カラムブ
ロック２０３内におけるＹデコード信号を作成するため
にＺアドレス（またはＹアドレス）をデコードし、その
デコード出力をＡＮＤゲート２１６の一方入力端に与え
る。ＡＮＤゲート２１６の他方入力端にはインバータ２
１５によって／ＲＴＭＥが反転されて与えられ、この信
号とデコード出力との論理積が取られる。そして、冗長
テストモード時のみ、冗長カラムブロック２０３内の冗
長カラムが適当なＺアドレス（またはＹアドレス）の組
合せによって選択することができる。

【００２９】

【発明の効果】以上のように、この発明によれば、冗長
メモリセル列をメモリセルアレイとは独立にそれのみで
テストするようにしたので、冗長メモリセルに欠陥があ
る場合は、それを除いて救済に使用することによって、
冗長メモリセルの欠陥による歩留り低下を避けることが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例による冗長テストモード回
路の構成を示す図である。

【図２】図１に示した冗長テストモードトリガ回路の具
体的な回路図である。

【図３】この発明の他の実施例による冗長テストモード
回路の構成を示すブロック図である。

【図４】冗長回路を備えた従来のＳＲＡＭのブロック図
である。

【図５】図４に示したアドレスプログラム回路８６のブ
ロック図である。

【図６】図５に示したヒューズ回路８６１の回路図であ
る。

【図７】図４に示したＩ／Ｏプログラム回路８７の回路
図である。

【図８】図４に示したトランスミッションゲート回路の
回路図である。

【符号の説明】

１０ 冗長テストモードトリガ回路 １０１ ＰチャネルＭＯＳトランジスタ １０２，１０３，１１８ ＮＯＲゲート １０４ ラッチ １０５，１０７ 遅延回路 １０６ ＮＡＮＤゲート １０８〜１１３ ＮチャネルＭＯＳトランジスタ １１６，１１７ 抵抗 １１４，１１５ カレントミラー型センスアンプ ２０１…２０２ 通常メモリセルアレイ ２０３ 冗長カラムブロック ２１１ ブロック選択信号発生回路 ２１２ 冗長カラムデコーダ ２１３ 欠陥カラムアドレスプログラム回路 ２１４，２１６ ＡＮＤゲート ２１５ インバータ ２１７ ＯＲゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれが行および列に配設されたメモ
   リセルを含む複数のメモリセルアレイ、 前記複数のメモリセルアレイ内または外にそれぞれが行
   および列に配設された冗長メモリセルを含む冗長メモリ
   セルアレイ、 前記複数のメモリセルアレイ内の欠陥箇所を示すための
   欠陥アドレス信号を記憶する欠陥アドレス記憶手段、 アドレス信号と前記欠陥アドレス記憶手段に記憶された
   欠陥アドレス信号との一致を検出するアドレス一致検出
   手段、および前記アドレス一致検出手段出力に応答し
   て、前記複数のメモリセルアレイの１つに代えて前記少
   なくとも冗長メモリセルアレイをアクセスする冗長アク
   セス手段とを備え、 前記冗長メモリセルアレイは、前記複数のメモリセルア
   レイとは独立にそれのみでテストする手段を備えたこと
   を特徴とする、半導体記憶装置の冗長回路。