KR19990053819A - 반도체 메모리장치 및 이의 배치방법 - Google Patents
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Abstract
제조후 정상동작되는 양호한 리던던시셀들을 많이 확보할 수 있는 반도체 메모리장치 및 이의 배치방법이 개시된다. 상기 배치방법에 따라 구성되는 상기 반도체 메모리장치는, 정상셀 어레이와 리던던시셀 어레이를 포함하는 단위 메모리셀 어레이, 상기 단위 메모리셀 어레이의 로우 방향의 에지들에 각각 배치되는 서브워드라인 드라이버 블락들, 및 상기 단위 메모리셀 어레이의 칼럼 방향의 에지들에 각각 배치되는 감지증폭기 블락들을 구비하고, 특히 상기 리던던시셀 어레이가 상기 두 개로 분리되는 상기 정상셀 어레이 사이에 배치되는 것을 특징으로 한다. 따라서 상기 리던던시셀 어레이가 상기 정상셀 어레이 사이, 즉 제조 공정시 단차가 적은 안정된 영역에 배치되므로 정상동작되는 양호한 리던던시셀들이 충분히 많이 확보될 수 있다.
Description
본 발명은 반도체 메모리장치에 관한 것으로, 특히 메모리셀 어레이의 배치방법에 관한 것이다.
반도체 메모리장치는, 정상(Normal) 메모리셀 어레이의 메모리셀에 결함이 발생했을 때 이를 대체하기 위하여 다수의 리던던시(Redundancy) 메모리 셀들로 구성되는 리던던시셀 어레이를 구비하고 있다. 통상적으로 리던던시셀 어레이는 정상셀 어레이의 에지(Edge)에 배치되며, 도 1에 종래의 배치방법에 따라 구성된 반도체 메모리장치의 배치도가 도시되어 있다.
도 1을 참조하면, 메모리셀 어레이 블락(100)의 로우(Row) 방향에는 워드라인(도시되지 않았음)을 구동하는 서브워드라인(Sub-word line) 드라이버 블락(105)이 배치되고, 칼럼 방향에는 비트라인(도시되지 않았음)을 구동하는 감지증폭기 블락(107)이 배치되며, 상기 감지증폭기 블락(107)과 상기 서브워드라인 드라이버 블락(105)가 교차하는 영역에는 컨정션(Conjunction)이 배치되어 있다. 또한 중앙에 정상셀 어레이(101)이 배치되고 리던던시셀 어레이(103)은 상기 정상셀 어레이(101)의 각 에지에 배치되어 있다.
그런데 칩 크기가 작고 비교적 설계룰(Design Rule)이 큰 저집적 반도체 메모리장치에서는 도 1에 도시된 바와 같이 리던던시셀 어레이가 정상셀 어레이의 에지(Edge)에 배치되더라도 한 웨이퍼(Wafer)에서 양품(Good Die)이 많이 생산되고, 또한 불량품에서는 대체로 결함셀(Defective Cell)의 수가 극소수에 불과하다. 그러나 칩 크기가 크고 설계룰이 작으며 메모리셀의 크기가 매우 작은 고집적 반도체 메모리장치에서는 확률적으로 한 웨이퍼에서 양품이 적고, 또한 불량품에서는 대체로 결함셀의 수가 상당히 많이 발생된다. 또한 고집적 반도체 메모리장치에서 리던던시셀 어레이가 정상셀 어레이의 에지(Edge)에 배치될 경우에는, 에지부분이 메모리셀 어레이와 주변회로의 단차가 큰 지역이므로 리던던시셀 어레이 내부의 리던던시 셀들이 불량이 될 가능성이 매우 크다.
따라서 상술하였듯이 고집적 반도체 메모리장치에서는 제조후 대체로 결함셀의 수가 상당히 많이 발생되므로 이를 대체하여 리페어(Repair)하기 위한 양호한 리던던시셀들을 많이 확보하는 것이 매우 중요하다. 특히 고집적 반도체 메모리장치는 칩 크기가 크기 때문에 웨이퍼당 칩의 수가 적으며, 이에 따라 수율 및 원가 측면에서도 양호한 리던던시셀들을 많이 확보하는 것이 더욱 중요하다.
따라서 본 발명이 이루고자하는 기술적 과제는, 제조후 양호한 리던던시셀들을 많이 확보할 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 제조후 양호한 리던던시셀들을 많이 확보할 수 있도록 하는 반도체 메모리장치의 배치방법을 제공하는 데 있다.
도 1은 종래의 배치방법에 따라 구성된 반도체 메모리장치의 배치도
도 2는 본 발명의 배치방법에 따라 구성된 반도체 메모리장치의 배치도
도 3은 도 2에 도시된 반도체 메모리장치의 상세 배치도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는,
정상셀 어레이와 리던던시셀 어레이를 포함하는 단위 메모리셀 어레이, 상기 단위 메모리셀 어레이의 로우(Row) 방향의 에지들에 각각 배치되는 서브워드라인 드라이버 블락들, 및 상기 단위 메모리셀 어레이의 칼럼(Column) 방향의 에지들에 각각 배치되는 감지증폭기 블락들을 구비하고, 특히 상기 리던던시셀 어레이가 상기 두 개로 분리되는 상기 정상셀 어레이 사이에 배치되는 것을 특징으로 한다.
상기 본 발명에 따른 반도체 메모리장치는 상기 서브워드라인 드라이버 블락들과 상기 감지증폭기 블락들의 교차영역에 각각 배치되는 컨정션들을 더 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 배치방법은, 단위 메모리셀 어레이와, 상기 단위 메모리셀 어레이의 워드라인들을 구동하는 서브워드라인 블락들과, 상기 단위 메모리셀 어레이의 비트라인들을 구동하는 감지증폭기 블락들을 구비하는 반도체 메모리장치의 배치방법에 있어서,
상기 단위 메모리셀 어레이의 로우 방향의 에지들에 상기 서브워드라인 드라이버 블락을 각각 배치하고, 상기 단위 메모리셀 어레이의 칼럼 방향의 에지들에 상기 감지증폭기 블락을 각각 배치하고, 상기 단위 메모리셀 어레이를 두 개의 정상셀 어레이과 하나의 리던던시셀 어레이로 분리하여 상기 리던던시셀 어레이를 상기 두 개의 정상셀 어레이 사이에 배치하는 것을 특징으로 한다.
상기 본 발명에 따른 배치방법은, 상기 서브워드라인 드라이버 블락들과 상기 감지증폭기 블락들의 교차영역에 컨정션들을 각각 더 배치하는 것을 특징으로 한다.
이하 본 발명에 따른 반도체 메모리장치의 구성 및 배치방법을 첨부도면을 참조하여 상세히 설명하겠다.
도 2는 본 발명의 배치방법에 따라 구성된 반도체 메모리장치의 배치도이다.
도 2를 참조하면, 상기 반도체 메모리장치는, 정상셀 어레이(201)과 리던던시셀 어레이(203)을 포함하는 단위 메모리셀 어레이와, 상기 단위 메모리셀 어레이의 워드라인들을 구동하는 서브워드라인 블락들(205)와, 상기 단위 메모리셀 어레이의 비트라인들을 구동하는 감지증폭기 블락들(207), 및 컨정션들(209)를 구비한다. 여기에서 데이터 입출력을 위한 주변회로들은 도시되지 않았다.
좀더 상세히 설명하면, 상기 단위 메모리셀 어레이의 로우 방향의 에지들에 상기 서브워드라인 드라이버 블락(205)가 각각 배치되고, 상기 단위 메모리셀 어레이의 칼럼 방향의 에지들에 상기 감지증폭기 블락(207)이 각각 배치된다. 특히 상기 단위 메모리셀 어레이는 두 개의 정상셀 어레이(201)과 하나의 리던던시셀 어레이(203)으로 분리되며 상기 리던던시셀 어레이(203)은 상기 두 개의 정상셀 어레이(201) 사이에 배치된다. 또한 상기 컨정션들(209)는 상기 서브워드라인 드라이버 블락들(205)와 상기 감지증폭기 블락들(207)의 교차영역에 각각 배치된다.
상기 단위 메모리셀 어레이는 일반적으로 직사각형으로 구성된다. 상기 서브워드라인 드라이버 블락들(205)는 상기 단위 메모리셀 어레이의 워드라인들을 구동하고, 상기 감지증폭기 블락들(207)은 상기 단위 메모리셀 어레이의 비트라인들을 구동한다.
도 3은 도 2에 도시된 반도체 메모리장치의 상세 배치도이다.
도 3을 참조하면, 상기 정상셀 어레이와 리던던시셀 어레이를 포함하는 단위 메모리셀 어레이(300)의 로우 방향의 에지들에는 서브워드라인 드라이버들(305a,305b)가 각각 배치된다. 상기 서브워드라인 드라이버들(305a,305b)는 로우(Row) 정상셀들을 구동하는 서브워드라인 드라이버들(305a)와 로우 리던던시셀들을 구동하는 서브워드라인 드라이버들(305b)로 구성된다. 상기 서브워드라인 드라이버들(305a,305b)는 워드라인(311) 4개당 1개씩 배치된다.
또한 상기 단위 메모리셀 어레이(300)의 칼럼 방향의 에지들에는 감지증폭기들(307a,307b)가 각각 배치된다. 상기 감지증폭기들(307a,307b)는 칼럼 정상셀들의 비트라인들을 구동하는 감지증폭기들(307a)와 칼럼 리던던시셀들의 비트라인들을 구동하는 감지증폭기들(307b)로 구성된다. 상기 감지증폭기들(307a,307b)는 비트라인(309) 4개당 1개씩 배치된다.
따라서 상술한 본 발명의 배치방법에 따라 구성된 본 발명에 따른 반도체 메모리장치에서는, 리던던시셀 어레이가 두 개의 정상셀 어레이 사이에, 즉 제조 공정시 단차가 적은 안정된 영역에 배치되므로 정상동작되는 양호한 리던던시셀들이 많이 확보될 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명의 배치방법에 따라 구성된 본 발명에 따른 반도체 메모리장치에서는, 리던던시셀 어레이가 제조 공정시 단차가 적은 안정된 영역에 배치되므로 정상동작되는 양호한 리던던시셀들이 충분히 많이 확보될 수 있다. 따라서 정상 메모리셀 어레이에서 결함셀이 많이 발생하더라도 충분히 많은 리던던시셀들에 의해 결함셀들을 대체하여 수율을 향상시킬 수 있다.
Claims (8)
- 정상셀 어레이와 리던던시셀 어레이를 포함하는 단위 메모리셀 어레이;상기 단위 메모리셀 어레이의 로우(Row) 방향의 에지들에 각각 배치되는 서브워드라인 드라이버 블락들; 및상기 단위 메모리셀 어레이의 칼럼(Column) 방향의 에지들에 각각 배치되는 감지증폭기 블락들을 구비하고,상기 리던던시셀 어레이가 상기 두 개로 분리되는 상기 정상셀 어레이 사이에 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 서브워드라인 드라이버 블락들과 상기 감지증폭기 블락들의 교차영역에 각각 배치되는 컨정션들을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 단위 메모리셀 어레이는 직사각형인 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 서브워드라인 드라이버 블락은 상기 단위 메모리셀 어레이의 워드라인들을 구동하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 감지증폭기 블락은 상기 단위 메모리셀 어레이의 비트라인들을 구동하는 것을 특징으로 하는 반도체 메모리장치.
- 단위 메모리셀 어레이와, 상기 단위 메모리셀 어레이의 워드라인들을 구동하는 서브워드라인 블락들과, 상기 단위 메모리셀 어레이의 비트라인들을 구동하는 감지증폭기 블락들을 구비하는 반도체 메모리장치의 배치방법에 있어서,상기 단위 메모리셀 어레이의 로우 방향의 에지들에 상기 서브워드라인 드라이버 블락을 각각 배치하고,상기 단위 메모리셀 어레이의 칼럼 방향의 에지들에 상기 감지증폭기 블락을 각각 배치하고,상기 단위 메모리셀 어레이를 두 개의 정상셀 어레이과 하나의 리던던시셀 어레이로 분리하여 상기 리던던시셀 어레이를 상기 두 개의 정상셀 어레이 사이에 배치하는 것을 특징으로 하는 반도체 메모리장치의 배치방법.
- 제6항에 있어서, 상기 서브워드라인 드라이버 블락들과 상기 감지증폭기 블락들의 교차영역에 컨정션들을 각각 더 배치하는 것을 특징으로 하는 반도체 메모리장치의 배치방법.
- 제6항에 있어서, 상기 단위 메모리셀 어레이는 직사각형인 것을 특징으로 하는 반도체 메모리장치의 배치방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970073521A KR19990053819A (ko) | 1997-12-24 | 1997-12-24 | 반도체 메모리장치 및 이의 배치방법 |
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| KR1019970073521A KR19990053819A (ko) | 1997-12-24 | 1997-12-24 | 반도체 메모리장치 및 이의 배치방법 |
Publications (1)
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| KR1019970073521A KR19990053819A (ko) | 1997-12-24 | 1997-12-24 | 반도체 메모리장치 및 이의 배치방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855965B1 (ko) * | 2007-01-04 | 2008-09-02 | 삼성전자주식회사 | 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법 |
-
1997
- 1997-12-24 KR KR1019970073521A patent/KR19990053819A/ko not_active Application Discontinuation
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| KR100855965B1 (ko) * | 2007-01-04 | 2008-09-02 | 삼성전자주식회사 | 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법 |
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