DE10063631A1 - Virtueller Kanal in Synchronisation mit einem dynamischen Ram-Speicher - Google Patents

Virtueller Kanal in Synchronisation mit einem dynamischen Ram-Speicher

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Abstract

Die vorliegende Erfindung schafft eine Halbleiter-Speichervorrichtung, welche folgendes aufweist: Speicherzellen; Haupt-Decodierer zur Decodierung von Adressensignalen; Leseverstärker für das Auslesen von Informationen aus den Speicherzellen; und Worttreiber für das Treiben der Speicherzellen, wobei eine mit Hilfe einer einzelnen Haupt-Wortleitung in einer Basiszelle in einem Worttreiber gesteuerte Zeilenadresse und zwei Haupt-Wortleitungen der Zeilenadresse einer Hälfte von Zwei-Bits niedrigerer Ordnung entsprechen, und ein Worttreibersignal innerhalb der Basiszelle des Worttreibers angeordnet ist, um zu verhindern, daß das Worttreibersignal gemeinsam von zwei benachbart angeordneten Zellen der Basiszelle genutzt wird.

Description

Die vorliegende Erfindung betrifft eine Halbleiter-Speicher­ vorrichtung und insbesondere einen virtueller Kanal in Syn­ chronisation mit einem dynamischen RAM-Speicher.
Ein herkömmlicher virtueller Kanal in Synchronisation mit einem dynamischen RAM-Speicher ist in der Offenlegungsschrift der japanischen Patentanmeldung Nr. 8-180698 beschrieben. Der Betrieb des herkömmlichen, zu einem virtuellen Kanal synchro­ nen dynamischen RAM-Speichers wird mit Bezug auf die Zeich­ nungen beschrieben. Fig. 1 ist eine Ansicht, welche einen Feldaufbau des herkömmlichen, zu einem virtueller Kanal syn­ chronen dynamischen RAM-Speicher veranschaulicht. Der herkömm­ liche, zu einem virtuellen Kanal synchrone dynamische RAM- Speicher weist den Feldaufbau aus Speicherzellen (M-CELL), Haupt-Decodierern (XDEC) 34, Lesevestärkern (SA) 32, Wort­ treibern (WDRV) 31 und Querabschnitten (CROSS) 36 auf.
Fig. 2 ist eine vergrößerte bruchstückartige Ansicht, welche einen Teil eines von einer gestrichelten Linie 35 des in Fig. 1 gezeigten, zu einem virtuellen Kanal synchronen dynamischen RAM-Speichers umgebenen Feldaufbaus veranschaulicht. Vier Speicherzellen (M-CELL) 43 sind durch einen Querschnitt (CROSS) 49, Worttreiber (WDRV) 41, sowie Leseverstärker (SA) 42 voneinander getrennt. Jeder der Worttreiber (WDRV) 41 um­ faßt sich wiederholende Basis-Wortreiberzellen (WDRV) und einen redundanten Worttreiber (RED-WDRV) 46. Jeder der Lese­ verstärker (SA) 42 weist sich wiederholende Basis-Leseverstär­ kerzellen (SA) und einen redundanten Leseverstärker (RED-SA) 45 auf. Fig. 3 ist ein Schaltkreisdiagramm, das eine Schalt­ kreisanordnung einer in dem in Fig. 2 gezeigten Worttreiber angeordneten Basis-Worttreiberzelle veranschaulicht. Die Basis-Worttreiberzelle weist einen ersten Eingang eines einzel­ nen Haupt-Worts (Main Word) auf, das vom Haupt-Decodierer (XDEC) 44 ausgegeben wird, und ferner zwei bis fünf Eingänge von vier RA-Signalen (RA1, RA2, RA3 und RA4) sowie erste bis vierte Ausgangssignale (WD1-m1, WD2-m1, WD3-m1 und WD4-m1) von Worten auf, die Zwei-Bits der am wenigsten signifikanten Zei­ lenadresse entsprechen.
Die Größe der Basis-Worttreiberzellen des Worttreibers (WDRV) 41 hängt von einem Abstand der Wortleitungen ab, die sich über die Speicherzelle (M-CELL) 43 erstrecken.
Zur Reduzierung der Höhe der Basis-Worttreiberzelle und ferner zur Unterbringung der vier RA-Signale in der Basis-Worttrei­ berzelle ist der Worttreiber (WDRV) so aufgebaut, daß die Ba­ sis-Worttreiberzellen der benachbarten Worttreiber 53 und 54 symmetrisch in Bezug auf eine Zeile angeordnet sind und ein RA-Signal gemeinsam von den beiden benachbarten Basis-Wort­ treiberzellen der benachbarten Worttreiber 53 und 54 verwendet wird. Fig. 4A ist ein Schaltkreisdiagramm, das die symmetri­ schen Anordnungen der Basis-Worttreiberzellen der benachbarten Worttreiber veranschaulicht. Fig. 4B ist ein Schaltkreisdia­ gramm, das die Basiszellen der Worttreiber zeigt und eine be­ nachbarte Basiszelle eines redundanten Worttreibers in den Anordnungen von Fig. 4A. Fig. 5 ist eine schematische Ansicht, die eine herkömmliche Halbleiter-Speichervorrichtung mit einer sich abwechselnden Ausrichtung der Worttreiber und der Spei­ cherzellen zeigt, wobei eines der Haupt-Wörter (Main Word) durch ein Redundanzwort (RED) 81 ersetzt ist. Beim Stand der Technik wird nämlich, falls irgendein defektes Bit in der vom einzelnen Wort zugänglichen Speicherzelle vorhanden ist, das Haupt-Wort (Main Word) mit dem defekten Bit nicht verwendet, und anstelledessen wird das defekte Haupt-Wort (Main Word) mit einem redundanten Haupt-Wort (Main Word) aufgrund der Redun­ danz getauscht.
Es ist jedoch bei diesem herkömmlichen Verfahren erforderlich, nicht nur das defekte Wort auszutauschen, sondern auch das intakte Wort, welches das gleiche Haupt-Wort (Main Word) wie das defekte Wort verwendet. Dies bedeutet, daß sich der Aus­ tausch-Wirkungsgrad verschlechtert.
Entsprechend dem zum virtuellen Kanal synchronen dynamischen RAM-Speicher ist zur Lösung des obigen Nachteils das RA-Signal des redundanten Worttreibers vom RA-Signal des Worttreibers getrennt, so daß sowohl das defekte Haupt-Wort (Main Word) als auch das redundante Haupt-Wort (Main Word)dazu verwendet wer­ den, das RA-Signal lediglich beim defekten Wort umzustellen, wobei nur das defekte Wort selektiv durch das redundante Wort (RED) ersetzt wird.
Wie es oben beschrieben worden ist, wird entsprechend dem vir­ tueller Kanal in Synchronisation mit einem dynamischen RAM- Speicher das RA-Signal des redundanten Worttreibers vom RA- Signal des Worttreibers getrennt, wodurch es schwierig ist, daß das RA-Signal gemeinsam vom Worttreiber und vom redun­ danten Worttreiber genutzt wird.
Fig. 6A ist eine Prinzipskizze des herkömmlichen Aufbaus des Worttreibers (WDRV) und eines redundanten Worttreibers (RED- WDRV), welcher benachbart zum Worttreiber angeordnet ist. Fig. 6B ist ein Diagramm, das die herkömmliche Anordnung der Halb­ leiter-Speichervorrichtung zeigt. Der Worttreiber (WDRV) und der redundante Worttreiber (RED-WDRV) sind durch einen Abstand (2a + 2b) voneinander getrennt. Das oben beschriebene herkömm­ liche Verfahren weist die folgenden zwei Probleme auf.
Zunächst ist der Abstand zwischen dem Worttreiber (WDRV) und dem redundanten Worttreiber (RED-WDRV) breiter, wodurch sich Bauelemente des redundanten Worttreibers (RED-WDRV) sowie Ver­ bindungen über den Querabschnitt (CROSS) erstrecken. Es ist schwierig, daß das Signal im Leseverstärker SA durch den Querabschnitt (CROSS) gelangt. Ein Vorrichtungs-Bildungsabschnitt im Querschnittsabschnitt (CROSS) ist ebenfalls reduziert.
Zum Zweiten bewirkt eine Verlagerung des redundanten Worttrei­ bers (RED-WDRV) eine Worteingangsposition der Speicherzelle (M-CELL) und eine Wortausgangsposition des redundanten Wort­ treibers (RED-WDRV) verlagert sich um den Abstand (2a + 2b).
Unter den oben beschriebenen Umständen war es erforderlich, eine neue Halbleiter-Speichervorrichtung zu schaffen, bei der die obigen Probleme nicht auftreten.
Es ist dementsprechend eine Aufgabe der vorliegenden Erfin­ dung, eine neue Halbleiter-Speichervorrichtung zu schaffen, bei der die obigen Probleme nicht auftreten.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen neuartigen virtueller Kanal in Synchronisation mit einem dyna­ mischen RAM-Speicher ohne die obigen Probleme zu schaffen.
Die vorliegende Erfindung schafft eine Halbleiter-Speichervor­ richtung, welche folgendes aufweist: Speicherzellen; Haupt-De­ codierer, welche Adressensignale decodieren; Leseverstärker für das Auslesen von Informationen aus den Speicherzellen; und Worttreiber für das Treiben der Speicherzellen, wobei eine mit Hilfe einer einzelnen Haupt-Wortleitung in einer Basiszelle eines Worttreibers gesteuerte Zeilenadresse und zwei Haupt- Wortleitungen der Zeilenadresse einer Hälfte von Zwei-Bits niedrigerer Ordnung entsprechen, und ein Worttreibersignal innerhalb der Basiszelle des Worttreibers angeordnet ist, um zu verhindern, daß das Worttreibersignal gemeinsam von zwei benachbart angeordneten Zellen der Basiszelle genutzt wird.
Die obigen und andere Aufgaben, Merkmale und Vorteile der vor­ liegenden Erfindung ergeben sich aus der nachfolgenden Be­ schreibung.
Bevorzugte Ausführungsformen entsprechend der vorliegenden Er­ findung werden ausführlich mit Bezug auf die anliegenden Zeichnungen beschrieben.
Es zeigen:
Fig. 1 eine Ansicht, die einen Feldaufbau des herkömmlichen, zu einem virtuellen Kanal synchronen dynamischen RAM- Speicher zeigt;
Fig. 2 eine bruchstückartig vergrößerte Ansicht eines Teils des Feldaufbaus, welcher von einer gestrichelten Linie des in Fig. 1 dargestellten herkömmlichen, zu einem virtuellen Kanal synchronen dynamischen RAM-Speicher umgeben ist, zeigt;
Fig. 3 ein Schaltkreisdiagramm, das eine Schaltkreisanordnung einer in dem in Fig. 2 dargestellten Worttreiber ange­ ordneten Basis-Worttreiberzelle zeigt;
Fig. 4A ein Schaltkreisdiagramm, das die symmetischen Anord­ nungen der Basis-Worttreiberzellen der benachbarten Worttreiber zeigt;
Fig. 4B ein Schaltkreisdiagramm, das die Basiszellen der Wort­ treiber und eine benachbarte redundante Basiszelle eines Worttreibers in den Anordnungen von Fig. 4A zeigt;
Fig. 5 eine schematische Ansicht, welche eine herkömmliche Halbleiter-Speichervorrichtung mit einer sich abwech­ selnden Ausrichtung der Worttreiber und der Speicher­ zellen zeigt;
Fig. 6A eine schematische Ansicht, welche einen herkömmlichen Aufbau des Worttreibers (WDRV) und eines dem Worttreiber benachbart angeordneten redundanten Worttreibers (RED-WDRV) zeigt;
Fig. 6B ein Diagramm, das eine herkömmliche Anordnung der Halbleiter-Speichervorrichtung zeigt;
Fig. 7 ein Blockdiagramm, das eine neue Halbleiter-Speicher­ vorrichtung in einer ersten erfindungsgemäßen Ausfüh­ rungsform zeigt; und
Fig. 8 ein Blockdiagramm, das zum Teil einen redundanten Ab­ schnitt der neuen Halbleiter-Speichervorrichtung von Fig. 7 zeigt.
Die erste vorliegende Erfindung schafft eine Halbleiter-Spei­ chervorrichtung, die folgendes aufweist: Speicherzellen; Haupt-Decodierer zur Decodierung von Adressensignalen; Lese­ verstärker für das Auslesen von Informationen aus den Spei­ cherzellen; und Worttreiber für das Treiben der Speicherzel­ len, wobei eine mit Hilfe einer einzelnen Haupt-Wortleitung in einer Basiszelle eines Worttreibers gesteuerte Zeilenadresse und zwei Haupt-Wortleitungen der Zeilenadresse einer Hälfte von Zwei-Bits niedrigerer Ordnung entsprechen, und ein Wort­ treibersignal innerhalb der Basiszelle des Worttreibers ange­ ordnet ist, um zu verhindern, daß das Worttreibersignal ge­ meinsam mit zwei benachbart angeordneten Zellen der Basiszelle genutzt wird.
Es ist bevorzugt, daß zwei Haupt-Wortleitungen gegenüber von­ einander angeordnet sind, eine restliche Hälfte der Zwei-Bits niedrigerer Ordnung mit Hilfe einer benachbarten Basiszelle des Worttreibers gesteuert wird, und die einzelne Basiszelle des Worttreibers zwei unterschiedliche Haupt-Wortleitungen mit den gleichen Bits niedrigerer Ordnung aufweist.
Es ist bevorzugt, daß das Worttreibersignal fast in Mittenposition der Basiszelle des Worttreibers angeordnet ist.
Weiter ist es bevorzugt, daß die Halbleiter-Speichervorrich­ tung einen zu einem virtuellen Kanal synchronen dynamischen RAM-Speicher umfaßt.
Es ist darüber hinaus bevorzugt, daß eine redundante Wortleitung entsprechend der Haupt-Wortleitung vorgesehen ist.
Es ist ferner bevorzugt, daß die redundante Wortleitung eine Vielzahl der Haupt-Wortleitungen aufweist.
Die zweite Erfindung schafft einen Worttreiber-Aufbau einer Halbleiter-Speichervorrichtung, wobei eine mit Hilfe einer einzelnen Haupt-Wortleitung in einer Basiszelle eines Wort­ treibers gesteuerte Zeilenadresse und zwei Haupt-Wortleitungen der Zeilenadresse einer Hälfte von Zwei-Bits niedrigerer Ord­ nung entsprechen, und ein Worttreibersignal innerhalb der Ba­ siszelle des Worttreibers angeordnet ist, um zu verhindern, daß das Worttreibersignal gemeinsam von zwei benachbart ange­ ordneten Zellen der Basiszelle genutzt wird.
Es ist bevorzugt, daß zwei der Haupt-Wortleitungen gegenüber voneinander angeordnet sind, eine restliche Hälfte der Zwei- Bits niedrigerer Ordnung mit Hilfe einer benachbarten Basis­ zelle des Worttreibers gesteuert wird, und die einzelne Ba­ siszelle des Worttreibers zwei unterschiedliche Haupt-Wort­ leitungen mit den gleichen Bits niedrigerer Ordnung aufweist.
Es ist ferner bevorzugt, daß das Worttreibersignal beinahe in Mittenposition der Basiszelle des Worttreibers angeordnet ist.
Darüberhinaus ist es bevorzugt, daß die Halbleiter-Speicher­ vorrichtung einen zu einem virtuellen Kanal synchronen dyna­ mischen RAM-Speicher aufweist.
Es ist zudem bevorzugt, daß eine redundante Wortleitung ent­ sprechend der Haupt-Wortleitung vorgesehen ist.
Es ist ferner bevorzugt, daß die redundante Wortleitung eine Vielzahl der Haupt-Wortleitungen aufweist.
Eine erste Ausführungsform gemäß der vorliegenden Erfindung wird ausführlich mit Bezug auf die Zeichnungen beschrieben. Fig. 7 ist ein Blockdiagramm, das eine neue Halbleiter-Spei­ chervorrichtung in einer ersten erfindungsgemäßen Ausführungs­ form veranschaulicht. Fig. 8 ist ein Blockdiagramm, das einen Teil eines Redundanzabschnitts der neuen Halbleiter-Speicher­ vorrichtung von Fig. 7 zeigt.
Mit Bezug auf Fig. 7 weist die neue Halbleiter-Speichervor­ richtung den folgenden Basiszellen-Aufbau des Worttreibers auf. Zwei benachbarte Worttreiber-Basiszellen (13, 14) weisen acht Wortleitungen (-m1, -m1, -m1, -m1, -m2, -m2, -m2, -m2), Treibersignale (RA1, RA2, RA3 and RA4), welche den Zwei-Bits niedrigerer Ordnung der Zeilenadresse und des Haupt-Worts 1 (Main Word1) (11) sowie des Haupt-Worts 2 (Main Word2) (12) als Selektionssignale der Bits höherer Ordnung der Zeilenadresse entsprechen.
Mit Bezug auf Fig. 8 sind die zwei Worttreiber-Basiszellen (23, 24) benachbart zueinander angeordnet. Die zwei Worttrei­ ber-Basiszellen (23, 24) umfassen die acht Wortleitungen (WD1- m1, WD2-m1, WD3-m1, WD4-m1, WD1-m2, WD2-m2, WD3-m2, WD4-m2), Treibersignale (RA1, RA2, RA3 and RA4), die den Zwei-Bits niedrigerer Ordnung der Zeilenadresse und des Haupt-Worts 1 (Main Word1) (11) und des Haupt-Worts 2 (Main Word2) (12) als Selektionssignale der Bits höheren Ordnung der Zeilenadresse entsprechen, wobei die oben erwähnten Treibersignale (RA1, RA2, RA3 and RA4) mit Source-Anschlüssen (S1, S2, S3 and S4) der Transistoren verbunden sind, und die oben erwähnten Selek­ tionssignale Haupt-Wort 1 (Main Word1) (11) und Haupt-Wort 2 (Main Word2) (12) mit den Gates (G1, G2, G3, G4, G5, G6, G7 and G5) der Transistoren verbunden sind, und die Wortleitungen (WD1-m1, WD2-m1, WD3-m1, WD4-m1, WD1-m2, WD2-m2, WD3-m2, WD4- m2) mit den Drain-Anschlüssen (D1, D2, D3, D4, D5, D6, D7 and D8) der Transistoren verbunden sind.
Die Worttreiber-Basiszelle (23) und die Worttreiber-Basiszelle (24) sind benachbart zueinander angeordnet. Die Worttreiber- Basiszelle (23) weist einen Treibertransistor auf, der ge­ wöhnlich zwei mit den Treibersignalen (RA1, RA2) verbundene Source-Anschlüsse (S1, S2) umfaßt, wobei diese die zwei einer Hälfte der Zwei-Bits niedrigerer Ordnung der Zeilenadresse entsprechenden Wortleitungen treibt, wobei die Source-An­ schlüsse (S1, S2) an der Mittenposition der Worttreiber-Basis­ zelle angeordnet sind.
Das Haupt-Wort 1 (Main Word1) ist mit den Gates (G1, G3) der Treibertransistoren verbunden. Das Haupt-Wort 2 (Main Word2) in der benachbarten Worttreiber-Basiszelle (24) ist mit den Gates (G2, G4) der Treibertransistoren verbunden, so daß die vier Wortleitungen (WD1-m1, WD2-m1, WD1-m2, WD2-m2), die einer Hälfte der zwei Bits niedrigerer Ordnung der Zeilenadresse durch Verwendung von unterschiedlichen Zwei-Bits höherer Ord­ nung in der Worttreiber-Basiszelle (23) entsprechen, getrieben werden. In der Worttreiber-Basiszelle (24) sind zwei Paare von Treibertransistoren angeordnet, die gemeinsam die mit den restlichen Worttreibersignalen verbundenen Source-Anschlüsse (S3, S4) benutzen. Das Haupt-Wort 2 (Main Word2) ist mit den Gates (G6, G8) des Treibertransistors verbunden. Das Haupt- Wort 1 (Main Word1) in der benachbarten Worttreiber-Basiszelle (23) ist mit den Gates (G5, G6) des Treibertransistors verbun­ den, so daß die restlichen vier Wortleitungen (WD3-m1, WD4-m1, WD3-m2, WD4-m2) getrieben werden.
Anschließende Vorgänge für eine Anordnung und ein Routine­ design werden nachfolgend beschrieben.
In einem ersten Schritt STEP1 ist, wenn die Worttreiber-Basis­ zellen des zu einem virtuellen Kanal synchronen dynamischen RAM-Speichers entsprechend der herkömmlichen Anordnung und Routine konstruiert sind, das Treibersignal RA für gewöhnlich unterschiedlich zum Redundanz-Treibersignal RED-RA für das Treiben der redundanten Wortleitung, wodurch es schwierig ist, das RA-Signal, das sich über die Grenzen der Basiszellen er­ streckt, gemeinsam zu nutzen, wodurch sich der Abstand zwi­ schen dem normalen Worttreiber und dem redundanten Worttreiber verlagert.
In dem zweiten Schritt STEP2 ist zur Lösung des obigen Nach­ teils das Worttreibersignal RA an einer Mittenposition der Basiszelle angeordnet.
Im dritten Schritt STEP3 ist es erforderlich, daß die zwei Bits niedrigerer Ordnung der Zeilenadresse, die mit Hilfe des einzelnen Haupt-Worts (Main Word) gesteuert werden sollen, einer Hälfte entsprechen, damit das Worttreibersignal RA in der Mitte der Basiszelle angeordnet werden kann, ohne die Höhe der Worttreiber-Basiszelle zu verändern.
Im vierten STEP4 wird die restliche Hälfte der Zwei-Bits niedrigerer Ordnung der Zeilenadresse in der benachbarten Basiszelle angeordnet.
Im fünften Schritt STEP5 entsprechen die Zwei-Bits niedrigerer Ordnung, die von dem benachbarten Haupt-Wort (Main Word) ge­ steuert werden sollen, ebenfalls einer Hälfte, so daß der Transistor für identische Zwei-Bits niedrigerer Ordnung ge­ meinsam vorgesehen ist.
Im sechsten Schritt STEP6 erstrecken sich die zwei benachbar­ ten Haupt-Wörter (Main Words) zur Realisierung des ersten Schritts STEP5 gegenüber voneinander, wie es in Fig. 8 darge­ stellt ist, wodurch die Anordnung und das Routinedesign bei der Halbleiter-Speichervorrichtung geschaffen wird.
Als eine Modifikation ist es möglich, daß der zu einem virtu­ ellen Kanal synchrone dynamische RAM-Speicher einen redundan­ ten Abschnitt (RED) aufweist, welcher die einzelne Worttrei­ ber-Basiszelle umfaßt. Falls der Redundanzabschnitt (RED) je­ doch eine Vielzahl von Worttreiber-Basiszellen aufweist, ist der oben beschriebene neue Aufbau der vorliegenden Erfindung bei dem Redundanz-Worttreiber anwendbar. Insbesondere ist das Vorsehen einen geraden Anzahl an Worttreiber-Basiszellen wirk­ sam.
Zusammengefaßt werden nur zwei Wortleitungen als eine Hälfte der Zwei-Bits niedrigerer Ordnung der Zeilenadresse mit Hilfe des einzelnen Haupt-Worts (Main Word) in der Worttreiber-Ba­ siszelle gesteuert, und das Worttreibersignal RA wird in der Mitte der Basiszelle angeordnet, welche gemäß dem Stand der Technik in gerader Anzahl vorliegt, das Worttreibersignal RA ist an der Grenze angeordnet, damit es von den benachbarten Basiszellen, die durch die Grenze voneinander abgegrenzt sind, gemeinsam genutzt werden kann.
Ferner erstrecken sich die benachbarten zwei Haupt-Wörter (Main Words) gegenüber voneinander, wie es in Fig. 8 gezeigt ist, damit sie ein Paar aus den zwei benachbarten Basiszellen bilden, so daß die restliche Hälfte der Zwei-Bits niedrigerer Ordnung der Zeilenadresse mit Hilfe der benachbarten Basis­ zelle gesteuert wird, und ferner die einzelne Worttreiber- Basiszelle zwei unterschiedliche Haupt-Wörter (Main Words) umfaßt, die die gleichen Bits niedrigerer Ordnung aufweisen.
Mit Bezug auf die Fig. 5 und 8 werden der Stand der Technik und die vorliegende Erfindung mit Abstand eines RED-Ursprungs von einem Bezugspunkt miteinander verglichen, wobei der Be­ zugspunkt einer rechten Seitenflanke der dem Redundanz-Wort­ treiber benachbarten Worttreiber-Basiszelle entspricht, wohingegen der RED-Ursprung einer linken Seitenflanke des Redun­ danz-Worttreibers entspricht. Falls ein Abstand zwischen den Transistoren "2b" beträgt, und ein Erstreckungsabstand von der Grenze der Zelle "a" ist, weist der herkömmliche Aufbau einen Abstand (a + 2b + a) des RED-Ursprungs vom Bezugspunkt auf, wohin­ gegen der neue Aufbau einen Abstand (a + b) des RED-Ursprungs vom Bezugspunkt aufweist. Der Abstand des RED-Ursprungs vom Bezugspunkt des neuen Aufbaus ist nämlich um den Abstand (a + b) geringer als der Abstand des RED-Ursprungs vom Bezugspunkt des herkömmlichen Aufbaus. Diese Beziehung ist auch der linken Seite des Worttreibers (WDRV) und dem Querabschnitt (CROSS) gemeinsam. Gesamt gesehen ist die Größe des neuen Aufbaus um den Abstand (2a + 2b) kleiner als der herkömmliche Aufbau, wo­ durch der Erstreckungsgrad der Schaltkreis-Bauelemente und - Verbindungen über den Querabschnitt (CROSS) und die Verlage­ rung des Worts für den Redundanz-Worttreiber reduziert werden.
Während Modifikationen bei der vorliegenden Erfindung für einen Fachmann in der Technik, zu welcher die Erfindung ge­ hört, offensichtlich sind, versteht es sich, daß die mit Hilfe der Zeichnungen dargestellten und beschriebenen Ausführungs­ formen in keiner Weise in einem einschränkenden Sinn betrach­ tet werden dürfen. Dementsprechend ist es beabsichtigt, alle Modifikationen, die in das Wesen und den Bereich der vorlie­ genden Erfindung fallen, durch die Ansprüche abzudecken.

Claims (12)

1. Halbleiter-Speichervorrichtung, welche folgendes aufweist:
Speicherzellen;
Haupt-Decodierer für das Decodieren von Adressensignalen:
Leseverstärker für das Auslesen von Informationen aus den Speicherzellen; und
Worttreiber für das Treiben von Speicherzellen;
wobei eine von einer einzelnen Haupt-Wortleitung in der Ba­ siszelle im Worttreiber gesteuerte Zeilenadresse, und zwei der Haupt-Wortleitungen der Zeilenadresse einer Hälfte von Zwei-Bits niedrigerer Ordnung der Zeilenadresseentspre­ chen, und ein Worttreibersignal innerhalb der Basiszelle des Worttreibers angeordnet ist, um zu verhindern, daß das Worttreibersignal gemeinsam mit zwei angrenzenden Zellen der Basiszelle genutzt wird.
2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zwei der Haupt-Wortleitungen gegenüber von­ einander angeordnet sind, eine restliche Hälfte der Zwei- Bits niedrigerer Ordnung der Zeilenadresse von einer an­ grenzenden Basiszelle des Worttreibers gesteuert wird, und die einzelne Basiszelle des Worttreibers zwei unterschied­ liche Haupt-Wortleitungen mit den gleichen Bits niedrigerer Ordnung aufweist.
3. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß das Worttreibersignal beinahe in Mitten­ position der Basiszelle des Worttreibers angeordnet ist.
4. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Halbleiter-Speichervorrichtung einen zu einem virtuellen Kanal synchronen RAM-Speicher aufweist.
5. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß eine redundante Wortleitung entsprechend der Haupt-Wortleitung vorgesehen ist.
6. Halbleiter-Speichervorrichtung nach Anspruch 5, dadurch ge­ kennzeichnet, daß die redundante Wortleitung eine Vielzahl der Haupt-Wortleitungen aufweist.
7. Worttreiber-Aufbau einer Halbleiter-Speichervorrichtung, dadurch gekennzeichnet, daß eine von einer einzelnen Haupt- Wortleitung in einer Basiszelle im Worttreiber gesteuerte Zeilenadresse, und zwei der Haupt-Wortleitungen der Zeilen­ adresse einer Hälfte von Zwei-Bits niedrigerer Ordnung der Zeilenadresse entsprechen, und ein Worttreibersignal inner­ halb der Basiszelle des Worttreibers angeordnet ist, um zu verhindern, daß das Worttreibersignal gemeinsam mit zwei benachbarten Zellen der Basiszelle genutzt wird.
8. Worttreiber-Aufbau nach Anspruch 7, dadurch gekennzeichnet, daß zwei der Haupt-Wortleitungen gegenüber voneinander an­ geordnet sind, eine restliche Hälfte der Zwei-Bits niedri­ gerer Ordnung der Zeilenadresse durch eine benachbarte Ba­ siszelle des Worttreibers gesteuert wird, und die einzele Basiszelle des Worttreibers zwei unterschiedliche Haupt- Wortleitungen mit den gleichen Bits niedrigerer Ordnung aufweist.
9. Worttreiber-Aufbau nach Anspruch 7, dadurch gekennzeichnet, daß das Worttreibersignal beinahe in Mittenposition der Ba­ siszelle des Worttreibers angeordnet ist.
10. Worttreiber-Aufbau nach Anspruch 7, dadurch gekennzeich­ net, daß die Halbleiter-Speichervorrichtung einen zu einem virtuellen Kanal synchronen RAM-Speicher aufweist.
11. Worttreiber-Aufbau nach Anspruch 7, dadurch gekennzeich­ net, daß eine redundante Wortleitung entsprechend der Haupt- Wortleitung vorgesehen ist.
12. Worttreiber-Aufbau nach Anspruch 11, dadurch gekennzeich­ net, daß die redundante Wortleitung eine Vielzahl von Haupt- Wortleitungen aufweist.
DE10063631A 1999-12-22 2000-12-20 Virtueller Kanal in Synchronisation mit einem dynamischen Ram-Speicher Withdrawn DE10063631A1 (de)

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