CN102376361B - 具有虚拟接地阵列的快闪存储器 - Google Patents
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Abstract
一种具有虚拟接地阵列的快闪存储器包括存储阵列、控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述字线和控制线译码单元及扇区译码单元的一部分位于存储阵列的第一侧，另一部分位于存储阵列与第一侧相对的第二侧；位于第一侧的字线和控制线译码单元分别与行号为偶数且连续多行存储单元的字线和控制线连接，位于第二侧的字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接。本发明的字线和控制线译码单元的布线的间距不会受到限制。
Description
技术领域
本发明涉及快闪存储器，尤其涉及具有虚拟接地阵列的快闪存储器。
背景技术
请参阅图1，现有的快闪存储器包括存储阵列1’、行译码单元2’、列译码单元3’、高压产生电路4’、控制电路5’和读出/写入电路6’。所述存储阵列1’包括多条字线(图中示意出字线WL0至WLm)以及多条位线(图中示意出位线BL0至BLn)。行译码单元2’位于像素阵列1’的一侧，包括多个扇区译码单元以及多个字线和控制线译码单元，以一个扇区包括两条字线为例说明图1中的行译码单元2’，图1中显示出三个扇区译码单元21’A、21’B和21’C以及三个字线和控制线译码单元22’A、22’B和22’C。一个扇区译码单元与一个字线和控制线译码单元和控制电路5’连接。一个字线和控制线译码单元与两条字线连接，比如，扇区译码单元21’A连接控制电路5’及字线和控制线译码单元22’A，字线和控制线译码单元22’A还连接字线WL0和WL1。列译码单元3’与控制电路5连接。高压产生电路4’与行译码单元2’和列译码单元3’连接。读出/写入电路6’与列译码单元3’和控制电路5’连接。
上述快闪存储器中，行译码单元2’位于存储阵列1’的一侧使得所有的字线和控制线译码单元均在存储阵列1’的一侧，字线和控制线译码单元的布线的间距会受到限制。
另外，与具有虚拟接地阵列的快闪存储器相关的技术还可以参见公开号为CN101432822A的中国专利申请。
发明内容
本发明解决的技术问题是存储阵列的字线和控制线译码单元布线的间距受到限制的问题。
为了解决上述问题，本发明提供一种具有虚拟接地阵列的快闪存储器，该具有虚拟接地阵列的快闪存储器包括存储阵列、控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述字线和控制线译码单元及扇区译码单元的一部分位于存储阵列的第一侧，另一部分位于存储阵列与第一侧相对的第二侧；位于第一侧的字线和控制线译码单元分别与行号为偶数且连续多行存储单元的字线和控制线连接，位于第二侧的字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接。
可选地，每一字线和控制线译码单元连接的字线和控制线的条数为2条和4条、或4条和8条、或8条和16条或16条和32条。
一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述多个字线和控制线译码单元包括一个或多个第一字线和控制线译码单元及一个或多个第二字线和控制线译码单元，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第一侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元与行号为偶数且连续的多行存储单元的字线和控制线连接。
一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第二侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第一侧；位于第一侧的第一字线和控制线译码单元分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接。
一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，所述多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，一部分第二字线和控制线译码单元、第一字线和控制线译码单元和扇区译码单元位于存储阵列的第一侧，另一部分第一字线和控制线译码单元、第二字线和控制线译码单元及扇区译码单元位于存储阵列与第一侧相对的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接。
与现有技术相比，本发明的有益效果是：
1、本发明由于所述字线和控制线译码单元及扇区译码单元的一部分位于存储阵列的第一侧，另一部分位于存储阵列与第一侧相对的第二侧；位于第一侧的字线和控制线译码单元分别与行号为偶数且连续多行存储单元的字线和控制线连接，位于第二侧的字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接；或者，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第一侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元与行号为偶数且连续的多行存储单元的字线和控制线连接。或者，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第二侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第一侧；位于第一侧的第一字线和控制线译码单元分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接；或者，一部分第二字线和控制线译码单元、第一字线和控制线译码单元和扇区译码单元位于存储阵列的第一侧，另一部分第一字线和控制线译码单元、第二字线和控制线译码单元及扇区译码单元位于存储阵列与第一侧相对的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接，这样，与所有的字线和控制线译码单元位于存储阵列的一侧相比，字线和控制线译码单元布线的间距不会受到限制。
2、由于每一字线和控制线译码单元连接的结构相同且对称设置在存储阵列的相对两侧，这样，制造工艺难度低。
附图说明
图1是现有快闪存储器的结构示意图；
图2是本发明具有虚拟接地阵列的快闪存储器结构示意图；
图3是图2中扇区译码单元、字线和控制线译码单元和字线之间连接的一种示意图；
图4是图3中字线和控制线译码单元的字线译码单路和控制线译码电路的具体电路图；
图5是图3中编号为1的扇区对应的扇区译码单元的结构示意图；
图6是图2中扇区译码单元、字线和控制线译码单元和字线之间连接的第二种实施例的结构示意图；
图7是图2中扇区译码单元、字线和控制线译码单元及字线之间连接的第三种实施例的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明的发明人发现字线和控制线译码单元均设置在存储阵列的一侧时，相邻字线之间的间距与字线和控制线译码单元内部走线的间距存在差别，这样，存在以下缺点：1、字线和控制线译码单元的布线(layout)的间距会受到限制；2、字线和控制线译码单元的晶体管之间的走线困难。
为此，本发明的发明人提供一种具有虚拟接地阵列的存储器，该存储器的字线译码单元的间距不会受到限制。
请参阅图2，以下以双分离栅结构的虚拟接地阵列的快闪存储器为例说明本发明。该实施例的具有虚拟接地阵列的存储器包括存储阵列1、行译码单元2、列译码单元3、高压产生电路4、控制电路5和读出/写入电路6。
请继续参阅图2，存储阵列1为具有双分离栅结构的存储单元的虚拟接地阵列，在该虚拟接地阵列中，每一存储单元包括两个存储位和两个存储位共用的中间电极，每一存储位包括一位线电极和一控制栅极，每一存储单元连接两条相邻的位线，即第一存储位的位线电极和第二存储位的位线电极分别连接于相邻的位线，以存储单元M1为例说明上述连接关系，存储单元M1包括第一存储位C1和第二存储位C2，其中第一存储位C1的位线电极P1连接于第一位线BL2，第二存储位C2的位线电极P2连接于第二位线BL1。
请继续参阅图2，相邻两列的存储单元共用一条位线，如图2中，存储单元M0所在列的存储单元与存储单元M1所在列的存储单元共用第二位线BL1，存储单元M1所在列的存储单元与存储单元M2所在列的存储单元共用第一位线BL2。每一存储位的控制栅极连接于控制线，中间电极连接于字线。每一行存储单元共用一条字线和两条控制线，如图2所示，存储单元M0、M1、M2共用字线WL1和控制线CG1和CG2。
请参阅图3并结合图2，所述虚拟接地阵列的存储阵列1包括多条依序排列的字线和控制线，所述多条字线包括序号为偶数的多条字线和序号为奇数的多条字线，图4中仅仅示意出字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8，其中，序号为偶数的为四条(WL2、WL4、WL6、WL8)，序号为奇数的四条(WL1、WL3、WL5、WL7)。
请参阅图3并结合图2，所述具有虚拟接地阵列的存储器包括至少两个扇区译码单元及两个字线和控制线译码单元，图3示意出了四个扇区译码单元21A、21B、21C、21D以及四个字线和控制线译码单元22A、22B、22C和22D。一个扇区译码单元连接控制电路5以及一个字线和控制线译码单元，比如，扇区译码单元21A与控制电路5及字线和控制线译码单元22A连接。所述字线和控制线译码单元的一部分位于存储阵列1的第一侧，另外一部分位于存储阵列1与第一侧相对的第二侧，如图3所示，扇区译码单元21A和21C、字线和控制线译码单元22A和22C位于像素阵列1的第一侧，扇区译码单元21B和21D、字线和控制线译码单元22B和22D位于像素阵列1与第一侧相对的第二侧。在图3中，位于第一侧的每一字线和控制线译码单元与行号为奇数且连续的存储单元的字线和控制线连接，位于第二侧的每一字线和控制线译码单元与行号为偶数且连续的存储单元的字线和控制线连接，比如，位于第一侧的字线和控制线译码单元22A与第一行存储单元的字线WL1、控制线CG1和CG2和第三行存储单元的字线WL3、控制线CG5和CG6连接。字线和控制线译码单元22C与第五行存储单元的字线WL5、控制线CG9和CG10连接和第七行存储单元的字线WL7、控制线CG13和CG14连接，同样的，位于第二侧的字线和控制线译码单元22B和22D分别与相应的字线WL2、WL4、控制线CG3、CG4、CG7、CG8、CG11、CG12、CG15、CG16连接。
请参阅图3并结合图2，每一侧的行译码单元2包括多个扇区译码单元以及字线译码单元和控制线译码单元。每一字线和控制线译码单元连接两条字线和四条控制线，比如，字线和控制线译码单元22B连接字线WL2和WL4以及控制线CG2、CG3、CG6和CG7。
请参阅图4并结合图3，每一扇区译码单元与一扇区对应，每一扇区的扇区编号由二进制码组成。在输入一扇区译码单元的二进制码与该扇区译码单元对应的扇区编号相同时，该扇区译码单元的输出为0。在本实施例中，假定存储阵列1包括n个扇区，对于与扇区编号为0至n-1的扇区对应扇区译码单元，每一扇区译码单元至少包括一非门和与非门，与非门的输入端的数目与扇区译码单元的地址线的条数相等。传输二进制0的地址线与一个非门的输入端连接，该非门的输出端连接与非门的一输入端，传输二进制1的地址线连接与非门的输入端，与非门的输出端为扇区译码单元的输出端sector_selb。
请参阅图4，对编号为0的扇区进行译码的扇区译码单元21A，该扇区译码单元21A的编号为0......0，则，所有地址线An至A(m+2)均传输二进制0，因此，每一条地址线An至A(m+2)连接一个非门211A的输入端，每一非门211A的输出端连接与非门212B的输入端。
请参阅图5，对于编号为1的扇区进行译码的扇区译码单元21B，该扇区的编号为0......01，则，地址线An传输二进制1，其他的地址线传输二进制0，所以，地址线An直接与与非门212B的一输入端连接，其他的地址线A(n-1)至A(m+2)连接非门211B的输入端，每一非门211B的输出端连接与非门212B的一输入端。
另外，对于与编号为n的扇区对应的扇区译码单元，由于此时，该扇区的二进制编号为11......1，此时，所有的地址线An至A(m+2)直接连接与非门的输入端，也就是说，此时的扇区译码单元是与非门。
请参阅图4并结合图3，每一字线和控制线译码单元包括多个字线译码单元和多个控制线译码单元。字线译码单元的个数和字线的条数相等。控制线译码单元的个数和控制线的条数相等，比如，图3中的字线和控制线译码单元22A包括两个字线译码单元和四个控制线译码单元，在本实施例中，所有字线和控制线译码单元的字线译码单元和控制线译码单元的结构相同，所以，图4中仅仅示意出字线和控制线译码单元22A的一个字线译码单元221A和一个控制线译码单元222A，在图4中，A(m+1:m)代表字线和控制线的地址，XPZA(1:0)代表字线译码单元的输入，WL(3，1)代表字线WL1和WL3，CG(3:0)代表控制线CG0至CG3。
请继续参阅图4，字线译码单元221A的结构如下：字线译码单元221A包括选择控制电路和电平移位电路。选择控制电路包括PMOS晶体管T1、NMOS晶体管T2、非门N2和PMOS晶体管T9，其中，PMOS晶体管T1的第三极和非门N2的输入端连接至扇区译码单元21A的输出端sector_selb。PMOS晶体管T1的第一极和NMOS晶体管T2的第一极作为字线译码单元221A的输入端连接于预译码电路的输出端XPZA。PMOS晶体管T1的第二极和NMOS晶体管T2的第二极作为选择控制电路的输出端。非门N2的输出端连接PMOS晶体管T9的第三极和NMOS晶体管T2的第三极。PMOS晶体管T9的第一极连接电源VDD，第二极与PMOS晶体管T1的第二极和NMOS晶体管T2的第二极连接。
请继续参阅图4，字线译码单元221A的电平移位电路的结构如下：由于存储单元的字线操作电压都比较高，必须通过电平移位电路将预译码电路输出的电压切换至较高的电压输入至字线，电平移位电路包括NMOS晶体管T3、PMOS晶体管T4、NMOS晶体管T5、PMOS晶体管T6、非门N1以及由NMOS晶体管T7和PMOS晶体管T8构成的反相器。其中，NMOS晶体管T3的第三极和非门N1的输入端连接选择控制电路的输出端。NMOS晶体管T3的第一极与PMOS晶体管T4的第一极和PMOS晶体管T6的第三极连接，NMOS晶体管T3的第二极接地。PMOS晶体管T4的第三极与PMOS晶体管T6的第一极连接，第二极输入电压VPX。NMOS晶体管T5的第二极接地，第三极连接非门N1的输出端。PMOS晶体管T6的第二极输入电压VPX。反相器的输入端连接NMOS晶体管T5的第一极，输出端作为电平移位电路的输出端(也可以理解为字线译码单元的输出端)连接至该扇区的一条字线，比如WL1或者WL3。
请继续参阅图4，预译码电路的结构及工作原理如下：预译码电路包括用于控制字线的编码器和控制控制线的译码器，编码器可以为二线-二线编码器，该编码器的功能表如下：
上表中，预译码信号XPZA(0)对应字线WL1，预译码信号XPZA(1)对应字线WL3。
译码器可以为二线-四线译码器，该译码器的功能表如下：
上表中，XPZB(0)对应控制线CG0。XPZB(1)对应控制线CG1。XPZB(2)对应控制线CG4。XPZB(3)对应控制线CG5。
请参阅图2、图3和图4，按照上述方式设置后，本发明虚拟接地阵列选取存储阵列中的目标存储单元的过程如下：以存储单元C1作为目标存储单元且假定目标存储单元C1位于编号为0的扇区为例说明。
首先，扇区的编号可以认为是扇区的地址，控制电路发出的地址信号包括与扇区编号相对应的地址位，控制电路发出地址信号A<n:m+2>＝000......0，该地址信号经过非门211A和与非门212B后，扇区译码单元21A的输出端sector_selb输出值0，该输出值0使得字线和控制线译码单元22A的选择控制电路的PMOS晶体管T1导通以及该输出值经过非门N2后使得NMOS晶体管T2导通，预译码电路输出预译码信号XPZA(0)＝0，XPZA(1)＝1、XPZB(0)＝0、XPZB(1)＝1、XPZB(2)＝1以及XPZB(3)＝1，在此种情况下，所述XPZA(0)的输出值0对应的电压与sector_selb的输出值0对应的电压不相等，同理，XPZB(0)的输出值对应的电压也与sector_selb的输出值0对应的电压不相等。由于sector_selb的输出值0而使得PMOS晶体管T1导通，所以，当XPZA(0)＝0时，XPZA(0)＝0被传输至NMOS晶体管而使得NMOS晶体管T3截止，该XPZA(0)经过非门N1后使得NMOS晶体管T5导通，NMOS晶体管T5导通后使得PMOS晶体管T8的第三极电压被下拉至地而使得PMOS晶体管T8导通，从而，反相器的输入为低电平，反相器输出的电平为VPX，表示字线WL1被选中。当XPZA(1)＝1时，NMOS晶体管T3导通，该XPZA(1)经过非门N1后使得NMOS晶体管T5截止，NMOS晶体管T3导通后其电压被下拉至地而使得PMOS晶体管T6导通，PMOS晶体管T6导通而使得PMOS晶体管T4截止，这样，反相器的输入端的电平为电压VPX，该电平VPX使得NMOS晶体管T7导通，从而，反相器输出为0，亦即电平移位电路输出为0，表示字线WL1未被选中，同理，当XPZB(0)＝0、XPZB(1)＝1、XPZB(2)＝1以及XPZB(3)＝1时，表示控制线CG0被选中，控制线CG1、CG4和CG5未被选中，然后，结合列译码电路对位线BL2的译码，即可选中目标存储单元C1。所以，在地址信号A<n:m+2>＝000......0时，该地址与编号为0的扇区对应，编号为0的扇区的扇区译码单元21A输出为0而选通字线和控制线译码单元22A，从而，使得字线和控制线译码单元22A输出信号选中相应的字线。
当扇区译码单元21A的输出端sector_selb输出1时，PMOS晶体管T1和NMOS晶体管T2截止，所以，字线和控制线译码单元22A不会输出信号，但是，此时，由于非门N2的作用，PMOS晶体管T9导通，而使得电平移位电路输出0(PMOS晶体管T9导通而使得电平移位电路输出为0的原理与XPZA(1)＝1时原理相同，在此不再赘述)，表示该扇区内的所字线未被选中，综上所述，在控制电路发出一个地址信号过程中，通过扇区译码单元的输出值0而导通字线译码单元或者控制线译码单元，输出值0而关断字线译码单元和控制线译码单元，所以，在控制电路发出一地址信号时，仅仅与扇区的编号匹配的地址信号才能选中该扇区，进而，通过预译码电路和字线译码电路或者控制线译码电路选中相应的字线或者控制线。
上述实施例说明位于第一侧的每一字线和控制线译码单元与行号为奇数且连续二行的存储单元的字线和控制线连接，位于第二侧的每一字线和控制线译码单元与行号为偶数的连续二行的存储单元的字线和控制线连接，且每一字线和控制线译码单元的结构相同的情况。由于每一字线和控制线译码单元包括一个字线译码单元和一个控制线译码单元，且一个字线译码单元与一条字线连接，一个控制线译码单元与一条控制线连接，所以，在其他的实施例中，随着字线和控制线译码单元的字线译码单元和控制线译码单元的个数的增加，此时的字线和控制线译码单元连接的字线和控制线的条数与上述实施例有所区别，比如，当字线和控制线译码单元的字线译码单元为3个，控制线译码单元为6个时，字线和控制线译码单元与三条字线和六条控制线连接，当字线和控制线译码单元的字线译码单元为4个，控制线译码单元为8个时，字线和控制线译码单元与四条字线和八条控制线连接，当字线和控制线译码单元的字线译码单元为8个，控制线译码单元为16个时，字线和控制线译码单元与八条字线和十六条控制线连接，当字线和控制线译码单元的字线译码单元为16个，控制线译码单元为32个时，字线和控制线译码单元与十六条字线和三十二条控制线连接。
上述第一实施例中，由于将字线和控制线译码单元的一部分位于存储阵列的第一侧，将另一部分位于存储阵列与第一侧相对的第二侧，这样，与所有的字线和控制线译码单元位于存储阵列的一侧相比，字线和控制线译码单元布线的间距不会受到限制。而且，由于每一字线和控制线译码单元的结构相同且对称的设置在存储阵列的相对两侧，所以，制造工艺难度低。
请参阅图6，由于每一个字线和控制线译码单元包括多个字线译码单元和控制线译码单元，且每一字线译码单元与一条字线连接，每一控制线译码单元与一条控制线连接，所以，作为一种改进，所述具有虚拟接地阵列的存储器的多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二字线和控制线译码单元，所述第一字线和控制线译码单元和第二控制线译码单元是根据其包括的字线译码单元和控制线译码单元的个数不同而进行区别的。图6中示意出三个第一字线和控制线译码单元22A1、22B1、22D1以及一个第二字线和控制线译码单元22C1，每一第一字线和控制线译码单元与一个扇区译码单元连接，每一第二字线和控制线译码单元与一个扇区译码单元连接，比如，第二字线和控制线译码单元22C1与一扇区译码单元21C1连接，该扇区译码单元221C1可以参照所述的扇区译码单元的设计方式进行设计，所述三个第一字线和控制线译码单元中，两个第一字线和控制线译码单元(22B1、22D1)位于存储阵列的第二侧且每个第一字线和控制线译码单元连接两条字线和四条控制线，一个第一字线和控制线译码单元22A1和一个第二字线和控制线译码单元22C1位于存储阵列的第一侧。且一个第一字线和控制线译码单元连接两条字线和四条控制线，一第二字线和控制线译码单元连接三条字线和六条控制线。
图6中虽然仅仅示意出三个第一字线和控制线译码单元和一个第二字线和控制线译码单元，但是，以此类推至整个存储阵列时，所述具有虚拟接地阵列的快闪存储器可以包括至少两个字线和控制线译码单元，所述至少多个字线和控制线译码单元的个数等于多个第一字线和控制线存储单元和多个第二字线和控制线译码单元的个数之和，这样，所述多个第一字线和控制线译码单元和多个第二字线和控制线译码单元中，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列的第一侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列与第一侧相对的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为奇数且连续多行存储单元的字线和控制线连接，比如，第一字线和控制线译码单元22A1与行号连续且为奇数的第一行存储单元的字线和控制线(WL1、CG1、CG2)和第三行存储单元的字线和控制线(WL3、CG5、CG6)连接，第二字线和控制线译码单元22C与行号连续且为奇数的第五行、第七行和第九行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元与行号为偶数且连续的多行存储单元的字线和控制线连接，比如，第一字线和控制线译码单元22B1连接第二行存储单元的字线和控制线(WL2、CG3、CG4)和第四行存储单元的字线和控制线(WL4、CG7、CG8)。
基于上述第二实施例的启示，也可以采用这样的设置：第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第二侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第一侧；位于第一侧的第一字线和控制线译码单元分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接。
另外，请参阅图7，作为另外一种变化，所述至少两个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，一部分第二字线和控制线译码单元、第一字线和控制线译码单元和扇区译码单元位于存储阵列的第一侧，比如，在第一字线和控制线译码单元22A1、扇区译码单元21A1、第二字线和控制线译码单元22C1和扇区译码单元21C1位于存储阵列的第一侧。另一部分第一字线和控制线译码单元、第二字线和控制线译码单元及扇区译码单元位于存储阵列与第一侧相对的第二侧，比如，第一字线和控制线译码单元22B1、扇区译码单元21B1、第二字线和控制线译码单元22D2、善于译码单元21D2位于存储阵列与第一侧相对的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为奇数且连续的多行存储单元的字线和控制线连接，比如，第一字线和控制线译码单元22A1与第一行的字线和控制线(WL1、CG1、CG2)和第三行存储单元的字线和控制线(WL3、CG5、CG6)连接，第二字线和控制线译码单元连接第五行存储单元的字线和控制线(WL5、CG9、CG10)、第七行存储单元的字线和控制线(WL7、CG13、CG14)、第九行存储单元的字线和控制线(WL9、CG17、CG18)，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接，比如，第一字线和控制线译码单元22B1连接第二行存储单元的字线和控制线(WL2、CG3、CG4)、第四行存储单元的字线和控制线(WL4、CG7、CG8)，第二字线和控制线译码单元22D2连接第六行存储单元的字线和控制线(WL6、CG11、CG12)、第八行存储单元的字线和控制线(WL8、CG15、CG16)及第十行存储单元的字线和控制线(WL10、CG19、CG20)。
在上述第二和第三实施例中，由于将第一字线和控制线译码单元和第二字线和控制线译码单元分别设置在存储阵列相对的第一侧和第二侧，这样，与所有的字线和控制线译码单元位于存储阵列的一侧相比，字线和控制线译码单元布线的间距不会受到限制。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (3)
1.一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、行译码单元、列译码单元、高压产生单元和读出/写入单元，所述行译码单元包括多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，其特征在于，所述多个字线和控制线译码单元包括一个或多个第一字线和控制线译码单元及一个或多个第二字线和控制线译码单元，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列的第一侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列与第一侧相对的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元与行号为偶数且连续的多行存储单元的字线和控制线连接，所述第一字线和控制线译码单元和所述第二字线和控制线译码单元是根据其包括的字线译码单元和控制线译码单元的个数不同而进行区别的。
2.一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、行译码单元、列译码单元、高压产生单元和读出/写入单元，所述行译码单元包括多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，其特征在于，所述多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第二侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第一侧；位于第一侧的第一字线和控制线译码单元分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接，所述第一字线和控制线译码单元和所述第二字线和控制线译码单元是根据其包括的字线译码单元和控制线译码单元的个数不同而进行区别的。
3.一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、行译码单元、列译码单元、高压产生单元和读出/写入单元，所述行译码单元包括多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，其特征在于，所述多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，一部分第二字线和控制线译码单元、第一字线和控制线译码单元和扇区译码单元位于存储阵列的第一侧，另一部分第一字线和控制线译码单元、第二字线和控制线译码单元及扇区译码单元位于存储阵列与第一侧相对的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接，所述第一字线和控制线译码单元和所述第二字线和控制线译码单元是根据其包括的字线译码单元和控制线译码单元的个数不同而进行区别的。
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