CN103000218A

CN103000218A - 存储器电路

Info

Publication number: CN103000218A
Application number: CN2012104731740A
Authority: CN
Inventors: 顾靖
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-11-20
Filing date: 2012-11-20
Publication date: 2013-03-27
Also published as: US20140140132A1; US9177649B2

Abstract

一种存储器电路，包括：若干个扇区，每一扇区至少包括两行平行的存储单元；每一行存储单元对应于一条第一控制线、一条第二控制线和一条字线；若干条与所述字线垂直的位线；同一扇区内的至少两条相邻第一控制线互相连接，同一扇区内的至少两条相邻第二控制线互相连接。由于一个扇区内至少两条相邻的第一控制线互相连接，同一扇区内至少两条相邻的第二控制线互相连接，使得第一控制线译码单元需要控制的第一控制线的数量变少，第二控制线译码单元需要控制的第二控制线的数量变少，可以大幅降低第一控制线译码单元和第二控制线译码单元所占的芯片面积，从而减小了存储器电路所占的芯片面积。

Description

存储器电路

技术领域

本发明涉及半导体领域，特别涉及一种共享控制线的存储器电路。

背景技术

闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器中研究的热点。现有的闪存需要更高的存储密度，因此研制高存储密度的闪存是闪存技术发展的重要推动力。但是传统的的闪存在迈向更高存储密度的时候，由于受到结构的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战。

一般而言，闪存分为分栅式闪存和堆叠式闪存两种结构。相比堆叠式闪存，分栅式闪存由于其特殊的结构，在编程和擦除过程中都体现出其独特的性能优势，具有较高的编程效率，且字线的结构可以避免“过擦除”等优点，应用尤其广泛。但是由于分栅式闪存相对于堆叠式闪存多了一个字线会导致芯片面积的增加，为了提高闪存的存储密度，通常必须要改进闪存的结构。

公开号为CN1870297A的中国专利文献提供了一种闪存存储单元结构及其制备方法，通过采用两层氮化硅作为浮栅，在横向和纵向方向上分别存储四位数据，实现了每个闪存存储单元能存储四个数据的功能，大大得提高了闪存的存储密度。但是形成所述闪存存储单元结构的工艺较为复杂。

发明内容

本发明解决的问题是提供一种共享控制线的存储器电路，在不改变存储单元结构的情况下，减小了存储器电路所占的芯片面积，从而有利于提高存储器的存储密度。

为解决上述问题，本发明技术方案提供了一种存储器电路，包括：若干个扇区，每一扇区至少包括两行平行的存储单元，所述存储单元包括第一存储位单元和第二存储位单元；每一行存储单元对应于一条第一控制线、一条第二控制线和一条字线，所述第一控制线控制第一存储位单元，所述第二控制线控制第二存储位单元，所述第一控制线、第二控制线和字线互相平行；若干条与所述字线垂直的位线；同一扇区内的至少两条相邻第一控制线互相连接，同一扇区内的至少两条相邻第二控制线互相连接。

可选的，还包括若干个扇区译码单元，每个扇区译码单元对应于一个扇区，所述扇区译码单元包括第一控制线译码单元、第二控制线译码单元和字线译码单元，所述字线译码单元用于控制同一扇区中每一条字线的电压，所述第一控制线译码单元用于控制同一扇区第一控制线的电压，所述第二控制线译码单元用于控制同一扇区第二控制线的电压。

可选的，当同一扇区的第一控制线全部互相连接，同一扇区的第二控制线全部互相连接，所述第一控制线译码单元用于同时控制同一扇区中所有的第一控制线的电压，所述第二控制线译码单元用于同时控制同一扇区所有的第二控制线的电压。

可选的，当进行编程操作或读取操作时，同一扇区的第一控制线的电压相等，同一扇区的第二控制线的电压相等，待编程或待读取的存储单元对应的字线的电压与其余字线的电压不同。

可选的，位于一个扇区内的一部分第一控制线互相连接，位于一个扇区内对应的一部分第二控制线互相连接，且位于一个扇区内的另一部分第一控制线互相连接，位于一个扇区内对应的另一部分第二控制线互相连接，所述第一控制线译码单元用于同时控制不同部分的第一控制线的电压，所述第二控制线译码单元用于同时控制不同部分的第二控制线的电压。

可选的，当进行编程操作或读取操作时，同一部分的第一控制线的电压相等，与同一扇区的其余部分、其余扇区的第一控制线的电压不相等，同一部分的第二控制线的电压相等，与同一扇区的其余部分、其余扇区的第二控制线的电压不相同，且待编程或待读取的存储单元对应的字线的电压与其余字线的电压不同。

可选的，所述存储单元包括：半导体衬底，位于所述半导体衬底上的栅极，位于所述栅极两侧的第一存储位单元和第二存储位单元，所述第一存储位单元、第二存储位单元和半导体衬底与栅极之间具有隧穿氧化层，位于所述第一存储位单元远离栅极一侧的半导体衬底内的源极，位于所述第二存储位单元远离栅极一侧的半导体衬底内的漏极，所述第一存储位单元包括第一浮栅、第一控制栅和覆盖所述第一浮栅、第一控制栅的第一侧墙，所述第二存储位单元包括第二浮栅、第二控制栅和覆盖所述第二浮栅、第二控制栅的第二侧墙。

可选的，所述第一控制栅与第一控制线相连接，所述第二控制栅与第二控制线相连接，所述栅极与字线相连接，所述源极与位于对应存储单元一侧的位线相连接，所述漏极与位于对应存储单元另一侧的位线相连接。

可选的，在进行编程操作或读取操作时，通过控制位线的电压和对应字线的电压来选择待编程或待读取的存储单元，待编程或待读取的存储单元一侧的所有位线电压值与另一侧的所有位线电压值不同。

可选的，在进行编程操作或读取操作时，通过控制对应位线的电压和对应字线的电压来选择待编程或待读取的存储单元，在其余位线上施加的电压逐渐递减，直到降为0V。

可选的，所述一个扇区中存储单元的行数大于等于2行。

与现有技术相比，本发明具有以下优点：

由于一个扇区内至少两条相邻的第一控制线互相连接，同一扇区内至少两条相邻的第二控制线互相连接，且所述存储单元依然能正常的进行擦除、读取、编程操作，使得第一控制线译码单元需要控制的第一控制线的数量变少，第二控制线译码单元需要控制的第二控制线的数量变少，可以大幅降低第一控制线译码单元和第二控制线译码单元所占的芯片面积，从而减小了存储器电路所占的芯片面积。同时本发明不需要改变存储单元的结构，与现有工艺兼容，不需要改变存储器的形成工艺，成本较低。

进一步的，当所述一个扇区的所有第一控制线互相连接，同一扇区的所有第二控制线互相连接，第一控制线译码单元只需要控制一条第一控制线的电压，第二控制线译码单元只需要控制一条第二控制线的电压，第一控制线译码单元和第二控制线译码单元的电路结构会大幅简化，可以大幅降低第一控制线译码单元和第二控制线译码单元所占的芯片面积，从而减小了存储器电路所占的芯片面积。

附图说明

图1是本发明实施例的存储器电路的电路结构示意图；

图2是本发明实施例的存储器电路中的存储器阵列的电路结构示意图；

图3是本发明实施例的存储单元的结构示意图。

具体实施方式

在现有工艺中，往往通过改变闪存存储单元结构来提高闪存存储器的存储密度，但这会提高制造成本，且会增加制造工艺的复杂度。因此，本发明实施例提出了一种共享控制线的存储器电路，包括：若干个扇区，每一扇区至少包括两行平行的存储单元，所述存储单元包括第一存储位单元和第二存储位单元；每一行存储单元对应于一条第一控制线、一条第二控制线和一条字线，所述第一控制线控制第一存储位单元，所述第二控制线控制第二存储位单元，所述第一控制线、第二控制线和字线互相平行；若干条与所述字线垂直的位线；同一扇区内的至少两条相邻的第一控制线互相连接，同一扇区内的至少两条相邻的第二控制线互相连接。

由于所述同一扇区内至少两条相邻的第一控制线互相连接，同一扇区内至少两条相邻的第二控制线互相连接，所述存储单元依然能正常的进行擦除、读取、编程操作，使得第一控制线译码单元需要控制的第一控制线的数量变少，第二控制线译码单元需要控制的第二控制线的数量变少，甚至可以一个扇区的第一控制线译码单元只需要控制一个第一控制线电压，一个扇区的第二控制线译码单元只需要控制一个第二控制线电压，第一控制线译码单元和第二控制线译码单元的电路变得简单。可以大幅降低第一控制线译码单元和第二控制线译码单元所占的芯片面积，从而减小了存储器电路所占的芯片面积。同时本发明不需要改变存储单元的结构，与现有工艺兼容，不需要改变存储器的形成工艺，成本较低。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明实施例提供了一种存储器电路，请参考图1和图2，包括：若干扇区译码单元20，位线译码单元30和存储器阵列10，所述存储器阵列10包括若干个扇区11，在擦除操作中，以扇区为单位，对一个或多个扇区中存储的信息进行擦除；一个所述扇区译码单元20对应于一个存储器阵列10中的扇区11，所述扇区译码单元20包括第一控制线译码单元（未图示）、第二控制线译码单元（未图示）和字线译码单元（未图示），所述第一控制线译码单元控制同一扇区中每一条字线的电压，所述第一控制线译码单元控制同一扇区第一控制线的电压，所述第二控制线译码单元控制同一扇区第二控制线的电压，其中所述需要控制的第一控制线、第二控制线的数量少于字线的数量，从而可以减少第一控制线译码单元、第二控制线译码单元的电路结构的复杂度，降低第一控制线译码单元、第二控制线译码单元所占的芯片面积；所述位线译码单元30用于控制位线的电压。所述存储器电路还包括控制单元（未图示），所述控制单元与扇区译码单元20、位线译码单元30相连接来实现对存储器阵列的擦除、编程和读取操作。

请参考图2，为本发明实施例的存储器阵列10的结构示意图，具体包括：若干个扇区11，每个扇区包括两行平行的存储单元15，每一行存储单元15对应于一条第一控制线CG₁、一条第二控制线CG₂和一条字线，所述字线位于所述第一控制线CG₁和第二控制线CG₂之间，且所述第一控制线CG₁、第二控制线CG₂和字线互相平行；与所述字线相垂直的位线，所述位线位于所述存储单元15的两侧，且所述存储单元15的源极与位于存储单元15一侧的一条位线相连接，所述存储单元15的漏极与位于存储单元15另一侧的一条位线相连接；位于同一个扇区11的两条第一控制线CG₁相连接且与扇区译码单元20中的第一控制线译码单元相连接，位于同一个扇区11的两条第二控制线CG₂相连接且与扇区译码单元20中的第二控制线译码单元相连接。其中，在图2中，所述字线包括：字线WL1和WL2，所述位线包括：位线BL1、BL2、BL3、BL4、BL5和BL6。

由于位于同一个扇区11的两条第一控制线CG₁相连接，位于同一个扇区11的两条第二控制线CG₂相连接，而位于同一个扇区11的字线BL互相独立，通过控制位线的电压和对应字线的电压来选择待编程或待读取的存储单元。

请参考图3，为本发明实施例的存储单元的结构示意图。在本实施例中，所述存储单元为分栅式闪存，具体包括：半导体衬底100，位于所述半导体衬底100表面间隔排列的第一存储位单元150和第二存储位单元160；填充满所述第一存储位单元150和第二存储位单元160之间沟槽的栅极140，所述栅极140与字线相连接，所述栅极140与第一存储位单元150、第二存储位单元160和半导体衬底110之间形成有隧穿氧化层170；位于所述半导体衬底110表面且位于所述第一存储位单元150一侧的源极120和位于所述第二存储位单元160一侧的漏极130，所述源极120通过导电插塞（未图示）与位于存储单元一侧的位线相连接，所述漏极130通过导电插塞（未图示）与位于所述存储单元另一侧的位线相连接。其中，所述第一存储位单元140包括：位于所述半导体衬底100上的第一浮栅152、位于所述第一浮栅152上的第一控制栅151和覆盖所述第一浮栅152、第一控制栅151的第一侧墙153，所述第一浮栅152与半导体衬底100之间具有绝缘层相隔离，所述第一浮栅152与第一控制栅151之间具有绝缘层相隔离，所述第一控制栅151与第一控制线相连接；所述第二存储位单元160包括：位于所述半导体衬底100上的第二浮栅162、位于所述第二浮栅162上的第二控制栅161和覆盖所述第二浮栅162、第二控制栅161的第一侧墙163，所述第二浮栅162与半导体衬底100之间具有绝缘层相隔离，所述第二浮栅162与第二控制栅161之间具有绝缘层相隔离，所述第二控制栅161与第二控制线相连接。

在其他实施例中，所述分栅式闪存的结构还可以为其他结构，例如像背景技术中所述的采用两层氮化硅作为浮栅的分栅式闪存等，由于分栅式闪存的结构很多，且现有的分栅式闪存都具有第一存储位单元和第二存储位单元，适用于本发明实施例的存储器电路，本领域技术人员能够根据需要选择适当的分栅式闪存存储单元的结构，在此不做赘述。

在本实施例中，所述第一浮栅、第二浮栅的材料为多晶硅，在其他实施例中，所述第一浮栅、第二浮栅的材料还可以为氮化硅或金属等。在本实施例中，所述第一控制栅、第二控制栅的材料为多晶硅，在其他实施例中，所述第一控制栅、第二控制栅的材料还可以为金属等导电材料。

在本实施例中，一个扇区中存储单元的行数为2行，在其他实施例中，一个扇区中存储单元的行数也可以大于2行，例如3行、4行、5行、6行、8行、16行或32行等。

在本实施例中，一个扇区的所有第一控制线都互相连接，一个扇区中的所有第二控制线也都互相连接。

请参考图1和图2，由于同一个扇区11的两条第一控制线CG₁相连接且与扇区译码单元20中的第一控制线译码单元相连接，所述第一控制线译码单元只需要产生一条第一控制线的电压，而在现有技术中，第一控制线译码单元需要同时控制两条第一控制线的电压，本发明实施例的第一控制线译码单元的电路结构可以简化。且当一个扇区中存储单元的行数大于2行时，例如8行时，在现有技术所述第一控制线译码单元同时控制8条第一控制线的电压，而本发明实施例只需要控制一条第一控制线的电压，本发明实施例的第一控制线译码单元的电路结构可以大幅简化，从而降低第一控制线译码单元所占的芯片面积，降低扇区译码单元所占的芯片面积，从而降低整个存储器电路所占的芯片面积，从而有利于提高存储密度。

同理，由于同一个扇区11的两条第二控制线CG₂相连接且与扇区译码单元20中的第二控制线译码单元相连接，所述第二控制线译码单元只需要产生一条第二控制线的电压，而在现有技术中，第二控制线译码单元需要同时控制多条第二控制线的电压，本发明实施例的第二控制线译码单元的电路结构可以得到简化，从而降低第一控制线译码单元所占的芯片面积，降低扇区译码单元所占的芯片面积，从而降低整个存储器电路所占的芯片面积，从而有利于提高存储密度。

在另一实施例中，当同一个扇区中存储单元的行数大于或等于4行时，还可以将所述扇区分为若干部分，每一部分包括至少两行相邻的存储单元，每一部分内的所有第一控制线相连接，每一部分内的所有第二控制线相连接。所述实施例的存储器电路中，第一控制线译码单元、第二控制线译码单元需要控制的控制线的数量至少减少一半以上，从而简化了第一控制线译码单元、第二控制线译码单元的电路结构，降低了扇区译码单元所占的芯片面积。且当每一部分的所有第一控制线相连接，每一部分的所有第二控制线相连接，控制电压施加在第一控制线和第二控制线上对一个存储单元进行编程或读取时，所述控制电压只会同时施加在对应部分的第一控制栅和第二控制栅上，在同一扇区的其他部分和其他扇区的第一控制栅和第二控制栅不施加有控制电压。且当待操作的存储单元位于另一部分时，之前进行编程、读取操作的存储单元对应部分的第一控制栅和第二控制栅不施加有控制电压，降低了一个存储周期中每个存储单元的第一控制栅和第二控制栅被施加有较高控制电压的时间，避免持续的较高的控制电压对第一控制栅和第二控制栅之间的绝缘层、隧穿氧化层造成损伤。

下面以图2中的存储器阵列为例对所述存储器电路进行擦除操作、编程操作和读取操作进行说明。

请参考图2和图3，当对本发明实施例的存储器阵列中的一个扇区11进行擦除操作时，在所述待擦除的扇区11对应的所有字线WL1和WL2施加字线擦除电压，在所述待擦除的扇区对应的所有第一控制线CG₁1、CG₁2施加第一控制线擦除电压，在所述待擦除的扇区对应的所有第二控制线CG₂1、CG₂2施加第二控制线擦除电压，且所有的位线的电压为0V，其余未进行擦除操作的扇区11对应的字线、第一控制线、第二控制线都为0V。在本实施例中，所述字线擦除电压为8V，所述第一控制线擦除电压为-7V，所述第二控制线擦除电压为-7V，使得存储单元中栅极140与第一多晶硅浮栅152、第二多晶硅浮栅162之间的电压差将第一浮栅152、第二浮栅162中存储的电子通过隧穿氧化层进入栅极，将待擦除的扇区11中所有存储单元中存储的信息进行擦除，从而完成擦除操作。在其他实施例中，所述字线擦除电压、第一控制线擦除电压、第二控制线擦除电压也可以为其他合适的电压。

请参考图2和图3，当对本发明实施例的存储器阵列中的一个存储单元15进行编程操作时，在所述待编程的存储单元15对应的字线WL1施加大于阈值电压的字线编程电压，对应扇区的另一条字线WL2和其余扇区的所有字线的电压为0V，在所述待编程的扇区对应的所有第一控制线CG₁1、CG₁2施加第一控制线编程电压，在所述待编程的扇区对应的所有第二控制线CG₂1、CG₂2施加第二控制线编程电压，且在待编程的存储单元一侧的所有位线施加第一位线编程电压，在待编程的存储单元另一侧的所有位线施加第二位线编程电压，其余未进行编程操作的扇区11对应的第一控制线、第二控制线都为0V。在本实施例中，所述字线编程电压为2V，所述第一控制线编程电压为8V，所述第二控制线编程电压为5V，所述第一位线编程电压为4.5V，所述第二位线编程电压为0.4V，使得沟道区中流过的电流量为1微安，对所述存储单元中的第一存储位单元进行编程。

由于所述扇区11的两行存储单元15中只有字线WL1上施加有字线编程电压，使得位于栅极140下方的半导体衬底100内的沟道区可以被开启，且由于所述第一控制线编程电压和第二控制线编程电压也都大于阈值电压，使得源极和漏极之间的沟道区被完全打开，字线WL1对应的一行存储单元可以发生编程操作。而字线WL2的电压为0V，对应的栅极下方的半导体衬底内的沟道区不会被开启，字线WL2对应的沟道区中不会有电流，字线WL2对应的一行存储单元都不会发生编程操作。且由于只有待编程的存储单元两侧的位线电压不同，使得所述存储单元的沟道区中有电流。并且，由于第一控制线编程电压较高，可以将沟道区中的电子隧穿到第一浮栅152中，而第二控制线编程电压较低，不足以将沟道区中的电子隧穿到第二浮栅162中，使得第一存储位单元完成编程操作。在其他实施例中，所述字线编程电压、第一控制线编程电压、第二控制线编程电压、第一位线编程电压、第二位线编程电压也可以为其他合适的电压，从而对第二存储位单元完成编程操作。

在其他实施例中，在待编程的存储单元一侧的一个位线施加第一位线编程电压，在待编程的存储单元另一侧的一个位线施加第二位线编程电压，在其余位线上施加的电压逐渐递减，直到降为0V。例如待编程的存储单元位于位线BL4和BL5之间，所述位线BL1、BL2、BL3、BL4、BL5、BL6的电压分别为0V、1V、2V、4.5V、0.4V、0V，所述位线BL4和BL5之间的电压差较大，可以使得对应存储器的沟道区产生1微安的电流，从而进行编程，而其余位线之间的电压差较小，沟道区不会产生足够的热载流子进入浮栅，不能进行编程。且由于只有在极少几条位线上施加有电压，其余位线上的电压都为0V，可以降低存储器的能耗。

请参考图2和图3，当对本发明实施例的存储器阵列中的存储单元15进行读取操作时，在所述待读取的存储单元对应的字线WL1施加大于阈值电压的字线读取电压，对应扇区的另一条字线WL2和其余扇区的所有字线的电压为0V，在所述待读取的扇区对应的所有第一控制线CG₁1、CG₁2施加第一控制线读取电压，在所述待读取的扇区对应的所有第二控制线CG₂1、CG₂2施加第二控制线读取电压，且在待读取的存储单元一侧的所有位线施加第一位线读取电压，在待读取的存储单元另一侧的所有位线施加第二位线读取电压，其余未进行读取操作的扇区11对应的第一控制线、第二控制线都为0V。在本实施例中，所述字线读取电压为2.5V，所述第一控制线读取电压为0V，所述第二控制线读取电压为3V，所述第一位线读取电压为1V，所述第二位线读取电压为0V，对所述存储单元中的第一存储位单元进行读取。

由于所述扇区11的两行存储单元15中只有字线WL1上施加有字线读取电压，使得位于栅极140下方的半导体衬底100内的沟道区可以被开启，且由于所述第一控制线读取电压为0V，第二控制线读取电压大于阈值电压，使得对应存储单元的第二存储位单元对应的沟道区被打开，所述沟道区中是否有电流取决于第一存储位单元对应的沟道区是否被打开，取决于所述第一存储位单元的第一多晶硅浮栅中是否有电子，从而可以获得所述第一存储位单元中存储的信息为“0”或“1”，完成对第一存储位单元的读取操作。而由于字线WL2的电压为0V，对应的栅极下方的半导体衬底内的沟道区不会被开启，沟道区中不会有电流，不能对字线WL2对应的存储单元进行读取。在其他实施例中，所述字线读取电压、第一控制线读取电压、第二控制线读取电压、第一位线读取电压、第二位线读取电压也可以为其他合适的电压，从而对所述第二存储位单元进行读取操作。

在其他实施例中，也可以仅对待读取的存储单元一侧的所有位线施加第一位线读取电压，在待读取的存储单元另一侧的最近的两条位线施加第二位线读取电压，其余位线的电压都为0V。例如待读取的存储单元位于位线BL3和BL4之间，所述位线BL1、BL2、BL3、BL4、BL5、BL6的电压分别为0V、0V、0V、1V、1V、0V，所述位线BL4、BL5的电压相同可以避免位线BL4的电压受到相邻的位线BL5的影响。且由于在读取操作中只会对位线BL4进行读取，即使位线BL5和BL6之间的存储单元的沟道区有电流也不会对待读取存储单元的读取操作造成影响。且由于只有在极少几条位线上施加有电压，其余位线上的电压都为0V，可以降低存储器的能耗。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种存储器电路，其特征在于，包括：若干个扇区，每一扇区至少包括两行平行的存储单元，所述存储单元包括第一存储位单元和第二存储位单元；每一行存储单元对应于一条第一控制线、一条第二控制线和一条字线，所述第一控制线控制第一存储位单元，所述第二控制线控制第二存储位单元，所述第一控制线、第二控制线和字线互相平行；若干条与所述字线垂直的位线；同一扇区内的至少两条相邻第一控制线互相连接，同一扇区内的至少两条相邻第二控制线互相连接。

2.如权利要求1所述的存储器电路，其特征在于，还包括若干个扇区译码单元，每个扇区译码单元对应于一个扇区，所述扇区译码单元包括第一控制线译码单元、第二控制线译码单元和字线译码单元，所述字线译码单元用于控制同一扇区中每一条字线的电压，所述第一控制线译码单元用于控制同一扇区第一控制线的电压，所述第二控制线译码单元用于控制同一扇区第二控制线的电压。

3.如权利要求2所述的存储器电路，其特征在于，当同一扇区的第一控制线全部互相连接，同一扇区的第二控制线全部互相连接，所述第一控制线译码单元用于同时控制同一扇区中所有的第一控制线的电压，所述第二控制线译码单元用于同时控制同一扇区所有的第二控制线的电压。

4.如权利要求3所述的存储器电路，其特征在于，当进行编程操作或读取操作时，同一扇区的第一控制线的电压相等，同一扇区的第二控制线的电压相等，待编程或待读取的存储单元对应的字线的电压与其余字线的电压不同。

5.如权利要求2所述的存储器电路，其特征在于，位于一个扇区内的一部分第一控制线互相连接，位于一个扇区内对应的一部分第二控制线互相连接，且位于一个扇区内的另一部分第一控制线互相连接，位于一个扇区内对应的另一部分第二控制线互相连接，所述第一控制线译码单元用于同时控制不同部分的第一控制线的电压，所述第二控制线译码单元用于同时控制不同部分的第二控制线的电压。

6.如权利要求5所述的存储器电路，其特征在于，当进行编程操作或读取操作时，同一部分的第一控制线的电压相等，与同一扇区的其余部分、其余扇区的第一控制线的电压不相等，同一部分的第二控制线的电压相等，与同一扇区的其余部分、其余扇区的第二控制线的电压不相同，且待编程或待读取的存储单元对应的字线的电压与其余字线的电压不同。

7.如权利要求1所述的存储器电路，其特征在于，所述存储单元包括：半导体衬底，位于所述半导体衬底上的栅极，位于所述栅极两侧的第一存储位单元和第二存储位单元，所述第一存储位单元、第二存储位单元和半导体衬底与栅极之间具有隧穿氧化层，位于所述第一存储位单元远离栅极一侧的半导体衬底内的源极，位于所述第二存储位单元远离栅极一侧的半导体衬底内的漏极，所述第一存储位单元包括第一浮栅、第一控制栅和覆盖所述第一浮栅、第一控制栅的第一侧墙，所述第二存储位单元包括第二浮栅、第二控制栅和覆盖所述第二浮栅、第二控制栅的第二侧墙。

8.如权利要求7所述的存储器电路，其特征在于，所述第一控制栅与第一控制线相连接，所述第二控制栅与第二控制线相连接，所述栅极与字线相连接，所述源极与位于对应存储单元一侧的位线相连接，所述漏极与位于对应存储单元另一侧的位线相连接。

9.如权利要求1所述的存储器电路，其特征在于，在进行编程操作或读取操作时，通过控制位线的电压和对应字线的电压来选择待编程或待读取的存储单元，待编程或待读取的存储单元一侧的所有位线电压值与另一侧的所有位线电压值不同。

10.如权利要求1所述的存储器电路，其特征在于，在进行编程操作或读取操作时，通过控制对应位线的电压和对应字线的电压来选择待编程或待读取的存储单元，在其余位线上施加的电压逐渐递减，直到降为0V。

11.如权利要求1所述的存储器电路，其特征在于，所述一个扇区中存储单元的行数大于等于2行。