CN1627447A - 适于在单个存储单元中存储多值的非易失性半导体存储器件 - Google Patents

适于在单个存储单元中存储多值的非易失性半导体存储器件 Download PDF

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CN1627447A CNA2004100633335A CN200410063333A CN1627447A CN 1627447 A CN1627447 A CN 1627447A CN A2004100633335 A CNA2004100633335 A CN A2004100633335A CN 200410063333 A CN200410063333 A CN 200410063333A CN 1627447 A CN1627447 A CN 1627447A
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Abstract

本发明涉及适于在单个存储单元中存储多值的非易失性半导体存储器件。它包括一个非易失性存储单元(M)和一个写电路(2，3，4，5，6，7，8)，该写电路适合通过下述方式向所述存储单元写入数据：向该存储单元提供一个写电压(Vpgm)和一个写控制电压(VBL)以改变存储单元的写状态，改变写控制电压(VBL)的提供以降低写状态的变化速率，还改变写控制电压(VBL)的提供以控制所述降低了的写状态变化速率，并在降低写状态的变化速率的同时终止对存储单元的写操作。

Description

适于在单个存储单元中存储多值 的非易失性半导体存储器件
技术领域
本发明涉及可电重写数据的非易失性半导体存储器件。更具体地，涉及一种适于在一个存储单元中存储多值数据的多值闪存。
背景技术
在闪存中，当擦除存储的数据、写入新的数据时，存储单元晶体管的浮动栅的累积电荷发生变化。那么，作为结果，阈电压要改变以存储数据。例如，可以使负阈电压对应于“1”的数据，而使正电压对应于“0”的数据。
近年来，已经开发了适于在单个存储单元中存储多个比特位的多值闪存，以降低每比特位的成本并/或增加存储容量。在适于在单个存储单元中存储两个比特位的存储器件中，存储单元具有取决于存储在其中的数据的四个阈电压。
通过精确地控制每一个存储单元的阈电压，可以获得高度可靠的存储器件。″Fast and Accurate Programming Method for Multi-levelNAND FEPROMs，pp.129-130，Digest of 1995 Symposium on VLSITechnology″提出了一种写数据的方法，按一个速率升高写电压Vpgm，以精确地控制每一个存储单元的阈电压。
使用在上述文献中提出的方法，通过按0.2V/10微秒的速率升高写电压Vpgm，可以从理论上控制每一个阈电压的分布宽度，使之小到0.2V。一般，写电压Vpgm被分成多个写脉冲，按照预定的速率逐步升高脉冲的电压Vpgm。这种技术的效果类似于连续升高写电压Vpgm的效果。在对存储单元应用每一个脉冲后检查阈电压，当阈电压获得了预定校验电平(verification level)时，写操作终止。
同时，加工尺寸的微型化也在进展中。这意味着，分隔存储单元的间隙被做得越来越小，从而，从多值闪存的角度看，产生了各种各样的问题。例如，分隔浮动栅的距离被减小了，作为微型化的结果，这产生了下面所指出的问题。
假设两个存储单元A和B并排布置。假设同时擦除这两个存储单元的数据，并使它们具有-3V的阈电压。然后，首先，一个数据被写入存储单元A。结果，其阈电压可以升高到0.5V到1V。接着，不同于写入存储单元A的数据的另一个数据被写入存储单元B。由于存储单元B的阈电压升高到1.5V到2V，存储单元A的浮动栅的电位下降，其阈电压上升，比方说上述到1V到1.5V，这是两个存储单元的浮动栅的容性耦合的结果。
在上述例子中，存储单元A和B的阈电压之间的差(读出余量，read out margin)应当至少为0.5V。但是，由于两个存储单元的浮动栅的容性耦合的结果，它被减小到0V。这样，区分两个不同数据所必需的阈电压之间的差被减小了，读出余量消失了。
可以想到减小写电压Vpgm的步进增量Dvpgm，以避免这个问题。例如，阈电压的分布宽度从0.5V降低到0.1V，以通过将步进增量Dvpgm从0.5V降低到0.1V来将写出余量(write out margin)增加0.4V。
但是，由于步进增量被降低到原始值的1/5，脉冲数变为原始脉冲数的五倍。那么，写时间就会变为原始值的五倍，这带来了新的问题。
例如，日本专利申请KOKAI公开NO.2003-196988公开了一种减小阈电压之间的差的技术，不用减小写电压Vpgm的步进增量Dvpgm。利用该公开的技术，写操作是这样进行的：提供按照Dvpgm逐级递增的写电压，将0V的写控制电压加到到存储单元的位线上。当存储单元接近预定的写状态时，写控制电压从0V上升到例如0.4V以降低阈电压变化的速率，并且在阈电压的变化速率降低的同时终止向存储单元的写操作。
如上所述，利用日本专利申请KOKAI公开No.2003-196988，在写操作期间升高写控制电压，以降低阈电压的变化速率。但是，由于写电压本身逐级地上升，阈电压的变化速率迟早会恢复到原始水平。因此，需要充分地降低阈电压的变化速率，从而，从降低阈电压的变化速率的时候起到写操作完成的时候，操作进行缓慢。另外，对阈电压的控制的性能不一定令人满意。
因此，到目前为止，任何确保写出余量和提高存储器件可靠性的努力都伴随着写时间增加的问题。
发明内容
在本发明的一个方面，提供了一种非易失性半导体存储器件，包括：可电重写数据的非易失性半导体存储单元；以及写电路，该写电路被配置为通过下述方式向存储单元写入数据：向该存储单元提供一个写电压和一个写控制电压以改变存储单元的写状态，改变写控制电压的提供以降低写状态的变化速率，还改变写控制电压的提供以控制所述降低了的写状态变化速率，并在降低写状态的变化速率的同时终止对存储单元的写操作。
附图说明
图1是本发明的闪存的第一实施例的示意性框图，图解了其总体结构；
图2A是图解图1中的存储单元阵列的内部结构的示意性框图；
图2B是布置在图2A的每一个块中的NAND型存储单元的电路图；
图3是图1的存储单元阵列沿着列方向的示意性剖视图，用于图示器件的结构；
图4A和4B是图1的存储单元阵列沿着行方向的示意性剖视图，用于说明器件的结构；
图5是图1的列控制电路的主要部分的示意性框图，用于图解其结构；
图6的曲线图用于说明本发明的多值闪存的第一实施例的存储单元的阈电压和多值数据之间的关系；
图7的曲线图用于图解一种已知的闪存的存储单元的变化的阈电压和适合使用这样的变化阈电压的数据写入方法；
图8的曲线图用于图解多值闪存的第一实施例的存储单元的变化的阈电压和适合使用这样的变化阈电压的数据写入方法；
图9的曲线图用于图解将高位页数据(higher order page data)写入同一个存储单元的方法，以及第一实施例的存储器的阈电压随时间的变化；
图10的流程图简要图示了当将低位页数据(lower order pagedata)写入单个存储单元时，闪存的第一实施例的控制算法；
图11的流程图简要图示了当将高位页数据(higher order pagedata)写入一个存储单元时，闪存的第一实施例的控制算法；
图12的流程图简要图示了当读出存储在一个存储单元中的低位页数据时，闪存的第一实施例的控制算法；
图13的流程图简要图示了当读出存储在一个存储单元中的高位页数据时，闪存的第一实施例的控制算法；
图14的曲线图用于图解闪存的第一实施例的写步骤中的信号波形；
图15的曲线图用于图解闪存的第二实施例的写步骤中的信号波形；
图16的透视图图示了作为使用图3的闪存的电子卡的一个例子的数字照相机；
图17的框图图示了示于图16的数字照相机的基本电路结构举例；
图18是前视图，用于图示数字照相机/摄像机的结构举例；
图19是前视图，用于简要图示电视机的结构举例；
图20是前视图，用于简要图示视听设备的结构举例；
图21是前视图，用于简要图示音响的结构举例；
图22是前视图，用于简要图示游戏设备的结构举例；
图23是前视图，用于简要图示电子乐器的结构举例；
图24是前视图，用于简要图示移动电话的结构举例；
图25是前视图，用于简要图示个人计算机的结构举例；
图26是前视图，用于简要图示个人数字助理的结构举例；
图27是前视图，用于简要图示录音机的结构举例；
图28是前视图，用于简要图示PC卡的结构举例；
图29是前视图，用于简要图示电子书终端的结构举例；
具体实施方式
下面结合图解本发明优选实施例的附图详细描述本发明。
图1是多值闪存的第一实施例的示意性框图，图解了其总体结构。参见图1，在存储单元阵列1中布置了多个闪存单元、多个位线和多个字线。所述闪存单元以矩阵的形式布置。
一个列控制电路2和一个行控制电路3相对于存储单元阵列1相邻布置。该列控制电路2控制存储单元阵列1中的位线，以对存储单元擦除数据、写入数据和读出数据。
所述行控制电路3用于选择存储单元阵列1中的一个字线，并提供用于擦除、写入和读出数据所需的电压。
另外，在存储单元阵列1附近，还布置有用于控制存储单元阵列1的源极线的源极线控制电路4，以及用于控制用于形成存储单元阵列1的p型阱的电压的P阱控制电路5。
通过一个外部I/O线，数据输入输出缓冲器6被连接到一个主机。该数据输入输出缓冲器6适合接收要写入的数据、输出读出的数据和接收地址数据和命令数据。数据输入输出缓冲器6接收的要写入的数据被转送到列控制电路2。数据输入输出缓冲器6从列控制电路2接收读出数据。
借助于状态机8，外部地址数据被送往列控制电路2和行控制电路3，以在存储单元阵列1中选择存储单元。
来自主机的命令数据被送往命令接口7。该命令接口从主机接收控制信号，判断输入到数据输入输出缓冲器6的数据是要写入的数据还是命令数据或者地址数据。如果是命令数据，则命令接口7将该命令转送到状态机8，作为接收到的命令信号。
该状态机(state machine)8控制闪存的总体操作。它从主机接收命令以控制读出数据、写入数据和擦除数据的操作，还控制数据输入输出操作。该状态机8安排有一个写计数器PC用于对针对每一个存储单元的数据写入操作的次数计数。
图2A的示意性框图用于图解图1中存储单元阵列1的内部结构。存储单元阵列1的存储单元被分为多个块BLOCK0到BLOCK1023。一个块是用于一个擦除操作的最小单元。每一个块BLOCKi(i＝0到1023)包括总共8512个NAND型存储单元，如图22所示。
在第一实施例中，每一个NAND型存储单元包括四个存储单元14，它们相互串联，还在其一端通过一个共同连接到选择栅极线SGDi的选择栅极S1连接到一个位线BLe或者BLo，并在其相对的另一端通过共同连接到选择栅极线SGSi的栅极S2连接到一个公共源极线C-source。
每一个存储单元M具有一个控制栅极、一个浮动栅、一个源极和一个漏极。每一个NAND型存储单元的四个存储单元M的控制栅极共同连接到字线WL0i到WL3i中的相应的一个。
从零数起，对于偶数编号的位线BLe和奇数编号的位线BLo，数据独立写入和读出。对于控制栅极连接到单个字线WL的8512个存储单元中的连接到偶数编号的位线BLe的4256个存储单元，数据被同时写入或者读出。
当每一个存储单元存储一个1比特数据时，存储在4256个存储单元中的4256个比特的数据构成一个页单元。这样，当单个存储单元存储一个2比特数据时，4256个存储单元就存储两页的数据。另外两页数据被存储在连接到奇数编号的位线BLo的4256个存储单元中。对于同一页的存储单元，数据被同时写入或者读出。
图3是图1的存储单元阵列1沿着列方向的示意性剖视图，用于图示器件的结构。参见图3，一个n型阱11形成在一个p型衬底10中，一个p型阱12形成在所述n型阱11中。每一个存储单元M包括形成在一个n型扩散层13中的一个源极和一个漏极，一个通过隧道氧化物(tunneloxide)膜在源极和漏极之间的沟道区上布置的浮动栅FG，以及一个通过绝缘膜布置在浮动栅FG上、用作字线WL的控制栅极CG。
每一个选择栅极S1、S2包括有所述n型扩散层13形成的一个源极和一个漏极，以及具有双层结构的一个选择栅极线SG。字线WL和选择栅极线SG均连接到图1中的行控制电路3，并由来自行控制电路3的输出信号控制。
每一个NAND型存储单元包括四个存储单元14，选择栅极S1、S2在其一端通过一个接触孔CB1连接到第一层的金属布线层M0。金属布线层M0通过一个通孔V1连接到用作位线BL的第二层的金属布线层M1。位线BL连接到图1中的列控制电路2。
所述NAND型存储单元在其另一端通过另一个接触孔CB2连接到用作公共源极线C-source的第一层的金属布线层M2。该公共源极线C-source连接到图1中的源极线控制电路4。
在所述n型阱11的表面区中形成一个n型扩散层14，而在所述p型阱12的表面区中形成一个p型扩散层15。所述n型扩散层14和所述p型扩散层15均通过各自的接触孔CB3、CB4连接到用作阱线C-p-well的第一层的金属布线层M3。阱线C-p-well连接到图1中的P阱控制电路5。
图4A和图4B是存储单元阵列1沿着行方向的示意剖面图，用于图解器件的结构，如图4A和4B所示，每一个存储单元通过元件隔离STI与其余的存储单元隔离。
如图4A所示，在每一个存储单元中，浮动栅极FG通过一个隧道氧化物膜16被布置在一个沟道区上。一个字线WL通过一个绝缘膜17(是ONO膜)被布置在所述浮动栅极FG上。
如图4B所示，所述选择栅极线SG具有双层结构。上层选择栅极线SG和下层选择栅极线SG被连接到存储单元阵列1的一端或者预定数量的位线。
图5是图1的列控制电路2的主要部分的示意性框图，用于图解其结构。在列控制电路2中，对于包括具有相同列号的一个偶数编号位线BLe和一个奇数编号位线BLo的每两个位线，布置一个数据存储电路20。在列控制电路2中，还为数据存储电路20布置了一个读出放大器，以便将数据写入存储单元或者从存储单元中读出数据。
见图5，连接一个n沟道MOS晶体管Qn1，用于在数据存储电路20和偶数编号位线BLe之间进行列选择，同时连接另一个n沟道MOS晶体管Qn2，用于在数据存储电路20和奇数编号位线BLo之间进行列选择。被连接到每一个数据存储电路20的偶数编号位线BLe或者奇数编号位线BLo被选择并连接到数据存储电路20，以控制写数据操作或者读数据操作。更具体地，当信号EVENBL在电平H，并且信号ODDBL在电平L时，MOS晶体管Qn1电导通从而选择偶数编号的位线BLe，该位线BLe然后被连接到数据存储电路20。另一方面，当信号EVENBL在电平L，并且信号ODDBL在电平H时，MOS晶体管Qn2电导通从而选择奇数编号的位线BLo，该位线BLo然后被连接到数据存储电路20。注意，信号EVENBL被提供给连接到偶数编号位线BLe的用于列选择的所有n沟道MOS晶体管，而信号ODDBL被提供给连接到奇数编号位线BLo的用于列选择的所有n沟道MOS晶体管。未被选择的位线BL由其他电路控制。
每一个数据存储电路20包括三个二进制数据存储部分DS1、DS2、DS3。数据存储部分DS1通过一个内部数据输入输出线(I/O线)连接到所述数据输入输出缓冲器6，存储从外部输入的要写入的数据，或者读出要输出到外部的数据。数据存储部分DS2存储用于确认写操作之后存储单元的阈电压的写校验操作的检测结果。数据存储部分DS3在写数据和读数据时临时存储存储单元中的数据。
图6的曲线图用于图解在多值闪存的第一个实施例中，多值数据和存储单元的阈电压之间的关系。
下面结合附图6说明具有上述结构的第一实施例的多值闪存的操作。假设第一实施例的每一个存储单元适于存储两个比特或者说四值数据。可以理解，一个2比特数据是“11”、“10”、“01”或者“00”。这两个比特分别属于不同的行地址(不同的页)。该四值数据以不同的阈电压存储在一个存储单元中。见图6，假设具有最低阈电压(例如阈电压为负)的数据代表“11”，具有第二低的阈电压(例如阈电压为正)的数据代表“10”，而具有第三低的阈电压(例如阈电压为正)的数据代表“01”，具有最高阈电压(例如阈电压为正)的数据代表“00”。
在擦除操作之后，存储单元中的数据为“11”。如果写入该存储单元的低位页(lower order page)的数据为“0”，则作为写入操作的结果，存储单元的状态从“11”变为“10”。如果写入该存储单元的数据是“1”，则该存储单元的状态保持为“11”。
然后，将高位页的数据写入该存储单元。如果写入的数据是“1”，则存储单元的状态保持为“11”或者“10”。如果写入的数据是“0”，则存储单元的状态从“11”变为“01”，或者从“10”变为“00”。在写操作期间，读出写入存储单元的数据，进行所谓的写校验操作，以验证写操作是否符合要求。
如果阈电压不高于0V，则将读出放大器读出的数据视为“11”，如果阈电压不低于0V且不高于1V则视为“10”，如果阈电压不低于1V且不高于2V则视为“01”，如果阈电压不低于2V则视为“00”。
表1图示了第一实施例的多值闪存的各个部分在擦除、写入、读出和写校验操作中的典型电压。注意，示于表1的数值是在选择字线WL2和偶数编号位线BLe进行写入和读出操作时获得的。
表1
  擦除   第一步写入   第二步写入   写禁止   ″10″读出   ″01″读出   ″00″读出
  BLe   浮动   0V   VBL   Vdd   H或L   H或L   H或L
  BLo   浮动   Vdd   Vdd   Vdd   0V   0V   0V
  SGD   浮动   Vdd   Vdd   Vdd   4.5V   4.5V   4.SV
  WL3   0V   10V   10V   10V   4.5V   4.SV   4.SV
  WL2   0V   Vpgm   Vpgm   Vpgm   0V   1V   2V
  WL1   0V   0V   0V   0V   4.SV   4.SV   4.5V
  WL0   0V   10V   10V   10V   4.SV   4.SV   4.5V
  SGS   浮动   0V   0V   0V   4.SV   4.SV   4.5V
  C-source   浮动   0V   0V   0V   0V   0V   0V
  C-p-well   20V   0V   0V   0V   0V   0V   0V
续表1
    ″10″第一步写校验 ″10″第二步写校验 ″01″第一步写校验 ″01″第二步写校验 ″00″第一步写校验     ″00″第二步写校验
 BLe     H或L     H或L     H或L   H或L   H或L     H或L
 BLo     0V     0V     0V   0V   0V     0V
 SGD     4.SV     4.5V     4.5V   4.5V   4.5V     4.5V
 WL3     4.5V     4.5V     4.5V   4.5V   4.5V     4.5V
 WL2     0.2V     0.4V     1.2V   1.4V   2.2V     2.4V
 WL1     4.5V     4.5V     4.5V   4.5V   4.5V     4.5V
 WL0     4.5V     4.5V     4.5V   4.5V   4.5V     4.5V
 SGS     4.5V     4.5V     4.5V   4.5V   4.5V     4.5V
 C-source     0V     0V     0V   0V   0V     0V
 C-p-well     0V     0V     0V   0V   0V     0V
对于擦除操作，分别向p型阱12(阱线C-p-well)和所选择的块的所有字线WL提供20V和0V。电子从该块的所有存储单元M的浮动栅FG排出，从而使阈电压变为负，表现出状态“11”。而作为与p型阱12的容性耦合的结果，未被选中的块的字线WL和位线BL变为电浮动状态，表现出接近20V的电平。
为了写入数据，依次进行第一步写操作、第二步写操作和写禁止操作。首先，向被选择的字线WL2提供约14V到20V的编程电压(写电压)Vpgm。向相对于选中的存储单元在位线一侧的存储单元的每一个未被选择的字线，包括，比方说，字线WL3，提供一个高电压比如10V，以使连接到该字线WL3的存储单元电导通。另一方面，向相对于选中的存储单元在阱线C-p-well一侧的存储单元的每一个未被选中的字线，包括，比方说，字线WL1，提供一个低电压比如0V，以使连接到字线WL1的存储单元不电导通。
向被选中的位线BLe提供一个电压(写控制电压)比如0V。结果，提供给被选中的位线BLe的0V被传输给选中的存储单元的漏极，由于控制栅极CG的容性耦合和浮动栅极FG的容性耦合，浮动栅极FG的电位被升高，从而，通过隧道氧化物膜(图4A的隧道氧化物膜16)，由于隧道现象(tunnelling phenomenon)，电子从漏极注入浮动栅极FG，从而使阈电压迅速升高(第一步写操作)。位线BLe的电压被升高到例如0.3V-0.4V，以抑制写操作中阈电压升高的速率(第二步写操作)。使位线BLe表现出足够高的电压，例如电源电压Vdd(可高达3V)，以完全阻断阈电压的上升(写禁止)。
通过向选中的字线WL2依次提供不同的读电压(0V，1V，2V)来进行读操作。向未选中的其余的字线提供使得未选中的存储单元电导通的电压，一般是4.5V。如果被选中的存储单元的阈电压低于读电压，则使位线BLe和公共源极线C-source相互电连通，以便一个电流流过它们而使位线BLe的电位达到相对较低的电平，或者说电平L。另一方面，如果使选中的存储单元的阈电压高于读电压，则使位线BLe和公共源极线C-source相互不电连通，从而使位线BLe的电位达到相对较高的电平，或者说电平H。一般使读电压等于1V，进行一个读操作(读“10”)来检查一个存储单元的电位是否高于对应于“10”状态的阈电压。一般使读电压等于1V，进行读操作(读“01”)来检查一个存储单元的电位是否高于对应于“01”状态的阈电压。一般使读电压等于2V，进行读操作(读“00”)来检查一个存储单元的电位是否高于对应于“00”状态的阈电压。
在“10”状态下将一个数据写入存储单元，以使阈电压不小于0.4V，以为读电压0V提供一个0.4V的读出余量(read margin)。这样，作为写校验操作的结果，当存储单元的阈电压达到0.4V时，就禁止写“10”的操作。
可以与第一实施例相比的传统器件仅仅适于检查阈电压是否达到0.4V，从而阈电压表现出相对较宽的分布宽度，如图6中的虚线所示。
相反，本发明的第一实施例适于检查阈电压是否达到稍低于目标阈电压的电平，并在第二步写操作中抑制阈电压上升的速率。因此，现在就可以使阈电压的分布宽度变窄，如图6中的实线所示。上述说明也适用于“01”和“00”状态。
通过向选中的字线WL2依次提供不同的校验电压，例如0.2V，0.4V，1.2V，1.4V，2.2V，2.4V，来进行写校验操作。如果选中的存储单元的阈电压低于校验电压，则使位线BLe和公共源线C-source相互电连通，从而一个电流流过它们，使得位线BLe的电位变为较低的电平，或者说电平L。另一方面，如果选中的存储单元的阈电压高于校验电压，则位线BLe和公共源极线C-source相互不电连通，从而使得位线BLe的电位变为较高的电平，或者说电平H。
如果存储单元的目标阈电压为0.4V，对于写校验操作，一般将校验电压降到0.2V，以检查存储单元的阈电压是否高于一个稍低于目标阈电压的电平，它在第一实施例中是0.2V(写校验“10”的第一步操作)。使校验电压等于0.4V，进行一个写校验操作以检查存储单元的阈电压是否高于0.4V(写校验“10”的第二步操作)。如果存储单元的目标阈电压是1.4V，一般将校验电压降到1.2V进行写校验操作，以检查存储单元的阈电压是否高于一个稍低于该目标阈电压的电平，该电平在第一实施例中为1.2V(写校验“01”的第一步操作)。使校验电压等于1.4V，进行写校验操作，以检查存储单元的阈电压是否高于1.4V(写校验“01”的第二步操作)。
如果存储单元的目标阈电压为2.4V，对于写校验操作，将校验电压降到2.2V，以检查存储单元的阈电压是否高于一个稍低于目标阈电压的电平，该电平在第一实施例中是2.2V(写校验“00”的第一步操作)。使校验电压等于2.4V，进行一个写校验操作以检查存储单元的阈电压是否高于2.4V(写校验“00”的第二步操作)。
注意，使读电压和第二校验电压之间的差大于第一校验电压和第二校验电压之间的差。例如，请注意读“10”操作、写校验“10”的第一步操作和写校验“10”的第二步操作。由于被选中的字线(WL2)的电压在读“10”操作时是0V，并且被选中的字线的电压在写校验“10”的第一步操作时是0.2V，而被选中的字线的电压在写校验“10”的第二步操作时为0.4V，如表1所示，从而，读电压和第二校验电压之间的差为0.4V，第一校验电压和第二校验电压之间的差为0.2V，这样证实了读电压和第二校验电压之间的差大于第一校验电压和第二校验电压之间的差。
图7的曲线图用于图解一种已知的闪存的存储单元的变化的阈电压，以及适合使用这样的变化的阈电压的数据写入方法。该方法被公开在日本专利公开(KOKAI)No.2003-196988中。
在图7中，小的白方块表示要提供给容易写入数据的存储单元的阈电压和写控制电压(位线BL的电压)，而小的黑方块表示要提供给难以写入数据的存储单元的阈电压和写控制电压(位线BL的电压)。所述两个存储单元存储同一页的数据。在初始状态，数据从两个存储单元被擦除，这两个存储单元表现为负阈电压。
写电压Vpgm被分为多个脉冲，使这些脉冲逐级地上升，一般是一次上升0.3V。换句话说，以每脉冲0.3V的步进增量Dvpgm来增加写电压Vpgm。
使得位线BL的电压VBL，也就是写控制电压，等于用于第一步写操作的0V。对于第一步写操作，在几个写电压Vpgm的脉冲之后，按照0.3V/脉冲的速率递增阈电压，所述速率等于写电压Vpgm的增量。每次应用写脉冲之后，执行第一步写校验操作和第二步写校验操作。在检测到阈电压达到了第一步写校验电压时，将位线的位线电压VBL逐级升高到0.4V，以存储单元为单位在存储单元上执行第二步写操作。另外，在检测到阈电压已达到第二步写校验电压时，使位线的位线电压VBL等于Vdd，以存储单元为单位禁止在存储单元上进行任何写操作。由于对于第二步写操作开始之后的几个脉冲，阈电压升高的速率被抑制在约0V/脉冲和0.1V/脉冲之间，阈电压的分布宽度仅有0.1V。
图8的曲线图用于图解说明第一实施例的多值闪存的存储单元的变化的阈电压，以及适于使用这样的变化的阈电压的数据写入方法。与图7的情形一样，小的白方块表示要提供给容易写入数据的存储单元的阈电压和写控制电压(位线BL的电压VBL)，而小的黑方块表示要提供给难以写入数据的存储单元的阈电压和写控制电压(位线BL的电压VBL)。所述两个存储单元存储同一页的相应列的数据。在初始状态，数据从两个存储单元被擦除，这两个存储单元表现为负阈电压。
写电压Vpgm被分为多个脉冲，使这些脉冲逐级地上升，一般是一次上升0.3V。换句话说，以每脉冲0.3V的步进增量Dvpgm来增加写电压Vpgm。
使得位线BL的电压VBL，也就是写控制电压，等于0V，进行第一步写操作。在第一步写操作中，在被提供的几个脉冲之后，阈电压按照0.3V/脉冲的速率增加，所述速率等于写电压Vpgm的增量。应用每一个写脉冲之后，执行第一步写校验操作或者第二步写校验操作。
阈电压达到了第一步写校验电压的存储单元的位线的电压VBL随后从0V增加到0.3V，以存储单元为单位在存储单元上执行第二步写操作。在第二步写操作期间，将位线电压VBL从0.3V增加0.1V。写电压Vpgm的0.3V的增加速率大于作为写控制电压的位线BL的电压的0.1V的增加速率。因此，第二步写操作期间的有效写入电压持续上升，并且增加速率下降到0.2V。
随着第一步写操作进入第二步写操作，位线电压VBL上升到0.3V，实质的写电压下降，从而抑制了存储单元阈电压的上升速率。另外，由于位线电压VBL在第二写操作期间按照0.1V的速率从0.3V逐级升高，阈电压的升高速率继续受到抑制。因此，与图7的情形相比，在第二写操作期间，存储单元的阈电压可以得到控制，并保持在恒定电平，从而可以精确地降低阈电压的分布宽度。
此外，在阈电压已经达到第二步写校验电压时，使存储单元的位线电压VBL等于Vdd，从而以存储单元为单位禁止对存储单元进行任何写操作。由于对于在开始第二步写操作之后的几个脉冲，阈电压的升高速率被抑制到约0.1V/脉冲，阈电压的分布宽度被保持为小到0.1V的值。
在图7的情况下，第二步写操作在其开始之后缓慢进行，因为阈电压的升高速率不必要地受到抑制。在图8的情况下，相反，在第二步写操作开始之后，立即使位线电压VBL的升高速率等于0.3V，这小于图7中的0.4V，并且，在进行第二步写操作时，已经升高到0.3V的位线电压VBL逐级升高0.1V。通过这种方案，阈电压的升高速率没有不必要地受到抑制，从而，与图7的情形相比，可以减少写操作所需的时间。
当使得第一步写校验电压等于“10”第一步写校验电压，使得第二步写校验电压等于“10”第二步写校验电压时，执行写“10”的操作。
当位线电压VBL在第二步写操作开始之后已经升高了三级时，或者当开始第二步写操作之后已经过去了预定时间时，禁止写操作。
在第一步和第二步写操作中，使写电压Vpgm变化以如图8所示逐级升高0.3V。可以理解，写电压Vpgm的升高速率(等于0.3V)大于第一步写校验电压和第二步写校验电压之间的差(等于0.2V)。
图9的曲线图用于图解说明将高位页数据写入同一个存储单元的方法，以及第一实施例的存储器的阈电压随时间的变化。与图7和图8的情况一样，小的白方块表示要提供给容易写入数据的存储单元的阈电压和写控制电压(位线BL的电压VBL)，而小的黑方块表示要提供给难以写入数据的存储单元的阈电压和写控制电压(位线BL的电压VBL)。所述两个存储单元存储同一页的各列的数据。
在初始状态，擦除容易写入数据的、其写控制电压用白方块表示的存储单元中的数据，从而该存储单元表现出负阈电压。假设一个数据被写入该存储单元而使其表现为“01”状态。在初始状态，一个数据已经写入了其写控制电压用黑方块表示的存储单元中，使得其表现为“10”状态。假设将一个数据写入该存储单元而使其表现为“00”状态。
写电压Vpgm被分为多个脉冲，使这些脉冲逐级升高，一般是一次0.3V。换句话说，写电压Vpgm按照每脉冲0.3V的步进增量Dvpgm升高。使作为写控制电压的位线BL的电压VBL等于0V，进行第一步写操作。在第一步写操作中，在几个脉冲之后，阈电压按照0.3V/脉冲的速率升高，该速率等于写电压Vpgm的增量。在施加每一个写脉冲之后，进行一个“01”第一步写校验操作和一个“01”第二步写校验操作。之后，进行一个“00”第一步写校验操作和一个“00”第二步写校验操作。
当检测到白方块所指示的存储单元的阈电压达到“01”第一步写校验电压时，随后使位线电压VBL等于0.3V，过程前进到第二步写校验操作。在第二步写校验操作期间，例如，位线电压VBL按照0.1V的步进增量升高。当检测到黑方块所指示的存储单元的阈电压达到“00”第一步写校验电压时，随后使位线电压VBL等于0.3V，过程前进到第二步写校验操作。在第二步写校验操作期间，例如，位线电压VBL按照0.1V的步进增量升高。
另外，当检测到白方块所指示的存储单元的阈电压达到“01”第二步写校验电压时，随后使位线电压VBL等于Vdd，禁止写操作。最后，当检测到黑方块所指示的存储单元的阈电压达到“00”第二步写校验电压时，随后使位线电压VBL等于Vdd，禁止写操作。
对于第二步写操作开始之后的几个写电压脉冲，在本例子中是2个脉冲，无论是对于数据“01”还是对于数据“00”，都将阈电压的升高速率抑制到约0.1V/脉冲，从而使得阈电压的分布宽度仅为0.1V。换句话说，可以精确地减小阈电压的分布宽度。
图10是一个流程图，示意性地图解了将低位页数据写入单个存储单元时，第一实施例的闪存的控制算法。该控制算法开始于从主机接收数据输入命令，并将数据输入命令置于状态机8中(S1)。然后，操作前进到从主机接收地址数据，并将地址置入状态机(state machine)8中以选择要用于写操作的页(S2)。之后，操作前进到接收要写入一个页中的数据，并将它们相应存储到对应的数据存储部分DS1中的步骤(S3)。随后，操作前进到一个接收主机发出的写命令并将该写命令置入状态机8中的步骤(S4)。在置入该写命令时，状态机在内部自动开始步骤S5到步骤S16的操作。
存储在数据存储部分DS1中的数据被分别拷贝到对应的数据存储部分DS2中(S5)。之后，选择12V作为写电压Vpgm的初始值，并将写计数器PC设置为0(S6)。如果数据存储部分DS1中的数据是“0”，并且数据存储部分DS2中的数据也是“0”，则表明是第一步写操作，从而，将作为写控制电压的位线BLe的电压降到0V。另一方面，如果数据存储部分DS1中的数据是“0”而数据存储部分DS2中的数据不低于“0”(DS2＞0)，则表明是第二步写操作，从而，使作为写控制电压的位线BLe的电压变为(0.3V+0.1V*DS2)。最后，如果数据存储部分DS1中的数据是“1”，则表示写禁止，从而，使作为写控制电压的位线BLe的电压变为Vdd(S7)。
然后，操作前进到用选定的写电压Vpgm和写控制电压VBL向存储单元施加写脉冲以存储一个页的数据的写步骤(S8)。在下一步，检查存储在数据存储部分DS2中的所有数据是否都是“1”，如果都是，则断定所述第一步的状态是令人满意的(符合要求的)，而如果存储在数据存储部分DS2中的数据不都是“1”，则判断所述第一步的状态不符合要求(S9)。如下文将要描述的，如果数据存储部分DS2中的所有数据都不低于“0”，则不存在在前一写步骤(S8)进行了第一步写操作的存储单元。当第一步的状态不符合要求时，启动一个“10”第一步写校验操作(步骤S10)，在存储一个页的数据的存储单元中，只有检测结果令人满意的那些存储单元所对应的数据存储部分DS2的数据才从“0”转换为“1”。对于存储不小于1的数据的数据存储部分DS2(DS2＞0)，向DS2的值加1。例如，如果DS2的值等于1，则通过加1使其等于2。
当第一步的状态符合要求(令人满意)时，或者当完成了“10”第一步写校验操作时，开始“10”第二步写校验操作(S11)。在存储一个页的数据的存储单元中，只有检测结果令人满意的那些存储单元所对应的数据存储部分DS1的数据才从“0”转换为“1”。存储“1”的数据存储部分DS1继续存储“1”。
如果数据存储部分DS1中的数据等于2，可以强制数据存储部分DS1的数据等于1。然后，在结束之前，总是将第二步写操作重复两次。这是因为，在图8的例子中，如果在第二步写操作中的某个时刻存储单元的阈电压按0.1V逐级升高，则第二步写校验操作很有可能符合要求(令人满意)。提供这种方案是为了防止在第二步写校验电压仅仅稍低于所要求的电平时重复第二步写操作，从而进一步延长整个写操作的总时间。
在“10”第二步写校验操作之后，检查存储在数据存储部分DS1中的所有数据是否为“1”，并且如果它们都为“1”，则断定所述第二步的状态是符合要求的，而如果存储在所述数据存储部分DS2中的所有数据不都是“1”，则判断所述第二步的状态不符合要求(S12)。如果第二步的状态符合要求，则判断所述写操作已经成功地完成，写操作的状态被归类为符合要求，以结束写操作(S13)。
另一方面，如果第二步的状态不符合要求，则检查写计数器PC(S14)。如果写计数器PC的读数不小于20，则判断写操作的状态为失败，写操作在不成功的情况下被终止(S15)。如果写计数器PC的读数不大于20，则将写计数器PC的读数增一，将写电压Vpgm增加0.3V(S16)。然后，操作返回步骤S7，然后重试步骤S8的写操作。可以理解，写操作的定额不一定是20，而可以选择其他合适的定额。
图11是一个流程图，示意性地图解了将高位页数据写入一个存储单元时，第一实施例的闪存的控制算法。
见图11，控制操作开始于从主机接收数据输入命令，并将数据输入命令置于状态机8中(S1)。然后，操作前进到从主机接收地址数据，并将地址置入状态机(state machine)8中以选择要用于写操作的页(S2)。之后，操作前进到接收要写入一个页中的数据，并将它们相应存储到对应的数据存储部分DS1中的步骤(S3)。随后，操作前进到一个接收主机发出的写命令并将该写命令置入状态机8中的步骤(S4)。在置入该写命令时，状态机在内部自动开始步骤S5到步骤S20的操作。
首先，开始“10”读操作(S5)。如果操作符合要求(存储单元的数据为“10”)，则“0”被存储到相应的数据存储部分DS3中。如果操作不符合要求，则“1”被存储到相应的数据存储部分DS3中。之后，将存储在数据存储部分DS1中的数据分别拷贝到相应的存储部分DS2中(S6)。之后，选择12V作为写电压Vpgm的初始值，并将写计数器PC设置为0(S7)。如果数据存储部分DS1中的数据是“0”，并且数据存储部分DS2中的数据也是“0”，则表明是第一步写操作，从而，将作为写控制电压的位线BL的电压VBL设置为0V。另一方面，如果数据存储部分DS1中的数据是“0”而数据存储部分DS2中的数据不低于“0”(DS2＞0)，则表明是第二步写操作，从而，将作为写控制电压的位线BL的电压设置为(0.3V+0.1V*DS2)。最后，如果数据存储部分DS1中的数据是“1”，且数据存储部分DS2中的数据也是“1”，则表示写禁止，从而，将作为写控制电压的位线BL的电压设置为Vdd(S8)。然后，操作前进到用选定的写电压Vpgm和写控制电压向存储单元施加写脉冲以存储一个页的数据的写步骤(S9)。
在下一步，在“0”被存储在数据存储部分DS3中的所有数据存储电路20中，检查存储在数据存储部分DS2中的所有数据是否都不小于“1”，如果都不小于1，则断定所述“00”第一步的状态是令人满意的(符合要求的)，而如果存储在数据存储部分DS2中的所有数据不都是不小于“1”，则断定所述“00”第一步的状态不符合要求(S10)。如下文将要描述的，如果数据存储部分DS2中的所有数据都不低于“1”，则不存在在前一写步骤(S9)进行了“00”第一步写操作的存储单元。
当“00”第一步的状态不符合要求时，执行“00”第一步写校验操作(步骤S10)，在存储一个页的数据的存储单元中，只有检测结果令人满意的那些存储单元所对应的数据存储部分DS2的数据才从“0”转换为“1”，如果数据存储部分DS3中的数据是“0”的话。对于存储不小于1的数据的数据存储部分DS2，向DS2的值加1。例如，如果DS2的值等于1，则通过加1使其等于2。
当“00”第一步的状态符合要求(令人满意)时，或者当完成了“00”第一步写校验操作时，开始“00”第二步写校验操作(S12)。在存储一个页的数据的存储单元中，只有检测结果令人满意的那些存储单元所对应的数据存储部分DS1的数据才从“0”转换为“1”，如果数据存储部分DS3中的数据是“0”的话。如果数据存储部分DS3中的数据等于0，且数据存储部分DS2中的数据等于2，可以强制数据存储部分DS1的数据等于1。然后，在结束之前，总是将第二步写操作重复两次。换句话说，在过去预定时间之后结束第二步写操作。这是因为，在图9的例子中，如果在第二步写操作中的某个时刻存储单元的阈电压按0.1V逐级升高，则第二步写校验操作很有可能在第二写操作之后符合要求(令人满意)。提供这种方案是为了防止在第二步写校验电压仅仅稍低于所要求的电平时重复第二步写操作，从而进一步延长整个写操作的总时间。
之后，在“1”被存储在数据存储部分DS3中的所有数据存储电路20中，检查存储在数据存储部分DS2中的所有数据是否都不小于“1”，如果都不小于1，则断定所述“01”第一步的状态是令人满意的(符合要求的)，而如果存储在数据存储部分DS2中的所有数据不都是不小于“1”，则断定所述步骤的状态不符合要求(S13)。如下文将要描述的，如果数据存储部分DS2中的所有数据都是“1”，则不存在在前一写步骤(S9)进行了第一步写操作的存储单元。
如果“01”第一步的状态不符合要求，执行“01”第一步写校验操作(步骤S14)，在“1”被存储在数据存储部分DS3中的所有数据存储电路20中，在存储一个页的数据的存储单元中，只有检测结果令人满意的那些存储单元所对应的数据存储部分DS2的数据才从“0”转换为“1”。存储“1”的数据存储部分DS2继续存储“1”。对于存储等于“1”的数据的数据存储部分DS3和存储不小于1的数据的数据存储部分DS2(DS2＞1)，在DS2的值上加1(DS2←DS2+1)。例如，如果DS2的值等于1，则通过加1使其等于2。
当“01”第一步的状态符合要求(令人满意)时，或者当完成了“10”第一步写校验操作时，开始“10”第二步写校验操作(S15)。然后，在“1”被存储在数据存储部分DS3中的所有数据存储电路20中，在存储一个页的数据的存储单元中，只有检测结果令人满意的那些存储单元所对应的数据存储部分DS1的数据才从“0”转换为“1”。如果数据存储部分DS3中的数据等于1，且数据存储部分DS2中的数据等于2，可以强制数据存储部分DS1的数据等于1。然后，在结束之前，总是将第二步写操作重复两次。换句话说，在过去预定时间之后结束第二步写操作。这是因为，在图9的例子中，如果在第二步写操作中的某个时刻存储单元的阈电压按0.1V逐级升高，则第二步写校验操作很有可能在第二写操作之后符合要求(令人满意)。提供这种方案是为了防止在第二步写校验电压仅仅稍低于所要求的电平时重复第二步写操作，从而进一步延长整个写操作的总时间。
在“01”第二步写校验操作之后，检查存储在数据存储部分DS1中的所有数据是否为“1”，并且如果它们都为“1”，则断定所述第二步的状态是符合要求的，而如果所有数据不都是“1”，则断定所述第二步的状态不符合要求(S16)。如果第二步的状态符合要求，则断定所述写操作已经成功地完成，写操作的状态被归类为符合要求，以结束写操作(S17)。另一方面，如果第二步的状态不符合要求，则检查写计数器PC(S18)。如果写计数器PC的读数不小于20，则断定写操作的状态为失败，写操作在不成功的情况下被终止(S19)。如果写计数器PC的读数不大于20，则将写计数器PC的读数增一，将写电压Vpgm增加0.3V(S20)。然后，操作返回步骤S8，然后重试步骤S9的写操作。可以理解，写操作的定额不一定是20，而可以选择其他合适的定额。
图12是一个流程图，示意性地图解了在读取存储在一个存储单元中的低位页数据时，第一实施例的闪存的控制算法。该控制操作始于从主机接收一个读命令并将该读命令置于状态机8中的步骤(S1)。然后，操作前进到从主机接收地址数据并将该地址置于状态机8中以选择要进行读操作的页的步骤(S2)。作为寻址结果，状态机8在内部自动启动步骤S3到S8的操作。
首先，开始“01”读操作(S3)。如果存储单元的阈电压低于“01”数据，则由读出放大器的读出操作产生“11”。而如果存储单元的阈电压高于“01”数据，则由读出放大器的读出操作产生“0”。读操作的输出被存储到相应的数据存储部分DS3中。之后，开始“10”读操作(S4)。如果存储单元的阈电压低于“10”数据，则由读出放大器的读操作产生“1”。而如果存储单元的阈电压高于“10”数据，则由读出放大器的读出操作产生“0”。读操作的输出被存储到相应的数据存储部分DS3中。最后，开始“00”读操作(S5)。如果存储单元的阈电压低于“00”数据，则由读出放大器的读出操作产生“1”。而如果存储单元的阈电压高于“00”数据，则由读出放大器的读出操作产生“0”。通过使用“00”读操作的输出和存储在相应的数据存储部分DS2和DS3中的数据的逻辑操作，产生所述低位页数据，并存储到相应的数据存储部分DS1中。将存储在所述数据存储部分DS1中的数据输出，作为低位页数据(lower orderpage data)。
图13是一个流程图，示意性地图解了在读取存储在一个存储单元中的高位页数据时，第一实施例的闪存的控制算法。该控制操作始于从主机接收一个读命令并将该读命令置于状态机8中的步骤(S1)。然后，操作前进到从主机接收地址数据并将该地址置于状态机8中以选择要进行读操作的页的步骤(S2)。作为寻址结果，状态机8在内部自动启动步骤S3的操作。
在步骤S3开始“01”读操作。读操作的输出表示存储在相应的数据存储部分DS1中的高位页数据。换句话说，读“01”的操作的输出被用作高位页数据(upper order page data)。然后将数据存储部分DS1中的数据输出到外部。
这样，使用第一实施例的多值闪存，可以抑制不希望有的写时间增加的问题，并减小阈电压的分布宽度，以改进器件的可靠性。
下面描述本发明的第二实施例。
图14的曲线图图解了在第一实施例的闪存中的写步骤中的信号波形。在第二步写操作的写操作之后，立即使位线BLe的电压等于0.3V。在第一实施例的写步骤中，对于写操作，在对字线WL(WL2)施加预定写电压(在图示的例子中是18.0V)的同时，将作为写控制电压的位线BLe的电压从0.3V逐级升高，一次0.1V。
相反，在第二实施例中，作为写控制电压的位线BLe的电压(VBL)不是在第二步写操作开始之后就立即升高到0.3V，而是，如图15所示，在将写电压Vpgm施加到选定字线WL2的期间，在预定时间(图15中的Twr)内使作为写控制电压的位线BLe的电压等于0V，随后使其等于Vdd以禁止任何写操作。通过这种方案，减小了有效写脉冲宽度，以抑制阈电压的升高。这样，净效果类似于使作为写控制电压的位线电压VBL(在本实施例中为位线BLe的电压)等于0.3V。有效位线电压(有效电压)是由针对什么期间使位线电压等于0V同时将写电压Vpgm施加于选定字线WL2这一事实确定的。当该期间延长时，可以使有效位线电压等于0.3V。
简言之，本实施例的非易失性半导体存储器件包括：可电重写数据的非易失性半导体存储单元；以及写电路，该写电路被配置为通过下述方式向所述存储单元写入数据：向该存储单元提供一个写电压和一个写控制电压以改变存储单元的写状态，改变写控制电压的提供以降低写状态的变化速率，还改变写控制电压的提供以控制所述降低了的写状态变化速率，并在控制写状态的变化速率的同时终止对存储单元的写操作。
可以有以下优选实施例：
(1)在向所述存储单元写入数据时所述写电路执行依次升高所述写电压的写操作。
(2)通过依次升高所述写控制电压，所述写电路控制所述降低了的写状态变化速率的变化速率。
(3)所述写电压的升高速率大于所述写控制电压的升高速率。
(4)所述写电路检测所述存储单元的写状态是否达到了第一电平，在检测到所述存储单元的写状态达到了所述第一电平时，所述写电路通过改变所述写控制电压的提供而降低所述写状态变化速率。
(5)所述写电路检测存储单元的写状态是否达到了第二电平，在检测到所述存储单元的写状态达到了所述第二电平时，所述写电路终止对所述存储单元的写操作。
(6)一个实施例还包括：连接到存储单元的栅极的字线；和连接到存储单元的漏极的位线，其中，所述写电路将所述写电压提供给所述字线，将所述写控制电压提供给所述位线。
(7)所述写电路在所述存储单元中写入大于1比特的数据。
(8)当从所述写电路改变所述写控制电压的提供并降低所述写状态变化速率的时刻起过去了预定时间时，所述写电路终止向所述存储单元写入的操作。
非易失性半导体存储器件的另一个实施例包括：可电重写数据的非易失性半导体存储单元；以及
写电路，该写电路被配置为通过下述方式向所述存储单元写入数据：向该存储单元施加一个第一校验电压，以检测所述存储单元的写状态是否达到了一个第一电平；当所述存储单元的写状态没有达到所述第一电平时，向该存储单元施加一个写电压和表现出第一有效电平的写控制电压；当所述存储单元的写状态已经达到了所述第一电平时，向该存储单元施加所述写电压和一个表现出随时间而变化的第二有效电平的写控制电压；向该存储单元施加一个第二校验电压以检测该存储单元的写状态是否达到了一个第二电平；如果该存储单元的写状态已经达到了该第二电平，则施加所述写电压和表现出一个第三有效电平的写控制电压，从而禁止对该存储单元进行任何写操作。
可以有以下优选实施例：
(1)一个实施例还包括：读电路，用来对所述存储单元施加一个读电压，读出存储在存储单元中的数据；其中，所述读电压和所述第二校验电压之间的差大于所述第一校验电压和所述第二校验电压之间的差。
(2)所述写电路执行当向所述存储单元写入数据时依次升高所述写电压的写操作。
(3)所述写电路通过在向所述存储单元写入数据的操作期间依次升高所述第二有效电压来执行写操作。
(4)所述写电压的升高速率大于所述第二有效电压的升高速率。
(5)当从所述写电路向所述存储单元施加所述第二有效电压时起过去了预定时间时，所述写电路禁止对存储单元进行任何写操作。
(6)所述写电路在所述存储单元中写入大于1比特的数据。
(7)所述写电路被配置为通过逐级地将所述写电压一次改变一个预定值来向所述存储单元写入数据，所述预定值大于所述第一校验电压和所述第二校验电压之间的差。
非易失性半导体存储器件的另一个实施例包括：可电重写数据的非易失性半导体存储单元；以及写电路，该写电路被配置为通过下述方式向所述存储单元写入数据：当所述存储单元的写状态没有达到第一电平时，向该存储单元提供一个写电压和表现出第一有效电平的写控制电压；当所述存储单元的写状态已经达到了所述第一电平时，向该存储单元施加所述写电压和一个表现出随时间而变化的第二有效电平的写控制电压；当该存储单元的写状态已经达到了第二电平时，施加所述写电压和表现出一个第三有效电平的写控制电压，从而禁止对该存储单元进行任何写操作。
可以有以下优选实施例：
(1)所述写电路执行当向所述存储单元写入数据时依次升高所述写电压的写操作。
(2)所述写电路执行在向所述存储单元写入数据时依次升高所述第二有效电压的写操作。
(3)所述写电压的升高速率大于所述第二有效电压的升高速率。
(4)当从所述写电路向所述存储单元施加所述第二有效电压时起过去了预定时间时，所述写电路禁止对存储单元进行任何写操作。
(5)所述写电路在所述存储单元中写入大于1比特的数据。
尽管上述实施例是就在单个存储单元中存储一个2比特数据或者说4值数据来进行描述的，但是应当理解，可以很容易实现在单个存储单元中存储更高值数据的实施例。
图16图示了使用上述闪存的电子卡的结构的一个例子，以及使用该电子卡的电子设备的一个例子。
这里，作为电子设备的一个例子，图示的是一种便携式电子设备比如数字照相机71。在用作数字照相机71的记录介质的电子卡(例如存储卡)70中，设置有一个IC封装，其中集成和封装有如第一实施例所述的上述NAND闪存。
在数字照相机71中，包含一个卡插槽72和一个连接到该插槽的电路板。存储卡70可拆卸地连接到卡插槽72，并在连接状态下电连接到电路板上的电子电路。注意，当存储卡70例如是非接触型IC卡时，该卡被包含在卡插槽72中或者与之接近，相应地通过无线电信号电连接到电路板上的电子电路。
注意，在图16中，附图标记73表示镜头，78表示显示部分，例如包括一个液晶监视器，82表示操作按钮比如快门钮，88表示闪光灯。
图17表示示于图16的数字照相机的基本结构。
来自物体的光被镜头73会聚而输入到图像拾取器件74。例如，图像拾取器件74由CMOS图像传感器形成，对输入的光进行光电转换，从而输出例如模拟信号。该模拟信号由一个模拟放大器(AMP)放大，随后由模数转换器(ADC)进行数字转换。转换后的信号被输入到照相机信号处理电路75，例如接受自动曝光控制(AE)、自动白平衡控制(AWB)和分色处理，之后被转换为亮度信号和色差信号。
为了监视图像，从照相机信号处理电路75输出的信号被输入到一个视频信号处理电路76，并被转换为视频信号。视频信号系统的例子包括国家电视系统委员会(NTSC)制式。图像拾取器件74、AMP、ADC和照相机信号处理电路75由微电脑81控制。
视频信号通过一个显示信号处理电路77被输出到设置在数字照相机71上的显示器78。视频信号通过一个视频驱动器79被输出给一个视频输出端子。
数字照相机71这样摄取的图像可以作为视频输出通过所述视频输出端子被输出给视频设备比如电视机。因此，被摄取的图像也可以在除了显示器78之外的部分中显示。
为了抓取图像，操作者按下操作按钮82。从而，微电脑81控制存储器控制器83，从照相机信号处理电路75输出的信号被作为一个帧图像写入到一个视频存储器84中。这样写入的该帧图像基于预定的压缩格式被一个压缩/伸展电路85压缩，并通过卡接口86被记录到连接到卡插槽的存储卡81中。
为了再现记录的图像，通过卡接口86读出记录在存储卡70中的图像，由所述压缩/伸展电路85展开，随后写入视频存储器84中。写入的图像被输入到所述视频信号处理电路76中，然后按照与图像的监视相同的方式被反映到显示器78中或者视频设备中。
注意，在上述结构中，在电路板89上安装了卡插槽72、图像拾取器件74、AMP、ADC、照相机信号处理电路75、视频信号处理电路76、显示信号处理电路77、视频驱动器79、微电脑81、存储器控制器83、视频存储器84、压缩/伸展电路85以及卡接口86。这里，卡插槽不是必需被安装在电路板89上，而是也可以通过连接电缆等连接到电路板89。
另外，在电路板89上还可以安装例如包括DC/DC变换器的电源电路87。该电源电路87从外部电源或者电池接收电能，并产生用在数字照相机71中的内部电源电压。该内部电源电压不仅被提供给上述电路，而且被提供给闪光灯88和显示器78。
根据本实施例的电子卡不仅可以应用于便携式电子设备比如上述数字照相机，还可以应用于各种设备，这些设备被示意性地图示于例如图18到29中。也就是，图18图示了一个数字照相机/摄像机，图19图示了一个电视机，图20图示了一个视听设备，图21图示了一个音响设备，图22图示了一个游戏设备，图23图示了一个电子乐器，图24图示了一个移动电话，图25图示了一台个人计算机，图26图示了一台个人数字助理(PDA)，图27图示了一个录音机，图28图示了一个PC卡(例如PC卡存储器)，例如包括PCMCIA标准模式，图29图示了一个电子书终端。
对于本领域的普通技术人员来说，另外的优点和修改都是显而易见的。因此，本发明的范围不限于这里所图示和描述的具体细节和代表性实施例。相应地，在不脱离由所附权利要求及其等同方案所限定的总体发明构思的实质的前提下，可以进行各种各样的修改。

Claims (23)

1.一种非易失性半导体存储器件，其特征在于包括：
可电重写数据的非易失性半导体存储单元；以及
写电路，该写电路被配置为通过下述方式向所述存储单元写入数据：向该存储单元提供一个写电压和一个写控制电压以改变存储单元的写状态，改变写控制电压的提供以降低写状态的变化速率，还改变写控制电压的提供以控制所述降低了的写状态变化速率，并在控制写状态的变化速率的同时终止对存储单元的写操作。
2.如权利要求1所述的器件，其特征在于，在向所述存储单元写入数据时所述写电路执行依次升高所述写电压的写操作。
3.如权利要求2所述的器件，其特征在于，通过依次升高所述写控制电压，所述写电路控制所述降低了的写状态变化速率的变化速率。
4.如权利要求3所述的器件，其特征在于，所述写电压的升高速率大于所述写控制电压的升高速率。
5.如权利要求1所述的器件，其特征在于，所述写电路检测所述存储单元的写状态是否达到了第一电平，在检测到所述存储单元的写状态达到了所述第一电平时，所述写电路通过改变所述写控制电压的提供而降低所述写状态变化速率。
6.如权利要求3所述的器件，其特征在于，所述写电路检测所述存储单元的写状态是否达到了第二电平，在检测到所述存储单元的写状态达到了所述第二电平时，所述写电路终止对所述存储单元的写操作。
7.如权利要求1所述的器件，其特征在于还包括：
连接到该存储单元的栅极的字线；和
连接到该存储单元的漏极的位线，其中，所述写电路将所述写电压提供给所述字线，将所述写控制电压提供给所述位线。
8.如权利要求1所述的器件，其特征在于，所述写电路在所述存储单元中写入大于1比特的数据。
9.如权利要求1所述的器件，其特征在于，当从所述写电路改变所述写控制电压的提供并降低所述写状态变化速率的时刻起过去了预定时间时，所述写电路终止向所述存储单元写入的操作。
10.一种非易失性半导体存储器件，其特征在于包括：
可电重写数据的非易失性半导体存储单元；以及
写电路，该写电路被配置为通过下述方式向所述存储单元写入数据：向该存储单元施加一个第一校验电压，以检测所述存储单元的写状态是否达到了一个第一电平；当所述存储单元的写状态没有达到所述第一电平时，向该存储单元施加一个写电压和表现出第一有效电平的写控制电压；当所述存储单元的写状态已经达到了所述第一电平时，向该存储单元施加所述写电压和一个表现出随时间而变化的第二有效电平的写控制电压；向该存储单元施加一个第二校验电压以检测该存储单元的写状态是否达到了一个第二电平；如果该存储单元的写状态已经达到了该第二电平，则施加所述写电压和表现出一个第三有效电平的写控制电压，从而禁止对该存储单元进行任何写操作。
11.如权利要求10所述的器件，其特征在于还包括：
读电路，用来对所述存储单元施加一个读电压，读出存储在该存储单元中的数据；
其中，所述读电压和所述第二校验电压之间的差大于所述第一校验电压和所述第二校验电压之间的差。
12.如权利要求10所述的器件，其特征在于，所述写电路执行当向所述存储单元写入数据时依次升高所述写电压的写操作。
13.如权利要求12所述的器件，其特征在于，所述写电路通过在向所述存储单元写入数据的操作期间依次升高所述第二有效电压来执行写操作。
14.如权利要求13所述的器件，其特征在于，所述写电压的升高速率大于所述第二有效电压的升高速率。
15.如权利要求10所述的器件，其特征在于，当从所述写电路向所述存储单元施加所述第二有效电压时起过去了预定时间时，所述写电路禁止对存储单元进行任何写操作。
16.如权利要求10所述的器件，其特征在于，所述写电路在所述存储单元中写入大于1比特的数据。
17.如权利要求10所述的器件，其特征在于，所述写电路被配置为通过逐级地将所述写电压一次改变一个预定值来向所述存储单元写入数据，所述预定值大于所述第一校验电压和所述第二校验电压之间的差。
18.一种非易失性半导体存储器件，其特征在于包括：
可电重写数据的非易失性半导体存储单元；以及
写电路，该写电路被配置为通过下述方式向所述存储单元写入数据：当所述存储单元的写状态没有达到第一电平时，向该存储单元提供一个写电压和表现出第一有效电平的写控制电压；当所述存储单元的写状态已经达到了所述第一电平时，向该存储单元施加所述写电压和一个表现出随时间而变化的第二有效电平的写控制电压；当该存储单元的写状态已经达到了第二电平时，施加所述写电压和表现出一个第三有效电平的写控制电压，从而禁止对该存储单元进行任何写操作。
19.如权利要求18所述的器件，其特征在于，所述写电路执行当向所述存储单元写入数据时依次升高所述写电压的写操作。
20.如权利要求19所述的器件，其特征在于，所述写电路执行在向所述存储单元写入数据时依次升高所述第二有效电压的写操作。
21.如权利要求20所述的器件，其特征在于，所述写电压的升高速率大于所述第二有效电压的升高速率。
22.如权利要求18所述的器件，其特征在于，当从所述写电路向所述存储单元施加所述第二有效电压时起过去了预定时间时，所述写电路禁止对存储单元进行任何写操作。
23.如权利要求10所述的器件，其特征在于，所述写电路在所述存储单元中写入大于1比特的数据。
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WD01 Invention patent application deemed withdrawn after publication