CN1146053A - 非易失半导体存储器 - Google Patents

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Abstract

为了缩短初始化时间，本发明的闪速型非易失半导体存储器包括选择全部字线(WL1至WLm)的行译码器(2)、产生各种电压的字线电压发生器(3)、选择或不选择全部位线(DL1至DLn)的列译码器(4)。通过向选定的全部字线(WL1至WLm)提供正的第一字线电压、向源极线提供擦除电压(Vs)和使全部位线浮置来执行擦除脉冲施加处理。通过选择全部位线(DL1至DLn)和向全部字线(WL1至WLm)提供第二字线电压而利用读出放大器(8)来执行降压鉴别处理。

Description

非易失半导体存储器
本发明涉及非易失半导体存储器，特别涉及闪速型非易失半导体存储器，在其中设置了多个可擦除的和能够以电的方式被作标记的存储单元晶体管。
近来注意力集中到按照它们一瞬间的集中可擦除性而被称为闪速存储器的非易失半导体存储器，所述闪速存储器具有由场效应晶体管(以后称为存储单元晶体管)组成的存储单元矩阵，通过以电的方式改变晶体管的阈值电平使得可标记或擦除这些存储单元。
在闪速型半导体存储器中，通常通过利用给存储单元晶体管的源极施加高电压、使控制栅极的电位为高电平和漏极浮置而在各源极和控制栅极之间产生的电场的隧道效应使电子流出存储单元晶体管的浮置栅极来对全部存储单元进行初始化。
在上述初始化中，可能会出现称为降压(depression)的现象，其中因为超出时间地给源极施加高电压而使某些存储单元晶体管的阈值电压变得过低，或者即使恰当地施加高电压，但由于控制栅极绝缘层的微小缺陷或厚度的不同或浮置栅极颗粒尺寸的离散而使某些存储单元晶体管的阈值电压变得过低，使相应的字线不可读，这是由于即使当相应的字线变为地电平，但这些位线被激励通过了处于开放单元(on-cell)状态的被降压(depressed)的存储单元晶体管的缘故。
因此，通常在擦除脉冲的每次施加之后执行验证处理来证实没有被降压的存储单元晶体管。
由于利用为通常的数据读出而准备的同一电路来逐个地检查每个存储单元晶体管要花费太长的时间，所以开发了用于集中读出的一些电路来检测被降压的存储单元晶体管的存在，在日本专利申请特许公开第222994/92中描述了这种电路的一个例子。
图5表示普通闪速型非易失半导体存储器的一个例子(以后称为第一已有技术)，在擦除脉冲的每次施加之后执行集中读出来检测被降压的存储单元晶体管的存在。
该第一已有技术的非易失半导体存储器具有：
存储单元阵列1x，存储单元晶体管MC11x至MCmnx的矩阵按行和列排列，每一存储单元晶体管由具有浮置栅极的场效应晶体管组成，通过以电的方式控制其阈值电压能够对其进行标记或擦降，
字线WL1至WLm，每条字线相应于存储单元阵列1x的每一行而设置，与排列在该行的存储单元晶体管的控制栅极连接，
位线DL1至DLn，每条位线相应于存储单元阵列1x的每一列而设置，与排列在该列的存储单元晶体管的漏极连接，
与所有存储单元晶体管MC11x至MCmnx连接的源极线SL，
源极电压馈送6，按照擦除控制信号ER在执行擦除脉冲加处理时给源极线SL施加具有预定时间宽度和电压高度的擦除脉冲Ve，否则将源极线SL的电位保持在高电平，
字线电压发生器3x，按照由电压选择信号VRS控制的操作模式产生施加给字线WL1至WLm的电压，
行译码器2x，被提供了控制信号ARS和ARN一行地址信号ADr以及字线电压发生器的输出，在执行普通读出时选择和设定字线WL1至WLm之一在选定的普通电源电压Vcc的电平上，在执行数据写入时选择和设定字线WL1至WLm之一在此电源电压Vcc高的写入电压电平上，以及在施加擦除脉冲或执行降压验证时选择和设定全部字线WL1至WLm在高电平上，
列译码器4和列选择器5，被提供了控制信号ACS和ACN以及列地址信号ADc，在执行普通读出或普通数据写入时选择位线DL1至DLn中的一条，在执行降压验证时选择全部位线DL1至DLn，以及在施加擦除脉冲时使全部位线未被选择，即处于浮置状态，
读出放大器8，在执行普通读出或降压验证时检测和鉴别由列译码器4和列选择器5选定的一条位线或一些位线的电流电平，
写入电压馈送7x，在执行数据写入时给由列译码器4选定的位线提供预定的数据写入电压，以及
选择器9，在执行数据写入时选择写入电压馈送7x和在其它情况下选择读出放大器8，以便与选定的一条位线或一些位线连接。
在该第一已有技术的非易失半导体存储器中：
行译码器2x包括行地址单元和字线单元，每一行地址单元由相应于行地址信号ADr的每一位的反相器IV21以及“与非”门G21和G22组成，每一字线单元由相应于每条字线WL1至WLm的“与非”门G23x以及晶体管Q21和Q22组成，
类似于行译码器2x，列译码器4包括列地址单元和位线单元，每一列地址单元由相应于列地址信号ADc的每一位的反相器IV41以及“与非”门G41和G42组成，每一位线单元由“与非”门G43和反相器IV42组成。
现在描述该第一已有技术的非易失半导体存储器主要与初始化过程有关的操作。
首先，通过使控制信号ARN和ACN都处于低电平而在所有字线WL1至WLm都处于未选定电平、即高电平和所有位线都未被选定、即浮置的条件下给源极线SL提供具有预定宽度和电压的擦除脉冲Ve。
于是，在全部存储单元晶体管MC11x至MCmnx中，由于在源极和控制栅极之间产生的电场的隧道效应，电子流出各控制栅极，这些存储单元晶体管的阈值电压变低，使它们被擦除(擦除脉冲施加处理)。
然后，为了鉴别是否有被降压的存储单元晶体管，在全部字线WL1至WLm处于高电平和全部位线DL1至DLn被选定的条件下，通过使控制信号ARN和ACS为低电平、控制信号ACN为高电平而利用选择器9将全部位线DL1至DLn连接至读出放大器8。
于是，控制栅极为高电平的全部存储单元晶体管MC11x至MCmnx都与读出放大器连接，以便鉴别它们的电流电平(降压鉴别处理)。
利用与在鉴别相应于一位的存储单元晶体管的“0”状态(被擦除)和“1”状态(被标记)之间的电流电平差时相同的灵敏度，读出放大器8就能够检测电流电平来确定存储单元晶体管MC11x至MCmnx中的任一个是否被降压，并输出表示至少一个被降压存储单元晶体管的存在的信号。
在普通的非易失半导体存储器中，一旦检测到被降压的存储单元晶体管的存在，就执行数据写入处理来使被降压的存储单元晶体管回到正常状态，重复上述擦除脉冲施加处理和降压鉴别处理直到确认不存在被降压存储单元晶体管为止。
在降压被检测之后执行的数据写入处理(降压鉴别之后的数据写入处理)中，通过将控制信号ARS和ACN变为低电平和将控制信号ARN变为高电平而在全部字线被选定和全部位线DL1至DLn都设有被选定、即为浮置的条件下将字线电压发生器3x产生的高电压施加给全部被选定的字线。
此时，由于源极线SL处于高电平，所以该高电压在每一存储单元晶体管MC11x至MCmnx的控制栅极和源极之间产生了电场。因此电子被注入存储单元晶体管MC11x至MCmnx的浮置栅极而使它们的阈值电压回到高电平，使存储单元晶体管MC11x至MCmnx被标记。
在降压鉴别之后的数据写入处理之后重复擦除脉冲施加处理和降压鉴别处理。一旦在降压鉴别处理中确认不存在被降压的存储单元晶体管，就完成了初始化处理，而一旦检测到任一被降压存储单元晶体管的存在，就在降压鉴别之后执行以数据写入处理开始的一系列处理。
因此，在第一已有技术的非易失半导体存储器中，对所有的存储单元晶体管MC11x至MCmnx同时集中地执行降压鉴别处理和在降压鉴别之后的数据写入处理，能够在短时间内完成初始化处理。
非易失半导体存储器通常与其它单元结合在一起作为微处理器来使用，作为较高级系统的一个部件。在该系统中，通常准备了要提供给各单元，包括该非易失半导体存储器的例如从1.8V至5V的各种源极电压。
但是，数据写入处理或擦除脉冲施加处理需要比上述源极电压高的电压，例如10V或12V，如果根据这些源极电压再产生这些较高的电压，就应当制备在大面积的IC芯片上的大尺寸的电路。
因此，根据与由普通电源(以后称为正常电源)产生的源极电压分离的电源来准备这些较高的电压(以后称为较高源极电压)，以便提供给普通单元。
在非易失半导体存储器中，要求较高源极电压在数据写入处理中作为提供给存储单元晶体管的控制栅极(或给字线)的电压(在该例子中约10V)和提供给漏极(或给位线)的电压(在该例子中约6V)，在写入验证处理中作为提供给控制栅极的电压(在该例子中约比正常选择电平高1V)，以及在擦除脉冲施加处理中作为提供给源极(或给源极线)的电压(在该例子中约10V)。
这些较高源极电压由高压电源来产生，日本专利申请特许公开第255048/86号描述了高压电源的一些例子，它们如图6A和图6B所示。
图6A的电路包括：
电阻R35，其一端接至高压电源Vpp，
电阻R36，其一端接至电阻R35的另一端，其另一端接地，
电阻R37，其一端接高压电源，
n沟道型晶体管Q36，衬底接地，栅极和漏极与电阻R37的另一端连接，源极与电阻R35、R36之间的连线连接，
P沟道型晶体管Q37，源极和衬底与n沟道型晶体管Q36的源极连接，
电阻R38，其一端接至P沟道型晶体管Q37的栅极和漏极(以后称为第一基准电压点)，另一端接地，
n沟道型晶体管Q38，漏极接至高压电源Vpp，栅极接至n沟道型晶体管Q36的栅极和漏极(以后称为第二基准电压点)，衬底接地，源极接至输出端，以及
p沟道型晶体管Q39，源极和衬底接至输出端，栅极接至P沟道型晶体管Q37的栅极和漏极，漏极接地。
在该电路中，n沟道型晶体管Q36、Q38和P沟道型晶体管Q37、Q39的阈值电压被设计成彼此相等，电阻R37、R38的电阻值被设计成足够大于电阻R35、R36的电阻值。因此能够得到等于电阻R35和R36之间的分压电压的输出电压Vo，并且可以对于输出电流的变化保持恒定。
图6B的电路具有与图6A的电路类似的结构，其中电阻R35和R36被去除。虽然图6B电路的输出电压Vo由电阻R37和R38的电阻值以及晶体管Q36和Q37的阈电压来确定，但由于晶体管Q36和Q37的阈电压依赖于它们的制造工艺，所以该输出电压Vo在此通过调整电阻Q37和R38的电阻值来设定。
与它们的源极、漏极和衬底相比，晶体管Q38和Q39的栅极的各电压差在输出电压Vo被设定为Vpp/2时可以保持低于高压电源Vpp的1/2，但在其它情况下，它们中的一个将变成高于Vpp/2。因此，晶体管Q38和Q39应采用高压型晶体管。
此外，对于该非易失型半导体存储器，位间干扰测试是必不可少的，在这种位间干扰测试中要写入和读出全“0”(全开放单元)数据、全“1”(全关闭单元)数据或校验模式数据，在这场合中，每两相邻存储单元晶体管具有彼此相反的状态。
对于这三种模式的数据写入，全“0”数据可直接由初始化得到，全“1”数据通过集中施加选择全部字线和位线的预定电压来得到。但对于校验模式，由于如果逐位写入数据将需要许多时间，所以需要某些新发明。
所以，在日本专利申请特许公开第334900/93号所描述的第二已有技术(以后称为第二已有技术)中，轮流地将每隔一条字线和每隔一条位线控制为被选定或未被选定。
但是，对于读出，在已有技术中全都是逐位地读出这三种测试，模式的数据。
如上所述，在第一已有技术的非易失半导体存储器中，初始化是利用隧道效应使电子流出存储单元晶体管MC11x至MCmnx的浮置栅极来实现的。
因此，具有预定电压和脉宽的擦除脉冲在全部字线WL1至WLm为高电平、即处于未被选定电平和全部位线DL1至DLn处于浮置状态、即也处于未被选定电平的条件下被施加给源极线SL。这样一来，由于擦除脉冲Ve的宽度或依赖于它们的制造工艺的各栅极绝缘层的厚度的起伏，所以过份被降压的存储单元晶体管产生的概率就必然大。
为此，擦除脉冲施加处理应当被一些处理序列所跟随：对于全部存储单元晶体管的集中降压鉴别处理，在检测到被降压存储单元晶体管时执行的对于全部存储单元晶体管的集中数据写入处理，以及其它擦除脉冲的施加，导致了初始化所需的较长的时间。
这就是不足。
在第一已有技术中还有另一个问题，即需要高压型晶体管来产生施加在字线和位线上的较高源极电压。
为了获得这些较高源极电压中的每一个，这些较高源极电压是利用高压电源Vpp来产生的，高压电源Vpp是出于系统中的其它单元的一致性的考虑而设置的，在该高压电源Vpp和地之间插入了n沟道型晶体管和P沟道型晶体管的串联连接，并且向这些晶体管的栅极施加了分别比要输出的电压Vo高了和低了它们的阈值电压的两个基准电压。
因此，当输出电压Vo不等于Vpp/2时，与任一晶体管的源极、漏极或衬底相比的栅极的一些电压差将大于Vpp/2。
这就是为什么这些晶体管必须是高压型晶体管的缘故。
此外，如结合第二已有技术所描述的，还存在另一问题，即即使通过轮流地选择每隔一条的字线和位线缩短了校验模式测试数据的数据写入，但位间干扰测试仍需要校长的时间来逐位地读出和确认校验模式测试数据以及对全“0”数据或全“1”数据进行读出和确认。
因此，本发明的主要目的是提供减少了完成初始化所需时间的非易失半导体存储器。另一目的是提供不需要高压型晶体管来根据高压电源产生较高源极电压的非易失半导体存储器。本发明的还一个目的提供减少了位间干扰测试所需的总时间(包括作为校验模式数据的这种测试模式数据的读出时间)的非易失半导体存储器。
为了实现上述目的，本发明的非易失半导体存储器包括：
由按行和列排列的存储单元晶体管的矩阵组成的存储单元阵列，每一所述存储单元晶体管能够被以电的方式进行标记和擦除；
字线，每一所述字线与排列在所述矩阵的每一所述行中的存储单元晶体管的控制栅极连接；
位线，每一所述位线与排列在所述矩阵的每一所述列中的存储单元晶体管的漏极连接；
与所述矩阵的全部存储单元晶体管的各源极连接的源极线；
字线电压发生器，产生包括在擦除脉冲施加处理中使用的第一字线电压和在降压鉴别处理中使用的第二字线电压的字线电压；
行译码器，分别在所述擦除脉冲施加处理中选择全部所述字线并向它们提供所述第一字线电压以及在所述降压鉴别处理中向它们提供所述第二字线电压，和在普通的读出处理和普通的数据写入处理中选择由外界提供的行地址信号所指定的所述字线之一并向其提供由所述字线电压发生器产生的相应字线电压；
源极电压馈送，在所述擦除脉冲施加处理中向所述源极线提供预定电压的擦降脉冲，在其它情况下使所述源极线处于高电平；
列译码器和列选择器，在所述擦降脉冲施加处理中使全部所述位线处于浮置状态，在所述降压鉴别处理中选择全部所述位线，以及在普通读出处理和普通数据写入处理中选择由外界提供的列地址信号所指定的所述位线之一；
读出放大器，鉴别在所述降压鉴别处理中选定的所述全部位线的信号电平和在所述普通读出处理中选定的所述位线之一的信号电平；以及
写入电压馈送，在所述普通数据写入处理中向选定的所述位线之一提供预定的电压。
在本发明的非易失半导体存储器中：
每一所述存储单元晶体管由具有浮置栅极和接地衬底的n沟道型场效应晶体管组成；
全部所述存储单元晶体管在所述擦除脉冲施加处理中通过利用由施加给其栅极的所述第一字线电压和施加给其源极的所述擦除脉冲所造成的雪崩击穿将热载流子注入所述浮置栅极来集中进行擦除；以及
在所述擦除脉冲施加处理之后执行的所述降压鉴别处理中，与由所述列译码器和所述列选择器选定的全部所述位线连接的所述读出放大器通过鉴别在全部所述位线上流过的总电流电平来集中检测被降压的任何所述存储单元晶体管，所述第二字线电压被提供来控制所述存储单元晶体管的栅极。
因此，在本发明的非易失半导体存储器中，存储单元晶体管的阈电压将集中于由第一电压确定的值，在擦除之前阈电压不受任何影响，防止了降压的出现。所以，如果出现了降压，就可以认为是由存储单元晶体管中的某些缺陷引起的，一个周期的擦除脉冲施加和降压鉴别对于初始化就足够了，减少了初始化所需的时间。
此外，给本发明的非易失半导体存储器设置了产生提供给所述字线电压发生器和所述写入电压馈送的存储器控制电压的存储器控制电压馈送，包括：
串接在高压电源和接地端之间的第一和第二电阻；
第一n沟道型晶体管，栅极与所述第一和第二电阻之间的连线连接，源极与第二n沟道型晶体管的漏极连接；
第二n沟道型晶体管，漏极与所述第一n沟道型晶体管的源极连接，源极与提供所述存储器控制电压的输出端连接，栅极被施加第一基准电压；以及
第三n沟道型晶体管，漏极接地，源极与所述输出端连接，栅极被施加第二基准电压。
给本发明的另一非易失半导体存储器设置了产生提供给所述字线电压发生器和所述写入电压馈送的存储器控制电压的存储器控制电压馈送，包括：
串接在高压电源和接地端之间的第一和第二电阻；
第一n沟道型晶体管，栅极与所述第一和第二电阻之同的连线连接，漏极接地，
第二n沟道型晶体管，漏极与高压电源连接，源极与提供所述存储器控制电压的输出端连接，栅极被施加第一基准电压，以及
第三n沟道型晶体管，漏极与所述第一n沟道型晶体管的源极连接，源极与所述输出端连接，栅极被施加第二基准电压。
因此，在本发明中不需要高压型晶体管。
此外，本发明的非易失半导体存储器还包括：
上拉电路，利用其电阻值比在开放单元状态中的所述存储单元晶体管的电阻值足够大的电阻R10给在所述擦除脉冲施加处理之后执行的擦除校验处理中与其连接的、与所述读出放大器断开的全部所述位线提供正常电源电压；以及
“或”电路，通过获得与其连接的全部所述位线的信号的“或”逻辑来集中地确认与要被逐条选择来被提供第三字线电压的所述字线之一连接的存储单元晶体管的开放单元状态。
因此，在本发明中能够在短时间内读出位间干扰测试的甚至全“0”数据。
还有，在一发明的非易失半导体存储器中：
所述行译码器包括选择全部偶数或全部奇数字线的第一偶一奇选择装置；
所述列译码器包括选择全部偶数或全部奇数位线的第二偶一奇选择装置；
还设置了“或门来获得全部所述位线的信号的“或”逻辑；
还设置了上拉电路以便利用其电阻值比在开放单元状态中的所述存储单元晶体管的电阻值足够大的电阻R10给被所述列译码器选定为要与之连接的位线提供正常电源电压；
通过控制所述第一和所述第二偶一奇选择装置擦除行和列中的每相邻两个存储单元晶体管中的一个和标记所述每相邻两个存储单元晶体管中的另一个来写入校验模式测试数据；
在将字线电压施加给被所述第一偶一奇选择装置交替控制的全部偶数和全部奇数字线的条件下，所述读出放大器通过检测流过与其连接的全部所述位线的总电流电平来集中地验证所述校验模式测试数据的被标记的存储单元晶体管的状态；以及
在将字线电压施加给相应于所述每一行的字线、将所述上拉电路与相应于所述每一行的被擦除存储单元晶体管的一半所述位线连接以及通过电阻将另一半所述位线接地的条件下，利用获取全部所述位线的信号的“或”逻辑的所述“或”电路来逐行地集中校验所述校验模式测试数据的每一行的被擦除存储单元晶体管的状态。
因此，在本发明中甚至能够写入和读出校验模式测试数据，大大地减少了闪速型非易失半导体存储器的初始化和存储器校验所需的总时间。
参看以下描述，所附的权利要求以及用相同标号表示相同或相应部分的附图将会明白本发明的上述及其它目的、特征和优点。
图1是本发明非易失半导体存储器第一实施例的电路图。
图2A表示根据高压电源Vpp产生较高源极电压的具体电路的一实例。
图2B表示根据高压电源Vpp产生较高源极电压的具体电路的另一实例。
图3表示本发明的第二实施例。
图4表示本发明的第三实施例。
图5表示普通非易失半导体存储器的一实例。
图6A表示已有技术的高压电源的一实例。
图6B表示已有技术的高压电源的另一实例。
现在参看附图描述本发明的实施例。
图1是表示本发明非易失半导体存储器第一实施例的电路图，它包括：
由按行和列排列的存储单元晶体管MC11至MCmn的矩阵组成的存储单元阵列1，每一存储单元晶体管MC11至MCmn由具有浮置栅极和能够通过以电方式控制其阈值电平被进行标记或擦除的场效应晶体管组成，
字线WL1至WLm，每条字线WL1至WLm相应于存储单元阵列1的每一行而设置，与排列在该行的存储单元晶体管的控制栅极连接，
位线DL1至DLn，每条位线DL1至DLn相应于存储单元阵列1的每一列而设置，与排列在该列的存储单元晶体管的漏极连接，
与所有存储单元晶体管MC11至MCmn连接的源极线SL，
字线电压发生器3，按照由电压选择信号VRS控制的操作模式产生包括在施加擦除脉冲时使用的第一字线电压和在检测降压时使用的第二字线电压的各种电压，
行译码器2，被控制信号ARS和行地址信号ADr进行控制，在施加擦除脉冲或执行降压鉴别时选择和向全部字线WL1至WLm提供由字线电压发生器产生的第一字线电压或第二电压，在执行普通数据写入或读出时选择和向由行地址信号ADr指定的字线WL1至WLm之一提供由字线电压发生器3产生的相应电压，
源极电压馈送6，按照擦除控制信号ER在执行擦除脉冲施加处理时向源极线SL施加具有预定时间宽度和电压高度的擦除脉冲Ve，否则将源极线SL的电位保持在高电平，
列译码器4和列选择器5，由控制信号ACS和ACN以及列地址信号ADc进行控制，在执行普通读出或普通数据写入时选择位线DL1至DLn中的一条，在执行降压验证时选择全部位线DL1至DLn，以及在施加擦除脉冲时使全部位线DL1至DLn未被选择，即处于浮置状态，
读出放大器8，在执行普通读出或降压验证时检测和鉴别由列译码器4和列选择器5选定的一条位线或一些位线的电流电平，
写入电压馈送7，在执行普通数据写入时向由列译码器4选定的位线提供预定的数据写入电压，以及
选择器9，在执行数据写入时选择写入电压馈送7和在其它情况下选择读出放大器8，以便与列选择器5连接。
在该实施例的非易失半导体存储器中：
行译码器2包括行地址单元和字线单元，每一行地址单元由相应于行地址信号ADr的每一位的反相器V121以及“与非”门G21和G22组成，每一字线单元由相应于每条字线WL1至WLm的“与非”门G23以及晶体管Q21和Q22组成，与图5的第一已有技术的非易失半导体存储器不同，没有了要提供给行译码器2X的控制信号ARN。
至于列译码器4和列选择器5，它们的结构与图5的第一已有技术的非易失半导体存储器中的列译码器和列选择器的结构相同。
此外，在该实施例中，存储单元晶体管MC11至MCmn由具有浮置栅极和接地衬底的n沟道型场效应晶体管组成。在擦除脉冲施加处理中，控制信号ARS和ACN被设定为低电平，正的第一字线电压(当正常的正电源是3.3V时，例如约为1V)通过全部字线WL1至WLm施加给全部存储单元晶体管MC11至MCmn的控制栅极，擦除电压Vs(例如10V)通过源极线SL施加给它们的源极。于是，在此通过利用在它们的源极和衬底之间造成的雪崩击穿注入热载流子而擦除了全部存储单元晶体管MC11至MCmn。
由于上述的擦除脉冲施加处理，存储单元晶体管的阀电压将集中于由第一字线电压确定的值，在擦除之前阈电压不受任何影响，防止了降压的出现。
所以，如果出现了降压，就可以认为是由存储单元晶体管中的某些缺陷引起的，一个周期的擦除脉冲施加和降压鉴别对于初始化就足够了。
对于降压鉴别处理，控制信号ARS和ACS被设定为低电平而控制信号ACN被设定为高电平，全部字线WL1至WLm被选定并被施加字线电压发生器3的正第二字线电压(例如略低于第一字线电压的电压)，全部位线DL1至DLn被选定并通过选择器9被连接至读出放大器8。
因此，全部存储单元晶体管MC11至MCmn被选定，它们的总电流电平被读出放大器8进行检测和鉴别。
读出放大器8保持在与鉴别相应于正常读出中的一个位的存储单元晶体管的“1”或“0”的电流电平的灵敏度相同的灵敏度上，如果在存储单元晶体管MC11至MCmn中有至少一个处于降压状态，其电流电平就被读出放大器8检测，降压被鉴别。
因此，在该实施例中，如上所述，由于对于全部存储单元晶体管MC11至MCmn集中执行的一个周期的擦除脉冲施加和降压鉴别已足够，所以能够减少完成初始化所需的时间。
此外，在该实施例中，字线电压发生器3或写入电压馈送7不需要任何高压型的晶体管。
还是在该实施例中，考虑到系统中的其它单元的一致性，字线电压发生器3和写入电压馈送7根据高压电源Vpp产生提供给字线和位线的较高源极电压。
图2A和图2B表示根据高压电源Vpp产生较高源极电压的具体电路的实例。
图2A所示电路用来产生例如在正常电源电压(Vcc)为3.3V或更低时使用的比高压电源Vpp的一半低的电压，而图2B所示电路用来产生例如在正常电源电压(Vcc)为5V时使用的比高压电源Vpp的一半高的电压，该电压将在数据写入处理中提供给位线。
图2A所示电路包括：
电阻R31，一端接至高压电源Vpp，
n沟道型晶体管Q31，栅极和漏极与电阻R31的另一端连接，衬底接地，
P沟道型晶体管Q32，源极和衬底与n沟道型晶体管Q31的源极连接，
电阻R32，一端与P沟道型晶体管Q32的栅极和漏极连接，另一端接地，
电阻R33，一端接至高压电源Vpp，
电阻34，一端与电阻33的另一端连接，另一端接地，
n沟道型晶体管Q33，漏极接至高压电源Vpp，栅极接至电阻R33和R34的连线，衬底接地，
n沟道型晶体管Q34，漏极接至晶体管Q33的源极，栅极接至晶体管Q31的栅极和漏极(以后称为第一基准电压点V2)，源极接至输出端，衬底接地以及
P沟道型晶体管Q35，源极和衬底接至输出端，栅极接至晶体管Q32的栅极和漏极(以后称为第二基准电压点V4)，漏极接地。
还是在图2A的电路中，输出电压Vo如在图6B所示电路中一样由电阻R31和R32确定。晶体管Q34和Q35的漏极之间的电压(V5)可以由电阻R33和R34以及晶体管Q33来降低。所以，即使在输出电压Vo接近零伏时，也能够使电压V5接近高压电源Vpp的一半。因此，在任一晶体管Q33至Q35中都能够使栅极与源极、漏极和衬底的电压差(由于电流在源极和漏极之间流动，所以就在栅极绝缘层之下的衬底的电压在源极电压和漏极电压之间)小于Vpp/2。
因此，没有必要使用任何高压型晶体管。
在图2B所示的电路中，为了降低晶体管Q34和Q35的漏极之间的电压差，在晶体管Q35的漏极和地之间插入了晶体管Q33a。同样在该电路中，即使当输出电压Vo接近Vpp时，晶体管Q34和Q35的漏极之间的电压差也能够被电阻R33和R34以及晶体管Q33a设定为约Vpp/2。
因此，任一晶体管Q33a、Q34和Q35的栅极与源极、漏极和衬底的电压差都能够保持为比Vpp/2低，不必使用任何高压晶体管。
现在描述图3所示的本发明的第二实施例。
在该第二实施例中，与图1的第一实施例不同，设置了：利用其电阻值比处于“0”擦除(开放单元)状态的存储单元晶体管的电阻值足够大的电阻R10将选定的位线上拉至正常电源电压Vcc的上拉电路10，获取在全部位线DL1至DLn上的信号的“或”逻辑的“或”门G11，替代了选择器9、用于根据操作模式将列选择器5与写入电压馈送7、读出放大器8和上拉电路10中的任一个连接的选择器9a。
现在描述第二实施例的主要与测试数据读出有关的操作。
全“0”数据意味着全部存储单元晶体管MC11至MCmn都处于例如刚被初始化完的导通状态。
通过将控制信号ARS和ACN设定为高电平和将控制信号ACS设定为低电平来执行全“0”数据的读出，以便选择全部位线DL1至DLn，利用选择器9a将它们接至上拉电路10。然后根据行地址信号ADr选择字线WL1至WLm中的一条并向其施加字线电压发生器3的开放单元校验电压。(该开放单元校验电压与在普通数据读出处理中施加的电压(例如Vcc)相同或略低一些)。
因此，与选择的字线(字线WL1)连接的全部存储单元晶体管(MC11至MC1n)的漏极都通过相应的位线(DL1至DLn)被接到“或”门G11的输入端，全部位线(DL1至DLn)都被接至上拉电路10。因此，如果全部这些存储单元晶体管(MC11至MC1n)都被正常地转换为“0”(即处于开放单元状态或被擦除状态)，则全部位线(DL1至DLn)变成逻辑“低”，即地电平。因此，“或”门G11的输出也变成逻辑“低”，表示对于这些存储单元晶体管(MC11至MC1n)正常地写入和读出了全“0”数据。
一旦在这些存储单元晶体管(MC11至MC(n)中有任一个处于关闭单元状态，则相应的位线就被上拉电路10上拉至正常电源电压Vcc，所以“或”门G11的输出变成高电平，表示至少有一个存储单元晶体管不能够正常地被转换为“0”以便作为“0”被读出。
通过逐行地对全部字线WL1至WLm执行相同的处理，就能够对全部存储单元晶体管MC11至MCmn完成全“0”数据测试。
因此，在集中地执行与字线连接的存储单元晶体管的数据读出的该实施例中，与逐位进行数据读出的第一已有技术的非易失半导体存储器相比，无疑减少了进行全“0”数据测试所需的时间。
此外，当除了在初始化之后的降压鉴别外还需要确认全部存储单元晶体管都被正常地擦除时，在该实施例中还能够以同样的方式利用这一全“0”数据读出测试来进行该确认。
图4表示本发明的第三实施例。
第三实施例与图3的第二实施例的区别在于：
图3的“或”电路11用“或”电路11a来代替，在该“或”电路11a中，下拉电阻R11o或R11e(字尾“o”和“e”分别表示奇数和偶数，下同)连接在“或”门G11的每一输入端和地之间，下拉电阻R11o或R11e的电阻值充分地大于上拉电路10中的电阻R10的电阻值，
图3的行译码器2用行译码器2a代替，在该行译码器2a中，相应于每条字线WL1至WLm的各“与非”门G23用“与非”门G23o或G23e代替，两者都给“与非”门G23增加了一个输入端，以便被分别提供奇数信号ODr或偶数信号EVr，
列译码器4用列译码器4a代替，在该列译码器4a中，相应于每条位线DL1至DLn而在列译码器4中设置的各“与非”门G43用“与非”门G43o或G43e，两者都给“与非”门G43增加了一个输入端，以便被分别提供奇数信号ODc或偶数信号EVc。
在图4的第三实施例中，可减少校验模式测试数据的写和读的时间。
为了在该实施例中写入校验模式数据，首先，控制信号ARS和ACN被设定为低电平，全部字线WL1至WLm被选择并被施加正的第一字线电压，全部位线DL1至DLn被设定为浮置状态即处于未被选择状态，源极线SL被施加擦除电压Vs，以便利用雪崩击穿将热载流子注入它们的浮置栅极来使全部存储单元晶体管MC11至MCmn初始化(写入全“0”数据)。
接着将控制信号ARS和ACS设定为低电平，将控制信号ACN设定为高电平，将奇数信号ODr和ODc设定为低电平，将偶数信号EVr和EVc设定为高电平，以便选择字线WL1至WLm和位线DL1至DLn中的全部偶数行(WLe和DLe)，在选定的字线和位线之间施加写入电压，以便在字线和位线中都被偶数编号的全部存储单元晶体管MCee中写入“1”。
然后，维持各控制信号原样不动，将奇数信号ODr和ODc转换为高电平，将偶数信号EVr和EVc转换为低电平，以便选择字线WL1至WLm和位线DL1至DLn中的全部奇数行(WLo和DLo)，在选定的字线和位线之间施加写入电压，以便在字线和位线中都被奇数编号的全部存储单元晶体管MCoo中写入“1”。
这样一来，因为在字线和位线中都被偶数或都被奇数编号的每一存储单元晶体管MCee和MCoo中都写入了“1”，在字线和位线中被偶数和奇数以及被奇数和偶数编号的每一存储单元晶体管MCeo和MCoe中都写入了“0”，所以就得到了校验模式数据。
现在描述校验模式数据的读出。
由于被写入“1”的存储单元晶体管都处于关闭单元状态，所以它们可如下地被校验。
首先按照与校验模式的数据写入相同的方式选择字线WL1至WLm和位线DL1至DLn的每一偶数行。通过给选定的字线施加等于或略高于在普通读出处理中将施加的电压的电压，并将选定的位线与读出放大器8连接，该读出放大器8就能够验证在字和位线中均被偶数编号的所有存储单元晶体管的总电流电平，即处于关闭单元(“1”或被标记)状态。
然后同样验证了在字和位线中均被奇数编号的所有存储单元晶体管的也处于关闭单元(“1”)状态的总电流电平。
就处于“0”状态即不能够利用“或”逻辑进行校验的开放单元状态的存储单元晶体管的验证而言，如果要利用读出放大器8对它们进行校验，则由于读出放大器8只能够校验与仅一条位线连接的一个存储单元晶体管，所以应逐个地对它们进行校验。
因此，为了集中地验证每一条字线连接的处于“0”状态的所有存储单元晶体管，在该实施例中设置了上拉电路10和“或”电路11a。
逐条地选择每一字线并向其施加例如等于或略低于正常读出时所施加的电压的预定电压。
当奇数编号的字线被选定时，列选择器5选择将通过选择器9a与上拉电路10连接的全部偶数编号的位线，而全部奇数编号的位线在偶数编号的字线被选定时被选择并被连接至上拉电路10。
于是，当与所有选定的位线连接的存储单元晶体管处于正常的“0”状态(开放单元状态)时，“或”电路11a的“或”门11的全部输入端变为低电平，即地电平，包括“或”门11的与通过下拉电阻(R11o，R11e)接地的未被选择位线连接的输入端。
一旦有任一存储单元晶体管处于“1”(关闭单元)状态，则相应的位线就被上拉电路10利用电阻值小于下拉电阻(R11o，R11e)的电阻值的电阻10进行上拉，导致“或”门G11的高电平输出。
因此，在该实施例中减少了校验模式测试数据的写和读时间。
例如在以上的描述中，在偶数行的偶数列中写入“1”数据，紧接着在奇数行的奇数列中写入“1”数据，它们按照同样的顺序被读出。但显然，可以相反地或按照任何其它顺序执行该处理，校验模式测试数据可以由在每偶数行的每偶数列以及在每偶数行的每奇数列中的“0”数据和在其它交叉点中的“1”数据来组成。
还有，应当认识到在该实施例中还能够容易地写入全“1”(关闭单元)数据并按照同样的方式利用读出放大器对比进行验证，还能够利用该实施例以及前面描述的第二实施例的“或”电路11a对全“0”数据进行验证。
如上所述，在本发明的第二或第三实施例中，通过选择全部存储单元晶体管、或通过选择偶或奇数字线和偶或奇位线的组合就能够一瞬间集中地写入全“0”测试数据、全“1”测试数据以及校验模式测试数据，此外，即使“0”数据的验证也能够逐字地集中来实现，大大地减少了存储器校验所需的总时间。
因此，在本发明的非易失半导体存储器中，可以利用后面跟有一次降压鉴别处理的擦除脉冲施加处理来有效地实现全部存储单元晶体管的初始化，能够在减少了的时间内进行包括全“0”数据、全“1”数据和校验模式数据的读-写的存储器校验，不需要高压型晶体管。

Claims (7)

1.非易失半导体存储器，包括：
由按行和列排列的存储单元晶体管(MC11至MCmn)的矩阵组成的存储单元阵列，每一所述存储单元晶体管(MC11至MCmn)能够被以电的方式进行标记和擦除；
字线(WL1至WLm)，每一所述字线(WL1至WLm)与排列在所述矩阵的每一所述行中的存储单元晶体管的控制栅极连接；
位线(DL1至DLn)，每一所述位线(DL1至DLn)与排列在所述矩阵的每一所述列中的存储单元晶体管的漏极连接；
与所述矩阵的全部存储单元晶体管(MC11至MCmn)的各源极连接的源极线；
字线电压发生器(3)，产生包括在擦除脉冲施加处理中使用的第一字线电压和在降压鉴别处理中使用的第二字线电压的字线电压；
行译码器(2)，分别在所述擦除脉冲施加处理中选择全部所述字线(WL1至WLm)并向它们提供所述第一字线电压以及在所述降压鉴别处理中向它们提供所述第二字线电压，和在普通的读出处理和普通的数据写入处理中选择由外界提供的行地址信号(ADr)所指定的所述字线(WL1至WLm)之一并向其提供由所述字线电压发生器(3)产生的相应字线电压；
源极电压馈送(6)，在所述擦除脉冲施加处理中向所述源极线(SL)提供预定电压的擦除脉冲。在其它情况下使所述源极线(SL)处于高电平；
列译码器(4)和列选择器(5)，在所述擦除脉冲施加处理中使全部所述位线(DL1至DLn)处于浮置状态，在所述降压鉴别处理中选择全部所述位线(DL1至DLn)，以及在普通读出处理和普通数据写入处理中选择由外界提供的列地址信号(ADc)所指定的所述位线(DL1至DLn)之一；
读出放大器(8)鉴别在所述降压鉴别处理中选定的所述全部(DL1至DLn)的信号电平和在所述普通读出处理中选定的所述位线(DL1至DLn)的所述一条的信号电平；以及
写入电压馈送(7)，在所述普通数据写入处理中向选定的所述位线(DL1至DLn)的所述一条提供预定的电压。
2.权利要求1的非易失半导体存储器，其中每一所述存储单元晶体管(MC11至MCmn)由具有浮置栅极和接地衬底的n沟道型场效应晶体管组成；
全部所述存储单元晶体管(MC11至MCmn)在所述擦除脉冲施加处理中通过利用由施加给其栅极的所述第一字线电压和施加给其源极的所述擦除脉冲所造成的雪崩击穿将热载流子注入所述浮置栅极来集中进行擦除；以及
在所述擦除脉冲施加处理之后执行的所述降压鉴别处理中，与由所述列译码器(4)和所述列选择器(5)选定的全部所述位线(DL1至DLm)连接的所述读出放大器(8)通过鉴别在全部所述位线(DL1至DLn)上流过的总电流电平来集中检测被降压的任何所述存储单元晶体管(MC11至MCmn)，所述第二字线电压被提供来控制所述存储单元晶体管的栅极。
3.权利要求1的非易失半导体存储器，被提供了产生提供给所述字线电压发生器(3)和所述写入电压馈送(7)的存储器控制电压的存储器控制电压馈送，包括：
串接在高压电源(Vpp)和接地端之间的第一和第二电阻(R33和R34)；
第一n沟道型晶体管(Q33)，栅极与所述第一和第二电阻(R33和R34)之间的连线连接，源极与第二n沟道型晶体管(Q34)的漏极连接；
第二n沟道型晶体管(Q34)，漏极与所述第一n沟道型晶体管(Q33)的源极连接，源极与提供所述存储器控制电压的输出端(Vo)连接，栅极被施加第一基准电压(V2)；以及
第三n沟道型晶体管(Q35)，漏极接地，源极与所述输出端(Vo)连接，栅极被施加第二基准电压(V4)。
4.权利要求1的非易失半导体存储器，被提供了产生提供给所述字线电压发生器(3)和所述写入电压馈送(7)的存储器控制电压的存储器控制电压馈送，包括：
串接在高压电源(Vpp)和接地端之间的第一和第二电阻(R33和R34)；
第一n沟道型晶体管(Q33a)，栅极与所述第一和第二电阻(R33和R34)之间的连线连接，漏极接地，
第二n沟道型晶体管(Q34)，漏极与高压电源Vpp连接，源极与提供所述存储器控制电压的输出端(Vo)连接，栅极被施加第一基准电压(V2)，以及
第三n沟道型晶体管(Q35)，漏极与所述第一n沟道型晶体管(Q33a)的源极连接，源极与所述输出端(Vo)连接，栅极被施加第二基准电压(V4)。
5.权利要求1的非易失半导体存储器，还包括：
上拉电路(10)，利用其电阻值比在开放单元状态中的所述存储单元晶体管(MC11至MCmn)的电阻值足够大的电阻R10给在所述擦除脉冲施加处理之后执行的擦除校验处理中与其连接的、与所述读出放大器(8)断开的全部所述位线(DL1至DLn)提供正常电源电压(Vcc)；以及
“或”电路(11)，通过获得与其连接的全部所述位线(DL1至DLn)的信号的“或”逻辑来集中地确认与要被逐条选择来被提供第三字线电压的所述字线(WL1至WLm)之一连接的存储单元晶体管的开放单元状态。
6.权利要求1的非易失半导体存储器，在该非易失半导体存储器中：
所述行译码器(2)包括选择全部偶数或全部奇数字线(WL1至WLm)的第一偶一奇选择装置；
所述列译码器(4)包括选择全部偶数或全部奇数位线(DL1至DLn)的第二偶一奇选择装置；
还设置了“或”门(G11)来获得全部所述位线(DL1至DLn)的信号的“或”逻辑；
还设置了上拉电路(10)以便利用其电阻值比在开放单元状态中的所述存储单元晶体管(MC11至MCmn)的电阻值足够大的电阻R10给被所述列译码器(4a)选定为要与之连接的位线(DL1至DLn)提供正常电源电压(Vcc)；
通过控制所述第一和所述第二偶一奇选择装置擦除行和列中的每相邻两个存储单元晶体管(MC11至MCmn)中的一个和标记所述每相邻两个存储单元晶体管中的另一个来写入校验模式测试数据；
在将字线电压施加给被所述第一偶一奇选择装置交替控制的全部偶数和全部奇数字线(WL1至WLm)的条件下，所述读出放大器(8)通过检测流过与其连接的全部所述位线(DL1至DLn)的总电流电平来集中地验证所述校验模式测试数据的被标记的存储单元晶体管的状态；以及
在将字线电压施加给相应于所述每一行的字线、将所述上拉电路(10)与相应于所述每一行的被擦除存储单元晶体管的一半所述位线(DL1至DLn)连接以及通过电阻将另一半所述位线(DL1至DLn)接地的条件下，利用获取全部所述位线(DL1至DLn)的信号的“或”逻辑的所述“或”电路(11)来逐行地集中校验所述校验模式测试数据的每一行的被擦除存储单元晶体管的状态。
7.权利要求6的非易失半导体存储器，其中所述“或”电路(10)包括：
下拉电阻(R11o至R1ne)，每一所述下拉电阻设置在每一所述位线(DL1至DLn)和所述接地端之间；以及
获取全部所述位线(DL1至DLn)的信号的“或”逻辑的“或”门。
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