CN1679118A - 闪存单元的内建式自测试 - Google Patents

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Abstract

在一种用于测试形成在半导体衬底(302)的闪存单元(304)的内建式自测试(Built－in Self Test，BIST)系统(300)中，BIST接口(312)，前端状态机(314)，以及后端状态机(316)形成在该半导体衬底(302)上。该BIST接口(312)输入来自外部测试系统(318)的测试模式数据，该前端状态机(314)将该测试模式数据予以译码以决定用于执行至少一个预期的测试模式的顺序。该后端状态机(316)依据针对该闪存单元(304)的片上测试的顺序，在该闪存单元(304)上执行该至少一个预期的测试模式。

Description

闪存单元的内建式自测试
技术领域
本发明大体上涉及闪存器件的制造，更具体地，涉及一种用于通过最少数量的管脚执行核心闪存单元阵列的内建式自测试(BIST)的系统以及方法，以同时测试单一半导体晶片上最大数量的芯片。
后述的[具体实施方式]一节将安排成以下的多个子节：
A.BIST(内建式自测试)系统；
B.BIST(内建式自测试)接口；
C.后端BIST(内建式自测试)状态机；
D.核心闪存单元缺陷地址的片上修复(On-Chip Repair)；
E.用于测试该BIST(内建式自测试)后端状态机功能的诊断模式；
F.在BIST(内建式自测试)系统中的地址序列发生器；
G.在BIST(内建式自测试)系统中的图形产生器；
H.用于有效擦除校验BIST(内建式自测试)模式的片上擦除脉冲计数器；以及
I.在测试闪存器件的CAM部分期间片上容限电压(marginingvoltage)的产生。
背景技术
请参阅图1，闪存器件的闪存单元100包括隧道电介质结构102，该隧道电介质结构102典型的包括集成电路制造领域的技术人士所熟知的如二氧化硅(SiO2)或氮氧化物(nitrided oxide)等物质。该隧道电介质结构102形成在半导体衬底或P阱103上。此外，浮动栅极结构104，其由例如多晶硅等材料所组成，并形成在该隧道电介质结构102上。典型的由二氧化硅(SiO2)所组成的电介质结构106形成在该浮动栅极结构104上。由导电材料所组成的控制栅极结构108形成在该电介质结构106上。
掺杂有如砷(As)或磷(P)等结掺杂物的漏极位线结110形成在半导体衬底或P阱103的有源器件区域112中并朝向图1中浮动栅极结构104的左侧壁。掺杂有结掺杂物的源极位线结114形成在半导体衬底或P阱103的有源器件区域112中并朝向图1中浮动栅极结构104的右侧壁。
在图1的闪存单元100执行编程或擦除操作期间，电荷载体注入该浮动栅极结构104或自该浮动栅极结构104穿隧而出。如同闪存技术领域的技术人员所了解的，此种位于浮动栅极结构104中电荷载体数量的变化会改变该闪存单元100的临界电压。举例而言，当电子为注入该浮动栅极结构104中的电荷载体时，该临界电压增加。此外，当电子为自该浮动栅极结构104穿隧而出的电荷载体时，该临界电压减少。如同本领域技术人员所了解的，此二种状况用作该闪存单元100中数字信息储存的二种状态。
举例而言，在该闪存单元100的编程期间，正9伏特的电压施加在该控制栅极结构108上，正5伏特的电压施加在该漏极位线结110上，而0伏特的电压则施加在该源极位线结114与半导体衬底或P阱103上。通过此种偏压，当该闪存单元100为N沟道闪存单元时，电子注入该浮动栅极结构104以在该闪存单元100的编程期间增加该闪存单元100的临界电压。
此外，举例而言，在该闪存单元100擦除期间，负9.5伏特的电压施加在该控制栅极结构108上，该漏极位线在结110浮动，且正4.5伏特的电压施加在该源极位线结114与半导体衬底或P阱103上。通过此种偏压，当该闪存单元100为N沟道闪存单元时，电子自该浮动栅极结构104向外拉出以在该闪存单元100擦除期间降低该闪存单元100的临界电压。此种擦除操作被闪存技术领域的技术人员称为边缘擦除过程(edge erase process)。
在另一隧道擦除过程中，随着该漏极位线结110与源极位线结114的浮动，负9.5伏特的电压施加在该控制栅极结构108上且正9伏特的电压施加在该半导体衬底或P阱103上。通过此种偏压，当该闪存单元100为N沟道闪存单元时，电子自该浮动栅极结构104向外拉出至该半导体衬底或P阱103，以在该闪存单元100擦除期间降低该闪存单元100的临界电压。
图2显示图1的闪存单元100的电路图，闪存单元100包括耦接至该控制栅极结构108的控制栅极端150，耦接至该漏极位线结110的漏极端152，耦接至该源极位线结114的源极端154，以及耦接至该半导体衬底或P阱103的衬底或P阱端156。图3显示电可擦除的可编程存储器件200，如闪存技术领域的技术人员所知，其由闪存单元阵列所组成。请参阅图3，闪存单元阵列200包括多个闪存单元行与列，其中每一个闪存单元具有与图1和2的闪存单元100类似的结构。处于简单明确说明的目的，图3的闪存单元阵列200为二列二行的闪存单元。然而，典型的闪存单元阵列包含具有更多个闪存单元行与列的电可擦除的可编程存储器件。
请参阅图3，在包含电可擦除的可编程存储器件的闪存单元阵列200中，位于阵列的行中所有闪存单元的控制栅极端相互耦接以形成该行的各别字线。在图3中，位于该第一行中所有闪存单元的控制栅极端相互耦接以形成第一字线202，而位于该第二行中所有闪存单元的控制栅极端相互耦接以形成第二字线204。
此外，位于阵列的列中所有闪存单元的漏极端相互耦接以形成该列的个别位线。在图3中，位于该第一列中所有闪存单元的漏极端相互耦接以形成第一位线206，而位于该第二列中所有闪存单元的漏极端相互耦接以形成第二位线208。请再参阅图3，该阵列200的所有闪存单元的源极端共同耦接至源极电压VSS，而该阵列200的所有闪存单元的衬底或P阱则共同耦接至衬底电压VSUB。
请参阅图4，举例而言，由图3的中所示的闪存单元阵列所组成的闪存器件形成在半导体晶片220的半导体芯片上。多个半导体芯片形成在该半导体晶片220上。图4的半导体晶片220上的每一个方形区域表示一个半导体芯片。出于明确说明的目的，典型的半导体晶片将较图4所示的形成有更多的半导体芯片。图4中的每一个半导体芯片具有各个由核心闪存单元所组成的闪存器件。
在该半导体晶片220上的闪存器件的制造期间，半导体芯片上的每一个闪存器件如闪存器件制造领域的技术人员所知，接受适当的功能测试。请参阅图5，示例的半导体芯片222具有由核心闪存单元阵列224所组成的闪存器件。请再参阅图3和5，在该半导体芯片222上的闪存器件进行测试期间，外部测试系统通过该半导体芯片222的接触垫226施加偏置电压在该核心闪存单元阵列224上用于测试该核心闪存单元阵列224。
请参阅图3和5，编程与擦除图形电压依据多个闪存测试模式通过该测试系统经过该接触垫226施加在该核心闪存单元阵列224上。举例而言，在其中一种测试模式中，该核心闪存单元阵列224在可替换的检查板(checker-board)图形中被编程和擦除。此外，位于该核心闪存单元阵列224对角线中的闪存单元在另一个测试模式中被编程。接着，针对每一个测试模式通过该外部测试系统经过该接触垫226在该核心闪存单元阵列上执行读取操作，以确定该核心闪存单元阵列224被适当的编程与擦除。这些用在测试该核心闪存单元阵列的适当功能的多种闪存测试模式与外部测试系统对于闪存器件制造领域的技术人员是公知的。该外部测试系统可例如为总部位于美国加州Palo Alto市的Agilent Technologies公司所生产的V3300原型。
在现有技术中，该外部测试系统在测试该核心闪存单元阵列的适当功能期间，通过该半导体芯片222的接触垫226执行该核心闪存单元阵列编程、擦除以及读取操作。举例而言，在现有技术中，针对相对大的核心闪存单元阵列(如16Mb的闪存器件)，必须使用相对多数量的外部测试系统管脚以测试该半导体晶片220上的每一个半导体芯片。例如，在现有技术中，对在16Mb的闪存器件而言，当该外部测试系统直接在该核心闪存单元阵列上执行编程、擦除以及读取操作时，必须使用46支外部测试系统管脚。当该外部测试系统具有500支管脚时，由于测试每一个半导体芯片各需使用46支管脚，因此仅可同时测试10个半导体芯片。
然而，当前亟需要同时测试最大数量的半导体芯片以使闪存器件制造期间的产量最大化。举例而言，可通过具有更多支管脚的外部测试系统以同时测试更大量的半导体芯片。但是，具有过多数量管脚的外部测试系统可能需要更高的成本。此外，随着科技的进步而提升的闪存器件的位数，在习知技术中，当该外部测试系统直接在该核心闪存单元阵列上执行编程、擦除以及读取操作时，每一个半导体芯片可能要求更多的外部测试系统管脚，进而降低产量。因此，需要一种使测试每一个半导体芯片上的闪存器件所使用的管脚数量最小化的机制，据此通过具有有限的总管脚数的外部测试系统可同时测试最多数量的半导体芯片，以增加闪存器件制造期间的产量。
发明内容
据此，在本发明的主要方面，在测试半导体芯片上的闪存器件期间执行编程、擦除以及读取操作是通过BIST系统在半导体芯片内的片上执行的，该BIST系统随着相同的半导体芯片上的闪存器件而形成在片上的。因此，可排除用于编程、擦除以及读取操作的外部测试系统所的管脚，以减少用在测试半导体芯片上每一个闪存器件的管脚数。
在本发明的一个实施例中，在一种用在测试形成在半导体芯片上的核心闪存单元阵列的系统与方法中，在第一状态期间，测试类型数据从外部测试系统输入至形成在该半导体芯片上的第一数据储存器件。形成在该半导体芯片上的测试类型译码器将该测试类型数据译码，以确定BIST是否被该外部测试系统所唤起。在第二状态期间，当该BIST被外部测试系统所唤起时，测试模式数据连续的从该外部测试系统输入至形成在该半导体芯片上的第二数据储存器件。
该测试模式数据定义有在该核心闪存单元阵列上将要执行的所需的闪存测试模式。每一个测试模式对应于在该核心闪存单元阵列施加偏置的各个图形以及针对核心闪存单元阵列编程与擦除状态的各个预期图形。形成在该半导体芯片上的前端状态机，将该测试模式数据译码以决定用于执行该预期测试模式的指令。
形成在该半导体芯片上的后端状态机，在第三状态期间，依据由该前端状态机所决定的指令执行预期的测试模式。针对每一个预期的测试模式，该后端状态机依据在该核心闪存单元阵列施加偏压的各个图形在该闪存单元阵列上施加电压。针对每一个预期的测试模式，在后端状态机依据各个在该核心闪存单元阵列施加偏置的图形在该闪存单元阵列上施加电压后，该后端状态机针对该闪存单元阵列测量编程与擦除状态的图形。此外，该后端状态机通过比较该测量出的编程与擦除状态的图形与该所预期的闪存单元阵列来测量编程与擦除状态的图形，以决定每一个预期的测试模式的结果是通过还是失败。
在第三状态期间，对应于每一个预期测试模式的各个测试通过与否的结果被储存在形成在该半导体芯片上的第三数据储存器件。在第四状态期间，储存在该第三数据储存器件中对应于每一个预期测试模式的各个测试通过与否的结果被连续的输出至该外部测试系统。
当该第一数据储存器件、第二数据储存器件和第三数据储存器件分别为串行移位寄存器中的一部分时，将可凸显本发明特有的功效。在此情况下，在第二状态期，间该测试数据通过一个输入/输出管脚连续的从该外部测试系统移位至该串行移位寄存器的第一部分中。此外，在第三状态期间，对应于每一个所需测试模式的各个测试通过与否的结果被储存在该串行移位寄存器的第二部分中，并在第四状态期间通过一个输入/输出管脚连续的输出。
由于该闪存单元阵列上的编程、擦除以及读取操作在半导体芯片上以片上方式执行，用于测试每一个半导体芯片的外部测试系统的管脚数会减少。该用于测试每一个半导体芯片的外部测试系统的管脚数量包括多支控制信号管脚，多支电源管脚，以及多支输入/输出管脚。举例而言，依据本发明的一个实施例，可包括三支控制信号管脚，二支电源管脚，以及二支输入/输出管脚。
用于测试每一个半导体芯片的管脚数会从现有技术的46支减少至7支。使用此种减少的管脚数，通过具有有限的总管脚数的外部测试系统可同时测试最大数量的半导体芯片，以使闪存器件制造期间的产量最大化。
通过阅读参照附图的本发明的详细说明将更容易了解本发明的前述与其它的特征与优点。
附图说明
图1显示了闪存单元的剖面图；
图2显示了图1的闪存器件的电路图；
图3显示了包含闪存器件的闪存单元阵列；
图4显示了具有多个半导体芯片的半导体晶片，且该每一个半导体芯片上形成有各自的闪存单元阵列；
图5显示了依据现有技术，其上形成有闪存单元阵列以及用于在该外部测试系统直接在该闪存单元阵列上执行编程、擦除与读取操作时测试该闪存单元阵列的接触垫的示例半导体芯片；
图6显示了依据本发明一个方面的在该半导体芯片上伴随该闪存单元阵列而建立在片上的BIST系统，据此在该闪存器件测试期间，该编程、擦除与读取操作在该半导体芯片的片上予以执行；
图7显示了依据本发明一个实施例的图6的BIST系统的构件的基本方块图；
图8显示了依据本发明一个实施例的图7的BIST系统的构件的方块图；
图9显示了依据本发明一个实施例的在图6和7的BIST系统中用于执行多个闪存测试模式的图8的BIST接口的操作步骤流程图；
图10显示了依据本发明一个实施例的来自该外部测试系统的用于安排图8的BIST接口的第一状态、第二状态、第三状态与第四状态发生的控制信号的时序图；
图11显示了依据本发明一个实施例的在该BIST接口的串行移位寄存器中的数据示例；
图12显示了依据本发明另一实施例的被多个半导体芯片所共享的外部测试系统管脚，用于在该多个半导体芯片的各个核心闪存单元的片上测试期间进一步使产量最大化；
图13显示了依据本发明一个实施例的图7的后端BIST状态机的构件的方块图；
图14显示了依据本发明一个实施例的包括用于执行每一个BIST模式的START、JUICE、VERIFY1、VERIFY2、APD、HTRB、DONE和HANG状态的图13的后端BIST状态机的相对少量的状态；
图15显示了依据本发明一个实施例的当当前BIST模式用于在该核心闪存单元上施加编程和/或擦除电压时，图13的后端BIST状态机的操作步骤流程图；
图16显示了划分为多个区块与扇区的核心闪存单元；
图17显示了形成在图16的核心闪存单元的每一个区块中的64位线与64字线；
图18显示了依据本发明一个实施例的当当前BIST模式包括读取针对多个核心闪存单元中的每一个核心闪存单元而予以编程或擦除的各个逻辑状态时，图13的后端BIST状态机的操作步骤流程图；
图19显示了依据本发明一个实施例的当当前BIST模式用于在多个核心闪存单元中的每一个核心闪存单元的位线与字线上施加应力电压时，图13的后端BIST状态机的操作步骤流程图；
图20显示了依据现有技术的该外部测试系统执行用于通过闪存单元冗余组件取代核心闪存单元的缺陷地址，以修复该核心闪存单元的缺陷地址的内容可寻址存储器(content addressable memory；CAM)的方块图；
图21显示了依据本发明一个实施例的具有附加步骤的用于在片上执行内容可寻址存储器(CAM)编程，通过闪存单元冗余组件取代核心闪存单元的缺陷地址，来片上修复该核心闪存单元的缺陷地址的图15的流程图；
图22显示了位于闪存单元冗余组件中闪存单元的缺陷地址；
图23显示了依据本发明一个实施例的具有附加步骤的用于在片上执行内容可寻址存储器(CAM)编程，通过闪存单元冗余组件取代核心闪存单元的缺陷地址，来片上修复该核心闪存单元的缺陷地址的图18的流程图；
图24显示了依据现有技术划分为多个区块的核心闪存单元；
图25显示了依据本发明一个实施例的可用于修复在核心闪存单元的每一个区块中核心闪存单元的缺陷地址的各组的二个冗余组件；
图26显示了依据本发明一个实施例的在修复程序期间用于通过片上修复该核心闪存单元的缺陷地址的构件方块图；
图27显示了依据本发明一个实施例的在图26的该构件操作用于片上修复该核心闪存单元的缺陷地址的期间该修复程序的流程图；
图28显示了依据本发明一个实施例的图26的FAILREP逻辑的实施示例；
图29显示了用于在适当的内容可寻址存储器(CAM)编程变化期间产生变量的现有技术的内容可寻址存储器(CAM)逻辑；
图30显示了依据本发明一个实施例的通过图28的FAILREP逻辑所产生的FAILREP值的值表；
图31显示了依据本发明一个实施例的图26的修复匹配单元实施例的示例；
图32显示了依据本发明一个实施例的通过图26的修复匹配单元所产生的REDOK值的值表；
图33显示了依据本发明一个实施例的用于测试形成在具有核心闪存单元阵列形成其上的半导体芯片上的该BIST系统的后端状态机的功能且不考虑该核心闪存单元阵列的功能的系统构件；
图34显示了依据本发明一个实施例的图33的系统中的信号选择器实施例的示例；
图35显示依据本发明一个实施例的图33的系统中的诊断匹配逻辑实施例的示例；
图36显示了依据本发明一个实施例的图35的诊断匹配逻辑中信号锁存实施例的示例；
图37显示了依据本发明一个实施例的产生在图35的诊断匹配逻辑中具有针对图36的信号锁存的结果Q输出的可能的复位或设定值的表；
图38显示了依据本发明一个实施例的当BIST模式在该诊断模式被唤起后通过该后端状态机执行该核心闪存单元阵列的闪存单元编程时，由图33的该后端状态机所进入的状态的流程图；
图39显示了依据本发明一个实施例的当BIST模式在该诊断模式被唤起后通过该后端状态机执行该核心闪存单元阵列的闪存单元擦除时，由图33的该后端状态机所进入的状态的流程图；
图40显示了依据本发明一个实施例的当BIST模式在该诊断模式被唤起后随着所插入的擦除后自动程序干扰(Auto Program Disturbafter Erase；APDE)通过该后端状态机执行该核心闪存单元阵列的闪存单元擦除时，由图33的该后端状态机所进入的状态的流程图；
图41显示了依据本发明一个实施例的当BIST模式在该诊断模式被唤起后通过该后端状态机针对该核心闪存单元阵列的每一个闪存单元读取各个编程或擦除的逻辑状态时，由图33的该后端状态机所进入的状态的流程图；
图42显示了依据本发明一个实施例的位于BIST系统中包括地址序列发生器缓冲器与地址定序控制逻辑的地址序列发生器的方块图；
图43显示了依据本发明一个实施例的图42的地址序列发生器的多个地址定序缓冲器；
图44显示了依据本发明一个实施例的由该地址定序控制逻辑所产生的用于复位该地址定序缓冲器以开始在该BIST模式的起始位置寻址的复位信号；
图45显示了依据本发明一个实施例的当二个相邻的X地址相互镜像时由用于实现该X地址物理的相邻定序的X地址位子集的地址定序控制逻辑所执行由的控制；
图46显示了依据本发明一个实施例的用于指示每一个将由外部测试系统存取的单次可编程(One Time Programmable；OTP)闪存单元的地址而将来自BIST接口的寄存器的位图形耦合至Y地址缓冲器的子集；
图47显示了依据本发明一个实施例的用于决定冗余闪存单元是否是待定序的冗余定序使能逻辑与最大列地址选择器；
图48显示了核心闪存单元的最后列与冗余闪存单元的最后列；
图49显示了依据本发明一个实施例的由用于决定冗余闪存单元是否是待定序的该定序使能逻辑与最大列地址选择器所使用的信号的时序图；
图50显示了依据本发明一个实施例的由用于通过多个扇区的写保护内容可寻址存储器(Write Protect Content Addressable Memories；WPCAM)定序的地址定序缓冲器的地址定序控制逻辑所执行的控制；
图51显示了依据本发明一个实施例的用于通过多个扇区的写保护内容可寻址存储器定序的位图形表；
图52显示了依据本发明一个实施例的用于指示待擦除修剪的基准单元(reference cell)的地址而将来自BIST接口的寄存器的位图形耦合至Y地址缓冲器的子集；
图53显示了依据本发明一个实施例的在擦除修剪BIST模式期间具有Y地址缓冲器的子集的基准单元的地址定序表；
图54显示了依据本发明一个实施例的用于利用地址定序缓冲器的Y地址缓冲器的子集通过该基准单元擦除修剪具有定序的基准单元的流程图；
图55显示了依据本发明一个实施例的用于依据X最小最大原则与Y最小最大原则控制信号，在字线地址增加前通过每一个位线或在位线地址增加前通过每一个字线定序的地址定序缓冲器的地址定序控制逻辑所执行的控制；
图56显示了依据本发明一个实施例的用于通过替代的闪存单元通过针对检查板BIST模式的闪存单元列与行定序的地址定序缓冲器的地址定序控制逻辑所执行的控制；
图57显示了依据本发明一个实施例的用于通过位于闪存单元扇区的对角线位置的每一个闪存单元定序的地址定序缓冲器的地址定序控制逻辑所执行的控制；
图58显示了依据本发明一个实施例的针对闪存单元扇区的八个子扇区具有八个对角线的闪存单元的扇区的示例；
图59显示了依据本发明一个实施例的用于针对每一个具有形成在半导体芯片的多个图形产生逻辑单元且该半导体芯片具有闪存单元阵列的BIST模式产生预期的位图形的系统的方块图；
图60显示了依据本发明一个实施例的编程图形产生逻辑单元、擦除图形产生逻辑单元、对角线图形产生逻辑单元以及检查板图形产生逻辑单元的示例；
图61显示了依据本发明一个实施例的图60的对角线图形产生逻辑单元的示例；
图62显示了依据本发明一个实施例的图60的检查板图形产生逻辑单元的示例；
图63显示了由四乘四闪存单元阵列及在其阵列中的各个位置的示例；
图64显示了当该当前BIST模式用于编程图63的闪存单元阵列的每一个闪存单元时所有逻辑低状态所预期的位图形；
图65显示了当该当前BIST模式用于擦除图63的闪存单元阵列的每一个闪存单元时所有逻辑低状态所预期的位图形；
图66显示了当该当前BIST模式用于逻辑低或高状态的检查板图形时图63的闪存单元阵列所预期的位图形；
图67显示了当该当前BIST模式用于仅位于闪存单元阵列的对角线位置的逻辑低状态的对角线图形时图63的闪存单元阵列所预期的位图形；
图68显示了图63的闪存单元阵列每一个位置的闪存单元的各个X地址与各个Y地址表；
图69显示了依据本发明一个实施例的图59的图形选择器实施例的示例；
图70显示了在擦除确认BIST模式期间将被擦除确认的闪存单元的四列乘四行选择器的示例；
图71显示了依据本发明一个实施例的在片上擦除确认BIST模式期间用于记录施加在闪存单元扇区上的擦除脉冲数的系统的方块图；
图72显示了依据本发明一个实施例的在片上擦除确认BIST模式期间用于记录施加在闪存单元扇区上的擦除脉冲数的图71的系统的脉冲记数控制器中的组件；
图73显示了依据本发明一个实施例的在片上擦除确认BIST模式期间用于记录施加在闪存单元扇区上的擦除脉冲数的图71和72的系统操作的流程图；
图74显示了依据现有技术的包括在外围区域中的内容可寻址存储器且具有来自在芯片的外部测试系统的外编程极限电压的图4的半导体芯片的组件；
图75显示了依据本发明一个实施例的具有在该内容可寻址存储器测试期间在该半导体芯片中片上产生极限电压的BIST系统中的容限电压产生器装置的图4的半导体芯片的组件；
图76显示了依据本发明一个实施例的图75的容限电压产生器装置的电路图；
图77显示了具有二个内容可寻址存储器闪存单元的内容可寻址存储器的方块图；
图78显示了依据本发明一个实施例的在图76的容限电压产生器装置中用于控制耦接至高电压源的晶体管开关的电平转换器；
图79显示了依据本发明一个实施例的在图76的容限电压产生器装置操作期间的电平表；
图80显示了依据本发明一个实施例的在BIST模式被唤起期间当编程容限时图76的容限电压产生器装置的电平；
图81显示了依据本发明一个实施例的在BIST模式被唤起期间当擦除容限时图76的容限电压产生器装置的电平；
图82显示了依据本发明一个实施例的在手动模式被唤起期间当编程容限时图76的容限电压产生器装置的电平；以及
图83显示了依据本发明一个实施例的在手动模式被唤起期间当擦除容限时图76的容限电压产生器装置的电平。
为了明确的说明，所附的图式并未依据实际比例绘制。在图1至83中具有相同组件符号的组件视为具有相同结构与功能的组件。
具体实施方式
A.BIST(内建式自测试)系统
请参阅图6，在本发明的通常方面，BIST(内建式自测试)系统300形成在半导体芯片302上，该半导体芯片302具有形成在其上的闪存器件304。该闪存器件304例如可由图3所示的闪存单元阵列所组成。该半导体芯片302还具有形成在其上用于提供该闪存器件304与BIST系统300相连接的传导垫306。出于明确说明的目的，典型的具有比图6所示更多的传导垫形成在该半导体芯片302上。
图7显示了形成在具有核心闪存单元阵列304的片上的图6的BIST系统300的方块图。该BIST系统300由BIST接口312、前端接口314以及后端BIST状态机316所组成。该前端接口314耦接在外部测试系统318与前端接口314以及该外部测试系统318与后端BIST状态机316之间。该后端BIST状态机316耦接在该前端接口314、BIST接口312以及核心闪存单元阵列304之间。
请参阅图6和7，由该BIST接口312、前端接口314以及后端BIST状态机316所组成的BIST系统300形成在具有该核心闪存单元阵列304的半导体芯片302，所以该BIST系统300位于伴随有该核心闪存单元阵列304的片上。该外部测试系统318并非该BIST系统300的一部分。更具体而言，该外部测试系统318在该半导体芯片302之外并在该核心闪存单元阵列304测试期间与该BIST系统相连接。
在该核心闪存单元阵列304测试期间，该BIST接口312从该外部测试系统318输入控制信号以及测试数据以诠释来自该外部测试系统318的指令。此外，该BIST接口312输出由该核心闪存单元阵列304测试所产生的测试结果至该外部测试系统318。该后端BIST状态机316施加编程与擦除电压在该核心闪存单元阵列304，以测试该核心闪存单元阵列304。此外，该后端BIST状态机316在该核心闪存单元阵列304上执行读取操作以决定该核心闪存单元阵列304是否通过该核心闪存单元阵列304测试。
该前端接口314提供测试模式确认数据至该后端BIST状态机316，所以该后端BIST状态机316施加适当的编程与擦除电压图形在该核心闪存单元阵列304，用于按照该测试模式确认测试该核心闪存单元阵列304。在该核心闪存单元阵列304测试期间，对该核心闪存单元阵列304执行多个测试模式。举例而言，在该核心闪存单元阵列304测试期间大约有19种不同的测试模式在该核心闪存单元阵列304上执行。
为取得该核心闪存单元阵列304的编程与擦除状态的预期图形，每一个测试模式对应偏置该核心闪存单元阵列304的每一个闪存单元的各自的图形。举例而言，在其中一种测试模式中为取得编程与擦除闪存单元的预期的检查板图形，该闪存单元在该核心闪存单元阵列304的可替代的检查板图形中被编程与擦除。此外，在另一测试模式中，编程位于该核心闪存单元阵列304对角线的闪存单元以取得该编程闪存单元的预期的对角线图形。用于测试核心闪存单元阵列功能的测试模式对于闪存器件制造领域的技术人员是公知的。
该后端BIST状态机316依据针对测试模式偏置该核心闪存单元阵列304的各个图形，在该核心闪存单元阵列304的每一个闪存单元施加适当的编程与擦除电压。来自该前端接口314的测试模式确认指示将由该后端BIST状态机316执行的当前测试模式。
当该后端BIST状态机316针对该测试模式施加适当的电压在该核心闪存单元阵列后，该后端BIST状态机316针对该核心闪存单元阵列测量编程与擦除状态的图形。此外，针对该测试模式，该后端BIST状态机316通过比较该核心闪存单元阵列所测量的编程与擦除状态图形与预期的编程与擦除状态图形，决定该测试模式的结果是通过还是失败。来自该后端BIST状态机316的测试通过与否的结果被储存在该BIST接口312中。
B.BIST(内建式自测试)系统
图8显示了该BIST接口312实施例的示例的方块图。请参阅图8，该BIST接口312包括串行移位寄存器320。串行移位寄存器电子领域的技术人员所公知的。此外，该BIST接口312包括用在驱动该串行移位寄存器320以连续的转换数据位的移位寄存器时钟321。该BIST接口312还包括用在输入数据至该串行移位寄存器320或从该串行移位寄存器320输出数据位的第一缓冲器322、第二缓冲器323以及第三缓冲器338。此外，该BIST接口312包括逻辑控制器325、测试类型译码器326、锁定信号产生器327以及存储器位置译码器328。
图9显示了在该核心闪存单元阵列304测试期间，该BIST系统300中BIST接口312的操作步骤流程图。此外，图10显示了在该核心闪存单元阵列304测试期间，该控制信息与数据的时序图。请参阅图7、8、9和10，该外部测试系统318传送包括有CE/(芯片使能条)信号设定为高电位的CE/(芯片使能条；chip enable bar)信号的第一组控制信号至该BIST接口312的逻辑控制器325，以指示第一状态(ST1)的起始(在图9的步骤352与图10的时间点402)。通过此高电位CE/信号，该串行移位寄存器320在第一寄存器330处复位为不包含高电位“1”位的低电位“0”位。
此外，通过此高电位CE/信号，该逻辑控制器325设定该第一状态(ST1)的信号为高电位。该ST1信号耦接至通过来自该外部测试系统318的WE/(写入使能条；write enable bar)时钟信号驱动的移位寄存器时钟321。该移位寄存器时钟321根据由该外部测试系统318所提供的WE/时钟信号产生时钟信号，用于驱动该串行移位寄存器320以使用该WE/时钟信号移位来自该外部测试系统318的测试类型数据。
请参阅图8和9，在第一状态期间，该测试类型数据包括移位至第一部分332的第一组三个数据位，该第一部分332包括三个串行移位寄存器320的寄存器。当该第一缓冲器322开启时，这些第一组三个数据位通过该外部测试系统318的第一IO1(输入/输出)管脚输入至该串行移位寄存器320的第一部分332。此外，该测试类型数据包括第二组三个数据位，其移位至包括三个串行移位寄存器320的寄存器的第二部分333。当该第二缓冲器323开启时，这些第二组三个数据位通过该外部测试系统318的第二IO2(输入/输出)管脚输入至该串行移位寄存器320的第二部分333。该测试类型数据的第一组与第二组三个位于该WE/时钟信号的三个周期后被移位至该串行移位寄存器320的第一部分332与第二部分333(图9的步骤354)。
该串行移位寄存器320的第一部分332与第二部分333耦接至该测试类型译码器326。在该测试类型数据的第一组与第二组三个位通过该WE/时钟信号的三个周期移位至该串行移位寄存器320的第一部分332与第二部分333后，该测试类型译码器326将该测试类型数据的第一组与第二组三个位予以译码以决定该外部测试系统318是唤起BIST模式还是手动模式(图9的步骤356)。各个适当的数据字节合必须通过该外部测试系统318作为该测试类型数据的第一组与第二组三个位被输入，以唤起每一个BIST模式或手动模式。用于执行该测试类型译码器326的译码器技术是电子领域技术人员所公知的。
该外部测试系统318唤起手动模式以禁止该BIST模式工作，以使该外部测试系统318可如现有技术般的针对该核心闪存单元阵列304而直接在该核心闪存单元阵列304执行编程、擦除以及读取操作。另一方面，该外部测试系统318唤起BIST模式以针对该核心闪存单元阵列304通过片上执行编程、擦除以及读取操作。
当相应于该BIST模式的适当的数据字节的组合通过该外部测试系统318作为该测试类型数据的第一组与第二组三个位被输入时，该测试类型译码器326接着将该STEST标记设定为高电位，而MTEST标记则保持低电位。此外，当另一个相应于该手动模式的适当的数据字节的组合通过该外部测试系统318作为该测试类型数据的第一组与第二组三个位被输入时，则该测试类型译码器326接着将该MTEST标记设定为高电位，而STEST标记则保持低电位。该STEST标记与MTEST标记被传送至该逻辑控制器325。另一方面，当相应于该BIST模式或手动模式的适当的数据字节的组合并失败该外部测试系统318作为该测试类型数据的第一组与第二组三个位被输入时，该STEST标记与MTEST标记则均保持低电位。
此外，在该测试类型数据的第一组与第二组三个位通过该WE/时钟信号的三个周期移位至该串行移位寄存器320的第一部分332与第二部分333后，在该第一寄存器330设定的高电位移位至第四寄存器334。该第四寄存器334的内容耦接至锁定信号产生器327。当该第四寄存器334的内容在该测试类型数据的第一组与第二组三个位通过该WE/时钟信号的三个周期移位至该串行移位寄存器320的第一部分332与第二部分333后，该锁定信号产生器327自动设定该LOCK标记为高电位。在该时间点，来自第一寄存器330的高电位移位至该第四寄存器334。设定为高电位的LOCK标记也移位至该逻辑控制器325以指示该测试类型译码器326已将该测试类型数据予以译码。再者，当该LOCK标记设定为高电位时，该第一状态结束，且该串行移位寄存器320的内容复位为低电位。
当该逻辑控制器325确定该外部测试系统318唤起手动模式时，由于该MTEST标记通过测试类型译码器被设定为高电位(图9的步骤358)时，该闪存单元阵列将不会利用该BIST系统300针对多个测试模式予以测试。取而代之的是，该外部测试系统318如同现有技术般依据手动模式针对该多个测试模式执行测试(图9的步骤360)。
当该锁定标记设定为高电位时，该逻辑控制器325确定该外部测试系统3 18既未唤起手动模式也未唤起BIST模式时，由于该STEST标记与该MTEST标记均被设定为高电位(图9的步骤358)时，则通过该逻辑控制器输入失败(fail)模式(图9的步骤362)。在失败模式中，无用(garbage)数据位储存在该串行移位寄存器320中，所以当该外部测试系统318读取到该无用数据位时，该外部测试系统318确定该失败模式已发生。
当该逻辑控制器325确定该外部测试系统318唤起该BIST模式时，因为该STEST标记设定为高电位(图9的步骤356)，则执行图9的流程图的操作步骤复位。此种用于唤起该BIST模式的测试类型数据的数据位译码用于确认使用者未意外的唤起该BIST模式，所以该核心闪存单元阵列304不会在该核心闪存单元阵列304制造后由消费者在该核心闪存单元阵列304使用期间不可控制的执行片上测试。
请参阅图8、9和10，当该逻辑控制器325确定该外部测试系统318唤起该BIST模式时，第二状态(ST2)通过该BIST系统300被输入(在图9的步骤364与图10的时间点404)。在此情况下，来自该逻辑控制器的ST2标记设定为高电位并耦接至该移位寄存器时钟321。在通过将该ST2标记设定为高电位而起始第二状态后，该外部测试系统318通过WE/控制管脚提供WE/时钟信号并通过第二IO2(输入/输出)管脚提供第二输入/输出时钟信号。通过将该ST2标记设定为高电位，该移位寄存器时钟321根据该WE/时钟信号与第二IO2(输入/输出)时钟信号的结合产生用于驱动该串行移位寄存器320的时钟信号。举例而言，该串行移位寄存器320在该WE/时钟信号转换成高电位而第二IO2(输入/输出)时钟信号接着转换为低电位的结合发生时移动一个位。此种结合确保该串行移位寄存器320不会在单独的WE/时钟信号或单独的第二IO2(输入/输出)时钟信号的不可控制的噪声转换下错误的移动一位。
当该移位寄存器时钟321驱动该串行移位寄存器320时，包括一系列数据位的测试模式数据连续的移位至该串行移位寄存器320的第三部分335。当该第一缓冲器322被开启时通过该外部测试系统318经过该第一IO1(输入/输出)管脚将该测试模式数据提供至该第一寄存器330。图11显示在第二状态后该串行移位寄存器320的内容的示例。在图11的实施例中，该串行移位寄存器320的第一组八个寄存器包含该串行移位寄存器320的第三部分335，而该串行移位寄存器320的第二组八个寄存器包含该串行移位寄存器320的第四部分336。该测试模式数据连续的移位至该串行移位寄存器320的第三部分335(图9的步骤336)。该测试模式数据指示由该外部测试系统318选择的将通过该BIST系统300在该核心闪存单元阵列304上执行的一组预期的测试模式。
每一个测试模式针对该核心闪存单元阵列304编程与擦除状态的预期图形对应于偏压该核心闪存单元阵列304的每个闪存单元的各个图形。举例而言，在一种测试模式中，该核心闪存单元针对编程与擦除核心闪存单元的预期的检查板图形，在该核心闪存单元阵列304的可替换检查板图形中被编程与擦除。此外，在另一种测试模式中，位于该核心闪存单元阵列304对角线的闪存单元针对编程闪存单元的预期的对角线图形被编程。此种用于测试该核心闪存单元阵列功能的测试模式对于闪存器件制造领域的技术人员是公知的。
在该核心闪存单元阵列304测试期间，对该核心闪存单元阵列304执行多个测试模式。在一个示例中，在该核心闪存单元阵列304测试期间，大约有十九种不同测试模式可在该核心闪存单元阵列304上执行。在本发明的实施例中，该测试模式数据是用于指示这些测试模式中被该外部测试系统318所选择的测试模式，以作为将由该BIST系统300在该核心闪存单元阵列304执行的预期的测试模式的数据位码。
请参阅图11，来自该第一组三个寄存器的第一组三个位指示被该外部测试系统318所选择的测试模式组。每一个测试模式组对应一组五种可能的测试模式。每一个可能的测试模式被分配至该串行移位寄存器320的各个移位寄存器，该寄存器被设定为高电位用于选择作为将在该核心闪存单元阵列304上执行的预期测试模式的测试模式。举例而言，该第一组三个移位寄存器中“1，0，0”的数字码指示第一组可能的测试模式组，该第一组可能的测试模式组包括通过该外部测试系统318选择的第一测试模式(#1)、第二测试模式(#2)、第三测试模式(#3)、第四测试模式(#4)以及第五测试模式(#5)。接着，若该第一测试模式(#1)是在该核心闪存单元阵列304上待执行的预期测试模式时，该第四移位寄存器设定为高电位，否则设定为低电位。同样的，若该第二测试模式(#2)是预期的测试模式时，该第五移位寄存器设定为高电位，否则设定为低电位，若该第三测试模式(#3)是预期的测试模式时，该第六移位寄存器设定为高电位，否则设定为低电位，若该第四测试模式(#4)是预期的测试模式时，该第七移位寄存器设定为高电位，否则设定为低电位，以及若该第五测试模式(#5)是预期的测试模式时，该第八移位寄存器设定为高电位，否则设定为低电位。
另一方面，该第一组三个移位寄存器中“1，0，1”的数字码指示第二组可能的测试模式，该第二组可能的测试模式包括通过该外部测试系统318选择的第六测试模式(#6)、第七测试模式(#7)、第八测试模式(#8)、第九测试模式(#9)以及第十测试模式(#10)。接着，若该第六测试模式(#6)是在该核心闪存单元阵列304上待执行的预期测试模式时，该第四移位寄存器设定为高电位，否则设定为低电位。同样的，若该第七测试模式(#7)是预期的测试模式时，该第五移位寄存器设定为高电位，否则设定为低电位，若该第八测试模式(#8)是预期的测试模式时，该第六移位寄存器设定为高电位，否则设定为低电位，若该第九测试模式(#9)是预期的测试模式时，该第七移位寄存器设定为高电位，否则设定为低电位，以及若该第十测试模式(#10)是预期的测试模式时，该第八移位寄存器设定为高电位，否则设定为低电位。
此外，该第一组三个移位寄存器中“1，1，0”的数字码指示第三组可能的测试模式，该第三组可能的测试模式包括通过该外部测试系统318选择的第十一测试模式(#11)、第十二测试模式(#12)、第十三测试模式(#13)、第十四测试模式(#14)以及第十五测试模式(#15)。接着，若该第十一测试模式(#11)是在该核心闪存单元阵列304上待执行的预期测试模式时，该第四移位寄存器设定为高电位，否则设定为低电位。同样的，若该第十二测试模式(#12)是预期的测试模式时，该第五移位寄存器设定为高电位，否则设定为低电位，若该第十三测试模式(#13)是预期的测试模式时，该第六移位寄存器设定为高电位，否则设定为低电位，若该第十四测试模式(#14)是预期的测试模式时，该第七移位寄存器设定为高电位，否则设定为低电位，以及若该第十五测试模式(#15)是预期的测试模式时，该第八移位寄存器设定为高电位，否则设定为低电位。
在此方法中，储存在该串行移位寄存器320的第三部分335中的测试模式数据指示在该核心闪存单元阵列304上待执行的预期测试模式。请参阅图7和8，该串行移位寄存器320的第三部分335耦接至该前端接口314，该前端接口314将该串行移位寄存器320的第三部分335中的数据位予以译码，以决定哪一个测试模式是希望通过该后端BIST状态机316予以执行的。此外，该前端接口指示执行预期测试模式的指令(图9的步骤368)。该前端接口314根据该译码的测试模式数据传送将通过该后端BIST状态机316执行的当前测试模式的各个确认。该前端接口314通过每一个作为当前测试模式的预期的测试模式而循环，直至所有预期的测试模式均通过该后端BIST状态机316被执行为止。
在该外部测试系统318传送该待储存在该串行移位寄存器320的第三部分335中的八个测试模式数据位后，该外部测试系统318传送第三组控制信号至指示该第三状态起始的该逻辑控制器325(图9的步骤370与图10的时间点406)，该第三组控制信号包括通过OE(输出使能条；output enable bar)/控制管脚设定为低电位的OE/(输出使能条；output enable bar)信号，通过WE/控制管脚设定为低电位的WE/控制信号，以及设定为低电位作为控制信号的第二IO2(输入/输出)管脚。该逻辑控制器325将第三状态(ST3)标记设定为高电位以指示第三状态的起始。该ST3标记耦接至不提供时钟信号至该串行移位寄存器320的移位寄存器时钟321，因此在该串行移位寄存器320中的数据在第三状态期间并不会被移位。
在第三状态期间，该后端BIST状态机316以该前端接口314所决定的顺序执行每一个由该测试模式数据所指示的预期测试模式(图9的步骤372)。该逻辑控制器325将该BSTART标记为高电位以控制该后端BIST状态机316来开始执行由该前端接口314所决定的预期测试模式。该前端接口314传送将由该后端BIST状态机316执行的当前测试模式的各个确认。在第三状态期间，该前端接口314与该后端BIST状态机316通过每一个作为当前测试模式的预期测试模式而循环，直至所有预期测试模式均通过该后端BIST状态机316被执行为止。
在一个实施例中，该前端接口314为译码器并通过硬接线连接至包含该串行移位寄存器320的第三部分335的第一组八个寄存器。此外，该前端接口314通过十五个测试模式标记耦接至该后端BIST状态机316。每一个测试模式标记对应该十五个测试模式中各个测试模式。在此情况下，该前端接口将该串行移位寄存器320的第三部分335的八个数据位予以译码，并对应将由该后端BIST状态机316执行的当前测试模式将该十五个测试模式标记的其中之一设定为高电位。用于执行该前端接口314的译码器技术是电子领域的技术人员所公知的。
请参阅图7、8和11，当该串行移位寄存器320的第四、第五、第六、第七或第八寄存器中的数据位被设定为高电位时，该前端接口通过任何被选择的测试模式而循环。此外，该前端接口提供指示前述五种测试模式中哪一个为当前测试模式的BSTART值。举例而言，对任何测试模式组而言，若相应于该第四寄存器的测试模式是当前测试模式，则该BSTAT值为“1”。若相应于该第五寄存器的测试模式是当前测试模式，则该BSTAT值为“2”。若相应于该第六寄存器的测试模式是当前测试模式，则该BSTAT值为“3”。若相应于该第七寄存器的测试模式是当前测试模式，则该BSTAT值为“4”。若相应于该第八寄存器的测试模式是当前测试模式，则该BSTAT值为“5”。该BSTAT值可由该前端接口314通过三个数据位而以二进制形式予以表示。
当该前端接口314传送将由该后端BIST状态机316执行的当前测试模式的各个确认时，该后端BIST状态机316针对当前测试模式依据偏压该核心闪存单元阵列的各个图形，在该核心闪存单元阵列的每一个闪存单元施加适当的编程或擦除电压。此外，在该后端BIST状态机316针对当前测试模式施加适当的电压在该核心闪存单元阵列后，该后端BIST状态机测量该核心闪存单元阵列的编程与擦除状态的图形。再者，针对当前测试模式，该后端BIST状态机316通过比较该核心闪存单元阵列测量的编程与擦除状态的图形与预期的编程与擦除状态的图形来决定该当前测试模式的结果是通过还是失败(图9的步骤374)。
在第三状态期间(图9的步骤374)，由该后端BIST状态机316所提供的通过或失败的结果被储存在该串行移位寄存器320的第四部分336。请参阅图7、8和11，对应每个测试模式的各个通过或失败结果存储在该串行移位寄存器320的第四部分336的各个寄存器。请参阅图11，举例而言，当该第一组三个移位寄存器中“1，0，0”的数字码指示第一组可能的测试模式被选择时，相应于该第一测试模式(#1)的各个通过或失败的结果被储存在第十六移位寄存器。同样的，相应于该第二测试模式(#2)的各个通过或失败的结果被储存在第十五移位寄存器，相应于该第三测试模式(#3)的各个通过或失败的结果被储存在第十四移位寄存器，相应于该第四测试模式(#4)的各个通过或失败的结果被储存在第十三移位寄存器，以及相应于该第五测试模式(#5)的各个通过或失败的结果被储存在第十二移位寄存器。
另一方面，当该第一组三个移位寄存器中“1，0，1”的数字码指示第二组可能的测试模式被选择时，相应于该第六测试模式(#6)的各个通过或失败的结果被储存在第十六移位寄存器。同样的，相应于该第七测试模式(#7)的各个通过或失败的结果被储存在第十五移位寄存器，相应于该第八测试模式(#8)的各个通过或失败的结果被储存在第十四移位寄存器，相应于该第九测试模式(#9)的各个通过或失败的结果被储存在第十三移位寄存器，以及相应于该第十测试模式(#10)的各个通过或失败的结果被储存在第十二移位寄存器。
此外当该第一组三个移位寄存器中“1，1，0”的数字码指示第三组可能的测试模式被选择时，相应于该第十一测试模式(#11)的各个通过或失败的结果被储存在第十六移位寄存器。同样的，相应于该第十二测试模式(#12)的各个通过或失败的结果被储存在第十五移位寄存器，相应于该第十三测试模式(#13)的各个通过或失败的结果被储存在第十四移位寄存器，相应于该第十四测试模式(#14)的各个通过或失败的结果被储存在第十三移位寄存器，以及相应于该第十五测试模式(#15)的各个通过或失败的结果被储存在第十二移位寄存器。
针对当前测试模式，该后端BIST状态机316通过比较该核心闪存单元阵列测量的编程与擦除状态的图形与预期的编程与擦除状态的图形来决定该当前测试模式的结果是通过还是失败(图9的步骤374)。当该核心闪存单元阵列测量的编程与擦除状态的图形与预期的编程与擦除状态的图形大致相同时，接着将通过结果分配给该当前测试模式，若失败，则将失败结果分配给该当前测试模式。
该通过或失败的结果由该后端BIST状态机316传送至图8的存储器位置译码器328。用于指示哪一个测试模式时当前测试模式的该BSTAT值也由该前端接口314传送至该存储器位置译码器328。该存储器位置译码器将该BSTAT值予以译码，并将该当前测试模式的各个通过或失败的结果存储至相应于该当前测试模式的包含有该串行移位寄存器320的第四部分336的第十二、第十三、第十四、第十五或第十六寄存器中适当的一个寄存器中。
在本发明的一个实施例中，包含该串行移位寄存器320的第四部分336的第十二、第十三、第十四、第十五或第十六寄存器中的每一个寄存器在该第二状态前均复位为低电位“0”。接着，当该当前测试模式具有通过的结果，则该存储器位置译码器328相应于当前测试模式，在包含该串行移位寄存器320的第四部分336的第十二、第十三、第十四、第十五或第十六寄存器的其中一个寄存器中设定高电位“1”。另一方面，当该当前测试模式具有失败的结果，则相应于该当前测试模式的寄存器被设定为低电位“0”。用于执行该存储器位置译码器328的译码器技术对于电子领域的技术人员是公知的。
当该前端接口314与后端BIST状态机316具有通过所有由该串行移位寄存器320的第三部分335中的测试模式数据所指示的预期测试模式而循环时，该后端BIST状态机316将该BBUSY标记由高电位设定为低电位以指示该第三状态的结束(图10的时间点407)。在第三状态期间，该外部测试系统318通过该第二IO2(输入/输出)管脚轮询(poll)该BIST接口，且由于该轮询，来自该后端BIST状态机316的BBUSY标记通过该第一IO1(输入/输出)管脚传送至该外部测试系统318。在此情况下，在第三状态期间，针对该BBUSY标记，该第二IO2(输入/输出)管脚作为控制使能管脚，而该第一IO1(输入/输出)管脚则作为输出管脚。
在此方法中，当该BBUSY标记通过该后端BIST状态机316由高电位被设定为低电位以指示第三状态结束时，该外部测试系统318会被通知该后端BIST状态机316已完成每一个预期的测试模式的执行。该外部测试系统318接着将包括设定为低电位的WE/控制信号与设定为低电位的第二IO2(输入/输出)管脚的作为控制信号的第四组控制信号传送至该逻辑控制器325用于指示该第四状态(ST4)的起始(图9的步骤376与图10的时间点408)。在此情况下，该逻辑控制器325将该ST4标记设定为高电位。在该第四状态期间，针对每一个预期的测试模式储存在该串行移位寄存器320的第四部分336中的各个通过或失败的结果被输出至该外部测试系统318(图9的步骤378)。
在第四状态期间，该外部测试系统318通过第二IO2(输入/输出)管脚提供第二IO2时钟信号并通过OE/控制管脚提供OE/时钟信号。当该移位寄存器时钟321从逻辑控制器325接收高电位的ST4标记时，通过由该第二IO2时钟信号与OE/时钟信号结合所产生的时钟信号驱动该串行移位寄存器320。举例而言，该串行移位寄存器320在每一个第二IO2时钟信号与OE/时钟信号的组合产生时移动一个位，并接着设定为高电位。此种结合确保该串行移位寄存器320不会在单独的OE/时钟信号或单独的第二IO2时钟信号的不可控制的噪声转换下错误的移位。当该串行移位寄存器320通过该时钟信号予以驱动时，该串行移位寄存器320的内容移位至该外部测试系统318。在该串行移位寄存器320的内容移位至该外部测试系统318期间，该第三缓冲器338开启，因此最后移位寄存器337的内容通过第一IO1管脚输出。
针对每一个预期的测试模式的各个通过或失败的结果储存该串行移位寄存器320的第四部分336中的各个位置。因此，该外部测试系统318依据储存在该串行移位寄存器320的第四部分336中的各个位置的各个通过或失败的结果，决定哪一个预期测试模式具有通过的结果而哪一个预期测试模式具有失败的结果。然后该闪存器件304可依据该通过或失败的结果予以储存。举例而言，若任何一个该预期的测试模式都具有失败的结果时，具有该闪存器件304的半导体芯片302可被标示为废料。
在本发明的另一个实施例中，储存在该串行移位寄存器320的第三部分335中的八位测试模式数据在第四状态期间也通过该缓冲器338与该第一IO1(输入/输出)管脚移位至该外部测试系统318(图9的步骤378)。在此实施例中，该外部测试系统318通过确定自该串行移位寄存器320的第三部分335中移位出去的八位测试模式数据是否具有适当的位图形，来决定该八位测试模式数据在第二状态期间是否适当的从该外部测试系统318移位至该串行移位寄存器320的第三部分335。
无论如何，当该串行移位寄存器320的第四部分336中的所有通过或失败的结果输出至该外部测试系统318时，第四状态终止。此时，该外部测试系统318可传送复位控制信号至该逻辑控制器325(图9的步骤380)，该信号包括设定为低电位的WE/控制信号，且该OE/控制信号设定为高电位而该第二IO2(输入/输出)管脚设定为高电位作为控制信号。
若该外部测试系统318传送复位控制信号至该逻辑控制器325，该BIST接口312接着回复至第二状态(图9的步骤364)以重复第二状态、该第三状态以及第四状态，用于执行第二组预期的测试模式。请参阅图11，举例而言，当该“1，0，0”数字码在该串行移位寄存器320的第一组三个移位寄存器中时，在该第一组预期的测试模式执行后，通过该外部测试系统318输入“1，0，1”数字码至该串行移位寄存器320的第一组三个移位寄存器可再次执行该第二状态以指示该第二组预期的测试模式。在此情况下，针对该第二组预期的测试模式，该第二状态、该第三状态以及第四状态会重复执行直到该第二组预期的测试模式的各个通过或失败的结果输出至该外部测试系统318为止。
在此方法中，在针对每一组预期的测试模式的第四状态后，当该外部测试系统318传送该复位控制信号至该逻辑控制器325时，该第二状态、该第三状态以及第四状态会针对不同组的预期测试模式予以重复，以使多组测试模式可通过该BIST系统300被执行。另一方面，在任何的第四状态结束时，当该复位控制信号没有由该外部测试系统318确认时，该BIST模式结束。
通过以片上的方式在每一个半导体芯片中的核心闪存单元上执行编程、擦除以及读取操作，仅利用最少数量的外部测试系统318的管脚测试每一个半导体芯片。举例而言，在此处所描述的本发明实施例中，利用二个IO(输入/输出)管脚通过该外部测试系统318输入该测试类型数据与该测试模式数据至该串行移位寄存器320，并自该串行移位寄存器320输出通过或失败的结果至该外部测试系统318。此外，由该外部测试系统318所提供的三个管脚用于CE/、WE/与OE/控制信号，而二个管脚则用于电源。
在本发明的一个实施例中，专用在每一个半导体芯片测试的管脚数从46支减少至7支，因此可通过该外部测试系统31同时测试的半导体芯片数也增加至大约七倍。请参阅图4和6，该半导体晶片220的每一个半导体芯片具有各自的伴随着各自的核心闪存单元阵列304而形成在该半导体芯片上的BIST系统300。请参阅图4、6、7和8，外部测试系统318的各组的七个管脚耦接至该半导体晶片220的多个半导体芯片的每一个半导体芯片的各自的BIST系统300。
请参阅图9和10，图9的流程图的步骤，包括该第一状态、第二状态、第三状态以及第四状态在该半导体晶片220的多个半导体芯片的每一个半导体芯片上被同时执行。因为在本发明中专用在每一个半导体芯片测试的管脚数减少，所以在闪存器件制造期间，通过具有有限管脚数的外部测试系统318可同时执行测试的半导体芯片数量增加至最大的产量。
请参阅图12，在本发明的另一个实施例中，由该外部测试系统318所提供的管脚可由多个半导体芯片共享。图12显示了具有第一独自的BIST系统454与第一独自的核心闪存单元阵列456的第一半导体芯片452，具有第二独自的BIST系统460与第二独自的核心闪存单元阵列462的第二半导体芯片458，以及具有第三独自的BIST系统466与第三独自的核心闪存单元阵列468的第三半导体芯片464。
该BIST系统454、460与466具有与前述的BIST系统300相同的结构与功能，在此用作该核心闪存单元阵列452、458与464的片上测试。在本发明的实施例中该第一、第二与第三半导体芯片452、458与464形成在该半导体晶片上。由该外部测试系统318所提供的第一管脚472、第二管脚474与第三管脚476耦接至该第一、第二与第三半导体芯片452、458与464的BIST系统454、460与466，并由该第一、第二与第三半导体芯片452、458与464的BIST系统454、460与466所共享。每一个共享的管脚可双向导通，以从该BIST系统454、460与466提供信号至该外部测试系统318并从该外部测试系统318提供信号至该BIST系统454、460与466，或单向导通以从该BIST系统454、460与466单向提供信号至该外部测试系统318或从该外部测试系统318单向提供信号至该BIST系统454、460与466。
在一个实施例中，由该外部测试系统318所提供的第一管脚472、第二管脚474与第三管脚476可为用于提供CE/控制信号的CE/控制管脚，用于提供WE/控制信号的WE/控制管脚，以及用于提供OE/控制信号的OE/控制管脚。在此情况下，该第一、第二与第三半导体芯片452、458与464共享该外部测试系统318提供的控制管脚。然而，该第一、第二与第三半导体芯片452、458与464可针对由该外部测试系统3 18所提供的相分离的一组管脚的各自的第一IO1(输入/输出)管脚与第二IO2(输入/输出)管脚而具有各自的管脚。
在前述的实施例中，通过在该共享的控制管脚472、474与476上的相同的CE/、WE/与OE/控制信号以及该外部测试系统318，该第一、第二与第三半导体芯片452、458与464被同时测试，其中外部测试系统318针对该第一、第二与第三半导体芯片452、458与464中的每一个半导体芯片的各自的第一IO1(输入/输出)管脚与第二IO2(输入/输出)管脚的相分离的各个管脚输出数据至该第一、第二与第三半导体芯片452、458与464或从该第一、第二与第三半导体芯片452、458与464输入数据。
在另一个实施例中，如该第一、第二与第三半导体芯片452、458与464的多个半导体芯片耦接至该外部测试系统318所提供的第一IO1(输入/输出)与第二IO2(输入/输出)管脚并共享该第一IO1(输入/输出)与第二IO2(输入/输出)管脚。在此情况下，该第一、第二与第三半导体芯片452、458与464中的每一个半导体芯片具有各自分别针对由该外部测试系统318所提供的相分离的管脚的CE/、WE/与OE/控制管脚的管脚。
在此实施例中，该第一、第二与第三半导体芯片452、458与464被依序执行测试，该顺序为外部测试系统318通过该第一、第二与第三半导体芯片452、458与464的共享的第一IO1(输入/输出)与第二IO2(输入/输出)管脚输出数据至该第一、第二与第三半导体芯片452、458与464或从该第一、第二与第三半导体芯片452、458与464输入数据的顺序。用于顺序测试该第一、第二与第三半导体芯片452、458与464中的每一个半导体芯片的时序可通过针对该第一、第二与第三半导体芯片452、458与464的分离的各自CE/、WE/与OE/控制管脚的分离的CE/、WE/与OE/控制信号被控制。
通过该外部测试系统318所提供的共享管脚，该外部测试系统318用于测试每一个半导体芯片的各个核心闪存单元阵列所需的控制与输入/输出信号的管脚数得以显著的减少。因此，在闪存器件制造期间针对BIST系统的更有成本效益的外部测试系统可产生最大的产量。
前述的说明仅是示例的而非用于限定本发明的范围，举例而言，本发明可用在图8的串行移位寄存器中具有更多数量的测试模式以及更多数量的数据位的情况下。在此用于说明的数量仅是示例的。本发明的范围限定在后述的权利要求及其等效范围中。
C.后端BIST(内建式自测试)状态机
图13显示了图7的BIST系统300的后端BIST状态机316的方块图。在图13中，由于该核心闪存单元阵列304、该前端接口314以及该BIST接口312并非该后端BIST状态机316的一部分，所以该核心闪存单元阵列304、该前端接口314以及该BIST接口312由虚线所标示。该后端BIST状态机316包括耦接至该前端接口314以及该BIST系统300的BIST接口312的后端BIST控制器502。请参阅图6和13，该后端BIST控制器502以片上形式形成在该半导体芯片302上，且该半导体芯片302上形成有该核心闪存单元阵列304。
该前端接口314相应于当前将由该BIST状态机316执行的BIST模式传送各个确认至该后端BIST控制器502。该BIST接口312传送BSATRT信号至该BIST控制器502，以指示通过该后端BIST状态机316的BIST模式开始执行。
此外，该BIST控制器502在每一个BIST模式执行后针对每一个BIST模式传送各自的DONE与HANG信号。该BIST控制器502在成功执行当前BIST模式后或当该核心闪存单元阵列通过当前BIST模式时传送DONE信号。此外，该BIST控制器502当无法成功完成当前BIST模式或当该核心闪存单元阵列未通过当前的BIST模式时传送HANG信号。该BIST控制器502例如是可编程逻辑器件(PLD)的数据处理器，且此种用于执行BIST控制器的数据处理器对于电子领域的技术人员是已知的。
该后端BIST状态机316还包括多个电压源504(在图13中以虚线表示)。多个电压源504包括用于提供施加在该核心闪存单元阵列304上的电压的APD极限电压源(stress voltage source)506、HTRB极限电压源508、编程/擦除电压源510以及读取/校验电压源512。该多个电压源506、508、510以及512耦接在该核心闪存单元阵列304与该BIST控制器502之间。该BIST控制器502控制该多个电压源506、508、510以及512以针对每一个BIST模式施加适当的电压在该核心闪存单元阵列304。请参阅图6和13，该多个电压源506、508、510以及512以片上形式形成在该半导体芯片302上，且该半导体芯片302上形成有该核心闪存单元阵列304。用于产生电压的电压源对于电子领域的技术人员是公知的。此外，用于控制在选定的该核心闪存单元阵列304的地址的闪存单元上施加选择电压的机制是闪存器件领域的技术人员所公知的。
该后端BIST状态机316还包括参考电路514以及比较器电路516。该参考电路产生参考电流或电压，而该比较器电路516则比较该核心闪存单元阵列304的闪存单元的电流或电压，以在该闪存单元读取或校验操作期间相应于该闪存单元产生各个逻辑高电位或低电位状态。请参阅图6和13，该参考电路514以及比较器电路516以片上形式形成在该半导体芯片302上，且该半导体芯片302上形成有该核心闪存单元阵列304。此种参考电路以及比较器电路在该闪存单元读取或校验操作期间的利用对于电子领域的技术人员是公知的。
在该闪存单元304读取或校验操作期间，各个逻辑高电位或低电位状态针对每一个包含地址的预设的闪存单元数量而产生，以通过该比较器516形成测量的位图形。位图形产生器518相应于该闪存单元的地址产生预期的位图形。该地址序列发生器524耦接至该位图形产生器518以将该闪存单元的当前地址指示给该位图形产生器518。在此处的实施例中该位图形产生器518详述在标题为“在BIST系统中的图形产生器”的“G”子节中。请参阅图6和13，该位图形产生器518以片上形式形成在该半导体芯片302上，且该半导体芯片302上形成有该核心闪存单元阵列304。
匹配电路520比较从比较器516测量出的位图形与该位图形产生器518所提供的预期的位图形，以决定该测量出的位图形是否与预期的位图形相同。该比较的结果由该匹配电路520传送至该BIST控制器502。该匹配电路的实施是电子领域技术人员所公知的。请参阅图6和13，该匹配电路520以片上形式形成在该半导体芯片302上，且该半导体芯片302上形成有该核心闪存单元阵列304。
此外，该后端BIST状态机316还包括地址序列发生器524，以使该当前BIST模式通过每一个该核心闪存单元阵列304的地址被执行。该后端BIST状态机316的地址序列发生器524详述在标题为“在BIST系统中的地址序列发生器”的“F”子节中。请参阅图6和13，该地址序列发生器524以片上形式形成在该半导体芯片302上，且该半导体芯片302上形成有该核心闪存单元阵列304。
定时器或时钟526耦接至BIST控制器502，以使该BIST控制器502在该BIST模式执行期间对该步骤的期持续时间予以计时。该定时器或时钟的实施是电子领域技术人员所公知的。请参阅图6和13，该定时器或时钟526以片上形式形成在该半导体芯片302上，且该半导体芯片302上形成有该核心闪存单元阵列304。
图14显示了在图13的后端BIST状态机316操作期间的具有相对少的状态数量的状态机图530，后端BIST状态机316用于执行测试核心闪存单元阵列304的每一个BIST模式。该状态机图包括START状态532、APD(自动程序干扰；auto program disturb)状态534、HTRB(高温保留烧制；high temperature retention bake)状态536、第一校验状态(VERIFY1)538、第二校验状态(VERIFY2)540、JUICE状态542、DONE状态544以及HANG状态546。该后端BIST状态机316进入各组有限数量的状态532、535、536、538、540、542、544与546以执行测试该核心闪存单元阵列304的每一个BIST模式。
以下参照图14的状态机图530通过该后端BIST状态机316说明用于测试该核心闪存单元阵列304的部分示例的BIST模式的执行。请参阅图7，其用于指示通过该后端BIST状态机316开始执行一组BIST模式，该BIST接口312传送BSTART信号至该后端BIST状态机316。
此外，该前端接口314传送针对当前将由该后端BIST状态机316执行的一组BIST模式的当前BIST模式的各个指示。该前端接口314通过作为当前BIST模式的BIST模式组的每个BIST模式而循环直至该BIST模式组的BIST模式已通过该后端BIST状态机316执行为止，由该后端BIST状态机316所提供的BBUSY信号不再予以保留，以指示该BIST接口312通过该后端BIST状态机316执行的BIST模式组已完成。在此之前，该BBUSY信号通过该后端BIST状态机316被保留至该BIST接口312，以指示该BIST模式组尚未完成。
一般而言BIST模式包括在该核心闪存单元阵列304的每一个闪存单元上施加电压以及读取该核心闪存单元阵列304的每一个闪存单元的各个逻辑状态的至少一个。当该BIST模式包括在该核心闪存单元阵列304的每一个闪存单元上施加编程或擦除电压时，则该BIST模式还可包括校验该核心闪存单元阵列304的每一个闪存单元的编程或擦除状态。
用于在该核心闪存单元阵列304的每一个闪存单元上施加电压的BIST模式的一个实施例包括用于在每一个闪存单元上施加编程电压的BIST模式，以将该核心闪存单元阵列304的每一个闪存单元编程为逻辑低电位状态，或包括用于在每一个闪存单元上施加擦除电压的BIST模式，以将该核心闪存单元阵列304的每一个闪存单元编程为逻辑高电位状态。此外，针对该核心闪存单元阵列304的逻辑低电位与高电位状态的检查版图形，编程与擦除电压可替换的施加在每一个闪存单元上。
图15显示了用于通过校验该核心闪存单元阵列304的每一个闪存单元的编程或擦除状态而在该核心闪存单元阵列304的每一个闪存单元上施加编程或擦除电压的BIST模式的示例。请参阅图13、14和15，该BIST控制器502接收当前待执行的用于在该核心闪存单元阵列304的每一个闪存单元上施加电压的当前BIST模式的各个确认。在该BIST模式起始时，该BIST控制器502进入图14的START状态532(图15的步骤552)。在该START期间，该定时器526在起始该当前BIST模式以复位电压源504中的调整电容之前为预设的等待时间周期计时，电压源504在START期间在该闪存单元的字线上施加电压(图15的步骤554)。复位在该闪存单元的字线上施加电压的电压源504中的调整电容是闪存器件领域技术人员所公知的。在该等待时间周期结束之前(等待＝真)，该后端BIST状态机316保持在START状态。
在该START状态中该等待时间周期结束之后(等待＝假)，该后端BIST状态机316进入图14的第一校验状态538(图15的步骤556)。在第一校验状态(VERITY1)期间，该定时器526在将来自多个电压源504的电压针对第二校验状态(VERITY2)而施加在该闪存单元地址之前为预设的等待时间周期计时，因此在第二校验状态(VERITY2)之前来自多个电压源504的电平是稳定的(图15的步骤558)。在第一校验状态(VERITY1)中该等待时间周期结束之前(等待＝真)，该后端BIST状态机316保持在第一校验状态(VERITY1)中。
图16显示了包括八个水平扇区的核心闪存单元阵列304的布局示例，该八个水平扇区包括第一扇区602、第二扇区604、第三扇区606、第四扇区608、第五扇区610、第六扇区612、第七扇区614以及第八扇区616。此外，该核心闪存单元阵列304在每一个水平扇区中还包括十六个垂直区块，该十六个垂直区块包括第一区块622、第二区块624、第三区块626、第四区块628、第五区块630、第六区块632、第七区块634、第八区块636、第九区块638、第十区块640、第十一区块642、第十二区块644、第十三区块646、第十四区块648、第十五区块650以及第十六区块652。
请参阅图17，该闪存单元的扇区中的每一个区块包括六十四条位线与六十四条字线。举例而言，图17显示了该第一扇区602的第一区块622的第一位线662、第二位线664、第三位线666一直到第六十四位线668以及第一字线672、第二字线674、第三字线676一直到第六十四字线678。该位线与字线的交错位置在该闪存单元的区块中形成一个闪存单元。字线水平且连续的运行通过所有的十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652。
请参阅图16和17，在本发明的一个实施例中，预设数量的闪存单元包含的地址由耦接至相同数量的字线与该十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一个区块中第N个位线的十六个闪存单元所形成。举例而言，第一地址由耦接至最顶端的字线672以及耦接至该十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一个区块中各个第一个最左边的位线662的该十六个闪存单元中的每一个所组成。接着，第二地址由耦接至最顶端的字线672以及耦接至该十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一个区块中各个第二个最左边的位线664的该十六个闪存单元中的每一个所组成。因此，由于各个六十四个位线运行通过该十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一个区块。因此可能的六十四个列地址与每一个水平字线相关连。请参阅图15，在该START状态552之前，该地址序列发生器复位到第一地址作为十六个闪存单元的当前地址。
请参阅图15，在该第一校验状态(VERIFY1)中的等待时间周期结束之后(等待＝假)，该后端BIST状态机316进入图14的第二校验状态(VERIFY2)540(图15的步骤560)。在该第二校验状态(VERIFY2)期间，该BIST控制器502控制读取/校验电压源504以在包含该核心闪存单元阵列304的当前地址的每一个预设数量(即如此处所述的图16和17实例中的十六个)的闪存单元上施加校验电压。
使用该参考电路514通过该比较器电路516产生相应于闪存单元的当前地址的测量的位图形。在包含当前地址的闪存单元上施加校验电压之后，该测量出的位图形由一系列的从该每一个预设数量的闪存单元处所读取的各个位(可以是逻辑高电位状态“1”或逻辑低电位状态“0”)所组成。施加在该闪存单元上的校验电压用于校验该闪存单元的编程或擦除状态是闪存器件领域的技术人员所公知的。此外，通过图形产生器518产生相应于闪存单元的当前地址的预期的位图形。该预期的位图形由一系列的位所组成，一系列的位由针对每一个预设数量的当前地址的闪存单元所预期的各个位组成。
该匹配电路520接着针对该闪存单元的当前地址比较测量的位图形与预期的位图形(图15的步骤562)。当测量的位图形有任何位与该预期的位图形不相同时，该BIST控制器502检查相对Max_PC(最大脉冲数；maximum pulse count)可变的PULSE_COUNT。在该BIST模式的START状态552之前，该PULSE_COUNT复位为零。当该PULSE_COUNT低于Max_PC(图15的步骤564)，该BIST控制器502接着在图14的JUICE状态542期间控制该多个电压源504，以相应于当前BIST模式在包含有该核心闪存单元阵列304的当前地址的闪存单元上施加各个编程或擦除电压(图15的步骤566)。此外，在此情况下，该PULSE_COUNT加一。
举例而言，当该当前BIST模式用于施加编程电压至每一个闪存单元时，针对包含当前地址的闪存单元的预期的位图形是一连串的十六个零。当测量出的位图形的任何一个位是逻辑高电位状态(即为“1”)时，则来自该编程电压源510的编程电压细施加在任何具有逻辑高电位状态的闪存单元，且该PULSE_COUNT加一。该定时器526为充电(juice)时间周期计时，即对用于在JUICE期间施加该电压的JTIMEOUT计时(图15的步骤568)。该充电(juice)时间周期的值依据当前BIST模式而定。举例而言，该充电(juice)时间周期的值会依据是否当前BIST模式用于施加编程电压或施加擦除电压而有所改变。在该充电(juice)时间周期结束之前(JTIMEOUT＝假)，该后端BIST状态机316保持在JUICE状态，以在充电时间周期(即JTIMEOUT)内相应于该当前BISTA模式施加各个电压。
在该充电时间周期结束之后(JTIMEOUT＝真)，该后端BIST状态机316再次进入图14的第一校验(VERIFY1)与第二校验(VERIFY2)状态538与540(图15的步骤556、558、560与562)。通过再次的第一校验与第二校验状态，在最后的附加JUICE状态566之后利用该参考电路514通过该比较器电路516产生相应于闪存单元的当前地址的测量的位图形，且该匹配电路520比较测量的位图形与预期的位图形。通过该附加JUICE状态566，相应于闪存单元的当前地址的测量的位图形与预期的位图形相同的可能性非常大。当该测量的位图形与预期的位图形不同时，再一次通过该PULSE_COUNT的增加重复步骤564、566、568、556、558、560与562，直至该PULSE_COUNT大于Max_PC或测量的位图形与预期的位图形相同时为止。
当该PULSE_COUNT大于Max_PC时，该JUICE状态(图15的步骤566与568)被输入Max_PC次。在各个相应于该当前BIST模式的编程或擦除电压已施加在该当前地址的闪存单元Max_PC次之后，当该测量的位图形与该预期的位图形不同时，该PULSE_COUNT复位为零(图15的步骤570)，且通过该BIST控制器502进入图14的HANG状态546(图15的步骤572)。
另一方面，当在该PULSE_COUNT大于Max_PC之前，如同图15的步骤562中的决定，该测量的位图形与该预期的位图形相同时，将该核心闪存单元304的当前地址增加至该地址序列发生器524中的下一列地址，且该PULSE_COUNT复位为零(图15的步骤574)。此外，在当前地址增加至下一列地址后，该BIST控制器502绕回至该第一校验状态(图15的步骤574)，因此针对后续的列地址重复图15的步骤556、558、560、562、564、566、568、570、572与574。
就图16和17而言，列地址用于耦接至相同数量的字线以及耦接至该十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一个区块中第N个位线的十六个闪存单元。举例而言，在图16和17中，第一列地址由耦接至最顶端的字线672以及耦接至该十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一个区块中各个第一个最左边的位线662的该十六个闪存单元中的每一个所组成。接着，第二列地址由耦接至最顶端的字线672并耦接至该十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一个区块中各个第二个最左边的位线664的该十六个闪存单元中的每一个所组成。因此，由于各个六十四个垂直位线运行通过该十六个区块622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一个区块，故可能的六十四个列地址与每一个水平字线相关连。
图15的步骤556、558、560、562、564、566、568、570、572与574的循环针对每一个这样的列地址予以重复，直至当前列地址大于Max_CA(最大列地址；maximum column address，即图16和17中所示例的64)。当该当前列地址大于Max_CA时(图15的步骤576)，具有图15的步骤556、558、560、562、564、566、568、570、572与574的BIST模式已针对当前字线的六十四个列地址予以执行。请参阅图16和17，每一个水平扇区602、604、606、608、610、612、614与616具有各自组的六十四个字线。用于针对所有六十四个列地址执行该当前BIST模式的循环针对六十四个字线中的每一个字线被重复，直至该当前区块地址大于Max_BA(最大区块地址；maximum block address)(图15的步骤578)。
当该当前区块地址大于Max_BA时(图15的步骤578)，请参阅图16和17，该当前BIST模式已针对该水平扇区602、604、606、608、610、612、614与616中当前的扇区内的所有地址予以执行。否则，当该当前区块地址未大于Max_BA时(图15的步骤578)，重复图15的步骤556、558、560、562、564、566、568、570、572、574、576与578，直至在该当前BIST已针对该水平扇区的当前扇区中的所有地址予以执行而该当前区块地址大于Max_BA时为止。随着该当前BIST已针对该水平扇区的当前扇区中的所有地址予以执行，当该当前区块地址大于Max_BA时(图15的步骤578)，将该当前扇区地址增加至该地址序列发生器524中下一水平扇区。
重复图15的步骤556、558、560、562、564、566、568、570、572、574、576、578、580与582，直至当该当前BIST已针对所有水平扇区602、604、606、608、610、612、614与616中的所有地址予以执行而该当前扇区地址大于Max_SA时(最大扇区地址；maximum sectoraddress)(图15的步骤582)为止。此时，有效的emb_Read(嵌入读取；embedded Read)设置为逻辑高电位状态“1”(图15的步骤584)，而该当前BIST模式接着可包括针对每一个闪存单元的读取编程或擦除状态。通过该判断步骤576、578与582的巢状回路的执行与该地址序列发生器524，图15的该当前BIST模式通过整体的该核心闪存单元阵列304的每一个地址被执行。
图18显示了包括读取该核心闪存单元阵列304的每一个闪存单元的各个逻辑状态的BIST模式的流程图。举例而言，在图15的BIST模式的步骤584中，该BIST模式可在该有效的emb_Read设置为逻辑高电位状态“1”之后予以执行。在该BIST模式的读取操作起始时，该BIST控制器502进入图14的START状态532(图18的步骤682)。在该START状态期间，该定时器526在开始当前BIST模式以复位在该闪存单元的字线上的施加电压的电压源504中的调整电容之前，为预设的等待时间周期计时(图18的步骤684)。在该等待时间周期结束之前(等待＝真)，该后端BIST状态机316保持在START状态。
在该START状态中该等待时间周期结束之后(等待＝假)，该后端BIST状态机316进入图14的第一校验状态538(图18的步骤686)。在第一校验状态期间，该定时器526在来自该多个电压源504的电压针对第二校验状态被施加在该闪存单元地址之前，为预设的等待时间周期计时，因此在第二校验状态之前来自该多个电压源504的电平是稳定的(图18的步骤688)。在第一校验状态中该等待时间周期结束之前(等待＝真)，该后端BIST状态机316保持在第一校验状态中。
在该第一校验状态中的等待时间周期结束之后(等待＝假)，该后端BIST状态机316进入图14的第二校验状态540(图8的步骤690)。在该第二校验状态期间，该BIST控制器502控制该读取/校验电压源504以在包含该核心闪存单元阵列304的当前地址的每一个预设数量(即用于图16和17实例中的十六个)的闪存单元上施加校验电压。读取施加在闪存单元的电压用于确定闪存单元的编程或擦除状态对于闪存器件领域的技术人员是公知的。
利用该参考电路514通过该比较器电路516产生相应于闪存单元的当前地址的测量的位图形。在包含当前地址的闪存单元上施加读取电压之后，该测量的位图形由一系列的从该每一个预设数量的闪存单元处所读取的各个位(其可为逻辑高电位状态“1”或逻辑低电位状态“0”)所组成。
此外，通过图形产生器518产生相应于闪存单元的当前地址的预期的位图形。该预期的位图形由一系列分别针对每一个当前地址的预设数量的闪存单元所预期的位(其可为逻辑高电位状态“1”或逻辑低电位状态“0”)所组成。举例而言，当该最后BIST模式用于编程逻辑低电位状态“0”至该核心闪存单元阵列304的每一个闪存单元时，针对十六个闪存单元的地址该预期的位图形是一连串的十六个“0”。此外，当该最后BIST模式用于编程逻辑高电位状态“1”至该核心闪存单元阵列304的每一个闪存单元时，针对十六个闪存单元的地址该预期的位图形是一连串的十六个“1”。或者，当该最后BIST模式用于交替的编程与擦除逻辑低电位或高电位状态至该检查板图形中的核心闪存单元阵列304时，针对十六个闪存单元的地址该预期的位图形是一连串的十六个交替的“1”或“0”。
该匹配电路520接着针对该闪存单元的当前地址比较测量的位图形与预期的位图形(图18的步骤692)。当测量的位图形与该预期的位图形不相同时(匹配＝假)，该BIST控制器502进入图14的HANG状态546，并传送HANG信号至该BIST接口312(图18的步骤694)。此外，针对该闪存单元的当前地址当测量的位图形与该预期的位图形相同时(匹配＝真)时，该列地址在该地址序列发生器524中增加(图18的步骤696)，通过该匹配步骤692该第二校验状态针对每一个连续列地址被重复，直至达到最大列地址(Max_CA)(图18的步骤698)为止。该BIST控制器502在该地址序列发生器524中增加该闪存单元的列地址。
接着，针对每一个字线可能的列地址该第二校验状态随着该匹配步骤692被重复，直至水平扇区602、604、606、608、610、612、614与616其中之一的水平扇区达到最大列地址(Max_BA)(即最大字线)为止(图18的步骤700)。此时，该扇区地址在该地址序列发生器524中增加(图18的步骤702)以在水平扇区602、604、606、608、610、612、614与616中的每一个水平扇区执行该BIST模式，直至达到最大扇区地址(Max_SA)(图18的步骤704)为止。通过该判断步骤698、700与704的巢状回路的执行与该地址序列发生器524，图18的该当前BIST模式通过该核心闪存单元阵列304整体的每一个地址被执行，只要该HANG信号未产生(在图14中匹配＝真以及LAST_ADD＝假)。
随即产生HANG信号以针对任何地址的闪存单元进入该HANG状态(图18的步骤694)，终止图18的当前BIST模式，而不需要针对任何后续的闪存单元地址执行图18的该当前BIST模式。在此情况下，通过图18的BIST模式当前被测试的该核心闪存单元阵列304没有通过当前BIST模式。另一方面，在通过该判断步骤698、700和704的巢状回路且无HANG信号产生的情况下(在图14中匹配＝真以及LAST_ADD＝假)，当图18的BIST模式通过该核心闪存单元阵列304整体的每一个地址被执行时，该BIST控制器502进入图14的DONE状态544并传送DONE信号至该BIST接口312(图18的步骤706)，且图18的当前BIST模式结束。在此情况下，通过图18的BIST模式被当前测试的该核心闪存单元阵列304通过当前BIST模式。
图19显示用于施加极限电压在该核心闪存单元阵列304的每一个闪存单元的BIST模式的流程图。BIST模式在该核心闪存单元阵列304的每一个闪存单元上施加APD与HTRB极限电压之后，用于测试该核心闪存单元阵列304的功能。请参阅图16和17，就HTRB极限电压而言，核心闪存单元阵列304整体的所有字线通过如由该HTRB极限电压源508所提供大约9伏特的相对高的电平的施加而受压，而此时该核心闪存单元阵列中的位线接地。
请参阅图16和17，就APD极限电压而言，水平扇区602、604、606、608、610、612、614和616中的每一个水平扇区的所有位线通过如大约5伏特的相对高的电平的施加而受压，而此时该核心闪存单元阵列中的字线接地。由于电流通过该位线，该APD极限电压一次施加在一个水平扇区。此种用于施加APD与HTRB极限电压的BIST模式对于闪存器件领域的技术人员是公知的。
请参阅图13、14和19，该BIST控制器502接收将被当前执行的当前BIST模式的确认，用于在该核心闪存单元阵列304的每一个闪存单元上施加APD与HTRB极限电压。此时，Exit_HTRB变量被设定为逻辑低电位状态“0”，且该有效的PULSE_COUNT与SECTOR_ADRESS复位至零。在该BIST模式起始时，该BIST控制器502进入图14的START状态532(图19的步骤712)。在该START状态期间，该定时器526在起始该当前BIST模式之前为预设的等待时间周期计时，据此由该多个电压源506、508、510和512，特别是该APD极限电压源506和该HTRB极限电压源508等所提供的电平，在该等待时间周期中处于稳定状态(图19的步骤714)。在该等待时间周期结束之前(等待＝真)，该后端BIST状态机316保持在START状态。
在该START状态中等待时间周期结束之后(等待＝假)，如果该Exit_HTRB变量未被设定为逻辑高电位状态“1”(图19的步骤716)，则进入该图14中的HTRB状态536(图19的步骤718)。在该HTRB状态期间，整体核心闪存单元阵列304的所有字线系藉由如由该HTRB极限电压源508所提供大约9伏特的相对高的电平的施加而受压，而此时该核心闪存单元阵列中的位线接地。该定时器526为充电(juice)时间周期，即用于在HTRB状态期间施加如HTRB极限电压在该核心闪存单元304的JTIMEOUT计时(图19的步骤720)。在该充电时间周期结束之前(JTIMEOUT＝假)，该后端BIST状态机316保持在HTRB状态，以在充电时间周期(JTIMEOUT)中在该核心闪存单元304上施加HTRB极限电压。
在该HTRB状态中充电时间周期结束之后(JTIMEOUT＝真)，该后端BIST状态机316检查该PLUSE_COUNT是否大于Max_PC(最大脉冲数)(图19的步骤722)。当该PLUSE_COUNT并未于Max_PC时，则针对该JTIMEOUT时间周期再次进入HTRB状态且将该PLUSE_COUNT增加。重复该步骤712、714、716、718、720和722循环直至该PLUSE_COUNT大于Max_PC为止。在此情况下，该PLUSE_COUNT复位为零(图19的步骤724)，且该可变的Exit_HTRB被设定为逻辑高电位状态“1”(图19的步骤726)。
此时，该BIST控制器502回复至该START状态(图19的步骤712)。由于该Exit_HTRB变量已被设定为逻辑高电位状态“1”，所以进入图14中的APD状态534(图19的步骤728)。在该APD状态中，请参阅图16，水平扇区602、604、606、608、610、612、614和616中的每一个水平扇区的所有位线通过如大约5伏特的相对高的电平的施加而受压，而此时该核心闪存单元阵列中的字线接地。由于电流通过该位线，该APD极限电压被一次施加在一个水平扇区。
就当前的SECTOR_ADDRESS而言，该APD极限电压源506施加该APD极限电压在该水平扇区602、604、606、608、610、612、614与616其中之一的每个水平扇区中的每一个闪存单元，其中该水平扇区具有针对充电时间周期JTIMEOUT的当前的SECTOR_ADDRESS。该定时器526为充电时间周期，即用于在APD状态期间施加如APD极限电压的JTIMEOUT计时(图19的步骤730)。在该充电时间周期结束之前(JTIMEOUT＝假)，该后端BIST状态机316保持在APD状态，以在充电时间周期(JTIMEOUT)中对该核心闪存单元304施加APD极限电压。
在APD状态中的充电时间周期(JTIMEOUT)结束之后，在该地址序列发生器524中增加SECTOR_ADDRESS(图19的步骤732)且该BIST控制器502检查该SECTOR_ADDRESS是否大于Max_SA(图19的步骤734)。如果该SECTOR_ADDRESS并未大于Max_SA时，则重复步骤712、714、728、730和732直至该SECTOR_ADDRESS大于Max_SA为止。此时，该APD极限电压已施加在所有该水平扇区602、604、606、608、610、612、614和616的每一个闪存单元，且进入图14的该DONE状态544(图19的步骤736)以结束图19的该BIST模式。
在此方法中，该组BIST模式的任何BIST模式通过该具有相对少的状态数量的后端BIST状态机被执行，该状态包括START、JUICE、VERIFY1、VERIFY2、APD、HTRB、DONE与HANG等。该后端BIST状态机以片上形式伴随着该核心闪存单元阵列而形成，因此该编程、擦除与读取操作是以片上形式在该核心闪存单元阵列的半导体芯片上予以执行。因此，会减少用于测试每一个半导体芯片的外部测试系统的管脚数。由于管脚数的减少，通过具有有限的管脚数的外部测试系统可同时执行较多数量的半导体芯片的测试，使在闪存器件制造期间的产量最大化。本发明的范围限定在后述的权利要求及其等效范围中。
前述的说明仅作为示例的用而非用于限制本发明的范围。举例而言，本发明可用于更多种的BIST模式且具有不同于图16和17的实施例的核心闪存单元阵列304的布局。在此所提及的数量仅作为示例。本发明的范围限定在后述的权利要求及其等效范围中。
D.核心闪存单元缺陷地址的片上修复
此外，请参阅图20，在现有技术的核心闪存单元阵列224测试期间，当检测到该核心闪存单元阵列224的缺陷地址750时，该缺陷地址750通过以闪存单元的冗余组件752替代包含闪存单元的该缺陷地址750的方式被修复。通过编程CAM(内容可寻址存储器；contentaddressable memory)756中各自组的CAM闪存单元754来执行此种修复，以将对于闪存单元的缺陷地址750的存取转向至替代的闪存单元的冗余组件752。该CAM(内容可寻址存储器；content addressablememory)756形成在相同的半导体芯片上，该半导体芯片上则形成有核心闪存单元阵列224。
通常由相应的闪存单元752的冗余组件替代较大区域758，较大区域758具有比缺陷地址750的闪存单元的数量更多的核心闪存单元阵列224的闪存单元。多个冗余组件760可用于修复该核心闪存单元阵列224缺陷地址的。此种在该核心闪存单元阵列224测试期间利用闪存单元的冗余组件760修复闪存单元的缺陷地址对于闪存制造领域的技术人员是公知的。
在现有技术中，外部测试系统762在该核心闪存单元阵列224测试期间利用闪存单元的冗余组件760执行闪存单元的缺陷地址的修复。因此，在现有技术中，该外部测试系统762编程该CAM(内容可寻址存储器)756，用于将对于闪存单元的该缺陷地址750的存取转向至替代的闪存单元的冗余组件752。该外部测试系统的一个实施例可为总部位于美国加州Palo Alto市的Agilent Technologies公司所生产的V3300原型。然而，当该外部测试系统762执行该闪存单元的缺陷地址的修复时，必须使用该外部测试系统762额外的管脚以编程形成在该半导体芯片上的CAM(内容可寻址存储器)756，该半导体芯片上则形成有核心闪存单元阵列224。
此种使用该外部测试系统762额外数量的管脚以执行该闪存单元的缺陷地址的修复会由于减少在该核心闪存单元的半导体芯片测试期间的产量而造成不利。因此，需要一种使用于测试该半导体芯片上的闪存器件并包括修复闪存单元的缺陷地址的管脚最小化的机制，因此可通过具有有限的总管脚数的外部测试系统使同时进行测试的半导体芯片数量最大化，以增加闪存器件制造期间的产量。
此外，通过该外部测试系统762测试与修复该核心闪存单元的速度会依据该外部测试系统762的容量而减缓。因此，需要一种快速测试与修复该核心闪存单元的有效率的机制。
当该后端BIST状态机316确定没有通过当前BIST模式的当前闪存单元的地址为闪存单元的缺陷地址，该后端BIST状态机316唤起修复程序。图21的流程图的步骤具有与图15的流程图的步骤相同的组件符号。
图15和21的步骤用于执行BIST模式，其包括通过改变该核心闪存单元阵列304的每一个闪存单元的编程或擦除状态以在该核心闪存单元阵列304的每一个闪存单元上施加编程或擦除电压。然而，相较于图15与图21，当该PULSE_COUNT大于Max_PC(图21的步骤564)而该JUICE状态(图21的步骤566和568)被进入Max_PC次时，不需要立即进入该HANG状态。在该PULSE_COUNT大于Max_PC(图21的步骤564)而该JUICE状态(图21的步骤566与568)被进入Max_PC次的情况下，该闪存单元的当前地址被确定为闪存单元的缺陷地址。
更确切的说，该BIST控制器502检查通过该外部测试系统318所设定的BREP值(图21的步骤766)。当使用者需要通过该BIST控制器502唤起片上修复程序时，该使用者通过该外部测试系统318将BREP值设定为逻辑高电位状态(即为真状态)否则将BREP值设定为逻辑低电位状态(即为假状态)。因此，如果该BREP值设定为逻辑低电位状态(即为假状态)时，接着如同图15所示执行步骤570与572用于立即进入图21的HANG状态，以使该修复程序不被唤起。
另一方面，当该BREP值设定为图21的逻辑高电位状态(即为真状态)时，该BIST控制器502决定REDADD值的逻辑状态(图21的步骤768)。请参阅图22，该REDADD值指示该闪存单元的当前缺陷地址是否在该闪存单元的冗余组件中。请参阅图22，待测试的该核心闪存单元阵列304由核心闪存单元780与闪存单元的冗余组件782所组成。典型的，闪存单元阵列由用于修复该核心闪存单元780中缺陷的闪存单元的闪存单元的冗余组件所组成，此为闪存制造领域技术人员所公知的。
在该核心闪存单元阵列304测试期间，该地址序列发生器524通过该闪存单元的冗余组件782与该核心闪存单元780的地址定序以用于该闪存单元的冗余组件782的适当功能的测试。如果该闪存单元的当前地址针对该闪存单元的冗余组件782，该BIST控制器502决定该有效的REDADD为逻辑高电位状态(即真状态)，而如果该闪存单元的当前地址针对该核心闪存单元780则决定该有效的REDADD为逻辑低电位状态(即假状态)。
请参阅图21，如果有效的REDADD被决定为逻辑高电位状态(即真状态)，由于闪存单元的当前缺陷地址750在该闪存单元的冗余组件782中，则执行步骤570和572用于立即进入该HANG状态。该核心闪存单元780的缺陷地址需要通过闪存单元的冗余组件的替代来予以修复，但依据本发明的一种实施例在此方法中该闪存单元的冗余组件的缺陷地址将不被修复。
请参阅图21，如果该BREP值设定为逻辑高电位状态(图21的步骤766)且决定该REDADD值为逻辑低电位状态(图21的步骤768)，则该修复程序被唤起(图21的步骤770)。在该修复程序中，闪存单元的当前缺陷地址可通过以闪存单元的冗余组件替代的方式被修复。
同样的，请参阅图18和23，图23的流程图的步骤具有与图18的流程图的步骤相同的组件符号。图18和23的步骤用于执行BIST模式，其包括读取该核心闪存单元阵列304的每一个闪存单元的各个逻辑状态。然而相对于图18，在图23中，当针对该闪存单元的当前地址所测量的位图形与预期的位图形不相同时(图23的步骤692)，不需要立即进入HANG状态。在针对该闪存单元的当前地址所测量的位图形与预期的位图形不相同的情况下，决定该闪存单元的当前地址为闪存单元的缺陷地址。
更明确而言，该BIST控制器502检查通过该外部测试系统318所设定的BREP值(图23的步骤772)。当使用者需要通过该外部测试系统318唤起片上修复程序时，该使用者通过该外部测试系统318设定该BREP值为逻辑高电位状态(即真状态)，否则设定该BREP值为逻辑低电位状态(即假状态)。因此，如果该BREP值设定为逻辑低电位状态(即假状态)，则如同图18般执行步骤694用于立即进入图23的HANG状态，以使该修复程序不会被唤起。
另一方面，在图23中如果该BREP值设定为逻辑高电位状态时(即真状态)，则该BIST控制器502决定该REDADD值的逻辑状态(图23的步骤774)。请参阅图22，该REDADD值指示闪存单元的当前缺陷地址在该闪存单元的冗余组件中。请参阅图23，如果决定该REDADD为逻辑高电位状态时(即真状态)，由于闪存单元的当前缺陷地址750在该闪存单元的冗余组件782中，则执行步骤694以立即进入该HANG状态。如果该BREP值设定为逻辑高电位状态(图23的步骤772)且决定该REDADD值为逻辑低电位状态(图23的步骤774)，则该修复程序被唤起(图23的步骤776)。在该修复程序中，闪存单元的当前缺陷地址可通过以闪存单元的冗余组件替代的方式予以修复。
请参阅图24，就图21或23的情况而言，针对该修复程序，该核心闪存单元集合至区块(例如为4兆位区块)中，该区块例如可包括第一区块783、第二区块784、第三区块786和第四区块788。每一个区块783、784、786和788进一步划分为多个闪存单元的水平扇区(为求明确说明故未显示在图24中)。举例而言，在本发明的一个实施例中每一个区块783、784、786和788包括八个闪存单元的水平扇区。典型的闪存器件由更多的区块所组成，但为求明确说明在图24中仅显示四个区块783、784、786和788。
闪存单元的当前缺陷地址的包含在该区块783、784、786和788的一个区块中，如图24的第三个区块786。如闪存制造领域的技术人员所公知的，通过该闪存单元的冗余组件替代较大的区域758以修复该闪存单元的缺陷地址750，较大的区域758具有比缺陷地址750的该闪存单元数量更多的闪存单元。举例而言，由该闪存单元的冗余组件替代整个闪存单元的列，整个闪存单元的列在该区块783、784、786和788的任何一个区块中具有该闪存单元的缺陷地址。
请参阅第25图，编程CAM 790以通过该闪存单元的冗余组件782中闪存单元的冗余组件替代具有该核心闪存单元780中闪存单元的缺陷地址的区域。该CAM 790由通过闪存单元的缺陷地址的信息而被编程的闪存单元以及该相应的用于替代闪存单元的缺陷地址的闪存单元的冗余组件所组成。当该闪存单元的缺陷地址被稍后存取时，该CAM790将对该闪存单元的缺陷地址的存取转向至该闪存单元的冗余组件。此种利用CAM与闪存单元的冗余组件以修复闪存单元的缺陷地址是闪存制造领域的技术人员所公知的。
请参阅图25，在本发明的一个实施例中，编程各个组的CAM闪存单元以通过该闪存单元的冗余组件中相应的闪存单元的冗余组件替代该核心闪存单元780中每一个闪存单元的缺陷地址。有限数量的闪存单元的冗余组件可用于修复有限数量的闪存单元的缺陷地址。在本发明的一个实施例中，存在有二个闪存单元的冗余组件用于修复该区块783、784、786与788的每个区块中闪存单元的缺陷地址。
在图25的示例中，存在有二个冗余组件以修复该区块783、784、786与788中的闪存单元。编程第一独立组的CAM闪存单元792以闪存单元的第一冗余组件794替代该核心闪存单元780的第一区块783中的一组缺陷闪存单元。编程第二独立组的CAM闪存单元796以闪存单元的第二冗余组件798替代该核心闪存单元780的第一区块783中的另一组缺陷闪存单元。
同样的，编程第三独立组的CAM闪存单元800以闪存单元的第三冗余组件802替代该核心闪存单元780的第二区块784中的一组缺陷闪存单元。编程第四独立组的CAM闪存单元集804以闪存单元的第四冗余组件806替代该核心闪存单元780的第二区块784中的另一组缺陷闪存单元。
此外，编程第五独立组的CAM闪存单元集808以闪存单元的第五冗余组件810替代该核心闪存单元780的第三区块786中的一组缺陷闪存单元。编程第六独立组的CAM闪存单元集812以闪存单元的第六冗余组件814替代该核心闪存单元780的第三区块786中的另一组缺陷闪存单元。
最后，编程第七独立组的CAM闪存单元集816以闪存单元的第七冗余组件818替代该核心闪存单元780的第四区块788中的一组缺陷闪存单元。编程第八独立组的CAM闪存单元集820以闪存单元的第八冗余组件822替代该核心闪存单元780的第四区块788中的另一组缺陷闪存单元。
图26显示了依据本发明的一个实施例，在图21的修复程序770或图23的修复程序776期间使用的片上修复构件830，其用于通过编程该CAM 790以冗余组件782替代该核心闪存单元780中闪存单元的缺陷地址以片上形式修复该闪存单元。此种片上修复构件830包括修复控制器832、定时器/时钟834以及电压源836。该电压源836包括CAM编程电压源838与CAM容限(margin)电压源840。此外，该片上修复构件830包括冗余组件指令锁存器842、修复匹配单元846以及FAILREP逻辑848。在本发明的一般方面，该片上修复构件832、834、838、840、842、846与848形成在该半导体芯片上，该半导体芯片具有形成在其上的核心闪存单元780、冗余组件782以及CAM 790。
图27显示了图26的片上修复构件830在图21的修复程序770或图23的修复程序776的操作期间的步骤流程图。在本发明的一个实施例中，图26的修复控制器832用做图13的后端BIST控制器502。当该修复控制器832确定该修复程序(如图21的步骤770或图23的步骤776)被唤起时，该修复控制器832将BREPAIR变量从逻辑低电位状态设定为逻辑高电位状态(图27的步骤850)以指示该修复程序被唤起。
当该修复程序被唤起时，该修复控制器832进入START状态(图27的步骤852)。在该START状态期间为预设的时间周期计时，以复位用于在该CAM闪存单元的字线上施加电压的电压源836中的调整电容。复位用于在该CAM闪存单元的字线上施加电压的电压源836中的调整电容为闪存器件领域技术人员所公知。在该等待时间周期结束之前(等待＝真)，该修复控制器832保持在START状态中(图27的步骤854)。用于为预设的时间周期计时的定时器是本领域技术人员所公知的。
此外，在START状态期间，请参阅图29，YCE(0)与YCE(1)变量通过CAM逻辑884伴随着该CAM 790被产生。例如在图29中该CAM闪存单元886可表示图25中各组CAM闪存单元792、796、800、804、808、812、816或820的其中之一，其被编程以通过闪存单元冗余组件替代核心闪存单元的缺陷地址。该CAM逻辑884从该地址序列发生器524输入缺陷地址且该CAM闪存单元886的输出是在CAM闪存单元886被编程之后，并产生YCE(0)、YCE(1)、LBMATCH_Q、REDL(0)、REDH(0)、REDL(1)与REDH(1)变量。
在本发明的一个实施例中，每一个核心闪存单元地址如图16与17所述般针对十六个核心闪存单元。在本发明的更具体的实施例中，每次修复来自该十六个核心闪存单元中的八个核心闪存单元的每一个字节。每十六个核心闪存单元的缺陷地址由八个核心闪存单元的低字节与八个核心闪存单元的高字节组成。在十六个核心闪存单元的缺陷地址被一次修复一个字节的实施例中，例如每两个闪存单元的冗余组件替代在图25的每一个核心闪存单元区块783、784、786与788的区块中十六个核心闪存单元的缺陷地址的字节。
请参阅图29，通过CAM逻辑884产生该YCE(0)、YCE(1)、LBMATCH_Q、REDL(0)、REDH(0)、REDL(1)与REDH(1)的变量，以保持该二个冗余组件中用于替代缺陷地址的核心闪存单元的二个字节的冗余组件的追踪。该CAM逻辑比较由该地址序列发生器524所产生的缺陷地址以及在该CAM886中编程的各组CAM闪存单元的输出用于修复核心闪存单元的缺陷地址，并依据预先的每一个LBMATCH_Q、YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)与REDH(1)变量的各个逻辑状态为每一个LBMATCH_Q、YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)与REDH(1)变量产生各自的逻辑状态。
该LBMATCH_Q变量指示缺陷闪存单元是否存在于核心闪存单元的缺陷地址的低字节或高字节中。如果该缺陷闪存单元存在于缺陷地址的核心闪存单元的低字节中，则该LBMATCH_Q变量设定为逻辑低电位(即“0”状态)。另一方面，如果该缺陷闪存单元存在于缺陷地址的核心闪存单元的高字节中，则该LBMATCH_Q变量设定为逻辑高电位(即“1”状态)。
最初，每个YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)与REDH(1)被设定为逻辑低电位状态(即“0”状态)。此外，在任何冗余位用于修复核心闪存单元区块783、784、786与788的其中一区块中的缺陷地址之前的最初，该闪存单元的二个冗余组件用于修复核心闪存单元的缺陷地址的任何字节。当该二个冗余组件的第一个冗余组件用于修复核心闪存单元的缺陷地址的一个字节时，相应于该二个冗余组件的第一个冗余组件的YCE(0)变量设定为逻辑高电位状态(即“1”状态)，且该二个冗余组件的第一个冗余组件不再有效。接着，当该二个冗余组件的第二个冗余组件用于修复核心闪存单元的缺陷地址的字节时，相应于该二个冗余组件的第二个冗余组件的YCE(1)变量设定为逻辑高电位状态(即“1”状态)，且该二个冗余组件的第二个冗余组件不再有效，据此不再有冗余组件可用于修复核心闪存单元区块783、784、786与788其中一个当前区块中核心闪存单元的缺陷地址。
当该二个冗余组件的第一个冗余组件用于修复核心闪存单元的缺陷地址的低字节时，该REDL(0)变量设定为逻辑高电位状态(即“1”状态)。另一方面，当该二个冗余组件的第一个冗余组件用于修复核心闪存单元的缺陷地址的高字节时，该REDH(0)变量设定为逻辑高电位状态(即“1”状态)。只有该核心闪存单元的缺陷地址的低字节或高字节的其中之一利用任一个冗余组件被修复。因此该REDL(0)、REDH(0)变量中仅有一个会设定为逻辑高电位状态。
同样的，当该二个冗余组件的第二个冗余组件用于修复核心闪存单元的缺陷地址的低字节时，该REDL(1)变量设定为逻辑高电位状态(即“1”状态)。另一方面，当该二个冗余组件的第二个冗余组件用于修复核心闪存单元的缺陷地址的高字节时，该REDH(1)变量设定为逻辑高电位状态(即“1”状态)。只有该核心闪存单元的缺陷地址的低字节或高字节的其中之一利用任一个冗余组件被修复。因此该REDL(1)、REDH(1)变量中仅有一个会设定为逻辑高电位状态。
此外，请参阅图26与29，该CAM逻辑884产生传送到耦接至核心闪存单元780的Y地址译码器781的DISYHB与DISYLB信号。当的核心闪存单元780的地址的内容被存取时，该Y地址译码器781将该地址译码以选择该地址的闪存单元的输出。该DISYHB与DISYLB信号通过CAM逻辑884而产生，以使该Y地址译码器781不能输出核心闪存单元780的缺陷地址的内容。
在此所揭露的用于产生LBMATCH_Q、YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)、REDH(1)、DISYHB与DISYLB信号的CAM逻辑884是闪存器件领域技术人员所公知的。此外，该Y地址译码器78也是闪存器件领域的技术人员所公知的。
在该START状态期间(图27的步骤852与854)，该CAM逻辑884针对每个YCE(0)与YCE(1)信号产生各自的逻辑状态。在该START状态中的等待时间周期结束之后(等待＝假)，该修复控制器832检查来自FAILREP逻辑848的FAILREP值(图27的步骤856)。该FAILREP逻辑848确定是否有可用的冗余组件可用于修复闪存单元的当前缺陷地址。请参图25，举例而言，有二个冗余组件可用于修复任一核心闪存单元区块783、784、786与788中的缺陷地址。当该二个冗余组件已经被用于修复闪存单元的一个区块中的缺陷地址时，则之后将不会再有冗余组件可被用于修复闪存单元的一个区块中的任何的缺陷地址。
此外，该FAILREP逻辑848确定是否有闪存单元的当前缺陷地址已被预先修复。当该闪存单元的当前缺陷地址已在之前被修复时，则该闪存单元的缺陷地址被确定为永久缺陷且不能被修复。无论在不再有可用的冗余组件或该闪存单元的当前缺陷地址已被预先修复的情况中，该FAILREP逻辑848设定该FAILREP变量为逻辑高电位状态(即真状态)。另一方面，当冗余组件是可用的或该闪存单元的当前缺陷地址未被预先修复时，该FAILREP逻辑848设定该FAILREP变量为逻辑低电位状态(即假状态)。
请参阅图27，当该FAILREP变量为逻辑高电位状态时，该PULSE_COUNT变量复位为零(图27的步骤858)并进入HANG状态(图27的步骤860)以终止修复程序和当前BIST模式。另一方面，当该FAILREP变量为逻辑低电位状态时，该PULSE_COUNT变量复位为零(图27的步骤862)并继续该修复程序。
图28显示了该FAILREP逻辑848的实施例，该FAILREP逻辑848包括第一NAND门864、第二NAND门866、第三NAND门868、第一反向器870以及第二反向器872。该第一NAND门864的输入等于该第二反向器872的输出，该第二反向器872具有施加在作为输入的第一输入端874的LBMATCH_Q变量。该第一NAND门864还具有施加在第二输入端876的REDL(0)变量的输入。该第二NAND门866具有施加在第一输入端874的LBMATCH_Q变量以及施加在第三输入端878的REDH(0)变量的输入。该第三NAND门868具有等于该第一反向器870以及第一NAND门864和第二NAND门866的输出的输入，其中该第一反向器870具有施加在作为输入的第四输入端880的YCE(1)变量。该第三NAND门868的输出在输出端882提供FAILREP变量。
图30显示了针对输入在图28的FAILREP逻辑848的变量LBMATCH_Q、YCE(1)、REDL(0)与REDH(0)的可能的逻辑状态。请参阅图28和30，当该变量YCE(1)设定为逻辑高电位状态(即“1”状态)，该FAILREP逻辑848产生与针对每一个变量LBMATCH_Q、REDL(0)以及REDH(0)的各个逻辑状态无关的设定为逻辑低电位状态的FAILREP值。该变量YCE(1)被设定为逻辑高电位状态以指示不再有可用的冗余组件可用于修复任何核心闪存单元区块783、784、786和788其中之一的当前区块中核心闪存单元的缺陷地址。在此情况下，该FAILREP逻辑848被设定为逻辑高电位状态的FAILREP值，并在图27的步骤858与860中进入该HANG状态。
另一方面，请参考图28和30，当该变量YCE(1)被设定为逻辑低电位状态(即“0”状态)时，该每一个变量LBMATCH_Q、REDL(0)以及REDH(0)的各个逻辑状态决定通过该FAILREP逻辑848输出的FAILREP变量。当该变量YCE(1)被设定为逻辑低电位状态时，冗余组件可用于修复核心闪存单元的当前缺陷地址。请参阅图30，当该变量LBMATCH_Q被设定为逻辑低电位状态时用于指示缺陷闪存单元位于核心闪存单元的当前缺陷地址的低字节中，该变量REDL(0)的逻辑状态决定通过该FAILREP逻辑848输出的变量FAILREP。另一方面，当该变量LBMATCH_Q被设定为逻辑高电位状态时用于指示缺陷闪存单元位于核心闪存单元的当前缺陷地址的高字节中，该变量REDH(0)的逻辑状态决定通过该FAILREP逻辑848输出的变量FAILREP。
当该变量LBMATCH_Q被设定为逻辑低电位状态时，通过该FAILREP逻辑848输出的变量FAILREP在该变量REDL(0)为逻辑高电位状态时为逻辑高电位状态，而当该变量REDL(0)为逻辑低电位状态时则为逻辑低电位状态，而与REDH(0)值的逻辑状态无关。如果该变量LBMATCH_Q被设定为逻辑低电位状态且REDL(0)为逻辑高电位状态，则该FAILREP逻辑848确定核心闪存单元的当前缺陷地址的低字节已在之前利用第一个冗余组件完成修复。在此情况下，该变量LBMATCH_Q被设定为逻辑高电位状态，且进入在图27的流程图的步骤858与860中的HANG状态。另一方面，如果该变量LBMATCH_Q被设定为逻辑低电位状态且REDL(0)为逻辑低电位状态，则该FAILREP逻辑848确定核心闪存单元的当前缺陷地址的低字节并未在之前完成修复。在此情况下，如果该变量YCE(1)也被设定为逻辑低电位状态，则该变量FAILREP被设定为逻辑低电位状态，且在图27中的修复程序继续执行。
同样的，当该变量LBMATCH_Q被设定为逻辑高电位状态时，通过该FAILREP逻辑848输出的变量FAILREP在该变量REDH(0)为逻辑高电位状态时为逻辑高电位状态，而当该变量REDH(0)为逻辑低电位状态时则为逻辑低电位状态，而与REDL(0)值的逻辑状态无关。如果该变量LBMATCH_Q被设定为逻辑高电位状态且REDH(0)为逻辑高电位状态时，则该FAILREP逻辑848确定核心闪存单元的当前缺陷地址的高字节已在之前利用第一个冗余组件完成修复。在此情况下，该变量LBMATCH_Q被设定为逻辑高电位状态，且进入在图27的流程图的步骤858与860中的HANG状态。另一方面，当该变量LBMATCH_Q被设定为逻辑高电位状态且REDH(0)变量为逻辑低电位状态时，该FAILREP逻辑848确定核心闪存单元的当前缺陷地址的高字节并未在之前完成修复。在此情况下，当该变量YCE(1)也被设定为逻辑低电位状态时，该变量FAILREP被设定为逻辑低电位状态，且在图27中的修复程序继续执行。
当该修复程序在FAILREP逻辑848将该变量FAILREP设定为逻辑低电位状态之后继续执行时，该PULSE_COUNT复位至零(图27的步骤862)且该修复控制器832进入JUICE状态(图27的步骤888)。请参阅图26和27，在该JUICE状态期间，该修复控制器832控制该CAM编程电压源838以施加编程电压在各组的CAM闪存单元。通过此种编程电压，各组CAM闪存单元被编程具有核心闪存单元的当前缺陷地址，以至于对核心闪存单元的当前缺陷地址的存取转向为对相应的闪存单元的冗余组件。在本发明的一个实施例中，通过将对核心闪存单元的当前缺陷地址的存取转向为对相应的闪存单元的冗余组件，核心闪存单元的当前缺陷地址的低字节或高字节的其中之一因而被修复。
此外，通过该CAM逻辑884产生该DISYHB与DISYLB信号以使该Y地址译码器781不能输出该核心闪存单元的缺陷地址780的内容。该DISYHB信号通过该CAM逻辑884维持以使该Y地址译码器781不能输出该核心闪存单元的缺陷地址780的高字节内容。该DISYLB信号通过该CAM逻辑884维持以使该Y地址译码器781不能输出该核心闪存单元的缺陷地址780的低字节内容。
用于编程CAM闪存单元的编程电压是闪存制造领域技术人员所公知的。此外，用于在具有核心闪存单元780形成在其上的半导体芯片上产生该CAM编程电压源838的程序，以产生施加在选定的CAM闪存单元上的编程电压也是闪存制造领域技术人员所公知的。
该定时器834为充电时间周期，即用于在JUICE状态期间在各组的CAM闪存单元上施加编程电压的JTIMEOUT计时(图27的步骤890)。在该充电时间周期结束之前(JTIMEOUT＝假)，该修复控制器832保持在JUICE状态中以针对充电时间周期(JTIMEOUT)施加该编程电压在各组的CAM闪存单元。
在该充电时间周期结束之后(JTIMEOUT＝真)，该修复控制器832进入第一校验状态(图27的步骤892)。在第一校验状态期间，该定时器834在来自CAM容限电压源840的容限电压针对第二校验状态被施加在各组的CAM闪存单元之前为预设的等待时间周期计时，据此来自CAM容限电压源840的电平在第二校验状态前处于稳定状态(图27的步骤894)。在第一校验状态中的等待时间周期结束之前(等待＝真)，该修复控制器832保持在第一校验状态。
在第一校验状态中的等待时间周期结束之后(等待＝假)，该修复控制器832进入第二校验状态(图27的步骤896)。在第二校验状态期间，该修复控制器832控制该CAM容限电压源840以对在图27的步骤888的JUICE状态中被编程的各组CAM闪存单元施加容限电压。容限电压是施加在JUICE状态中被编程的各组CAM闪存单元的每一个闪存单元的校验电压，用于在该JUICE状态后校验该闪存单元被适当的编程。
用于在该JUICE状态后校验该闪存单元被适当的编程的容限电压是闪存制造领域技术人员所熟知的。此外，用于在其上形成有核心闪存单元780的该半导体芯片上形成该CAM容限电压源840以产生该容限电压的程序也是闪存制造领域技术人员所公知的。
在第二校验状态期间，该修复控制器832接收在匹配步骤期间通过修复匹配单元846产生的变量REDOK(图27的步骤898)。请参阅图29，在该JUICE状态期间该编程电压施加之后(图27的步骤888)并在该容限电压已经施加在各组的CAM闪存单元以通过闪存单元的冗余组件替代核心闪存单元的当前缺陷地址之后，图29的CAM逻辑884比较该各组的CAM闪存单元的输出与来自该地址序列发生器524的当前缺陷地址，以产生变量YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)与REDH(1)。
如此处所述，通过图29的CAM逻辑884产生该变量YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)与REDH(1)以保持该二个冗余组件中被用于替代核心闪存单元的缺陷地址的二个字节的冗余组件的追踪。该CAM逻辑比较由该地址序列发生器524所产生的缺陷地址以及在该CAM 790中编程的各组的CAM闪存单元的输出，用于修复核心闪存单元的缺陷地址并依据之前的每一个变量YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)与REDH(1)的各个逻辑状态为每一个变量YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)与REDH(1)产生各个逻辑状态。
最初，每个YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)与REDH(1)被设定为逻辑低电位状态(即“0”状态)。此外，在任何冗余位用于修复核心闪存单元区块783、784、786与788的其中一区块中的缺陷地址之前的最初，闪存单元的二个冗余组件可用于修复核心闪存单元的缺陷地址的任何缺陷字节。当该二个冗余组件的第一个冗余组件用于修复核心闪存单元的缺陷地址的一个字节时，相应于该二个冗余组件的第一个冗余组件的变量YCE(0)被设定为逻辑高电位状态(即“1”状态)，且该二个冗余组件的第一个冗余组件不再有效。接着，当该二个冗余组件的第二个冗余组件用于修复核心闪存单元的缺陷地址的一个字节时，相应于该二个冗余组件的第二个冗余组件的变量YCE(1)被设定为逻辑高电位状态(即“1”状态)，且该二个冗余组件的第二个冗余组件不再有效，据此不再有冗余组件可用于修复核心闪存单元区块783、784、786和788的其中一个当前区块中核心闪存单元的缺陷地址。
当该二个冗余组件的第一个冗余组件用于修复核心闪存单元的缺陷地址的低字节时，该变量REDL(0)被设定为逻辑高电位状态(即“1”状态)。另一方面，当该二个冗余组件的第一个冗余组件用于修复核心闪存单元的缺陷地址的高字节时，该变量REDH(0)被设定为逻辑高电位状态(即“1”状态)。只有该核心闪存单元的缺陷地址的低字节或高字节其中的一个利用任一个冗余组件被修复。因此该变量REDL(0)、REDH(0)中仅有一个会设定为逻辑高电位状态。
同样的，当该二个冗余组件的第二个冗余组件用于修复核心闪存单元的缺陷地址的低字节时，该变量REDL(1)被设定为逻辑高电位状态(即“1”状态)。另一方面，当该二个冗余组件的第二个冗余组件用于修复核心闪存单元的缺陷地址的高字节时，该变量REDH(1)被设定为逻辑高电位状态(即“1”状态)。只有该核心闪存单元的缺陷地址的低字节或高字节其中之一利用任一个冗余组件被修复。因此该变量REDL(1)、REDH(1)中仅有一个会设定为逻辑高电位状态。
请参阅图26，该冗余组件指令锁存器842输入变量YCE(0)以保持针对核心闪存单元783、784、786和788被当前使用的一个区块的有效的二个冗余组件的追踪。当该变量YCE(1)设定为逻辑低电位状态(即“0”状态)，该变量YCE(1)指示该二个冗余组件的第一个冗余组件是有效的。在此情况下，该冗余组件指令锁存器842设定变量BREP01至逻辑低电位状态(即“0”状态)用于指示该二个冗余组件的第一个冗余组件用于修复核心闪存单元的当前缺陷地址。另一方面，当该变量YCE(0)设定为逻辑高电位状态(即“1”状态)，该变量YCE(0)指示该二个冗余组件的第一个冗余组件已被使用且不再有效，而该二个冗余组件的第二个冗余组件是有效的。在此情况下，该冗余组件指令锁存器842设定变量BREP01至逻辑高电位状态(即“1”状态)用于指示该二个冗余组件的第二个冗余组件用于修复核心闪存单元的当前缺陷地址。用于冗余组件指令锁存器842的一般锁存器的实施是电子技术领域的技术人员所熟知的。
图31显示了该修复匹配单元846的实施例，该修复匹配单元846包括第一NOR门902、第二NOR门904、第三NOR门906、第四NOR门908、第五NOR门910、第六NOR门912、NAND门914与反向器916。该第一NOR门902具有施加在第一输入端918的变量REDL(0)以及施加在第二输入端920的变量REDH(0)的输入。该第二NOR门904具有该第一NOR门902输出以及施加在第三输入端922的变量BREP01的输入。该第三NOR门906具有施加在第四输入端924的变量REDH(1)以及施加在第五输入端926的变量REDH(1)的输入。该第四NOR门908具有该第三NOR门906输出以及具有施加在第六输入端928的变量BREP01的输入的反向器916输出的输入。
该第五NOR门910具有该第二NOR门904输出以及该第四NOR门908输出的输入。该NAND门914具有施加在第七输入端930的变量BREPAIR以及施加在第八输入端932的变量VERIFY的输入。该第六NOR门912具有第五NOR门910输出以及NAND门914输出的输入。该第六NOR门912的输出在该输出端934提供该变量REDOK。
在图27的匹配步骤898期间，该变量BREPAIR通过修复控制器832设定为逻辑高电位状态(即“1”状态)且变量VERIFY设定为逻辑高电位状态(即“1”状态)。在此情况下，该变量BREP01、REDL(0)、REDH(0)、REDL(1)与REDH(1)决定图31的修复匹配单元846的输出REDOK的逻辑状态。图32显示了输入至图31的修复匹配单元846的变量BREP01、REDL(0)、REDH(0)、REDL(1)与REDH(1)的可能逻辑状态表。在此处所述的变量BREP01通过冗余组件指令锁存器842产生，而在此处所述的变量REDL(0)、REDH(0)、REDL(1)与REDH(1)通过图29的CAM逻辑884产生。
请参阅图31和32，该变量BREP01通过冗余组件指令锁存器842设定为逻辑低电位状态(即“0”状态)以指示该二个冗余组件的第一个冗余组件用于修复核心闪存单元的当前缺陷地址的低字节或高字节的其中之一。此外，该变量BREP01通过冗余组件指令锁存器842设定为逻辑高电位状态(即“1”状态)以指示该二个冗余组件的第二个冗余组件用于修复核心闪存单元的当前缺陷地址的低字节或高字节的其中之一。
请参阅图31和32，该变量BREP01通过冗余组件指令锁存器842设定为逻辑低电位状态(即“0”状态)时，该变量REDL(0)与REDH(0)决定该REDOK输出的逻辑状态，而与每一个REDL(1)与REDH(1)的各个逻辑状态无关。在此情况下，变量REDL(0)与REDH(0)的其中之一设定为逻辑高电位状态以指示该二个冗余组件的第一个冗余组件已用于修复核心闪存单元的当前缺陷地址的低字节或高字节的其中之一。
当变量REDL(0)设定为逻辑高电位状态(替代变量REDH(0))时，该二个冗余组件的第一个冗余组件已用于修复核心闪存单元的当前缺陷地址的低字节。当该变量REDH(0)设定为逻辑高电位状态(替代变量REDL(0))时，该二个冗余组件的第一个冗余组件已用于修复核心闪存单元的当前缺陷地址的高字节。在此情况下，各个CAM闪存单元已被适当的编程，据此该二个冗余组件的第一个冗余组件已适当的用于修复核心闪存单元的当前缺陷地址的低字节或高字节的其中之一。因此，当该变量BREP01被设定为逻辑低电位状态且该变量REDL(0)与REDH(0)其中之一被设定为逻辑高电位状态时，通过该修复匹配单元846输出的该变量REDOK被设定为逻辑高电位状态。
另一方面，当该变量BREP01被设定为逻辑低电位状态且该变量REDL(0)与REDH(0)二者均通过CAM逻辑884设定为逻辑低电位状态时，则各个CAM闪存单元并未被适当的编程，据此该二个冗余组件的第一个冗余组件并未适当的用于修复核心闪存单元的当前缺陷地址的低字节或高字节的其中之一。在此情况下，通过该修复匹配单元846输出的该变量REDOK被设定为逻辑低电位状态。
同样的，请参阅图31和32，该变量BREP01被设定为逻辑高电位状态(即“1”状态)时，该变量REDL(1)与REDH(1)决定该REDOK输出的逻辑状态，而与每一个REDL(0)与REDH(0)的各个逻辑状态无关。在此情况下，变量REDL(1)与REDH(1)其中之一被设定为逻辑高电位状态以指示该二个冗余组件的第二个冗余组件已用于修复核心闪存单元的当前缺陷地址的低字节或高字节的其中之一。
当该变量REDL(1)被设定为逻辑高电位状态(替代变量REDH(1))时，该二个冗余组件的第二个冗余组件已用于修复核心闪存单元的当前缺陷地址的低字节。当该变量REDH(1)被设定为逻辑高电位状态(替代变量REDL(1))时，该二个冗余组件的第二个冗余组件已用于修复核心闪存单元的当前缺陷地址的高字节。在此情况下，各个CAM闪存单元已被适当的编程，据此该二个冗余组件的第二个冗余组件已适当的用于修复核心闪存单元的当前缺陷地址的低字节或高字节的其中之一。因此，当该变量BREP01被设定为逻辑高电位状态且该变量REDL(1)与REDH(1)其中之一被设定为逻辑高电位状态时，通过该修复匹配单元846输出的该变量REDOK被设定为逻辑高电位状态。
另一方面，当该变量BREP01被设定为逻辑高电位状态且该变量REDL(1)与REDH(1)二者均通过CAM逻辑884设定为逻辑低电位状态时，各个CAM闪存单元并未被适当的编程，据此该二个冗余组件的第二个冗余组件并未适当的用于修复核心闪存单元的当前缺陷地址的低字节或高字节的其中之一。在此情况下，通过该修复匹配单元846输出的该变量REDOK被设定为逻辑低电位状态。
请参阅图27，当该变量REDOK被设定为逻辑低电位状态(即假状态)时，各个CAM闪存单元并未被适当的编程以修复核心闪存单元的当前缺陷地址。在此情况下，该修复控制器832检查该变量PULSE_COUNT是否到达Max_PC(图27的步骤936)。当该PULSE_COUNT小于Max_PC时，该修复控制器832重复该JUICE状态与第二校验状态(图27的步骤888、890、892、894、896与898)，且该PULSE_COUNT加一。在此情况下，该修复控制器832控制该CAM编程电压源838再施加编程电压在各个CAM闪存单元以针对充电时间周期(JTIMEOUT)修复核心闪存单元的当前缺陷地址。此外，在第二校验状态期间，在该编程电压被再施加之后使用来自该CAM逻辑884的变量REDL(0)、REDH(0)、REDL(1)与REDH(1)的新值通过该修复匹配机制846产生该变量REDOK。
该修复控制器832通过每一次变量REDOK设定为逻辑低电位状态而该PULSE_COUNT增加以重复该JUICE状态与第二校验状态(图27的步骤888、890、892、894、896与898)，直至该变量REDOK设定为逻辑高电位状态而该PULSE_COUNT未超过该Max_PC或该PULSE_COUNT超过该Max_PC而该变量REDOK设定为逻辑低电位状态为止。当该PULSE_COUNT超过该Max_PC而该变量REDOK设定为逻辑低电位状态时，该变量PULSE_COUNT被复位至零(图27的步骤938)，并进入该HANG状态(图27的步骤940)以确定图27的修复程序。在此情况中，该修复程序并未成功的以闪存单元的冗余组件替代该核心闪存单元的当前缺陷地址。
另一方面，当该变量REDOK设定为逻辑高电位状态而该PULSE_COUNT未超过该Max_PC时，该修复程序继续执行。在此情况中，该修复例行程序成功的以闪存单元的冗余组件替代该核心闪存单元的当前缺陷地址的低字节或高字节。此外，变量reg_READ通过修复控制器832(图27的步骤942)被检测。当该当前BIST模式用于读取该核心闪存单元阵列的每一个闪存单元的逻辑状态而未施加编程或擦除电压在核心闪存单元时(如通过图23的流程图所示的BIST模式)，例如该变量reg_READ可通过该BIST系统300的前端译码器314设定为逻辑高电位状态。否则，该变量reg_READ被设定为逻辑低电位状态(如通过图21的流程图所示的BIST模式)。
当该变量reg_READ被设定为逻辑高电位状态，该修复控制器832将该地址序列发生器524复位至包含有核心闪存单元的缺陷地址的核心闪存单元的当前区块的起始地址(图27的步骤944)，且该PULSE_COUNT复位至零(图27的步骤946)。举例而言，请参阅第24图，该核心闪存单元750的缺陷地址被包含在核心闪存单元的第三区块786中。在此实施例中，当该变量reg_READ被设定为逻辑高电位状态，该修复控制器832将该地址序列发生器524复位至包含有核心闪存单元的缺陷地址的核心闪存单元的第三区块786的起始地址。通过将该地址序列发生器524复位至包含有核心闪存单元的当前区块的缺陷地址，用于读取该核心闪存单元阵列的每一个闪存单元的逻辑状态的BIST模式针对包含有核心闪存单元的缺陷地址的核心闪存单元的所有区块通过闪存单元的冗余组件的替代而被执行，以进一步确认利用该闪存单元的冗余组件的适当修复。
请参阅图27，当该变量reg_READ被设定为逻辑高电位状态时，该修复控制器832将该地址序列发生器524复位至包含有核心闪存单元的缺陷地址的核心闪存单元的当前区块的起始地址(图27的步骤944)，且该PULSE_COUNT复位至零(图27的步骤946)，该变量BREPAIR被设定为逻辑低电位状态(即“0”状态)(图27的步骤948)，且该修复程序回复至唤起该修复程序的当前BIST模式(图27的步骤950)。另一方面，当该变量reg_READ被设定为逻辑低电位状态时，该变量BREPAIR被设定为逻辑低电位状态(即“0”状态)(图27的步骤948)，且该修复程序回复至唤起该修复程序的当前BIST模式(图27的步骤950)而无需执行图27的步骤944与946。
举例而言，当该修复程序770回复到图27的当前BIST模式时，包括该START状态252以及该START状态252之后的步骤，系针对已通过闪存单元的冗余组件的替代所修复的核心闪存单元的当前缺陷地址被再次执行。此外，当该修复程序770回复到图23的当前BIST模式时，包括该START状态682以及该START状态682之后的步骤，从包含有核心闪存单元的缺陷地址但具有通过核心闪存单元的当前区块中的闪存单元的冗余组件替代的核心闪存单元的当前区块的起始地址被再次执行。
在此方法中，在核心闪存单元阵列780的测试期间通过编程该CAM 790以利用闪存单元的冗余组件替代闪存单元的缺陷地址的闪存单元的缺陷地址的修复是在片上执行的。因此，不使用该外部测试系统的管脚来编程CAM以利用闪存单元的冗余组件替代闪存单元的缺陷地址。通过使该外部测试系统的管脚数最小化，可通过具有有限的总管脚数的外部测试系统同时测试或修复较多数量的半导体芯片，以使闪存器件制造期间的产量最大化。
此外，因为通过编程该CAM闪存单元的修复是在片上执行的，所以如该修复机制的执行速度不会受到该外部测试系统容量的限制。因此，此种片上修复机制能更有效率。
前述的说明仅作为示例之用而非用于限制本发明的范围。举例而言，本发明可实施成更多数量的闪存单元的有效的冗余组件。在此所提及的数量仅作为示例。此外，本发明可利用闪存单元的冗余组件替代核心闪存单元的所有缺陷地址，以取代替代核心闪存单元的缺陷地址的字节，此为闪存制造领域的技术人员通过说明书可轻易了解的。本发明的范围限定在后述的权利要求及其等效范围中。
E.用于测试该BIST后端状态机功能的诊断模式
通过针对图7的BIST系统300的构件的功能测试也确保了通过该BIST系统300测试该核心闪存单元阵列304的精确度，特别是通过该后端BIST状态机316。使用此种用于确保BIST系统300的构件的功能的测试，当该核心闪存单元阵列304在通过该BIST系统300测试后被认为不正常时，此种不正常是因为该核心闪存单元阵列304中的缺陷所产生的而不是因为图7的BIST系统300的构件的缺陷所产生的。
在本发明的另一个实施例中，该后端BIST状态机316的功能是不受该核心闪存单元阵列304所影响的。请参阅图33，用在独立于该核心闪存单元阵列304的功能而确定该后端BIST状态机316的功能的系统960中包括模式译码器962、诊断匹配逻辑964以及信号选择器966。该BIST接口312、前端接口314、后端BIST状态机316、地址序列发生器524以及外部测试系统318均与此处所述相同。
该模式译码器962耦接至该外部测试系统318，且该模式译码器962接收来自该外部测试系统318的位图形，该外部测试系统318传送用于唤起针对该后端BIST状态机316功能测试的诊断模式的预设位图形。当该外部测试系统318传送用于唤起针对该后端BIST状态机316功能测试的诊断模式的预设位图形时，该模式译码器962将该外部测试系统318所传送的位图形予以译码并设定AUTOL信号为逻辑高电位状态(即“1”状态)。否则，该模式译码器962将该AUTOL信号设定为逻辑低电位状态(即“0”状态)。用于该模式译码器962的位图形译码器的实现是电子领域技术人员所熟知的。
该AUTOL信号从该模式译码器962耦接至该诊断匹配逻辑964、信号选择器966以及后端BIST状态机316。该诊断匹配逻辑964输入来自该后端BIST状态机316的AUTOL信号与控制信号并产生匹配输出。该信号选择器966输入由该诊断匹配逻辑964输出的该产生的匹配以及图13的匹配电路520所输出的核心匹配。该信号选择器966依据AUTOL信号以及来自该后端BIST状态机316的控制信号输出如同由该诊断匹配逻辑964所输出该产生的匹配或该匹配电路520所输出的核心匹配其中之一的MATCH信号。
当使用设定为逻辑高电位状态的AUTOL信号而唤起用于测试该后端BIST状态机316功能的诊断模式时，该信号选择器966选择由该诊断匹配逻辑964所输出的该产生的匹配作为该传送至该后端BIST状态机316的MATCH信号。另一方面，当没有通过设定为逻辑低电位状态的AUTOL信号唤起该诊断模式时，该信号选择器966选择由该匹配电路520所输出的核心匹配作为该传送至该后端BIST状态机316的MATCH信号。
如此处所述，在前述任一情况中，在用于决定该BIST模式是通过状态或失败状态的BIST模式期间，在VERIFY状态下该后端BIST状态机316利用该MATCH信号。图13的匹配电路520依据核心闪存单元阵列304的预期的位图形与测量的位图形相比较以产生核心匹配输出。然而，该诊断匹配逻辑964依据来自该模式译码器962的AUTOL信号以及来自该后端BIST状态机316的控制信号产生该产生的匹配输出。因此，来自该诊断匹配逻辑964的该产生的匹配输出独立于该核心闪存单元阵列304的功能之外。
图34显示了图33的信号选择器966的实施例，该信号选择器966包括第一反向器968、第一AND门970、第一NOR门972、第二反向器974、第二AND门976、第三反向器978、第三AND门980、第二NOR门982和第四反向器984。该第一AND门970具有在第一输入端986的BREAD信号并具有第一反向器968输出的输入，第一反向器968具有在第二输入端988的BREP信号输入。该第一NOR门972具有该第一AND门970输出和在第三输入端990的MATCHD信号的输入。该第二AND门976具有在第四输入端992的AUTOL信号和该第二反向器974输出的输入。该第二反向器974具有该第一NOR门972输出的输入。
此外，该第三AND门具有在第五输入端994的int_MATCH信号并具有第三反向器978输出的输入，第三反向器978具有在第六输入端996的AUTOL信号输入。该第二NOR门982具有该第二AND门976输出和该第三AND门980输出的输入。该第四反向器984具有该第二NOR门982输出的输入。该第四反向器984的输出是在该输出端997提供该MATCH信号的信号选择器的输出。
在第五输入端994的该int_MATCH信号是来自该匹配电路520的核心匹配输出，且在第三输入端990的该MATCHD信号是来自该诊断匹配逻辑964的产生的匹配输出。在第四输入端992和第六输入端996的该AUTOL信号是通过该模式译码器962所产生的AUTOL信号。在第一输入端986的该BREAD信号和在第二输入端988的该BREP信号是来自该BIST后端状态机316的控制信号。
图35显示了图33的诊断匹配逻辑964的实施例，该诊断匹配逻辑964包括第一NOR门998、第二NOR门1000、与第三NOR门1002。此外，该诊断匹配逻辑964包括第一AND门1004、第一NAND门1006、第二NAND门1008、第三NAND门1010、第四NAND门1012和第五NAND门1014。该诊断匹配逻辑964还包括第一OR门1016、第二OR门1018和第三OR门1020，以及第一反向器1022、第二反向器1024和第三反向器1026。此外，该诊断匹配逻辑964包括锁存器1028。
该第一NOR门998具有在第一输入端1030的ERIP信号和在第二输入端1032的APDE信号的输入。该第一AND门1004具有该第一NOR门998输出与在第三输入端1034的BACLK信号的输入。该第二NOR门1000具有该第一AND门1004输出与在第四输入端1036的SACLK信号的输入。该第二NAND门1008具有在第五输入端1038的ER信号与该第四NAND门1012输出的输入。
此外，该第一OR门1016具有第一反向器1022输出以及在第七输入端1042的BAPDE_OPT信号的输入，第一反向器1022具有在第六输入端1040的BEREXE信号输入。该第四NAND门1012具有该第一OR门1016输出与在第八输入端1044的STEST信号的输入。该第二OR门1018具有第二反向器1024输出以及在第九输入端1046的PGM信号的输入，第二反向器1024具有该具有第四NAND门1012输出的输入。该第三OR门1020具有该第四NAND门1012输出与在第十输入端1048的JUICE信号的输入。
再者，该第一NAND门1006具有第二NOR门1000输出与第二NAND门1008输出的输入。该第五NAND门1014具有第二OR门1018输出与第三OR门1020输出的输入。该第三NAND门1010具有在第十一输入端1050的AUTOL信号与第一NAND门1006输出的输入。该第三NOR门1002具有第三反向器1026输出以及第五NAND门1014输出的输入，第三反向器1026具有在第十一输入端1050的AUTOL信号输入。
该锁存器1028具有第三NAND门1010输出的复位输入(即“R”输入)且具有第三NOR门1002输出的设定输入(即“S”输入)。此外，该锁存器1028在输出端1052提供MATCHD信号的Q输出。该MATCHD信号是提供至图33和34的信号选择器966的产生的匹配输出。
在第十一输入端1050的该AUTOL信号通过图33的模式译码器962予以产生。在第一输入端1030的ERIP信号、在第二输入端1032的APDE信号、在第三输入端1034的BACLK信号、在第四输入端1036的SACLK信号、在第五输入端1038的ER信号、在第六输入端1040的BEREXE信号、在第七输入端1042的BAPDE_OPT信号、在第八输入端1044的STEST信号、在第九输入端1046的PGM信号以及在第十输入端1048的JUICE信号通过该BIST后端状态机316予以产生，具体而言，是通过图31的该后端BIST控制器502产生。
图36显示了图35的锁存器1028的实施例，该锁存器1028包括第一PMOSFET(P沟道金属氧化物半导体场效应晶体管)1051、第二PMOSFET 1057、NMOSFET(N沟道金属氧化物半导体场效应晶体管)1054、第一反向器1056与第二反向器1058。该第一PMOSFET 1051的源极以及该第二PMOSFET 1057的源极耦接至正电压源1059，而该NMOSFET 1054的源极则耦接至负电压源1061。该正电压源1059提供如5伏特的逻辑高电位状态电压，而该负电压源1061在该锁存器1028的实施例中则为接地节点。
该第一PMOSFET 1051的栅极耦接至锁存器1028的复位输入(即“R”输入)，锁存器1028的复位输入耦接至图35中第三NAND门1010输出。该NMOSFET 1054的栅极耦接至锁存器1028的设定输入(即“S”输入)，锁存器1028的设定输入耦接至图35中第三NOR门1002输出。该第一PMOSFET 1051的漏极耦接至NMOSFET 1054的漏极，NMOSFET 1054的漏极还耦接至该第一反向器1056的输入与该第二反向器1058的输出。该第一反向器1056的输出耦接至该第二反向器1058的输入，并且是该锁存器1028用于提供该诊断匹配逻辑964的产生的匹配输出MATCHD的Q输出。
此外，该第二PMOSFET 1057的栅极耦接至复位输入(即“IRSTB”输入)，该第二PMOSFET 1057的漏极耦接至该第一PMOSFET 1051的漏极与该NMOSFET 1054的漏极。当该AUTOL设定为逻辑高电位状态，该BIST后端状态机316设定该IRSTB信号至逻辑高电位状态以关闭该第二PMOSFET 1057，据此该产生的匹配输出MATCHD通过施加在该第一PMOSFET 1051与该NMOSFET 1054的设定输入与复位输入被决定。另一方面，当该AUTOL设定为逻辑低电位状态，该BIST后端状态机316设定该IRSTB信号至逻辑低电位状态，以开启该第二PMOSFET 1057，第二PMOSFET 1057依次锁存该产生的匹配输出MATCHD至逻辑低电位状态。
图37显示了当AUTOL设定为逻辑高电位状态且该IRSTB设定为逻辑高电位状态时，在图36的锁存器1028的操作期间的变量表。在此情况下，该产生的匹配输出MATCHD通过施加在该第一PMOSFET1051与该NMOSFET 1054的设定输入与复位输入被决定。当该复位输入(即“R”输入)与该设定输入(即“S”输入)设定为逻辑低电位状态(即“0”状态)时，该锁存器128的Q输出(即MATCHD输出)转换至逻辑低电位状态(即“0”状态)。另一方面，当该复位输入(即“R”输入)与该设定输入(即“S”输入)处于逻辑高电位状态(即“1”状态)时，该锁存器128的Q输出(即MATCHD输出)转换至逻辑高电位状态(即“1”状态)。
当该复位输入(即“R”输入)处于逻辑高电位状态(即“1”状态)，且该设定输入(即“S”输入)处于逻辑低电位状态(即“0”状态)时，该锁存器1028的Q输出(即MATCHD输出)被锁存至之前该Q输出的逻辑状态。该复位输入(即“R”输入)处于逻辑低电位状态(即“0”状态)，且该设定输入(即“S”输入)处于逻辑高电位状态(即“1”状态)的情况不会为图35的该诊断匹配逻辑964中的锁存器1028所利用。
以下将针对用于测试该后端BIST状态机316的图33的系统960的构件的操作予以说明。图38显示了在该诊断模式被唤起后通过该后端BIST状态机316所执行的BIST模式用于编程该核心闪存单元阵列304时，由图33的后端BIST状态机316所进入的状态的流程图。请参阅图33和38，当该外部测试系统318输入预设的位图形以唤起该诊断状态时该诊断模式被起始(图38的步骤1060)。此外，请参阅图33，在该诊断模式起始时，使用者输入数据至该BIST接口312以唤起该当前BIST模式。
在此情况中，来自该模式译码器962的AUTOL信号被设定为逻辑高电位状态(即“1”状态)。此外，当该诊断模式被唤起时，该后端BIST状态机316依循图15的流程图的步骤，但在该VERIFY状态期间利用来自该信号选择器966的MATCH信号(图15的步骤560与562)取代该匹配电路520输出。
请参阅图34，在该诊断模式被唤起之后通过该后端BIST状态机316所执行的BIST模式用于编程该核心闪存单元阵列304时，该BREAD信号被设定为逻辑低电位状态(即“0”状态)。因此，通过该AUTOL信号设定为逻辑高电位状态，来自图34的信号选择器966的该MATCH信号是来自该诊断匹配逻辑964的产生的匹配输出MATCHD。
请参阅图36，在该诊断模式起始之前，该锁存器1028的AUTOL信号与IRSTB信号被设定为逻辑低电位状态，以至于产生的匹配输出MATCHD被锁存在逻辑低电位状态。因此，在用于编程该核心闪存单元阵列304的BIST模式起始时，在该核心闪存单元阵列304的初始地址的产生的匹配输出MATCHD被锁存在逻辑低电位状态(即“0”状态)。该后端BIST状态机316进入第一编程VERIFY状态(图15的步骤560与562)，该产生的匹配输出MATCHD被锁存在逻辑低电位状态(即“0”状态)，而因此，该核心闪存单元阵列304的初始地址具有失败的结果(图38的步骤1062)。因为该失败的结果，该后端BIST状态机316进入编程JUICE状态(图15的步骤566)。
请参阅图35，除在第十一输入端1050的AUTOL信号通过该模式译码器962设定为逻辑高电位状态之外，在第九输入端1046的PGM信号、在第十输入端1048的JUICE信号以及在第八输入端1044的STEST信号在该JUICE状态中通过该BIST控制器502设定为逻辑高电位状态。其它的信号(即ERIP、APDE、BACLK、ER、BEREXE以及BAPDE_OPT信号)在该编程JUICE状态中通过该BIST控制器502设定为逻辑低电位状态。因此，在该编程JUICE状态中该产生的匹配输出MATCHD设定为逻辑高电位状态(即“1”状态)。
在该编程JUICE状态之后，随着该产生的匹配输出MATCHD由编程JUICE状态设定为逻辑高电位状态(即“1”状态)，该控制器502进入后续的编程VERIFY状态(图15的步骤560与562)，因此，该核心闪存单元阵列304的初始地址具有失败的结果(图38的步骤1066)。请参阅图33，由于该通过的结果，该后端BIST状态机316控制该地址序列发生器524以通过设定该BACLK信号至逻辑高电位状态(图38的步骤1068)增加至该核心闪存单元阵列304的初始地址。
请参阅图35，该BACLK信号设定为逻辑高电位状态(且该AUTOL与ATEST信号也设定为逻辑高电位状态，但该ERIP、APDE、BACLK、ER、PGM、JUICE、BEREXE以及BAPDE_OPT信号则设定为逻辑低电位状态)，该产生的匹配输出MATCHD由编程JUICE状态设定为逻辑低电位状态(即“0”状态)。在该地址序列发生器524增加至该核心闪存单元阵列304的初始地址之后，该BIST控制器502检查该地址是否通过该核心闪存单元阵列304的最后地址(图38的步骤1070)。当该地址通过该核心闪存单元阵列304的最后地址时，该BIST模式结束。否则，针对该核心闪存单元阵列304的每一个后续地址重复步骤1062、1064、1066、1068与1070，直至该地址序列发生器524达到通过该核心闪存单元阵列304的最后地址的地址为止。
请参阅图13，当该BIST模式在该诊断模式被唤起以编程该核心闪存单元阵列304的闪存单元之后通过该后端状态机316被执行时，可以探测如来自该编程/擦除电压源510的节点的后端状态机316节点，以确定该后端状态机316在图38的步骤中是否是正常的。举例而言，如果该后端状态机316是正常的，则图13的来自该编程/擦除电压源510的节点在每次在图13的步骤1064中进入该编程JUICE状态时提供正9伏特的字线电压。通过在图38的步骤执行期间图13的后端状态机316的节点的探测，当BIST模式用于编程该核心闪存单元阵列304的闪存单元时，确定该后端状态机316的功能。
图39显示了当该BIST模式在该诊断模式被唤起以通过独立的APDE(擦除后自动程序干扰)擦除该核心闪存单元阵列304的闪存单元之后通过该后端状态机316被执行时，通过图33的后端状态机316进入的状态的流程图。图40显示了当该BIST模式在该诊断模式被唤起以通过插入的APDE擦除该核心闪存单元阵列304的闪存单元之后通过该后端状态机316被执行时，通过图33的后端状态机316进入的状态的流程图。请参阅图35，针对独立的APDE，该BIST控制器502设定该BAPDE_OPT信号为逻辑高电位状态(即“1”状态)。另一方面，针对插入的APDE，该BIST控制器502设定该BAPDE_OPT信号为逻辑低电位状态(即“0”状态)。
请参阅图33和39，当该外部测试系统318输入该预设的位图形以唤起该诊断状态时，该诊断状态被起始(图39的步骤1072)。在此情况下，来自该模式译码器962的AUTOL信号被设定为逻辑高电位状态(即“1”状态)。再者，请参阅图33，在该诊断模式起始时，该使用者输入数据至该BIST接口312以唤起该当前BIST模式。此外，当该诊断模式被唤起时，该后端状态机316在VERIFY状态期间利用来自该信号选择器966的MATCH信号(例如为图15步骤560与562)取代该匹配电路520的输出。请参阅图34，当该BIST模式在该诊断模式被唤起以擦除该核心闪存单元阵列304的闪存单元之后通过该后端状态机316被执行时，该BREAD信号被设定为逻辑低电位状态(即“0”状态)。因此，通过AUTOL信号被设定为逻辑高电位状态，来自图34的该信号选择器966的MATCH信号是来自该诊断匹配逻辑964的该产生的匹配输出MATCHD。
请参阅图36，在该段模式起始之前，该锁存器1028的AUTOL信号与IRSTB信号被设定为逻辑低电位状态，据此该产生的匹配输出MATCHD被锁存至逻辑低电位状态。因此，在用于擦除该核心闪存单元阵列304的闪存单元的BIST模式的起始时，该产生的匹配输出MATCHD在该核心闪存单元阵列304的第一扇区的第一地址被锁存至逻辑低电位状态(即“0”状态)。请参阅图16，该核心闪存单元阵列304如图16所示被划分至多个水平扇区602、604、606、608、610、612、614与616。当该后端状态机316进入第一擦除VERIFY状态时，该产生的匹配输出MATCHD被锁存至逻辑低电位状态(即“0”状态)，且因此，该核心闪存单元阵列304的第一扇区的第一地址具有失败的结果(图39的步骤1074)。
因为该失败的结果，该后端状态机316进入擦除JUICE状态。请参阅图35，除在该第十一输入端1050的AUTOL信号通过该模式译码器962设定为逻辑高电位状态之外，在该第五输入端1038的ER信号、在该第十输入端1048的JUICE信号、在该第八输入端1044的STEST信号、在该第六输入端1040的BEREXE信号、在该第一输入端1030的ERIP信号、在第七输入端1042的BAPDE_OPT信号在该擦除JUICE状态中通过该BIST控制器502设定为逻辑高电位状态。其它的信号(即该APDE、BACLK、SACLK与PGM信号)在该擦除JUICE状态中通过该BIST控制器502设定为逻辑低电位状态。因此，该产生的匹配输出MATCHD在该擦除JUICE状态中被设定为逻辑高电位状态(即“1”状态)(图39的步骤1076)。
在该擦除JUICE状态之后，该BIST控制器502随着根据之前的擦除JUICE状态被设定为逻辑高电位状态(即“1”状态)的该产生的匹配输出MATCHD进入后续的擦除VERIFY状态。并因此，该核心闪存单元阵列304的第一扇区的第一地址具有通过的结果(图39的步骤1078)。因为该通过的结果，该后端状态机316控制该地址序列发生器524以通过设定该BACLK信号至逻辑高电位状态增加至该核心闪存单元阵列304的第一扇区的后续地址(图39的步骤1080)。
请参阅图35，即使随着该BACLK信号被设定为逻辑高电位状态，因为该STEST、BEREXE、ERIP与BAPDE_OPT信号被设定为逻辑高电位状态，所以该产生的匹配输出MATCHD保持被锁存至逻辑高电位状态(即“1”状态)。在该地址序列发生器524增加至该核心闪存单元阵列304的第一扇区的后续地址之后，该BIST控制器502检查该地址是否通过该核心闪存单元阵列304的第一扇区的最后地址(图39的步骤1082)。
当该地址通过该核心闪存单元阵列304的第一扇区的最后地址，该后端状态机316控制该地址序列发生器524以通过设定该SACLK信号至逻辑高电位状态增加至该核心闪存单元阵列304的后续扇区的第一地址(图39的步骤1084)。否则，图39的步骤1078、1080与1082针对该核心闪存单元阵列304的第一扇区的后续地址被重复执行，直至该地址序列发生器524达到通过该核心闪存单元阵列304的第一扇区的最后地址的地址为止。
在该地址通过该核心闪存单元阵列304的第一扇区的最后地址以至于该后状态机316控制该地址序列发生器524以通过设定该SACLK信号至逻辑高电位状态增加至该核心闪存单元阵列304的后续扇区的第一地址的情况下(图39的步骤1084)，该BIST控制器502检查该地址是否通过该核心闪存单元阵列304的最后扇区(图39的步骤1086)。如果该地址通过该核心闪存单元阵列304的最后扇区，则该独立的APDE在图39的步骤1088中被执行。
否则，图39的步骤1074、1076、1078、1080、1082、1084与1086针对该核心闪存单元阵列304的每一个后续扇区被重复执行，直至该地址序列发生器524达到通过该核心闪存单元阵列304的最后扇区的地址为止。须特别注意的，在本发明的此实施例中，当图35的该第四输入端的SACLK信号(与AUTOL、STEST、BEREXE、ERIP与BAPDE_OPT信号相同)在图39的步骤1084中被设定为逻辑高电位状态时，由于该产生的匹配输出MATCHD被锁存回至逻辑低电位状态，因此该步骤1074与1076仅针对该核心闪存单元阵列304的每一个扇区的第一地址被执行。
然而，该产生的匹配输出MATCHD针对该核心闪存单元的扇区中每一个后续地址在图39的步骤1076的擦除JUICE状态中被设定至逻辑高电位状态。举例而言，由于该擦除JUICE状态的时间周期相对较长(其可例如为10毫秒)，因此步骤1074与1076仅针对该核心闪存单元的每一扇区的第一地址被执行，以至于针对扇区的每一个地址执行该擦除JUICE状态具有不期望的时长。
当该地址达到在步骤1086通过该核心闪存单元阵列304的最后扇区时，该核心闪存单元阵列304的每一个地址已被擦除确认，且该独立的APDE在图39的步骤1088中予以执行。通过图39的步骤1088，因为该SACLK信号与图35的该AUTOL、STEST、BEREXE、ERIP与BAPDE_OPT信号均在图39的步骤1084中被设定至逻辑高电位状态，因此该产生出的匹配输出MATCHD被锁存至逻辑低电位状态(即“0”状态)。此外，通过在图39的步骤1084中该SACLK信号被设定至逻辑高电位状态，该地址序列发生器524通过该BIST控制器502复位至该核心闪存单元阵列304的第一列。
该后端状态机316通过被锁存至逻辑低电位状态(即“0”状态)的该产生的匹配输出MATCHD，在该核心闪存单元阵列304的第一扇区的第一列地址进入第一APDE VERIFY状态。因此，该第一APDEVERIFY状态针对该核心闪存单元阵列304的第一扇区的第一列地址具有失败的结果(图39的步骤1088)。由于该失败的结果，该后端状态机316进入APDE JUICE状态(图39的步骤1090)。
请参阅图35，除在该第十一输入端1050的AUTOL信号通过该模式译码器962设定至逻辑高电位状态之外，在第二输入端1032的该APDE信号、在该第十输入端1048的JUICE信号、在该第八输入端1044的STEST信号、在该第六输入端1040的BEREXE信号、在该第九输入端1046的PGM信号和在该第七输入端1042的BAPDE_OPT信号通过该BIST控制器502在该APDE JUICE状态中被设定至逻辑高电位状态。其它的信号(即该ERIP、ER、BACLK、与SACLK信号)通过该BIST控制器502在该APDE JUICE状态中设定至逻辑低电位状态。因此，该产生的匹配输出MATCHD在该APDE JUICE状态中被设定至逻辑高电位状态(即“1”状态)(图39的步骤1090)。
在该APDE JUICE状态之后，该BIST控制器502随着该产生的匹配输出MATCHD被设定至逻辑高电位状态(即“1”状态)由先前的APDE JUICE状态进入后续的APDE VERIFY状态，且因此，该核心闪存单元阵列304的第一扇区的第一列地址具有通过的结果(图39的步骤1092)。由于该通过的结果，该后端状态机316控制该地址序列发生器524以通过设定该BACLK信号至逻辑高电位状态增加至该核心闪存单元阵列304的第一扇区的后续列地址(图39的步骤1094)。
请参阅图35，即使该BACLK信号被设定至逻辑高电位状态，因为该AUTOL、STEST、BEREXE、APDE与BAPDE_OPT信号被设定至逻辑高电位状态，所以该产生的匹配输出MATCHD保持被锁存在逻辑高电位状态(即“1”状态)。在该地址序列发生器524增加至该核心闪存单元阵列304的第一扇区的后续列地址之后，该BIST控制器502检查该列地址是否通过该核心闪存单元阵列304的第一扇区的最后列地址(图39的步骤1096)。由于APDE VERIFY程序典型的决定流过该核心闪存单元阵列的列的总体漏电流，因此APDE VERIFY状态通过该后端状态机一次执行一个列地址，此为闪存器件领域技术人员所熟知的。
如果该列地址通过该核心闪存单元阵列304的第一扇区的最后列地址，则该后端状态机316控制该地址序列发生器524以通过设定该SACLK信号至逻辑高电位状态(即“1”状态)增加至该核心闪存单元阵列304的后续扇区的第一列地址(图39的步骤1098)。否则，图39的步骤1092、1094与1096针对该核心闪存单元阵列304的第一扇区的每一个后续列地址予以重复，直至该地址序列发生器524达到通过该核心闪存单元阵列304的第一扇区的最后列地址的地址为止。
在该列地址通过该核心闪存单元阵列304的第一扇区的最后列地址以至于该后状态机316控制该地址序列发生器524以通过设定该SACLK信号至逻辑高电位状态增加至该核心闪存单元阵列304的后续扇区的第一列地址的情况下(图39的步骤1098)，该BIST控制器502检查该地址是否通过该核心闪存单元阵列304的最后扇区(图39的步骤1100)。如果该列地址通过该核心闪存单元阵列304的最后扇区，则该BIST模式结束。
否则，图39的步骤1088、1090、1092、1094、1096、1098与1100针对该核心闪存单元阵列304的每一个后续扇区予以重复执行，直至该地址序列发生器524达到通过该核心闪存单元阵列304的最后扇区的列地址为止。须特别注意的，在本发明的此实施例中，由于当在图35的与该AUTOL、STEST、BEREXE、ERIP与BAPDE_OPT信号相同的第四输入端的SACLK信号在图39的步骤1098中被设定为逻辑高电位状态，所以该产生出的匹配输出MATCHD被锁存至逻辑低电位状态，因此该步骤1088与1090仅针对该核心闪存单元阵列304的每一个扇区的第一列地址被执行。
然而，该产生的匹配输出MATCHD针对该核心闪存单元的扇区中每一个后续列地址在图39的步骤1092的APDE JUICE状态中被设定至逻辑高电位状态。举例而言，由于该APDE JUICE状态中，APDE电压施加在闪存单元整体扇区的每一个闪存单元，因此步骤1088与1090仅针对该核心闪存单元的每一扇区的第一列地址被执行，此为闪存器件领域技术人员所熟知的。
当该列地址达到在图39的步骤1100通过该核心闪存单元阵列304的最后扇区时，该核心闪存单元阵列304的每一个地址已被APDE确认，且该BIST模式结束。针对该BAPDE_OPT信号设定至逻辑高电位状态的图39的独立的APDE，大体上整体的该核心闪存单元阵列304通过图39的步骤1074、1076、1078、1080、1082、1084与1086被第一次擦除校验，且接着，大体上整体的该核心闪存单元阵列304通过图39的步骤1088、1090、1092、1094、1096、1098与1100被APDE校验。
另一方面，图40显示了在该诊断模式被唤起之后通过该后端状态机316所执行的BIST模式用于通过插入的APDE擦除该核心闪存单元阵列304的闪存单元时，由图33的后端状态机316所进入的状态的流程图。就该BIST模式而言，该BAPDE_OPT信号设定至逻辑低电位状态(即该“0”状态)。
请参阅图33和40，当该外部测试系统318输入预设的位图形以唤起该诊断状态时，该诊断模式被起始(图38的步骤1102)。在此情况中，来自该模式译码器962的AUTOL信号被设定为逻辑高电位状态(即“1”状态)。此外，请参阅图33，在该诊断模式起始时，使用者输入数据至该BIST接口312以唤起该当前BIST模式。再者，当该诊断模式被唤起时，该后端状态机316在该VERIFY状态期间利用来自该信号选择器966的MATCH信号取代该匹配电路520输出。请参阅图34，在该诊断模式被唤起后通过该后端BIST状态机316所执行的BIST模式被用于编程该核心闪存单元阵列304时，该BREAD信号设定为逻辑低电位状态(即“0”状态)。因此，通过该AUTOL信号设定为逻辑高电位状态，来自图34的信号选择器966的该MATCH信号是来自该诊断匹配逻辑964的产生的匹配输出MATCHD。
请参阅图36，在该诊断模式起始之前，该锁存器1028的AUTOL信号与IRSTB信号被设定为逻辑低电位状态，以至于产生的匹配输出MATCHD被锁存在逻辑低电位状态。因此，在用于擦除该核心闪存单元阵列304的闪存单元的BIST模式起始时，在该核心闪存单元阵列304的第一扇区的第一地址的产生的匹配输出MATCHD被锁存在逻辑低电位状态(即“0”状态)。请参阅图16，该核心闪存单元阵列304如图16所示的被划分至多个水平扇区602、604、606、608、610、612、614与616。当该后端状态机316进入第一擦除VERIFY状态时，该产生的匹配输出MATCHD被锁存至逻辑低电位状态(即“0”状态)，且因此，该核心闪存单元阵列304的第一扇区的第一地址具有失败的结果(图40的步骤1104)。
因为该失败的结果，该后端状态机316进入擦除JUICE状态。请参阅图35，除在该第十一输入端1050的AUTOL信号通过该模式译码器962被设定为逻辑高电位状态之外，在该第五输入端1038的ER信号、在该第十输入端1048的JUICE信号、在该第八输入端1044的STEST信号、在该第六输入端1040的BEREXE信号与在该第一输入端1030的ERIP信号在该擦除JUICE状态中通过该BIST控制器502被设定为逻辑高电位状态。其它的信号(即该BAPDE_OPT、APDE、BACLK、SACLK与PGM信号)在该擦除JUICE状态中通过该BIST控制器502设定为逻辑低电位状态。因此，该产生的匹配输出MATCHD在该擦除JUICE状态中保持在逻辑低电位状态(即“0”状态)(图40的步骤1106)。
通过插入的APDE，在该擦除JUICE状态之后进入第一APDEVERIFY状态(图40的步骤1108)。因为该产生的匹配输出MATCHD保持被锁存在逻辑低电位状态，该第一APDE VERIFY状态具有失败的结果。由于该失败的结果，进入APDE JUICE状态(图40的步骤1110)。请参阅图35，在该APDE JUICE状态期间，除在该AUTOL信号通过该模式译码器962被设定为逻辑高电位状态之外，该APDE、JUICE、PGM、BEREXE与STEST信号通过该BIST控制器502被设定为逻辑高电位状态。其它的信号(即该BAPDE_OPT、ERIP、ER、BACLK与SACLK信号)在该APDE JUICE状态中通过该BIST控制器502设定为逻辑低电位状态。因此，该产生的匹配输出MATCHD在该APDE JUICE状态中设定为逻辑高电位状态(即“1”状态)(图40的步骤1110)。
在该APDE JUICE状态之后，该BIST控制器502随着根据先前的APDE JUICE状态被设定为逻辑高电位状态(即“1”状态)的该产生的匹配输出MATCHD进入后续的APDE VERIFY状态。并因此，该核心闪存单元阵列304的第一扇区的第一地址具有通过的结果(图40的步骤1112)。因为该通过的结果，请参阅图33，该后端状态机316控制该地址序列发生器524以通过设定该BACLK信号至逻辑高电位状态增加至该核心闪存单元阵列304的第一扇区的后续列地址(图40的步骤1114)。
请参阅图35，即使该BACLK信号被设定为逻辑高电位状态，因为该AUTOL、STEST、BEREXE与APDE信号被设定为逻辑高电位状态，所以该产生的匹配输出MATCHD保持被锁存至逻辑高电位状态(即“1”状态)。在该地址序列发生器524增加至该核心闪存单元阵列304的第一扇区的后续列地址之后，该BIST控制器502检查该列地址是否通过该核心闪存单元阵列304的第一扇区的最后列地址(图40的步骤1116)。由于APDE JUICE程序典型的决定流过该核心闪存单元阵列的列的总体漏电流，因此APDE VERIFY状态通过该后端状态机一次执行一个列地址，此为闪存器件领域技术人员所熟知的。
如果该列地址通过该核心闪存单元阵列304的第一扇区的最后列地址，则该后端状态机316控制该地址序列发生器524以回到核心闪存单元阵列304的第一扇区的第一地址(图40的步骤1118)，该第一地址在图40的步骤1104初始没有通过该第一ERASE校验状态。否则，图40的步骤1112、1114与1116针对该核心闪存单元阵列304的第一扇区的每一后续列地址被重复执行，直至该地址序列发生器524达到通过该核心闪存单元阵列304的第一扇区的最后列地址的列地址为止。
当该列地址通过该核心闪存单元阵列304的第一扇区的最后列地址时，该后状态机316控制该地址序列发生器524以通过设定该BACLK信号至逻辑高电位状态回到核心闪存单元阵列的第一扇区的第一地址(图40的步骤1118)，该第一地址在图40的步骤1104初始没有通过该第一ERASE校验状态。请参阅图35，因为该AUTOL、STEST、BEREXE、BACLK与ERIP信号被设定为逻辑高电位状态，所以该MATCHD保持被锁存至逻辑高电位状态(即“1”状态)(图40的步骤1118)。
接着，通过该MATCHD保持被锁存至逻辑高电位状态，针对该核心闪存单元阵列的第一扇区的第一地址进入第二擦除VERIFY状态(图40的步骤1120)。以至于第二擦除VERIFY状态具有通过的结果。因为该通过的结果，请参阅图33，该后端状态机316控制该地址序列发生器524以通过设定该BACLK信号至逻辑高电位状态增加至该核心闪存单元阵列304的第一扇区的后续地址(图40的步骤1122)。
请参阅图35，即使该BACLK信号被设定至逻辑高电位状态，因为该AUTOL、STEST、BEREXE与ERIP信号被设定为逻辑高电位状态，所以该产生的匹配输出MATCHD保持被锁存至逻辑高电位状态(即“1”状态)。在该地址序列发生器524增加至该核心闪存单元阵列304的第一扇区的后续地址之后，该BIST控制器502检查该地址是否通过该核心闪存单元阵列304的第一扇区的最后地址(图40的步骤1124)。
如果该地址通过该核心闪存单元阵列304的第一扇区的最后地址，则该后状态机316控制该地址序列发生器524以通过设定该SACLK信号增加至该核心闪存单元阵列304的后续扇区的第一地址(图40的步骤1126)。否则，图40的步骤1120、1122、与1124针对该核心闪存单元阵列304的第一扇区的后续地址被重复执行，直至该地址序列发生器524达到通过该核心闪存单元阵列304的第一扇区的最后地址的地址为止。
在该地址通过该核心闪存单元阵列304的第一扇区的最后地址，以至于该后状态机316控制该地址序列发生器524以通过设定该SACLK信号增加至该核心闪存单元阵列304的后续扇区的第一地址(图40的步骤1126)的情况下，该BIST控制器502检查该地址是否通过该核心闪存单元阵列304的最后扇区(图40的步骤1128)。如果该地址通过该核心闪存单元阵列304的最后扇区，则图40的BIST模式结束。
否则，图40的步骤1104、1106、1108、1110、1112、1114、1116、1118、1120、1122、1124、1126和1128针对该核心闪存单元阵列304的后续扇区被重复执行，直至该地址序列发生器524达到通过该核心闪存单元阵列304的最后扇区的地址为止。需注意的是在本发明的实施例中，当在第四输入端的SACLK信号和图35的该AUTOL、STEST、BEREXE与ERIP信号在图40的步骤1126中被设定回逻辑高电位状态时，由于该产生的匹配输出MATCHD被锁存回逻辑低电位状态，所以该步骤1104、1106、1108与1110仅针对该核心闪存单元阵列304的每一个扇区的第一地址予以执行。
然而，针对核心闪存单元的区块中的后续地址该产生的匹配输出MATCHD在图40的步骤1110的APDE JUICE状态中被设定回逻辑高电位状态。举例而言，因为该ERASE JUICE状态的时间周期相对长(如10毫秒)，该步骤1104、1106、1108与1110仅针对该核心闪存单元阵列304的每一个扇区的第一地址予以执行，以至于针对每一个列地址执行该ERASE JUICE状态具有不期望的时长。
当该列地址在图40的步骤1128达到通过该核心闪存单元阵列304的最后扇区时，该核心闪存单元阵列的每一个地址已被擦除校验和APDE校验，且该BIST模式结束。针对图40的该插入的APDE随着该BAPDE_OPT信号设定至逻辑高低位状态，该核心闪存单元阵列304以一次一个扇区的方式同时被擦除校验与APDE校验，相较于图39的独立的APDE，其中大体上该核心闪存单元阵列整体被第一次擦除校验且之后大体上该核心闪存单元阵列304整体被APDE校验。
请参阅图13，当该BIST模式在该诊断模式通过独立的APDE被唤起以擦除该核心闪存单元阵列304的闪存单元之后通过该后端状态机316予以执行时，可以探测如来自该编程/擦除电压源510的节点的后端状态机316节点，以确定该后端状态机316在图39的步骤中是否是正常的。举例而言，若该后端状态机316正常时，图13的来自该编程/擦除电压源510的节点在每次进入图39或40的该擦除JUICE状态时提供负9.5伏特的字线电压。在图39和40的步骤执行期间通过探测图13的后端状态机316的节点，当BIST模式用于擦除该核心闪存单元阵列304的闪存单元时，确定该后端状态机316的功能。
请参阅图34，在该诊断模式被唤起用于读取各个核心闪存单元的每一个闪存单元的编程或擦除逻辑状态而没有唤起该修复模式之后，当该BIST模式通过该后端状态机316被执行时，通过该BIST接口312，该BREAD信号被设定为逻辑高电位状态，但该BREP信号被设定为逻辑低电位状态。在此情况中，来自该信号选择器966的该MATCH信号被设定为逻辑高电位状态。在该诊断模式被唤起以读取各个核心闪存单元的每一个闪存单元的编程或擦除逻辑状态之后，当该BIST模式通过该后端状态机316被执行时，该后端状态机316在该读取VERIFY状态中利用来自该信号选择器966的该MATCH信号跟随图18的步骤(图18的步骤690与692)。由于来自该信号选择器966的该MATCH信号被设定为逻辑高电位状态，所以该具有通过的结果的读取VERIFY状态通过大体上该核心闪存单元阵列整体的每一个地址由该后端状态机316予以执行。
另一方面，针对任何类型的BIST模式，如果该修复程序被唤起，则该BREP信号通过该后端状态机316设定为逻辑高电位状态。在此情况下，请参阅图34，来自该信号选择器966的该MATCH信号通过来自该诊断匹配逻辑964的该产生的匹配输出MATCHD予以确定。图41显示了在该诊断模式随着该修复模式被唤起(如图23的流程图)而被唤起以读取各个核心闪存单元的每一个闪存单元的编程或擦除逻辑状态之后，当该BIST模式通过该后端状态机316被执行时的流程图。
请参阅图33和41，当该外部测试系统318输入该预设的位图形以唤起该诊断模式时该诊断模式被起始(图41的步骤1130)。在此情况中，来自该模式译码器962的该AUTOL信号被设定为逻辑高电位状态(即“1”状态)。此外，请参阅图33，在该诊断模式起始时，该使用者输入数据至BIST接口312以唤起该当前的BIST模式。再者，当该段模式被唤起时，该后端状态机316在任何VERIFY状态期间利用来自该信号选择器966的MATCHD信号替代该匹配电路520的输出，当该修复程序被缓唤起时，该BREP信号被设定至逻辑高电位状态。因此，随着AUTOL设定至逻辑高电位状态，图34的来自该信号选择器966的MATCHD信号是来自该诊断匹配逻辑964的该产生的匹配输出MATCHD。
请参阅图36，在该诊断模式起始之前，该锁存器1028的AUTOL信号与IRSTB信号被设定至逻辑低电位状态以至于该产生出的匹配输出MATCHD被锁存至逻辑低电位状态。因此，在该BIST模式起始时，该产生的匹配输出MATCHD在该核心闪存单元阵列304的第一地址被锁存至逻辑低电位状态(即“0”状态)。当该后端状态机316进入第一读取VERIFY状态时，该产生出的匹配输出MATCHD被锁存至逻辑低电位状态(即“0”状态)，且因此，该核心闪存单元阵列的第一扇区的第一地址具有失败的结果(图41的步骤1132)。因为该修复程序被唤起，所以该后端状态机316进入第一CAM VERIFY状态。由于该MATCHD被锁存至逻辑低电位状态(即“0”状态)，所以该核心闪存单元阵列的第一扇区的第一地址具有失败的结果(图41的步骤1134)。
随着该第一CAM VERIFY状态的失败的结果且通过此处图27的修复程序，该后端状态机316进入CAM JUICE状态。请参阅图35，该PGM与JUICE信号在该CAM JUICE状态中被设定为逻辑高电位状态以至于该MATCHD被设定至逻辑高电位状态(图41的步骤1136)。接着，因为该产生的匹配输出MATCHD根据图41的步骤1136的先前CAM JUICE状态被锁存至逻辑高电位状态，故该后端状态机316进入第二CAM VERIFY状态。
该后端状态机316接着检查该变量reg_READ以确定该BIST模式是否为独立的读取模式(图41的步骤1141)。独立的读取模式是闪存器件领域技术人员所熟知的。举例而言，当该当前BIST模式为独立的读取模式用于读取核心闪存单元阵列的每一个闪存单元的各个逻辑状态而不施加编程或擦除电压在该核心闪存单元(如图23的流程图所示的BIST模式)时，该变量reg_READ通过该BIST系统300的前端译码器314设定至逻辑高电位状态。否则，该变量reg_READ设定至逻辑低电位状态(如图23的流程图所示的BIST模式)。
当该BIST模式随着设定为逻辑高电位状态的变量reg_READ而为独立的读取模式时，则该后端状态机316将该地址序列发生器524复位至该包含有伴随现实BACLK信号被设定为逻辑高电位状态的当前闪存单元的核心闪存单元的当前区块的起始地址(图41的步骤1144)。随着该BACLK信号被设定为逻辑高电位状态，该MATCHD被锁存至逻辑低电位状态，且步骤1132、1134、1136、1138、1141与1144通过该核心闪存单元的当前区块的起始地址被重复执行。在此模式中，步骤1132、1134、1136、1138、1141与1144被无限期的循环重复，直至电源从该BIST状态机脱离为止。在该步骤循环期间，请参阅图13和26，可以探测该后端状态机316的节点以及特别是图26中在该修复程序期间如该CAM编程电压源838或CAM容限电压源840的节点等所使用的构件，以确定该后端状态机316在图41的步骤期间是否是正常的。
此外，当该BIST模式随着设定为逻辑低电位状态的变量reg_READ而为非独立的读取模式时，该后端状态机316接着检查该BIST模式是否通过变量emb_READ而为嵌入的读取模式(图41的步骤1142)。举例而言，该变量emb_READ在图15和21步骤584被设定为逻辑高电位状态，当随着该变量emb_READ被设定为逻辑高电位状态该BIST模式为嵌入的读取模式时，该后端状态机316通过针对通过的结果该产生的匹配输出MATCHD被锁存至逻辑高电位状态而进入第二读取VERIFY模式(图41的步骤1145)。另一方面，当随着该变量emb_READ被设定为逻辑低电位状态该BIST模式并非为嵌入的读取模式时，由于该修复程序回到唤起这些修复程序的当前BIST模式，故该后端状态机316进入编程、擦除或APDE VERIFY状态。在此情况下，该产生的匹配输出MATCHD针对通过的结果被锁存至逻辑高电位状态(图41的步骤1143)。
在该变量emb_READ被设定为逻辑高电位状态或低电位状态其中之一的情况中，通过设定该BACLK信号至逻辑高电位状态，该后端状态机316接着控制该地址序列发生器524以增加至该核心闪存单元阵列的后续地址(图41的步骤1146)。随着该BACLK信号被设定至逻辑高电位状态，该产生的匹配输出MATCHD被设定回逻辑低电位状态(即“0”状态)。在该地址序列发生器524增加至该核心闪存单元阵列304的后续地址之后，该BIST控制器502检查该地址是否通过该核心闪存单元阵列304的最后地址(图41的步骤1148)。当该地址通过该核心闪存单元阵列304的最后地址时，结束该BIST模式。否则，图41的步骤1132、1134、1136、1138、1141、1142、1145、1146与1148针对该核心闪存单元阵列304的后续地址被重复执行，直至该地址序列发生器524达到通过该核心闪存单元阵列304的最后地址的地址为止。
请参阅图13和26，可以探测该后端状态机316的节点以及特别是图26中在该修复程序期间如该CAM编程电压源838或CAM容限电压源840的节点等所使用的构件，以确定该后端状态机316在图41的步骤期间是否是正常的。随着图13的该后端状态机316的节点以及特别是图26中在该修复程序期间的节点等所使用的构件的探测，可确定在该BIST模式期间当该修复程序被唤起时，该后端状态机316在图41的步骤期间是否正常。
在此方法中，在图38、39、40和41的任一BIST模式中，通过利用独立于该核心闪存单元阵列304功能之外的该产生的匹配输出MATCHD的该后端状态机316，该后端状态机316的功能可独立于该核心闪存单元阵列304被确认。因此通过该后端状态机316的独立的测试可确保通过该BIST系统300的该核心闪存单元阵列304的测试精确度。通过确认该后端状态机316的功能的测试，当在通过该BIST系统300测试之后该核心闪存单元阵列304被认为不正常时，该不正常是由该核心闪存单元阵列304的缺陷所导致的而非该后端状态机316中的缺陷。
前述的实施例仅用于说明而非用于限制本发明的范围。在此揭露或用于说明的数量仅是示例的。本发明的限制定义在后述的权利要求中。
F.在BIST系统中的地址序列发生器
该BIST系统300通过在各个顺序中的闪存单元阵列304使用每一个BIST模式定序执行多个BIST模式。因此，在该BIST系统300中的地址序列发生器用于依据针对多个BIST模式中的每一个的各个顺序通过该闪存单元阵列304有效的定序。
在本发明的另一方面中，图42显示了形成在其上具有该闪存单元阵列304的半导体芯片上的地址序列发生器1200的方块图。该地址序列发生器1200可用作图13或26的地址序列发生器524。请参阅图7和33，相应于本发明的一个方面，该地址序列发生器1200形成在其上具有该闪存单元阵列304的半导体芯片上而成为该BIST系统300的一部分。
请参阅图42，该地址序列发生器1200包括地址序列发生器缓冲器1202和地址序列发生器控制逻辑1204。该地址序列发生器缓冲器1202的每一个缓冲器储存单一数据位，用于储存该数据位的缓冲器是电子领域的技术人员所公知的。请参阅图42和43，在本发明的一个实施例中，该地址序列发生器缓冲器1202由20个用于提供20个指示闪存单元阵列304的每一个闪存单元的地址的缓冲器所组成。
请参阅图43的实施例，该地址序列发生器缓冲器1202包括第一组的六个缓冲器1206用于提供第一组的六个位A[5:0]，该第一组的六个位A[5:0]用于针对闪存单元阵列304的每一个闪存单元指示Y地址。该Y地址是用于指示哪一个位线被闪存单元所耦接的位线地址，此为闪存器件领域技术人员所公知的。此外，该地址序列发生器缓冲器1202包括第二组的九个缓冲器1208用于提供第二组的九个位A[14:6]，该第二组的九个位A[14:6]用于针对闪存单元阵列304的每一个闪存单元指示X地址。该X地址是用于指示哪一个字线被闪存单元所耦接的字线地址，此为闪存器件领域技术人员所公知的。
此外，该地址序列发生器缓冲器1202包括第三组的三个缓冲器1210用于提供第三组的三个位A[17:15]，该第三组的三个位A[17:15]指示该闪存单元阵列304的每一个闪存单元的扇区地址。该闪存单元阵列304划分成多个扇区，而该扇区地址指示哪一个扇区包括该闪存单元，此为闪存器件领域技术人员所公知的。最后，该地址序列发生器缓冲器1202包括第四组的二个缓冲器1212用于提供第四组的二个位A[19:18]，该第四组的二个位A[19:18]指示该闪存单元阵列304的每一个闪存单元的冗余区块地址。该多个扇区被分类至冗余区块中，其中每一个该冗余区块由多个扇区所组成。该冗余区块地址指示哪一个冗余区块包括该闪存单元。
请参阅图42，该地址序列发生器控制逻辑1204包括Y/X地址设定/复位逻辑1214、Y/X地址定序控制逻辑1216、CAM定序控制逻辑1218、OTP定序控制逻辑1220和冗余定序控制逻辑1222。该地址序列发生器控制逻辑1204耦接至该BIST接口312、BIST前端接口译码器314、BIST后端状态机316、冗余CAM逻辑884和该地址序列发生器缓冲器1202，并输入控制信号至该BIST接口312、BIST前端接口译码器314、BIST后端状态机316、冗余CAM逻辑884和该地址序列发生器缓冲器1202。该BIST接口312、BIST前端接口译码器314、BIST后端状态机316与前述图7所示的具有相同的结构和/或功能，而该冗余CAM逻辑884则与前述图29所示的具有相同的结构和/或功能。
请参阅图42，该地址序列发生器控制逻辑1204，针对当前BIST模式输入来自该BIST接口312、BIST前端接口译码器314、BIST后端状态机316、冗余CAM逻辑884和该地址序列发生器缓冲器1202中至少一个的控制信号。该地址序列发生器控制逻辑1204接着控制该地址序列发生器缓冲器1202以依据针对多个BIST模式的每一个BIST模式的控制信号通过各个地址的顺序来定序。
以下将说明BIST模式的控制信号以及相应的地址顺序的示例。请参阅图44，该Y/X地址设定/复位逻辑1214输入来自该BIST前端接口译码器314用于指示当前BIST模式起始的控制信号。在此情况中，该Y/X地址设定/复位逻辑1214维持YACRST控制信号以复位该第一组多个地址序列发生器缓冲器1206以至于该第一组的六个位A[5:0]指示该闪存单元阵列304的起始Y地址。举例而言，当该第一组的六个位A[5:0]针对每一个后续Y地址每次减一时，该起始Y地址由所有高电位状态的六个位(如“111111”)所组成。
此外，该Y/X地址设定/复位逻辑1214维持XACRST控制信号以复位该第二组多个序列发生器缓冲器1208，以至在第二组的九个位A[14:6]在当前BIST模式起始时指示该闪存单元阵列304的起始X地址。举例而言，当该第二组的九个位A[14:6]针对每一个后续X地址每次减一时，该起始X地址由所有高电位状态的九个位(如“111111111”)组成。
同样的，该Y/X地址设定/复位逻辑1214维持SACRST控制信号以复位该第三组多个序列发生器缓冲器1210，以至于第三组的三个位A[17:15]在当前BIST模式起始时指示该闪存单元阵列304的起始扇区地址。举例而言，当该第三组的三个位A[17:15]针对每一个后续扇区地址每次减一时，该起始扇区地址由所有高电位状态的三个位(如“111”)组成。
此外，该Y/X地址设定/复位逻辑1214维持BRACRST控制信号以复位该第四组多个序列发生器缓冲器1212，以至于第四组的二个位A[19:18]在当前BIST模式起始时指示该闪存单元阵列304的冗余区块地址。举例而言，当该第四组二个位A[19:18]针对每一个后续扇区地址每次减一时，该冗余区块地址由所有高电位状态的三个位(如“11”)组成。
请参阅图45，在本发明的另一实施例中，针对该X地址的第二组多个序列发生器缓冲器1208耦接至第一X地址译码器1230与第二X地址译码器1232。来自该第二组多个序列发生器缓冲器1208的第二组的九个位耦接至该第一X地址译码器1230与第二X地址译码器1232，该第一X地址译码器1230与第二X地址译码器1232译码该用于选择闪存单元阵列的字线的地址位。此种地址译码器是闪存器件领域的技术人员所公知的。在本发明的一个实施例中，为了有效率的布局该第一X地址译码器1230与第二X地址译码器1232，该第二X地址译码器1232布局在其上形成有闪存单元的该半导体芯片上以作为该第一X地址译码器1230的镜像。在此情况下，该Y/X地址设定/复位逻辑1214颠倒第二组字节的位A[9:6]的子集的顺序，用于达到该闪存单元阵列304的字线物理上的相邻接续。
举例而言，该第一X地址译码器1230输入未被转换的顺序的位A[9:6]的子集以定序从该闪存单元阵列304的顶端的第一至第十六字线。因为该第二X地址译码器1232布局为该第一X地址译码器1230的镜像，如果第二X地址译码器1232输入未被转换的顺序的位A[9:6]的子集，则该第二X地址译码器1232从该闪存单元阵列304的底部的第三十二至第十七字线定序。在此情况下，由于该第二X地址译码器1232在该第一X地址译码器1230接续至该第十六字线后跳至该第三十二字线，所以第一个伴随该第一X地址译码器1230的字线的顺序以及之后伴随该第二X地址译码器1232的字线并不物理上的相邻。
然而，通过颠倒位A[9:6]的子集的顺序，在该第一X地址译码器1230定序从该闪存单元阵列304的顶端的第一至第十六字线之后，该第二X地址译码器1232定序第十七至第三十二字线，因此通过该第一X地址译码器1230与第二X地址译码器1232定序的该字线的顺序是物理上相邻的。该相邻的有效位A[10]耦接至该Y/X地址定序控制逻辑1216。该相邻的有效位A[10]在该第一X地址译码器1230定序从该闪存单元阵列的顶端的第一至第十六字线之后被拴紧(toggle)。因此，当该相邻的有效位A[10]被拴紧后，该Y/X地址定序控制逻辑1216控制该第二组多个序列发生器缓冲器1208以转换位A[9:6]的子集的顺序以至于该第二X地址译码器1232定序该第十七至第三十二字线。
请参阅图46，在本发明的另一个实施例中，该OTP定序控制逻辑1220输入来自该BIST前端接口译码器314的控制信号，该控制信号指示当前BIST模式用于存取OTP闪存单元。OTP闪存单元是该闪存单元阵列304的一部分，其典型的仅编程一次以储存如描述该闪存单元阵列304的确认信息等的信息。使用者通过该BIST接口312由该外部测试系统318存取该OTP闪存单元。使用者输入该OTP闪存单元其中之一的地址至该BIST接口312的寄存器1234。
在图46的示例中，使用者输入四位的数据BSRQ[6:3]至该BIST接口312的寄存器1234。当该OTP定序控制逻辑1220输入来自该BIST前端接口译码器314用于指示当前BIST模式用于存取OTP闪存单元的控制信号，该OTP定序控制逻辑1220控制通过栅极1236以将形成该位A[4:1]子集的第一组多个地址定序缓冲器1206的子集耦接至该BIST接口312的寄存器1234。因此，该BIST接口312的寄存器1234的四位数据BSRQ[6:3]被转换至形成该第一组的位A[5:0]的位A[4:1]子集的第一组多个地址定序缓冲器1206的子集。该最高有效位A[5]与最低效位A[0]在此情况中并不会被使用，且该OTP定序控制逻辑1220控制通过栅极1236以针对这些位A[5]与A[0]将该地址序列发生器缓冲器耦接至负电源VSS。在此方法中，该使用者通过该外部测试系统318指定将被存取的OTP闪存单元的地址。
请参阅图42和47，该冗余定序控制逻辑1222包括冗余定序使能逻辑1240以及最大列地址选择器1242。该冗余定序使能逻辑1240输入来自该BIST接口312、该BIST前端接口译码器314与该冗余CAM逻辑884的控制信号。通过该控制信号该冗余定序使逻辑1240能够决定该冗余闪存单元是否通过该地址定序缓冲器1202被定序。
请参阅图48，该闪存单元阵列304由前述图22所揭露的核心闪存单元780与冗余闪存单元782所组成。在通过该核心闪存单元780的定序期间，当到达该核心闪存单元的最后列1244的最后列地址(即Y地址)时，MAXCA_REG信号被保持。在通过该冗余闪存单元782的定序期间，当到达该核心闪存单元的最后列1246的最后列地址(即Y地址)时，TGLO1信号被保持。
当该冗余闪存单元782未被定序而仅有该核心闪存单元780被定序时，该冗余定序使逻辑1240能够产生保持为逻辑高电位状态的DIAG信号，而当该冗余闪存单元782伴随着该核心闪存单元780被定序时，该冗余定序使逻辑1240能够产生保持为逻辑低电位状态的DIAG信号。该冗余定序使逻辑1240能够在下列的状况下保持该DIAG信号至逻辑高电位状态：
(A)当来自该BIST前端接口译码器314的控制信号指示当前BIST模式用于诊断该核心闪存单元780阵列的编程；
(B)当来自该BIST前端接口译码器314的控制信号指示当前BIST模式用于诊断该核心闪存单元780阵列的擦除校验；
(C)当来自该冗余CAM逻辑884的YCE[1]信号被保持为逻辑高电位状态以指示所有可用的冗余闪存单元已用于修复缺陷核心闪存单元；
(D)当来自该BIST接口312的控制信号指示当前测试模式用于手动测试以取代BIST模式。
否则，该冗余定序使逻辑1240能够设定该DIAG信号至逻辑低电位状态。
该最大列地址选择器1242依据该DIAG信号被设定至逻辑高电位状态或逻辑低电位状态选择该MAXCA_REG信号其中之一或与该REDADD信号“与”操作(即逻辑操作“AND”」的TGLO1信号作为MAXCA信号。该最大列地址选择器1242当该DIAG信号保持为逻辑高电位状态时选择该MAXCA_REG信号作为该MAXCA信号。另一方面，该最大列地址选择器1242当该DIAG信号保持为逻辑低电位状态时选择与该REDADD信号“与”操作(即逻辑操作“AND”)的TGLO1信号作为该MAXCA信号。
图49显示由包括CLK信号1250的最大列地址选择器1242所利用的信号的时序图。请参阅图48和49，在该CLK信号1250的第一周期1251时，当该核心闪存单元780的最后列地址1244针对Y地址达到第一组多个地址序列发生器缓冲器1206时，该MAXCA_REG信号1252通过该Y/X地址定序控制逻辑1216被保持。在该第一周期1251之后的该CLK信号1250的第二周期1253起始时，该冗余定序控制逻辑1222针对Y地址控制该第一组多个地址序列发生器缓冲器1206以通过该冗余闪存单元782的列来定序。
在本发明的一个实施例中，该最后的二个有效位A[1:0]用于通过该冗余闪存单元782的列定序。在示例的闪存器件中，闪存单元的每一个冗余区块具有十六个冗余输入/输出(I/O)用于存取该冗余组件。在此示例中，每一个冗余组件与该十六个冗余输入/输出的八个输入/输出相关联，以使每一个冗余区块具有二个冗余组件。此外，冗余闪存单元的四个冗余列与每一个冗余输入/输出相关联。因此，该二个有效位A[1:0]用于针对每一个冗余输入/输出通过该冗余闪存单元的四个冗余列定序。
在该冗余闪存单元780的列的定序期间，该REDADD信号被保持为逻辑高电位状态，保持为逻辑高电位状态的REDADD信号防止该四个有效位A[5:2]被拴紧。当最后二个有效位A[1:0]随着该CLK信号1250的每一个周期通过“11”、“10”、“01”与“00”被减值时，REDADD信号被保持为逻辑高电位状态以通过该冗余闪存单元782的列定序。
请参阅图48和49，在该冗余闪存单元782的最后列地址1246的有效的地址“00”通过该第一组多个地址序列发生器缓冲器1206的最低的两个有效位“10”定序之后。在该CLK信号1250的第二周期1257期间该TGLO1 1256保持为逻辑高电位状态。该REDADD信号1254保持在逻辑高电位状态直至该CLK信号1250的第二周期1257结束，当该REDADD信号1254设定回逻辑低电位状态时，该最低的两个有效位“10”回复设定至“11”。
请参阅图47、48和49，当该DIAG信号保持为逻辑高电位状态时，该最大列地址选择器1242在CLK信号1250的第一周期1251期间选择该MAXCA信号作为先前显示的MAXCA_REG信号。在此情况下，闪存单元304的列地址的处理停止在该核心闪存单元780的最后列1244，而该冗余闪存单元782的列则不被处理。另一方面，当该DIAG信号保持为逻辑高低位状态时，选择该MAXCA信号作为与该REDADD信号“与”操作(即逻辑操作“AND”)的TGLO1信号。
显示在图49中的该MAXCA信号1258在该第一组多个地址序列发生器缓冲器1206的最低的两个有效位“10”已通过该冗余闪存单元782的列定序之后，在CLK信号1250的第五周期1257期间被被保持为逻辑高低位状态。在此情况下，该闪存单元304的列地址的处理并未停止在该核心闪存单元780的最后列1244，以至于该冗余闪存单元782的列也被处理。
请参阅图50，在本发明的另一个实施中，该Y/X地址定序控制逻辑1216输入来自前端接口译码器314用于指示当前BIST模式用于针对闪存单元阵列304的每一个扇区测试各个WPCAM(写保护内容可寻址存储器；write protect content addressable memory)的控制信号。请参阅图51，在该闪存单元阵列304的一个示例中，该闪存单元阵列304被划分成三十二个64Kbyte(千字节)的闪存单元扇区。此外，最后的64Kbyte扇区还划分成四个较小的子扇区，这些子扇区包括32Kbyte扇区的第31号子扇区、8Kbyte扇区的第32号子扇区、8Kbyte扇区的第33号子扇区与16Kbyte扇区的第34号子扇区。前面所有的三十一个扇区包括64Kbyte扇区的第0号扇区、第1号扇区、第2号扇区至第30号扇区。
请参阅图50和51，当该定序控制逻辑916输入来自前端接口译码器314用于指示当前BIST模式用于针对闪存单元阵列304的每一个扇区测试各个WPCAM的控制信号时，该定序控制逻辑1216控制该第三组多个地址序列发生器缓冲器1210与第四组多个地址序列发生器缓冲器1212的位A[19:15]的定序。此外，在此情况中，该定序控制逻辑1216控制该第二组多个地址序列发生器缓冲器1208的位A[14:12]的定序。
请参阅图51的表的最后列，为存取第34号扇区、第33号扇区、第32号扇区与第31号扇区，该定序控制逻辑1216控制该第二组多个地址序列发生器缓冲器1208以定序该三个位A[14:12]。该三个位A[14:12]按照用于第34号扇区的“110”，接着用于第33号扇区的“101”，再接着用于第32号扇区的“100”到用于第31号扇区的“011”被定序。在该三个位A[14:12]定序期间，该五个位A[19:15]被保持在“11111”的位图形中。当到达三个位成为“011”的第31号扇区时，该位A[14]已由逻辑高电位状态“1”拴紧为逻辑低电位状态“0”。
之后，该Y/X定序控制逻辑1216控制该第三组多个地址序列发生器缓冲器1210与第四组多个地址序列发生器缓冲器1212以每次一个位的方式减值用于通过第30号扇区，接着第29号降至第0号扇区而定序。此外，在第30号扇区已被成为“010”的该三个位A[14:12]存取之后，用于位A[14]的缓冲器离开用于位A[15]的缓冲器，以及该Y/X定序控制逻辑1216防止用于该位A[12]的缓冲器被拴紧，以至于该三个位A[14:12]针对剩余的64Kbyte第30至第0号扇区固定在“010”状态。
在此方法中，该第二组多个地址序列发生器缓冲器1208的子集的三个位A[14:12]用于通过第34、33、32与31号子扇区的地址定序。接着，在该第34、33、32与31号子扇区定序之后，该三个位A[14:12]固定在“010”状态，而该第三组多个地址序列发生器缓冲器1210与第四组多个地址序列发生器缓冲器1212以每次一位的方式减值的五个位A[19:15]用于定序剩余的64Kbyte的第30至第0号扇区。因此，在定序该三十一个64Kbyte扇区(第30至第0号)期间，该第34、33、32与31号子扇区并未随着第二组多个地址序列发生器缓冲器1208的位A[14:12]定序。
请参阅图52，在本发明的另一实施例中，该Y/X定序控制逻辑1216输入来自前端接口译码器314用于指示当前BIST模式用于擦除修剪(trimming)参考单元(reference cell)组的控制信号。请参阅图31，如前图13所述，该参考闪存单元位于该参考电路514中且提供通过该比较器电路516所使用的参考电流电平。在本发明的实施例中，该参考闪存单元包括ERV(擦除校验；erase verify)参考单元，用于提供在擦除校验期间用于决定闪存单元是否已有效的被擦除的电流电平。
此外，RDV(读取校验；read verify)参考单元提供在读取校验程序中使用的电流电平。PGMV参考单元提供用于在编程校验期间决定闪存单元是否已有效的被编程的电流电平。请参阅图51和53，APDEV1参考单元提供在APDEV(在擦除校验后自动编程干扰；auto programdisturb after erase verify)程序中针对较小的子扇区(即图51中该第31、32、33与34号子扇区)使用的电流电平。另一方面，与该APDEV1参考单元相结合的APDEV2参考单元提供在APDEV程序中针对正常的64Kbyte扇区(即图51中该第0至30号扇区)使用的电流电平。此种参考单元与校验程序是闪存器件领域技术人员所熟知的。
请参阅图52，当该Y/X定序控制逻辑1216输入来自前端接口译码器314用于指示当前BIST模式用于修剪参考单元组的控制信号时，该Y/X定序控制逻辑1216控制通过栅极1260以将来自该BIST接口312的寄存器1234的二个位BSRQ[10:9]耦接至用于储存最低的二个有效位A[1:0]的该第一组多个六个缓冲器1206。在此情况中，来自该BIST接口312的寄存器1234的二个位BSRQ[10:9]被转换成该第一组多个地址序列发生器缓冲器1206的最低的二个有效位A[1:0]。使用者通过外部测试系统318输入该BIST接口312的寄存器1234的二个位BSRQ[10:9]。
请参阅图53，该第一组多个地址序列发生器缓冲器1206的最后三个有效位A[2:0]用于通过该ERV、RDV、PGMV、APDEV1与APDEV2参考单元定序。图53的表给出了用于表示每一个该ERV、RDV、PGMV、APDEV1与APDEV2参考单元的地址的最后三个有效位A[2:0]的位图形的示例。在图53的示例中，该ERV参考单元通过最后三个有效位A[2:0]的位图形“111”予以表示，该RDV参考单元通过位图形“110”予以表示，该PGMV参考单元通过位图形“101”予以表示，该APDEV1参考单元通过位图形“100”予以表示以及该APDEV2参考单元通过位图形“011”予以表示。
图54显示了用于擦除修剪该参考单元的BIST模式的步骤流程图。图54的流程图的步骤具有与前述图15的流程图的步骤相同的组件符号。请参阅图54，在该START状态之后(图54的步骤552与554)，检查该最后二个有效位A[1:0]的位图形(图54的步骤1261)。当使用者并未针对该最后二个有效位A[1:0]输入“11”的位图形时，进入编程修剪程序(图54的步骤1262)用于利用编程电压修剪该RDV、PGMV、APDEV1与APDEV2参考单元的其中之一。此种编程修剪程序是闪存器件领域技术人员所熟知的。
另一方面，使用者针对该最后二个有效位A[1:0]输入“11”的位图形以唤起图54的擦除修剪程序。在此情况中，在该最后三个有效位A[2:0]的位图形是“111”，且进入APDEV1与APDEV2状态用于确定通过该ERV参考单元的电流电平是在匹配步骤562的可接受范围内。当该通过该ERV参考单元的电流电平并未在匹配步骤562的可接受范围内，且MAX_PC数量的擦除脉冲并未被施加时(图54的步骤564)，接着进入JUICE状态(图54的步骤566与568)用于施加擦除脉冲至所有的ERV、RDV、PGMV、APDEV1与APDEV2参考单元。在该JUICE期间，第一擦除脉冲具有施加在该ERV、RDV与PGMV参考单元的第一ARVSS0电平而第二擦除脉冲具有施加在该APDEV1与APDEV2参考单元的第二ARVSS1电平。
步骤556、558、560、562、564、566与568随着增加至该PULSE_COUNT被重复执行，直至通过该ERV参考单元的当前电流电平随着未达到该MAX_PC的PULSE_COUNT而在可接受的范围内或直至随着当前电流电平未在可接受的范围内而该PULSE_COUNT达到MAX_PC为止。当随着当前电流电平未在可接受的范围内该PULSE_COUNT达到MAX_PC时，进入该HANG状态(图54的步骤570与572)。在此情况中，该当前参考单元并未成功的被擦除修剪。
如果该电流电平随着未达到该MAX_PC的PULSE_COUNT而在可接受的范围内，则该当前参考单元已成功的被擦除修剪。在此情况中，再次检查该最后二个有效位A[1:0]的位图形(图54的步骤1264)。如果该最后二个有效位A[1:0]的位图形是“01”时则该PGMV参考单元已被擦除修剪。否则，该PGMV参考单元并未达到。
在此情况中，检查该第三个最低有效位A[2](图54的步骤1266)。请参考图53，如果该第三个最低有效位A[2]达到逻辑低电位状态“0”，则已达到最后参考单元APDEV2。在此情况中，针对所有的ERV、RDV、PGMV、APDEV1与APDEV2参考单元的擦除修剪已完成。因此，该地址序列发生器缓冲器1202以及地址序列发生器控制逻辑1204复位至初始的Y地址与X地址(图54的步骤1268)，并进入该编程修剪程序(图54的步骤1270)以利用该编程电压修剪该ERV参考单元。此种参考单元编程修剪程序是闪存器件领域技术人员所熟知的。
请在参阅步骤1266，如果该第三个最低有效位A[2]未达到逻辑低电位状态“0”时，则该最后三个有效位A[2:0]通过一个位的减值以接续至下一个参考单元。在该ERV参考单元被擦除修剪之后，该最后三个有效位A[2:0]通过一个位的减值成为“110”用于通过步骤556、558、560、562、564、566与568擦除修剪该RDV参考单元。接着，在该RDV参考单元被擦除修剪之后，该最后三个有效位A[2:0]通过一个位的减值成为“110”用于通过步骤556、558、560、562、564、566与568擦除修剪该PGMV参考单元。
请参阅图54的步骤1264，在该PGMV参考单元被擦除修剪之后，该最后二个有效位A[1:0]的位图形是“01”。在此情况下，具有该第一ARVSS0电平的擦除脉冲从该ERV、RDV与PGMV参考单元被解耦(图54的步骤1274)，以至于在任何的后续JUICE状态期间不再施加擦除脉冲至该ERV、RDV与PGMV参考单元(图54的步骤566与568)。具有电平ARVSS1的擦除脉冲仅耦接至该APDEV1与APDEV2参考单元，并仅施加至该APDEV1与APDEV2参考单元，由于该ERV、RDV与PGMV参考单元已完成擦除修剪因此自此时起没有擦除电压被施加在该ERV、RDV与PGMV参考单元。
在该最后三个有效位A[2:0]减值至“100”时，该APDEV1参考单元在JUICE状态中随着仅在该APDEV1与APDEV2参考单元施加第二擦除脉冲电平ARVSS1通过步骤556、558、560、562、564、566与568而被擦除修剪(图54的步骤566与568)。接着，在该APDEV1参考单元被擦除修剪之后，该最后三个有效位A[2:0]通过一个位的减值成为“011”，用于在JUICE状态中随着仅在该APDEV1与APDEV2参考单元施加第二擦除脉冲电平(ARVSS1)通过步骤556、558、560、562、564、566与568擦除修剪该APDEV2参考单元(图54的步骤566与568)。在该APDEV2参考单元被擦除修剪之后，该第三个最低有效位A[2]在步骤1266中被检查。且该用于擦除修剪该ERV、RDV、PGMV、APDEV1与APDEV2参考单元的程序随着图54的步骤1268与1270而结束。
请参阅图55，在本发明的另一实施例中，该Y/X地址定序控制逻辑1216输入来自该前端接口译码器314的Xminmax(X最大最小)与Yminmax(Y最大最小)控制信号，当该Xminmax控制信号随着该Yminmax控制信号被设定为逻辑低电位状态而设定至逻辑高电位状态时，该Y/X地址定序控制逻辑1216在例如字线地址增加之前针对Y地址控制第一组多个地址定序缓冲器1206以针对该X地址的第二组多个地址定序缓冲器1208的字线地址的每一个位线地址定序。在此情况中，针对闪存单元的行(即字线)的每一个位线地址的闪存单元在定序至该闪存单元的下一行前被处理。
另一方面，当该Xminmax控制信号随着该Yminmax控制信号被设定为逻辑高电位状态而设定至逻辑低电位状态时，该Y/X地址定序控制逻辑1216在例如位线地址增加之前针对X地址控制第二组多个地址定序缓冲器1208以针对该Y地址的第一组多个地址定序缓冲器1206的位线地址的每一个字线地址定序。在此情况中，针对闪存单元的列(即位线)的每一个字线地址的闪存单元在定序至该闪存单元的下一列前被处理。此种Xminmax控制信号随着该Yminmax控制信号针对不同的BIST模式提供该行与列处理顺序的弹性。
请参阅图56，在本发明的另一实施例中，该Y/X地址定序控制逻辑1216输入来自该前端接口译码器314的用于指示当前BIST模式针对闪存单元的检查板编程的BIST模式的控制信号。在检查板BIST模式中，可替换的闪存单元是以闪存器件领域技术人员所熟知的的方式被存取。因此，当该Y/X地址定序控制逻辑1216输入来自该前端接口译码器314的用于指示当前BIST模式针对闪存单元的检查板编程的BIST模式的控制信号时，该Y/X地址定序控制逻辑1216控制该第一组多个地址定序缓冲器1206仅拴紧(toggle)五个位A[5:1]的子集以通过二个单元增加该Y地址。因此，该最低有效位A[0]并未针对闪存单元的行拴紧，以至于可存取的该闪存单元的行中可替换的闪存单元在检查板BIST模式中被编程。
然而，该最低有效位A[0]一旦在该第二组多个地址定序缓冲器1208的位A[14:6]增加时会被拴紧。在该初始一次的拴紧后，该最低有效位A[0]并不会被拴紧而仅有其它的位A[5:0]被拴紧以通过二个单元增加该Y地址，以至于可存取该闪存单元的行中可替换的闪存单元。在针对该X地址的位A[14:6]增加时该最低有效位A[0]的初始一次的拴紧导致在该闪存单元的列中可替换的闪存单元被存取。
请参阅图57，在本发明的另一个实施例中，该Y/X地址定序控制逻辑1216输入来自该前端接口译码器314的用于指示当前BIST模式针对闪存单元的对角线编程与擦除的BIST模式的控制信号。在对角线BIST模式中，仅有位于该闪存单元的扇区的对角线位置的闪存单元会被存取。在此的对角线定义为具有相同行号与相同列号的位置。请参阅图5，示例的扇区1280由八个子扇区所组成，该八个子扇区包括第一子扇区1282、第二子扇区1284、第三子扇区1286、第四子扇区1288、第五子扇区1290、第六子扇区1292、第七子扇区1294与第八子扇区1296。该八个子扇区1282、1284、1286、1288、1290、1292、1294与1296中的每一个子扇区具有相同数量的闪存单元行与列以至于该八个子扇区中的每一个子扇区均具有各自的对角线(由图58的虚线予以表示)。
通过图58的八个子扇区的其中之一的对角线的闪存单元地址通过减值该Y地址位A[5:0]与X地址位A[14:6]二者的一个位而定序。需注意的是该Y地址位A[5:0]与最低的六个有效的X地址位A[11:6]的六个位均减值一个位，用于存取在该对角线位置的每一个闪存单元。在此情况中，减值该最高的三个有效的X地址位A[14:12]以通过该八个子扇区1282、1284、1286、1288、1290、1292、1294与1296中的每一个子扇区定序。因此，可利用此方法存取具有通过该八个子扇区1282、1284、1286、1288、1290、1292、1294与1296中的每一个子扇区的一条对角线的闪存单元的八条对角线。
在此情况下，该Y地址A[5:0]的六个位初始化至起始的Y地址，即六个逻辑高电位状态位“111111”，且该X地址A[14:6]的九个位也初始化至起始的X地址，即九个逻辑高电位状态位“111111111”。接着，在每一次成功的对角线编程校验或对角线擦除校验发生的每一个地址序列发生器的时钟周期，该Y地址A[5:0]通过一个位向下减值且该X地址A[14:6]也通过一个位向下减值。当该Y地址A[5:0]的六个位达到六个逻辑低电位状态位“000000”且该X地址A[11:6]的最低的六个有效的位达到六个逻辑低电位状态位“000000”时，位于图58的八个子扇区的其中之一的对角线位置的所有闪存单元均被存取。
此时，随着通过该三个最高有效的X地址位A[14:12]的一个位的减值，该Y地址A[5:0]的六个位再次转动至逻辑高电位状态位“111111”，且该X地址A[11:6]也再次转动至逻辑高电位状态位“111111”，用于通过这些子扇区1282、1284、1286、1288、1290、1292、1294与1296的下一接续扇区的对角线位置的闪存单元定序。在此方法中，当该六个Y地址位A[5:0]与该九个X地址位A[14:6]分别从初始化的“111111”与“111111111”达到六个逻辑低电位状态位“000000”与九个逻辑低电位状态位“000000000”，且在每一次成功的对角线编程校验或对角线擦除校验发生的每一个地址序列发生器的时钟周期，该六个Y地址位A[5:0]与该九个X地址位A[14:6]中的每一个位以一个位向下减值时，位于通过该八个子扇区1282、1284、1286、1288、1290、1292、1294与1296的八条对角线中的每一条对角线的闪存单元被存取。
在此方法中，针对每一个BIST模式通过该闪存单元阵列304的地址的定序是通过该地址序列发生器控制逻辑1204与该地址序列发生器缓冲器1202在片上执行的。因此，对于该闪存单元阵列304的地址的定序无须使用该外部测试系统318的管脚。由于使用的该外部测试系统的管脚数最小化，可通过具有有限的总管脚数的外部测试系统同时测试较多数量的半导体芯片，以使闪存器件制造期间的产量最大化。此外，因为通过该闪存单元阵列304的地址的定序是在片上执行的，所以该地址定序的执行速度不会受到该外部测试系统容量的限制。因此，此种通过该闪存单元阵列304的地址的定序对于多个BIST模式而言能够更有效率。
前述的说明仅作为示例之用而非用于限制本发明的范围。此外，用于图45至58的每一个独立构件的实施例均是电子领域技术人员所熟知的。举例而言，包括该Y/X地址设定/复位逻辑1214、Y/X地址定序控制逻辑1216、CAM定序控制逻辑1218、OTP定序控制逻辑1220与冗余定序控制逻辑1222的地址序列发生器控制逻辑1204可通过如可编程逻辑器件等数据处理器件予以实施以执行此处所述的功能是电子领域技术人员所熟知的。本发明的范围限定在后述的权利要求及其等效范围中。
G.在BIST系统中的图形产生器
需要一种针对多个BIST模式有效的产生该闪存单元阵列的编程或擦除状态需要的位图形的机制。在现有技术中，此种预期的位图形储存在存储器件中。然而，随着多数量的BIST模式，相应于针对多个BIST模式的每一个模式的预期的位图形的储存单元可能会需要就该存储器件而言无法接受的半导体芯片的大面积。
请参阅图59，在本发明的另一个方面，用在针对每一个BIST模式产生预期的位图形的系统1300包括多个图形产生逻辑单元1302与图形产生器1304。请参阅图13和59，图59的该地址序列发生器524、状态机316的后端BIST控制器502、匹配电路520与闪存单元阵列304与前述图13的相同组件符号的方块具有相同的结构与功能。此外，依据本发明的一个实施例，该图形产生逻辑单元1302与图形产生器1304包含图13的位图形产生器518。
该多个图形产生逻辑单元1302针对该闪存单元阵列304的每一个闪存单元的各个位置输入来自该地址序列发生器524的各个X地址与Y地址。该多个图形产生逻辑单元1302利用该X地址与Y地址以产生多个位图形。该图形产生器1304输入来自该后端状态机316的后端BIST控制器502的控制信号以及来自该多个图形产生逻辑单元1302的多个位图形。该图形产生器1304依据来自该后端BIST控制器502的控制信号选择来自该多个图形产生逻辑单元1302的多个位图形的其中之一。
该匹配电路520耦接至该图形产生器1304并输入来自该图形产生器1304的预期的位图形。该匹配电路520在该当前BIST模式的VERIFY状态期间，比较来自该图形产生器1304的预期的位图形与该闪存单元阵列304所测量出的位图形以传送该比较结果至该后端BIST控制器502以指示前述的PASS(通过)或FAIL(失败)的结果。依据本发明的一个方面，该多个图形产生逻辑单元1302与图形产生器1304形成在半导体芯片上，该半导体芯片具有形成在其上的闪存单元阵列304。
请参阅图60，在一个实施例中，该图形产生逻辑单元1302包括编程图形产生逻辑单元1306、擦除图形产生逻辑单元1308、对角线图形产生逻辑单元1310与检查板图形产生逻辑单元1312。该图形产生器1306、1308、1310与1312的每一个产生各自的输出，该各自的输出相应于该闪存单元阵列304的每一个闪存单元的各个位置的各个逻辑状态。该编程图形产生逻辑单元1306针对该闪存单元阵列304中的闪存单元的每一个位置产生逻辑低电位状态(即“0”状态)，而该擦除图形产生逻辑单元1308针对该闪存单元阵列304中的闪存单元的每一个位置产生逻辑高电位状态(即“1”状态)。
该对角线图形产生逻辑单元1310仅在该闪存单元阵列304的每一个对角线位置通过产生逻辑低电位状态(即“0”状态)而产生对角线位图形。该对角线图形产生逻辑单元1310输入通过用于指示闪存单元的各个位置的地址序列发生器524所产生的X地址的六个位A11、A10、A9、A8、A7与A6以及Y地址的六个位A5、A4、A3、A2与A1，用于依据预期的的对角线位图形针对该闪存单元的各个位置产生各自的逻辑状态。
该检查板图形产生逻辑单元1312针对该闪存单元304阵列的闪存单元的任二个相邻的位置通过产生可替换的逻辑低电位或高电位状态而产生检查板位图形。该检查板图形产生逻辑单元1312输入来自该地址序列发生器524的X地址的的最低有效位A6以及Y地址的最低有效位A0，用于依据预期的检查板位图形针对该闪存单元的各个位置产生各自的逻辑状态。
图61显示了该对角线图形产生逻辑单元1310的一个实施例，该对角线图形产生逻辑单元1310包括第一异或(exclusive OR)门1314、第二异或门1316、第三异或门1318、第四异或门1320、第五异或门1322、第六异或门1324和或(OR)门1326。该第一异或门1314具有该X地址的的最低有效位A6以及Y地址的最低有效位A0的输入。该第二异或门1316具有该X地址的第二最低有效位A7以及Y地址的第二最低有效位A1的输入。该第三异或门1318则具有该X地址的第三最低有效位A8以及Y地址的第三最低有效位A2的输入。
同样的，该第四异或门1320具有该X地址的第四最低有效位A9以及Y地址的第四最低有效位A3的输入。第五异或门1322具有该X地址的第五最低有效位A10以及Y地址的第五最低有效位A4的输入。该第六异或门1324则具有该X地址的第六最低有效位A11以及Y地址的第六最低有效位A5的输入。该或门1326具有每一个异或门1314、1316、1318、1320、1322与1324的输出的输入。因此，该对角线图形产生逻辑单元1310的各个输出被表示如下：
OUTPUT(输出)＝(A0□A6)+(A1□A7)+(A2□A8)+(A3□A9)+(A4□A10)+(A5□A11)
其中该符号□用于表示异或运算，而符号+则用于表示或(OR)运算。
图62显示该检查板图形产生逻辑单元1312的一个实施例，该检查板图形产生逻辑单元1312包括异或门1330。图62的异或门1330具有X地址的最低有效位A6以及Y地址的最低有效位A0的输入。因此，该对角线图形产生逻辑单元1310的各个输出被表示如下：
OUTPUT(输出)＝A0□A6
其中该符号□用于表示异或运算。
图63显示闪存单元阵列304的实施例，该闪存单元阵列304由四行乘四列的闪存单元所组成。典型的闪存单元阵列具有更多数的闪存单元行或列。然而，图63中四行乘四列的闪存单元阵列是为了说明的明确。位于第一行和第一列的闪存单元位置被指定为“a1”、位于第一行和第二列的闪存单元位置被指定为“a2”、位于第一行和第三列的闪存单元位置被指定为“a3”、位于第一行和第四列的闪存单元位置被指定为“a4”。位于第二行和第一列的闪存单元位置被指定为“b1”、位于第二行和第二列的闪存单元位置被指定为“b2”、位于第二行和第三列的闪存单元位置被指定为“b3”、位于第二行和第四列的闪存单元位置被指定为“b4”。位于第三行和第一列的闪存单元位置被指定为“c1”、位于第三行和第二列的闪存单元位置被指定为“c2”、位于第三行和第三列的闪存单元位置被指定为“c3”、位于第三行和第四列的闪存单元位置被指定为“c4”。位于第四行和第一列的闪存单元位置被指定为“d1”、位于第四行和第二列的闪存单元位置被指定为“d2”、位于第四行和第三列的闪存单元位置被指定为“d3”、位于第四行和第四列的闪存单元位置被指定为“d4”。
请参阅图64，当该当前BIST模式用于编程该闪存单元阵列304的每一个闪存单元时，该预期的位图形针对该闪存单元阵列304的每一个位置为逻辑低电位状态“0”。请参阅图65，当该当前BIST模式用于擦除该闪存单元阵列304的每一个闪存单元时，该预期的位图形针对该闪存单元阵列304的每一个位置为逻辑高电位状态“0”。
请参阅图66，当该当前BIST模式用于检查板编程该闪存单元阵列304时，该预期的位图形系针对该闪存单元阵列304的任何相邻的二个闪存单元而为可替换的逻辑低电位状态“0”与高电位状态“1”。请参阅图67，当该当前BIST模式用于对角线编程该闪存单元阵列304时，该预期的位图形仅针对位于该闪存单元阵列304的对角线位置的闪存单元而为逻辑低电位状态“0”。
请参阅图60和64，选择针对该闪存单元阵列304的任何位置而为逻辑低电位状态“0”的编程图形产生逻辑单元1306的输出用于产生图64的预期的位图形。持续锁存具有逻辑低电位状态“0”的逻辑电路是电子领域技术人员所熟知的。此外，请参阅图60和65，选择针对该闪存单元阵列304的任何位置而为逻辑高电位状态“1”的擦除图形产生逻辑单元1308的输出用于产生图65的预期的位图形。持续锁存具有逻辑高电位状态“1”的逻辑电路是电子领域技术人员所熟知的。
请参阅图60、61和67，该对角线图形产生逻辑单元1310用于产生图67的预期的对角线位图形。图68给出了针对图63的闪存单元阵列的每一个位置的各个X地址与Y地址表的示例。须特别注意的是针对该位于第一行和第一列指定为“a1”的闪存单元位置，该X地址的六个位(A11、A10、A9、A8、A7与A6)为“111111”，以及该Y地址的六个位(A5、A4、A3、A2、A1与A0)为“111111”。该X地址指示闪存单元的列地址，而该Y地址指示闪存单元的行地址。在图68中，针对在相同行中任何二个相邻的闪存单元，在相同行中的该X地址从左至右通过一个位向下减值。同样的，针对在相同列中任何二个相邻的闪存单元，在相同列中的该Y地址从上至下通过一个位向下减值。通过此种地址指定，图61的该对角线图形产生逻辑单元1310的实施产生了图67的预期的对角线位图形。
请参阅图62、63和66，该对角线图形产生逻辑单元1310的输出用于产生图66的预期的检查板位图形。通过图68的表的地址指定，图62的该检查板图形产生逻辑单元1312的实施产生了图66的预期的检查板位图形。
图69显示了包括多工器1336的图形选择器1304，该多工器1336耦接至图60的每一个图形产生逻辑单元1306、1308、1310与1312。该多工器1336输入每一个图形产生逻辑单元1306、1308、1310与1312的各自的输出。此外，该多工器1336输入来自该后端BIST状态控制器502的控制信号“编程校验”、“擦除校验”、“对角线校验”以及“检查板校验”。
该后端BIST状态控制器502依据当前BIST模式保持控制信号“编程校验”、“擦除校验”、“对角线校验”以及“检查板校验”其中之一。当该当前BIST模式用于编程该闪存单元阵列304的每一个闪存单元时，该后端BIST状态控制器502保持“编程校验”控制信号。当该当前BIST模式用于擦除该闪存单元阵列304的每一个闪存单元时，该后端BIST状态控制器502保持“擦除校验”控制信号。当该当前BIST模式用于检查板编程该闪存单元阵列304的每一个闪存单元时，该后端BIST状态控制器502显示“检查板校验”控制信号。当该当前BIST模式用于对角线编程该闪存单元阵列304的每一个闪存单元时，该后端BIST状态控制器502保持“对角线校验”控制信号。
该多工器1336选择该图形产生逻辑单元1306、1308、1310与1312的各自的输出的其中之一作为选择的输出，用于针对闪存单元阵列304的闪存单元的每一个地址产生该预期的位图形。当显示“编程校验”控制信号时，该多工器1336选择来自该编程图形产生逻辑单元1306的逻辑低电位状态“0”输出作为针对闪存单元位置的选定输出。当显示“擦除校验”控制信号时，该多工器1336选择来自该擦除图形产生逻辑单元1308的逻辑高电位状态“1”输出作为针对闪存单元位置的选定输出。
另一方面，当保持“对角线校验”控制信号时，该多工器1336选择来自该对角线图形产生逻辑单元1310的对角线位图形输出作为针对闪存单元位置的选定输出。当保持“检查板校验”控制信号时，该多工器1336选择来自该检查板图形产生逻辑单元1312的检查板位图形输出作为针对闪存单元位置的选定输出。
一般而言，在BIST模式期间的VERIFY状态可分类成“编程校验”、“擦除校验”、“对角线校验”以及“检查板校验”。在此方法中，在VERIFY状态期间通过该BIST系统所使用的用于片上测试该闪存单元阵列304的预期的位图形通过也形成在片上的该图形产生逻辑单元1306、1308、1310与1312被产生。该图形选择器1304依据当前BIST模式选则该图形产生逻辑单元1306、1308、1310与1312其中之一的适当输出。此种用于产生预期的位图形的机制无需大量的储存单元以储存用于在片上测试该闪存单元阵列304期间执行多个BIST模式的预期的位图形。
前述的说明仅作为示例而非用于限制本发明的范围。举例而言，本发明可实施成更多数量的图形产生逻辑单元1306、1308、1310与1312以产生更多数量的预期的位图形。此外，本发明可实施成更多数的闪存单元阵列。任何在此说明与揭露的数字仅为示例。
H.用于有效擦除校验BIST模式的片上擦除脉冲计数器
此外，该BIST模式的其中一种是用于测试被适当擦除的该核心闪存单元阵列的每一个闪存单元的擦除校验BIST模式。在该擦除校验BIST模式期间，在最大数量的擦除脉冲施加在该闪存单元之前该阵列的每一个闪存单元必须被擦除至适当的电平(通过流过该闪存单元的电流总量予以指示)。
擦除校验程序包括在闪存单元施加擦除电压的擦除脉冲，接着通过读取施加在闪存单元上的电压测量流过该闪存单元的电流电平。该流过该闪存单元的电流电平必须达到针对该闪存单元的最低参考电流电平以通过擦除校验(且被视为适当的擦除)。在该闪存单元上擦除电压的擦除脉冲的施加被重复多次，直至流过该闪存单元的电流电平是最低参考电流电平为止。然而，在最大数量的擦除脉冲针对该闪存单元施加在该闪存单元之前，流过该闪存单元的电流电平必须为最低参考电流电平以通过该擦除校验BIST模式。否则，该闪存单元被视为缺陷。
如闪存器件领域技术人员所熟知的，该闪存单元阵列被划分成多个闪存单元扇区。图70显示了示例的四行闪存单元乘四列闪存单元的示例的扇区1400。闪存单元的扇区典型的具有更多的行与列，为了明确说明因此图70的示例扇区仅显示四行闪存单元与四列闪存单元。
用于擦除闪存单元的擦除电压的擦除脉冲被立刻施加在闪存单元的扇区的所有闪存单元。请参阅图70，位于对角线的闪存单元(即位于图70中所指定的位置A1、B2、C3与D4)首先被擦除校验。在对角线位置的每一个闪存单元的擦除校验期间，该擦除脉冲被施加在该闪存单元的扇区1400的所有闪存单元。
首先确定必须针对每一个位于对角线位置的闪存单元将被施加在闪存单元的扇区1400以通过擦除校验的擦除脉冲的对角线总数量。接着，决定选定的擦除脉冲的对角线总数量的百分比用于作为在该闪存单元的扇区1400整体的擦除校验期间施加在该闪存单元的扇区1400的脉冲最大数量。在对角线的闪存单元通过施加在该闪存单元的扇区1400的擦除脉冲的对角线总数量通过校验之后，整体扇区的每一个闪存单元(即位于图70中所指定的位置A1、A2、A3、A4、B1、B2、B3、B4、C1、C2、C3、C4、D1、D2、D3与D4)在针对该扇区1400的选定的对角线总数量百分比的擦除脉冲被再次施加在该闪存单元的扇区1400之前必须通过擦除校验，以通过该擦除校验BIST模式。否则，该闪存单元的扇区1400被视为没有通过败该擦除校验BIST模式。
在现有技术中，该外部测试系统在擦除校验测试期间保持对于施加在该闪存单元的扇区1400擦除脉冲数量的追踪。然而，通过该外部测试系统在擦除校验测试期间保持对于施加在该闪存单元的扇区1400擦除脉冲数量的追踪会依据该外部测试系统的容量而减慢速度。因此，需要一种在擦除校验期间保持对于施加在该闪存单元的扇区1400擦除脉冲数量的追踪的机制。
请参阅图7和70，在本发明的另一个实施例中，用于在擦除校验期间保持对于所施加的擦除脉冲数量的追踪的系统1402形成在该半导体芯片上，该半导体芯片具有形成在其上的闪存单元阵列304。该系统1402包括擦除脉冲计数器1404、时钟产生器1406与脉冲计数器控制器1408(显示在图71的虚线中)。该脉冲计数器控制器1408耦接至该BIST接口312与BIST状态机316。该BIST接口312与BIST状态机316如先前的图7所述。
在本发明的另一个实施例中，该擦除脉冲计数器1404为通过至少一个由该时钟产生器1406所产生的脉冲增加二进制计数的二进制计数器。二进制计数器是电子领域技术人员所熟知的。该BIST状态机316产生控制信号用于指示擦除脉冲已施加在该闪存单元的扇区1400。当该BIST状态机316产生该控制信号以指示擦除脉冲已在JUICE状态期间施加在该闪存单元的扇区1400时，该脉冲计数器控制器1408控制该时钟产生器1406以产生二个非交叠时钟信号脉冲ERCLK1与ERCLK2。用于产生时钟信号脉冲的时钟信号产生器是电子领域技术人员所熟知的。当该时钟产生器1406产生二个非交叠时钟信号脉冲ERCLK1与ERCLK2时，该擦除脉冲计数器1404增加该二进制计数。因此，该擦除脉冲计数器1404针对每一个施加在该闪存单元的扇区1400的擦除电压的擦除脉冲增加该二进制计数。
请参阅图72，在该脉冲计数器控制器1408中的构件以虚线显示，其包括时钟控制逻辑1412、复位逻辑1413、最大脉冲计数译码器1414、重新加载逻辑1416、多工器1418、补码产生器1420以及包括通过二个重新加载计数值产生器的除法运算(divide)1422、通过四个重新加载计数值产生器的除法运算1424与通过八个重新加载计数值产生器的除法运算1426的多个重新加载计数值产生器。图73显示了在图72中用于保持在擦除校验BIST模式期间所施加的擦除脉冲数量追踪的系统在操作期间的步骤流程图。
请参阅图72和73，该复位逻辑1413输入来自该BIST状态机316用于指示擦除校验BIST模式起始的控制信号。在该复位逻辑1413接收来自该BIST状态机316用于指示擦除校验BIST模式起始的控制信号后，该复位逻辑1413复位该擦除脉冲计数器1404以起始零脉冲计数(图73的步骤1429)。举例而言，当该擦除脉冲计数器为六位计数器时，该起始零脉冲可例如为“000000”。
请参阅图70和72，该BIST状态机316执行该擦除校验BIST模式以针对该闪存单元的扇区1400对位于该对角线位置的每一个闪存单元作首次擦除校验(即位于图70中所指定的位置A1、B2、C3与D4)。擦除校验程序包括在闪存单元施加擦除电压的擦除脉冲，接着通过读取施加在闪存单元的电压测量流过该闪存单元的电流电平，此为闪存器件制造领域技术人员所熟知的。该流过该闪存单元的电流电平必须达到针对该闪存单元的最低参考电流电平以通过擦除校验(且被视为适当的擦除)，此为闪存器件制造领域技术人员所熟知的。在该闪存单元上擦除电压的擦除脉冲的施加被重复多次，直至流过该闪存单元的电流电平是最低参考电流电平为止。
用于擦除闪存单元的擦除电压的擦除脉冲被立刻施加在该闪存单元的扇区1400的所有闪存单元。在每一个位于对角线位置的闪存单元的擦除校验期间，该擦除脉冲被施加在该闪存单元的扇区1400的所有闪存单元。
该BIST状态机316在对角线的闪存单元的擦除期间，每当擦除电压施加在该闪存单元的扇区1400的每一个闪存单元时传送控制信号。每当该BIST状态机316在对角线的闪存单元的擦除期间传送控制信号以指示擦除电压施加在该闪存单元的扇区1400的每一个闪存单元时，该时钟控制逻辑1412控制该时钟产生器1406产生二个非交叠时钟信号脉冲ERCLK1与ERCLK2。该擦除脉冲计数器1404每当该时钟产生器1406产生二个非交叠时钟信号脉冲ERCLK1与ERCLK2时增加该二进制计数。因此，该擦除脉冲计数器1404在对角线的闪存单元的擦除期间针对施加在该闪存单元的扇区1400的擦除电压的每一个擦除脉冲增加该二进制计数(图73的步骤1430)。
在此方法中，该擦除脉冲计数器1404在对角线校验结束到达时计数将针对每一个对角线闪存单元被施加在该闪存单元的扇区1400的擦除脉冲的对角线总数，以通过擦除校验(图73的步骤1430与1434)。此外，在该对角线校验期间，该最大脉冲计数译码器1414输入来自该擦除脉冲计数器1404用于指示擦除脉冲的对角线总数的二进制计数，以确定该擦除脉冲的对角线总数是否已达到(即“等于”)最大脉冲计数值(Max_PC)(图73的步骤1432)。
如果该擦除脉冲的对角线总数在图73的步骤1434中的对角线校验结束之前，已达到该最大脉冲计数值(Max_PC)(图73的步骤1432)，则该擦除脉冲的对角线总数设定至该最大脉冲计数值(Max_PC)，并通过图73的步骤1438继续操作。另一方面，在图73的步骤1434中的对角线校验结束时而该擦除脉冲的对角线总数未达到该最大脉冲计数值(Max_PC)(图73的步骤1432)时，图73的流程图的步骤通过该擦除脉冲计数器1404计数擦除脉冲的对角线总数而在步骤1438继续执行。
无论在何种情况，在该擦除脉冲的对角线总数确定之后，整体的闪存单元的扇区1400被擦除确认。该重新加载逻辑1416与最大脉冲计数译码器1414输入将被施加在该闪存单元的扇区1400的选定的对角线总数的百分比的擦除脉冲，用于擦除确认该整体的闪存单元的扇区(即位于图70中所指定的位置A1、A2、A3、A4、B1、B2、B3、B4、C1、C2、C3、C4、D1、D2、D3与D4)。该选定的擦除脉冲的对角线总数的百分比由使用者通过该BIST接口312予以指定。
该补码产生器1420输入该擦除脉冲的对角线总数的二进制位图形并产生该位图形的二进制补码。在图73的步骤1434中的对角线校验结束之前，当该擦除脉冲的对角线总数在图73的步骤1432中达到该最大脉冲计数值(Max_PC)时，该擦除脉冲的对角线总数设定至该最大脉冲计数值(Max_PC)。另一方面，当该擦除脉冲的对角线总数在图73的步骤1432中未达到该最大脉冲计数值(Max_PC)时，该擦除脉冲的对角线总数通过擦除脉冲计数器1404予以计数至图73的步骤1434中的对角线校验结束。二进制补码针对该擦除脉冲的对角线总数的位图形，通过将逻辑高电位状态(即1)改变至逻辑低电位状态(即0)，以及将逻辑低电位状态(即0)将改变至逻辑高电位状态(即1)予以产生。此种补码产生器是电子领域技术人员所熟知的。
在本发明的一个实施例中，该最大脉冲计数值(Max_PC)由2m-1予以表示，且该擦除脉冲计数是m-位计数器。举例而言，为简化说明，假设该Max_PC是63而以26-1予以表示而m则为六。在此情况下，该擦除脉冲计数器1404是六位二进制计数器。
请进一步参阅图72和73，多个重新加载计数值产生器1422、1424与1426产生各自的重新加载计数值，即该最大脉冲计数值(Max_PC)减去各自的该擦除脉冲的对角线总数的百分比。通过二个重新加载计数值产生器的除法运算1422产生第一重新加载计数值，第一重新加载计数值是通过朝向该最低有效位移位该擦除脉冲的对角线总数的补码的一位并针对最高有效位增加逻辑高电位状态的该擦除脉冲的对角线总数的最大脉冲计数值(Max_PC)的50％。
此外，通过四个重新加载计数值产生器的除法运算1424产生第二重新加载计数值，第二重新加载计数值是通过朝向该最低有效位移位该擦除脉冲的对角线总数的补码的二位并针对二个最高有效位的每一位增加逻辑高电位状态的该擦除脉冲的对角线总数的最大脉冲计数值(Max_PC)的25％。通过八个重新加载计数值产生器的除法运算1426产生第三重新加载计数值，第三重新加载计数值是通过朝向该最低有效位移位该擦除脉冲的对角线总数的补码的三位并针对三个最高有效位的每一位增加逻辑高电位状态的该擦除脉冲的对角线总数的最大脉冲计数值(Max_PC)的12.5％。
为示例的说明，针对Max_PC为63以至于该擦除脉冲计数器1404为六个位二进制计数器，并假设该擦除脉冲的对角线总数为40，据此该擦除脉冲的对角线总数的二进制位图形是“101000”。在此情况下该擦除脉冲的对角线总数的补码为“010111”。通过二个重新加载计数值产生器的除法运算1422的输出为“101011”，其通过移位该擦除脉冲的对角线总数的补码(在此情况下为“010111”)的一位并针对最高有效的位增加逻辑高电位状态予以产生。来自该二个重新加载计数值产生器的除法运算1422的第一重新加载计数值为43，其由该Max_PC值(即63)减去该擦除脉冲的对角线总数的50％(即40的50％为20)所取得。
同样的，通过四个重新加载计数值产生器的除法运算1424的输出为“110101”，其通过移位该擦除脉冲的对角线总数的补码(在此情况下为“010111”)的二位并针对二个最高有效位的每一个位增加逻辑高电位状态予以产生。来自该四个重新加载计数值产生器的除法运算1424的第二重新加载计数值为53，其由该Max_PC值(即63)减去该擦除脉冲的对角线总数的25％(即40的25％为10)所取得。
此外，通过八个重新加载计数值产生器的除法运算1426的输出为“111010”，其通过移位该擦除脉冲的对角线总数的补码(在此情况下为“010111”)的三位并针对三个最高有效的位的每一个位增加逻辑高电位状态予以产生。来自该八个重新加载计数值产生器的除法运算1426的第三重新加载计数值为58，其由该Max_PC值(即63)减去该擦除脉冲的对角线总数的12.5％(即40的12.5％为5)所取得。
该重新加载逻辑1416控制该多工器1418以选择来自该重新加载计数值产生器1422、1424与1426的第一、第二与第三重新加载计数值的其中之一作为选定的将被重新加载至该脉冲计数器1404的重新加载计数值。该选定的重新加载计数值依据由使用者通过该BIST接口312所输入的选定的擦除脉冲的对角线总数从该第一、第二与第三重新加载计数值中予以选出。
如果由使用者通过该BIST接口312输入的选定的擦除脉冲的对角线总数与相应于该重新加载计数值产生器1422、1424与1426其中之一的百分比相同，则来自该重新加载计数值产生器其中之一的重新加载计数值是选定的重新加载计数值。举例而言，如果由使用者通过该BIST接口312输入的选定的擦除脉冲的对角线总数的百分比是50％，则来自该多工器1418的选定的重新加载计数值是来自在该二个重新加载计数值产生器的除法运算1422的第一重新加载计数值。或者，如果由使用者通过该BIST接口312输入的选定的擦除脉冲的对角线总数的百分比是25％，则来自该多工器1418的选定的重新加载计数值是来自在该四个重新加载计数值产生器的除法运算1424的第二重新加载计数值。此外，如果由使用者通过该BIST接口312输入的选定的擦除脉冲的对角线总数的百分比是12.5％，则来自该多工器1418的选定的重新加载计数值是来自在该八个重新加载计数值产生器的除法运算1426的第三重新加载计数值。
另一方面，如果由使用者通过该BIST接口312输入的选定的擦除脉冲的对角线总数与相应于该重新加载计数值产生器1422、1424与1426其中之一的百分比不同，则该选定的重新加载计数值是相应于低于由使用者输入的选定的擦除脉冲的对角线总数的百分比的各个百分比而来自该重新加载计数值产生器1422、1424与1426其中之一。举例而言，如果由使用者通过该BIST接口312输入的选定的擦除脉冲的对角线总数的百分比是75％，则该重新加载逻辑1416控制该多工器1418以选择该选定的重新加载计数值为来自该二个重新加载计数值产生器的除法运算1422的第一重新加载计数值或来自该四个重新加载计数值产生器的除法运算1424的第二重新加载计数值的其中之一。
无论如何，在闪存单元的扇区1400的每一个对角线闪存单元通过擦除脉冲的对角线总数的确定而予以擦除校验之后，整体的闪存单元的扇区1400已被擦除校验。在起始该整体的闪存单元的扇区1400的擦除校验之前，来自该多工器的选定的重新加载计数值被重新加载至该擦除脉冲计数器1404中。针对该整体的闪存单元的扇区1400的擦除校验，该BIST状态机316在该整体的闪存单元的扇区擦除校验期间每当擦除脉冲被施加在该扇区1400的每一个闪存单元时传送控制信号。每当该BIST状态机316传送控制信号以指示在该整体的闪存单元的扇区擦除校验期间该擦除脉冲被施加在该闪存单元的扇区1400的每一个闪存单元时，该时钟控制逻辑1412控制该时钟产生器1406产生二个非交叠时钟信号脉冲ERCLK1与ERCLK2。
该擦除脉冲计数器1404每当该时钟产生器1406产生二个非交叠时钟信号脉冲ERCLK1与ERCLK2时增加该二进制计数。因此，该擦除脉冲计数器1404针对在该整体的闪存单元的扇区擦除校验期间施加在该闪存单元的扇区1400的每一个闪存单元的擦除电压的每一个擦除脉冲增加该二进制计数(图73的步骤1440)。然而，针对该整体的闪存单元的扇区1400的擦除校验，该擦除脉冲计数器1404从该选定的重新加载计数值增加，该选定的重新加载计数值在该整体的闪存单元的扇区的擦除校验起始之前加载至该擦除脉冲计数器的重新加载计数值。
在该整体的闪存单元的扇区的擦除校验期间，该最大脉冲计数译码器1414输入来自该擦除脉冲计数器1404的二进制计数以确定是否通过该擦除脉冲计数器1404达到该最大脉冲计数(Max_PC)(图73的步骤1442)。当来自该擦除脉冲计数器1404的二进制计数达到该最大脉冲计数(Max_PC)时，该最大脉冲计数译码器1414产生控制信号至该BIST状态机316用于指示通过该擦除脉冲计数器1404达到该最大脉冲计数(Max_PC)。
在该扇区1400的擦除脉冲的计数达到该最大脉冲计数(Max_PC)之前如果该整体的闪存单元的扇区1400通过擦除校验时以至于达到该扇区1400的中点(图73的步骤1444)，则该扇区1400通过该擦除校验BIST模式(图73的步骤1446)且该擦除校验BIST结束。另一方面，如果来自该擦除脉冲计数器1404施加在该扇区1400擦除脉冲的计数达到该最大脉冲计数(Max_PC)(图73的步骤1442)，则该最大脉冲计数译码器1414决定由使用者通过该BIST接口312输入的选定的擦除脉冲的对角线总数的百分比是否在该整体的闪存单元的擦除校验期间施加在该扇区1400(图73的步骤1452)。如果由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比与相应于重新加载计数值产生器1422、1424与1426其中之一的各个百分比相同，则在该整体的闪存单元的擦除校验期间由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比已施加在该扇区1400。
举例而言，如果由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比是50％，则来自该多工器1418的选定的重新加载计数值是来自该二个重新加载计数值产生器的除法运算1422的第一重新加载计数值。因此，当来自该擦除脉冲计数器1404的计数指示已到施加在该扇区1400的擦除脉冲的计数达到该最大脉冲计数(Max_PC)的时候(图73的步骤1442)，擦除脉冲的对角线总数的50％已在该整体的闪存单元的擦除校验期间施加在该闪存单元的扇区1400以至于该选定的擦除脉冲的对角线总数的百分比(即50％)已施加在该扇区1400。
或者，如果由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比是25％，则来自该多工器1418的选定的重新加载计数值是来自该四个重新加载计数值产生器的除法运算1424的第二重新加载计数值。因此，当通过来自该擦除脉冲计数器1404的计数指示已到施加在该扇区1400的擦除脉冲的计数达到该最大脉冲计数(Max_PC)的时候(图73的步骤1442)，擦除脉冲的对角线总数的25％已在该整体的闪存单元的擦除校验期间施加在该闪存单元的扇区1400以至于该选定的擦除脉冲的对角线总数的百分比(即25％)已施加在该扇区1400。
此外，如果由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比是12.5％，则来自该多工器1418的选定的重新加载计数值是来自该八个重新加载计数值产生器的除法运算1426的第三重新加载计数值。因此，当通过来自该擦除脉冲计数器1404的计数指示已到施加在该扇区1400的擦除脉冲的计数达到该最大脉冲计数(Max_PC)的时候(图73的步骤1442)，擦除脉冲的对角线总数的12.5％已在该整体的闪存单元的擦除校验期间施加在该闪存单元的扇区1400以至于该选定的擦除脉冲的对角线总数的百分比(即12.5％)已施加在该扇区1400。
如果在图73的步骤1442中达到该最大脉冲计数(Max_PC)且在该整体的闪存单元的擦除校验期间由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比已施加在该扇区1400(图73的步骤1452)，则该闪存单元的扇区1400被视为没有通过该擦除校验BIST模式(图73的步骤1454)。在此情况中，该擦除校验BIST模式会结束或进入修复程序(已详述在前)。
另一方面，如果在图73的步骤1442中达到该最大脉冲计数(Max_PC)且在该整体的闪存单元的擦除校验期间由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比并未施加在该扇区1400(图73的步骤1452)，则该最大脉冲计数译码器1414传送重新加载控制信号至该重新加载逻辑1416以至于该重新加载逻辑1416控制该多工器以选择另一个来自该重新加载计数值产生器1422、1424与1426的重新加载计数值(图73的步骤1456)。在该整体的闪存单元的扇区1400擦除校验继续之前，该另一个选定的重新加载计数值被装填至该擦除脉冲计数器1404中。
另一个通过该多工器1418选定的重新加载计数值作为来自该重新加载计数值产生器1422、1424与1426的重新加载计数值的其中之一，以至于先前选定的重新加载计数值的各个百分比与另一个选定的重新加载计数值的各个百分比总计达到该由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比。举例而言，如果由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比是75％时，相应于通过二个重新加载计数值产生器的除法运算1422的各个百分比是50％而相应于通过四个重新加载计数值产生器的除法运算1424是25％，总计达由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比(即75％)。
在此情况中，如果在图73的先前步骤1438中，来自通过二个重新加载计数值产生器的除法运算1422的该第一重新加载计数值通过多工器1418被选择作为选定的重新加载计数值，且图73的步骤1456达到时，图73的步骤1456中另一个选定的重新加载计数值为来自通过四个重新加载计数值产生器的除法运算1424的第二重新加载计数值，在该重新加载逻辑416控制该多工器1418选择来自通过四个重新加载计数值产生器的除法运算1424的第二重新加载计数值之后，该擦除脉冲计数器加载该新选定的重新加载计数值。
接着，图73的流程图回到步骤1440以至于步骤1440、1442、1444、1446、1452、1454和/或1456针对接续的整体的闪存单元的扇区1400擦除校验被重复执行。然而，在这些步骤重复执行期间，该擦除脉冲计数器从该新选定的重新加载计数值增加(在本实施例中即来自通过四个重新加载计数值产生器的除法运算1424的第二重新加载计数值)。再者，在这些步骤重复执行期间，在施加在该扇区1400的擦除脉冲的计数达到该最大脉冲计数(Max_PC)之前，如果每一个该整体的闪存单元的扇区1400通过擦除校验以至于达到该扇区1400的终点(图73的步骤1444)，则该扇区1400通过该擦除校验BIST模式(图73的步骤1446)，且该擦除校验BIST模式结束。
然而，当该最大脉冲计数(Max_PC)在图73的步骤1442达到时，该最大脉冲计数译码器1414确定是否由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比已在该整体的闪存单元的扇区的擦除校验期间施加在该扇区1400(图73的步骤1452)。针对先前选定的擦除脉冲的对角线总数的百分比为75％，当该Max_PC值此时通过该擦除脉冲计数器1404达到时，选定的对角线总数的百分比已施加在该扇区1400。在先前的步骤1440、1442、1444、1446、1452、1454和/或1456循环期间，来自通过二个重新加载计数值产生器的除法运算1422的该第一重新加载计数值加载至该擦除脉冲计数器1404中，且达到该Max_PC值而导致擦除脉冲的对角线总数的50％施加在该扇区1400。接着，在当前的步骤1440、1442、1444、1446、1452、1454和/或1456循环期间，来自通过四个重新加载计数值产生器的除法运算1424的第二重新加载计数值加载至该擦除脉冲计数器1404中，且达到该Max_PC值而导致擦除脉冲的对角线总数的25％施加在该扇区1400。因此，总共擦除脉冲的对角线总数的75％施加在该扇区1400。
在此方法中，该重新加载逻辑1416与该最大脉冲计数译码器1414保持对于任何由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比的追踪，只要该选定的百分比是多个重新加载计数值产生器1422、1424与1426的各自的百分比的组合。举例而言，由于多个重新加载计数值产生器1422、1424与1426的各自的百分比系分别为50％、25％与12.5％，所以由使用者通过该BIST接口312输入的选定的百分比为75％、62.5％、50％、37.5％、25％或12.5％。因此，该用于在该擦除校验BIST模式期间保持对于施加在该闪存单元的扇区1400的擦除脉冲数量的追踪的系统1402，在该整体的闪存单元扇区擦除校验期间提供式应用在施加的擦除脉冲的对角线总数的多个百分比的弹性。
此外，额外的各个百分比可通过多个重新加载计数值产生器1422的额外的重新加载计数值产生器予以产生。尤其，任何百分比可通过1/2n的分数予以表示，该”n”是大于零的正整数，如1/16、1/32、1/64等等，可有助于产生。此外，由使用者通过该BIST接口312输入的该选定的擦除脉冲的对角线总数的百分比可为任何具有来自多个重新加载计数值产生器的重新加载计数值的任何重新加载数的多个重新加载计数值产生器的各自的百分比的组合。举例而言，就选定的擦除脉冲的对角线总数的百分比为75％而言，仅有二个重新加载50％与25％被描述。然而，可提供三个重新加载或四个重新加载等其它的百分比。
再者，在擦除校验BIST模式期间保持对于施加在该闪存单元的扇区1400的擦除脉冲数量的追踪是在片上执行的。由于在擦除校验BIST模式期间保持对于施加在该闪存单元的扇区1400的擦除脉冲数量的追踪是在片上执行的，所以该擦除校验BIST模式的执行速度部会受到该外部测试系统容量的影响。因此，在擦除校验BIST模式期间保持对于施加在该闪存单元的扇区的擦除脉冲数量的追踪更有效率。
前述的说明仅作为示例而非用于限制本发明的范围。举例而言，任何在此说明与揭露的数字仅是示例的。此外，该脉冲计数器控制器1408的每一个构件1412、1413、1414、1416、1418、1420、1422、1424与1426的实施可通过电子领域技术人员所树熟知的不同手段予以实现，其可例如为通过数据处理器中的硬件逻辑或软件编程等方式。本发明仅限定于后叙的的权利要求及其等效的范围。
I.在测试闪存器件CAM部分期间容限电压的产生
请参阅图4，该半导体晶片220具有多个形成在其上的半导体芯片。图4的半导体晶片220上的每一个方形区域表示一个半导体芯片。为明确说明的原因，典型的半导体晶片将比图4所示的形成有更多的半导体芯片。举例而言，每一个半导体芯片具有形成在其上的闪存器件。请参阅图74，其中显示的示例半导体芯片1465具有由核心闪存单元阵列所组成的闪存器件1466。图4的每一个半导体芯片具有各个由核心闪存单元阵列1466所组成的闪存器件。由核心闪存单元阵列所组成的闪存器件电子领域技术人员所熟知的。
此外，具有多个外围区域1468的半导体芯片1464具有用于控制该核心闪存单元阵列1466运作的逻辑电路，此是电子领域技术人员所熟知的。CAM 1470典型的是该外围区域1468的一部分。该CAM 1470针对该核心闪存单元阵列1466的适当执行储存关于该核心闪存单元阵列1466的不同类型的信息。举例而言，该CAM 1470储存替代在该核心闪存单元阵列1466中任何缺陷单元的冗余单元的地址信息。此种位于该外围区域1468中的CAM 1470的使用是电子领域技术人员所熟知的。
因为该CAM 1470储存在该核心闪存单元阵列1466运作期间所使用的信息，所以在该CAM 1470使用之前可校验该CAM 1470的运作的可靠性与适当性。该CAM 1470典型的由闪存单元所组成，此为电子领域技术人员所熟知的。举例而言，该CAM 1470的每一个闪存单元具有如前述图1所示的器件结构。
因为该CAM 1470储存在该核心闪存单元阵列1466运作期间所使用的信息，所以在该CAM 1470使用之前可校验该CAM 1470的运作的可靠性与适当性。针对校验该CAM 1470的运作的可靠性与适当性，编程与擦除该CAM 1470的闪存单元。接着，为检查该CAM的闪存单元的适当功能，在编程或擦除之后在该闪存单元执行读取操作以确认该闪存单元适当的程序或擦除。在编程该CAM的闪存单元之后的读取操作为闪存领域技术人员所称的“编程容限(program margining)”。同样的，在擦除该CAM的闪存单元之后的读取操作为闪存领域技术人员所称的“擦除容限(erase margining)”。
在该CAM的闪存单元的编程容限期间，大约3.3伏特的栅极到源极电压施加在该闪存单元以测试该闪存单元是否保持在关闭状态。若该闪存单元随着该源极电压而开启，则确定该闪存单元是缺陷的。此种3.3伏特的栅极到源极电压被称为“容限电压”(margining voltage)。在该CAM的闪存单元的擦除容限期间大约0伏特的栅极到源极电压被施加在该闪存单元以测试该闪存单元是否在开启状态。若该闪存单元随着该源极电压而关闭，则确定该闪存单元系缺陷者。此种0伏特的栅极到源极电压也被称为“容限电压”。
在现有技术中，所施加的该3.3伏特的容限电压是来自外部测试系统1471的电源Vcc。该外部测试系统1471系针对包括形成在半导体芯片1464上的核心闪存单元阵列1466的闪存器件的适当功能予以测试。该外部测试系统1471可例如为总部位于美国加州Palo Alto市的Agilent Technologies公司所生产的V3300原型。然而，来自该外部测试系统1471的电压Vcc会随着诸如温度等外部状况每天有所变化。此外，针对测试该核心闪存单元1466的不同模式，针对来自该外部测试系统1471的电压Vcc会需要不同的电平。然而，来自该外部测试系统1471的电压Vcc的变化会导致在该CAM 1470的闪存单元的适当功能测试期间不期望的变化。因此，需要更稳定的容限电压源以获得更一致的CAM 1470的闪存单元的适当功能测试结果。
请参阅图75，如闪存领域技术人员所熟知的，半导体芯片1480包括由核心闪存单元阵列所组成的闪存器件1482以及具有逻辑电路与CAM 1486的外围区域1484。此外，依据本发明的一个方面的半导体芯片1480包括具有容限电压产生器1490的BIST系统300。该BIST系统300与前述的BIST系统300具有相同的功能与结构。
该BIST系统300在BIST模式通过外部测试系统1492被唤起期间且在用与测试该核心闪存单元阵列的适当功能期间通过在该半导体芯片1480的片上在该闪存单元阵列1482执行编程、擦除与读取操作。另一方面，当手动模式通过外部测试系统1492被唤起时该外部测试系统1492直接在该闪存单元阵列1482执行编程、擦除与读取操作。该外部测试系统1492可例如为通过BIST模式使用或可例如为总部位于美国加州Palo Alto市的Agilent Technologies公司所生产的V3300原型。
因为该CAM 1486储存在该闪存单元阵列1482操作期间所使用的信息，因此在该CAM 1486用于储存该信息之前会校验该CAM 1486运作的可靠性与适当性。如电子领域技术人员所熟知的，该CAM 1486典型的是由闪存单元阵列所组成。为校验该CAM 1486运作的可靠性与适当性，编程或擦除该闪存单元。接着，为检查该CAM 1486的闪存单元的适当功能，在编程或擦除之后在该闪存单元执行读取操作以确认该闪存单元适当的程序或擦除。在编程该CAM 1486的闪存单元之后的读取操作为闪存领域技术人员所称的”编程容限”。同样的，在擦除该CAM 1486的闪存单元之后的读取操作为闪存领域技术人员所称的“擦除容限”。
在该CAM 1486的闪存单元的编程容限期间，大约3.3伏特的栅极到源极电压被施加在该闪存单元以测试该闪存单元是否保持在关闭状态。若该闪存单元随着该源极电压而开启，则确定该闪存单元是缺陷的。此种3.3伏特的栅极到源极电压被称为”容限电压”。在该CAM 1486的闪存单元的擦除容限期间大约0伏特的栅极到源极电压被施加在该闪存单元以测试该闪存单元是否在开启状态。若该闪存单元随着该源极电压而关闭，则确定该闪存单元是缺陷的。此种0伏特的栅极到源极电压也被称为”容限电压”。
图76显示了容限电压产生器装置1490的电路图，该容限电压产生器装置1490用于产生在该CAM 1486的闪存单元的测试期间所使用的编程容限电压与擦除容限电压。请参阅图75和76，依据本发明的一个方面，该容限电压产生器装置1490形成为该半导体芯片1480上的BIST系统300的一部分。请参阅图76，该容限电压产生器装置1490包括电压调整器1502以及高电压电荷泵1503，该电压调整器1502以及高电压电荷泵1503为高电压产生器装置1501的一部分(显示在图76的虚线中)用于提供具有VPROG的电平的高电压源。该电压调整器1502以及高电压电荷泵1503形成在该半导体芯片1480上。用于产生相对稳定电压的该高电压电荷泵与电压调整器是电子领域技术人员所熟知的。
此外，如接地节点1504的低电压源1504耦接至该电压调整器1502。该VPROG的高电平与该接地节点1504相关。请参阅图76，该容限电压产生器装置1490还包括作为第一晶体管的PMOSFET 1506与作为第二晶体管的NMOSFET 1508。该PMOSFET 1506耦接至用于提供该VPROG电压的高电压源1501，而该NMOSFET 1508则耦接至该低电压源1504的接地节点。
此外，具有R1阻抗值的第一电阻1510耦接在该PMOSFET 1506的漏极与输出节点1512之间，而具有R2阻抗值的第二电阻1514耦接在该NMOSFET 1508的漏极与输出节点1512之间。用于测试该CAM1486的闪存单元的编程或擦除容限电压在该输出节点1512被产生。
该容限电压产生器装置1490还包括用于在BIST模式或手动模式期间控制该编程或擦除容限电压产生的逻辑电路1516(显示在图76的虚线中)。该逻辑电路1516包括电平转换器1518。该电平转换器1518的输出，OUTB，耦接至该PMOSFET 1506的栅极。第一NOR门1520的输出耦接至该电平转换器1518的输入。该第一NOR门1520具有控制信号(ERMARGIN)的第一输入以及第二NOR门1522输出的第二输入。该第二NOR门1522具有控制信号(BVERIFY)的第一输入以及第一反向器1524输出的第二输入。该第一反向器1524具有控制信号(STEST)的输入。
此外，该逻辑电路1516包括第三NOR门1526以及第二反向器1528。该第二反向器1528的输出耦接至该NMOSFET 1508的栅极，该第二反向器1528的输入耦接至该第三NOR门1526的输出。该第三NOR门1526具有耦接至该第三NOR门1526的第一输入的控制信号(ERMARGIN)，耦接至该第三NOR门1526的第二输入的控制信号(BREPAIR)以及耦接至该第三NOR门1526的第三输入的控制信号(BWPPGM)等三个输入。
再者，该容限电压产生器装置1490还包括第一组传递晶体管(passtransisitor)，其包括第一传递PMOSFET 1532与第一传递NMOSFET1534。该第一组传递晶体管1532与1534的漏极耦接至该输出节点1512，且该第一组传递晶体管1532与1534的源极耦接至在图77中的CAM 1486的第一闪存单元群组1536的栅极。
同样的，该容限电压产生器装置1490还包括第二组传递晶体管(pass transistor)，其包括第二传递PMOSFET 1538与第二传递NMOSFET 1540。该第二组传递晶体管1538与1540的漏极耦接至该输出节点1512，且该第二组传递晶体管1538与1540的源极耦接至在图77中的CAM 1486的第二闪存单元群组1542的栅极。
图78显示了该电平转换器1518的实施例的示例。该电平转换器1518包括第一转换PMOSFET 1552、第二转换PMOSFET 1554、第一转换NMOSFET 1556与第二转换NMOSFET 1558。
该第一转换PMOSFET 1552与第二转换PMOSFET 1554的源极相互耦接至该提供VPROG的电平的高电压源1501。该第一转换PMOSFET 1552与第一转换NMOSFET 1556的漏极相互耦接至第一输出节点OUTB。该第二转换PMOSFET 1554与第二转换NMOSFET 1558的漏极相互耦接至第二输出节点OUT。该第二转换PMOSFET 1554耦接至该第一转换PMOSFET 1552的漏极与该位于第一输出节点OUTB的第一转换NMOSFET 1556。该第一转换NMOSFET 1556的栅极耦接至输入节点IN，而该第二转换NMOSFET 1558的栅极通过第三反向器1560耦接至该输入节点IN。
图79显示了在图76的该容限电压产生器装置1490操作期间的电压表。请参阅图75、76和79，该信号ERMARGIN、STEST、BVERIFY、BREPAIR与BWPPGM是由该BIST系统300所传送的控信号。当擦除容限操作在CAM 1486执行时该控制信号ERMARGIN被设定至高电位状态(即“1”)，编程容限操作在CAM 1486执行时该控制信号ERMARGIN被设定至低电位状态(即“0”)。当该BIST模式通过该外部测试系统唤起时该控制信号STEST被设定至高电位状态(即“1”)，该手动模式通过该外部测试系统唤起时该控制信号STEST被设定至低电位状态(即“0”)。
典型的，当控制信号系设定至高电位(即“1”)，针对该控制信号施加大约5伏特的电压。另一方面，当控制信号设定至低电位(即“0”)，针对该控制信号施加大约0伏特的电压。
请参阅图76和77，该控制信号BREPAIR被设定至低电位状态(即“0”)用于测试该CAM 1486的第一闪存单元群组1536的功能，而该控制信号BWPPGM被设定至低电位状态(即“0”)用于测试该CAM1486的第二闪存单元群组1542的功能。该控制信号BVERIFY的使用允许该PMOSFET 1506在来自该高电压源1501的电平VPROG已稳定化后开启或关闭。
图80显示了在图76的该容限电压产生器装置1490的操作期间用于当该BIST模式通过该外部测试系统唤起时在该输出节点1512提供3.3伏特的编程容限电压的电平。请参阅图79(即在图79中称为“BIST编程容限”的第一列)和图80，由于当该BIST被唤起，该控制信号STEST被设定至高电位状态(即“1”)。此外，针对编程容限电压，该控制信号ERMARGIN被设定至低电位状态(即“0”)。在本发明的一个实施例中，该BREPAIR控制信号被设定至高电位状态(即“1”)，而该BWPPGM控制信号则被设定至低电位状态(即“0”)，以施加3.3伏特的编程容限电压至图77中的CAM 1486的第二闪存单元组1542。
请参阅图78和80，通过输入至该电平转换器1518的控制信号被设定至高电位状态(即“1”)以至于该第一输出OUTB节点的电平为0伏特。通过位于该PMOSFET 1506的0伏特电压，该PMOSFET 1506开启。此外，通过该控制信号，5伏特的电平被施加在该NMOSFET 1508的栅极以至于该NMOSFET 1508开启。随着该PMOSFET 1506与该NMOSFET 1508的开启，该第一与第二电阻1510与1514在该高电压源1501与接地接点1504间形成电阻分压器(resistive divider)。在此情况下，在该输出节点1512的输出电压VOUT如下所示：
VOUT＝VPROG[R2/(R1+R2)]
在本发明的一实施例中，该VPROG＝5伏特，而选定该R1与R2以至在VOUT＝3.3伏特。
图81显示了在图76的容限电压产生器装置1490的操作期间用于当该BIST模式通过该外部测试系统1492唤起时在该输出节点1512提供0伏特的擦除容限电压的电平。请参阅图79(即在图79中称为“BIST擦除容限”的第二列)和图81，由于该BIST模式被唤起，该控制信号STEST设定至高电位状态(即“1”)。此外，针对该擦除容限电压，该控制信号ERMARGIN被设定至高电位状态(即“1”)。再者，该BREPAIR控制信号被设定至低电位状态(即“0”)，而该BWPPGM控制信号则被设定至低电位状态(即“0”)，通过施加该0伏特的擦除容限电压至图77中该CAM 1486的所有第一闪存单元组1536与第二闪存单元组1542。
请参阅图78和81，通过输入至该电平转换器1518的控制信号被设定至低电位状态(即“0”)以至于该第一输出OUTB节点的电平处于VPROG的高电平。通过在该PMOSFET 1506的栅极的VPROG的电平，该PMOSFET 1506关闭。此外，通过该控制信号，5伏特的电平被施加在该NMOSFET 1508的栅极以至于该NMOSFET 1508开启。随着该PMOSFET 1506关闭以及该NMOSFET 1508开启，该输出节点1512放电至该低电压源1504的接地节点的输出电压VOUT＝0。
图82显示了在图76的容限电压产生器装置1490的操作期间用于当该手动模式通过该外部测试系统1492唤起时在该输出节点1512提供VPROG的编程容限电压的电平。请参阅图79(即在图79中称为“手动编程容限”的第三列)与图82，由于该手动模式被唤起，该控制信号STEST设定至低电位状态(即“0”)。此外，针对该编程容限电压，该控制信号ERMARGIN设定至低电位状态(即“0”)。再者，该BREPAIR控制信号设定至低电位状态(即“0”)，而该BWPPGM控制信号则设定至低电位状态(即“0”)，通过施加该VPROG的编程容限电压至图77中该CAM 1486的所有第一闪存单元组1536与第二闪存单元组1542。
请参阅图78和82，通过输入至该电平转换器1518的控制信号被设定至高电位状态(即“1”)以至于该第一输出OUTB节点的电平为0伏特。通过位于该PMOSFET 1506的0伏特电压的电平，该PMOSFET1506开启。此外，通过该控制信号，0伏特的电平被施加在该NMOSFET1508的栅极以至于该NMOSFET 1508关闭。随着该PMOSFET 1506的开启与该NMOSFET 1508的关闭，该输出节点1512充电至该高电压源1501输出电压VOUT＝VPROG。
图83显示了在图76的容限电压产生器装置1490的操作期间用于当该手动模式通过该外部测试系统1492唤起时在该输出节点1512提供0伏特的擦除容限电压的电平。请参阅图79(即在图79中称为“手动擦除容限”的第四列)和83，由于该手动模式被唤起，该控制信号STEST被设定至低电位状态(即“0”)。此外，针对该擦除容限电压，该控制信号ERMARGIN被设定至高电位状态(即“1”)。再者，该BREPAIR控制信号被设定至低电位状态(即“0”)，而该BWPPGM控制信号则被设定至低电位状态(即“0”)，通过施加该0伏特的擦除容限电压至图77中该CAM 1486的所有第一闪存单元组1536与第二闪存单元组1542。
请参阅图78和83，通过输入至该电平转换器1518的控制信号被设定至低电位状态(即“0”)以至于该第一输出OUTB节点的电平处于VPROG的电平。通过在该PMOSFET 1506的栅极的VPROG的电平，该PMOSFET 1506关闭。此外，通过该控制信号，5伏特的电平施加在该NMOSFET 1508的栅极以至于该NMOSFET 1508开启。随着该PMOSFET 1506关闭以及该NMOSFET 1508开启，该输出节点1512放电至该低电压源1504的接地节点的输出电压VOUT＝0。
此外，在该STEST信号设定至需要的高电位状态或低电位状态之后，通过延迟(delay)该BVERIFY可设定至需要的高电位状态或低电位状态以至于在延迟后该PMOSFET开启或关闭。依据本发明的一个实施例，通过此延迟，该PMOSFET在来自该高电压源1501的VPROG电平稳定化后开启或关闭。
再者，请参阅图76和77，通过施加在该第一与第二组传递晶体管1532、1534、1538与1540的栅极的适当电压，该第一组传递晶体管1532与1534开启且第二组传递晶体管1538与1540保持关闭，如图77所示，耦接该输出节点1512的输出电压VOUT至该CAM 1486的第一闪存单元组1536。另一方面，通过施加在该第一与第二组传递晶体管1532、1534、1538与1540的栅极的适当电压，该第二组传递晶体管1538与1540开启且第一组传递晶体管1532与1534保持关闭，如图77所示，耦接该输出节点1512的输出电压VOUT至该CAM 1486的第二闪存单元组1542。此外，开启该第一与第二组传递晶体管1532、1534、1538与1540，如图77所示，耦接该输出节点1512的输出电压VOUT至该CAM 1486的第一闪存单元组1536与第二闪存单元组1542。用于施加在该第一与第二组传递晶体管1532、1534、1538与1540的适当的电压的控制电路是电子领域技术人员所熟知的。
在此方法中，用于测试该CAM 1486的闪存单元的编程或擦除容限电压通过电阻分压器在片上产生以至于该容限电压独立于由该外部测试系统所提供的电压Vcc。由于图76的容限电压产生器装置1490的构件形成在该半导体芯片1480的半导体晶片上，因此编程或擦除容限电压通过该半导体芯片1480的片上产生。通过更稳定的容限电压，遍及多数量的半导体晶片批次的该闪存器件的测试结果会更一致。此外，通过该独立于由该外部测试系统所提供的电压Vcc的片上产生的容限电压，即使当来自该外部测试系统用于测试该核心闪存单元的Vcc电压的电平有所变化，该闪存器件的测试结果也会一致。
前述的说明仅作为示例的用而非用于限制本发明的范围。举例而言，本发明可利用其它类型的晶体管取代该PMOSFET 1506与NMOSEFT 1508而予以实施。此外，任何在此所揭露的电平仅用于示例，电子领域技术人员通过本说明书可轻易了解本发明可通过其它电平予以实施。本发明的权利保护范围，应如后述的权利要求所列。

Claims (28)

1.一种用于测试形成在半导体衬底(302)的闪存单元(304)的方法，包括步骤：
在该半导体衬底(302)上形成内建式自测试(Built-in Self Test，BIST)接口(312)和后端状态机(316)；
通过该BIST接口(312)连续的输入来自外部测试系统(318)的测试模式数据；以及
通过该后端状态机(316)在该闪存单元(304)上执行由该测试模式数据所指定的至少一个预期的BIST模式，用于该闪存单元(304)的片上测试。
2.如权利要求1的方法，还包括步骤：
在该半导体衬底(302)上形成前端状态机(314)；
通过该前端状态机(314)译码该测试模式数据以确定用于执行该至少一个预期的BIST模式的顺序；以及
按照该顺序，通过该后端状态机(316)在该闪存单元(304)上执行至少一个预期的BIST模式。
3.如权利要求1或2的方法，还包括步骤：
在该半导体衬底(302)上形成该BIST接口(312)的移位寄存器(320)；
通过一支IO(输入/输出)管脚连续的输入该测试模式数据至该移位寄存器(320)；
在该移位寄存器(320)中储存针对每一个预期的测试模式的各个通过或失败的结果；以及
通过一支IO(输入/输出)管脚从该移位寄存器(320)连续的将该各个通过或失败的结果移位至该外部测试系统(318)。
4.如权利要求1、2或3的方法，还包括步骤：
在该半导体衬底(302)上形成多个图形产生逻辑单元(1302)和图形选择器(1304)；
通过每一个图形产生逻辑单元(1302)产生相应于闪存单元的位置的各个逻辑状态；
通过该图形选择器(1304)选择来自该图形产生逻辑单元(1302)的各个逻辑状态的其中之一以形成预期的位图形；以及
在BIST模式的校验状态期间使用该预期的位图形。
5.如权利要求1、2或3的方法，还包括步骤：
在该半导体衬底(302)上形成脉冲计数器(1404)和脉冲计数器控制器(1406)；
通过该脉冲计数器控制器(1406)输入最大数量；
当在擦除校验BIST模式期间具有少于施加在扇区的擦除脉冲的最大数量以至于该扇区的闪存单元没有通过擦除校验时，通过该脉冲计数器控制器(1406)输出该扇区失败的指示。
6.如权利要求5的方法，还包括步骤：
确定施加在该扇区的擦除脉冲的对角线总数，直至在该扇区的对角线位置的每一个闪存单元通过擦除校验为止；
其中该最大数量是该擦除脉冲的对角线总数的百分比；
产生至少一个重新加载计数值，即最大脉冲计数值(Max_PC)减去各个擦除脉冲的对角线总数的百分比；
相应于被加载至该脉冲计数器(1404)的最大数量选择该至少一个重新加载计数值的其中一个；
在该扇区的每一个闪存单元的擦除校验期间，通过该脉冲计数器(1404)从该选定的重新加载计数值计数施加在该扇区的擦除脉冲数量；以及
当该扇区的每一个闪存单元在该脉冲计数器(1404)达到该最大脉冲计数值之前没有通过擦除校验时，通过该脉冲计数器控制器(1406)输出该扇区失败的指示。
7.如权利要求1、2或3的方法，还包括步骤：
在该半导体衬底(302)上形成修复控制器(832)和多个电压源(836)；
在BIST模式中的该闪存单元(304)的测试期间检测该缺陷闪存单元(750)；以及
通过该修复控制器(832)控制该电压源(836)以在JUICE状态中在各个CAM(内容可寻址存储器)闪存单元施加编程电压，用于通过相应的闪存单元的冗余组件(752)替代该缺陷闪存单元(750)。
8.如权利要求7的方法，还包括步骤：
在该半导体衬底(302)上形成FAILREP逻辑(848)；以及
当该FAILREP逻辑(848)确定没有可用的闪存单元的冗余组件或该缺陷闪存单元(750)已预先修复时进入HANG状态。
9.如权利要求1、2或3的方法，还包括步骤：
在该半导体衬底(302)上针对该后端状态机(316)形成多个电压源(504)和后端BIST控制器(502)；以及
通过该后端BIST控制器(502)确定BIST模式是否用于随着状态的第一顺序在该闪存单元(304)上施加电压，或确定BIST模式是否用于随着状态的第二顺序读取该闪存单元(304)的各个逻辑状态。
10.如权利要求1、2或3的方法，还包括步骤：
在该半导体衬底(302)上形成信号选择器(966)和诊断匹配逻辑(964)；
依据来自该后端状态机(316)的控制变量通过该诊断匹配逻辑(964)对通过或失败状态设定产生的匹配输出；以及
当该诊断模式被唤起时，在BIST模式的校验状态中通过该信号选择器(966)选择将被该后端状态机(316)所使用的该产生的匹配输出。
11.如权利要求10的方法，其中具有该诊断模式的BIST模式针对编程该闪存单元(304)、使用独立的APDE(擦除后自动程序干扰)擦除该闪存单元(304)或使用插入的APDE擦除该闪存单元(304)的其中之一而被唤起。
12.如权利要求1、2或3的方法，还包括步骤：
在该半导体衬底(302)上形成地址序列发生器控制逻辑(1204)和地址定序缓冲器(1202)；
通过该缓冲器(1202)产生多个位以指示该闪存单元(304)的地址；以及
通过该控制逻辑(1024)控制该缓冲器(1202)以针对多个BIST模式的每一个的位图形的各个顺序来定序。
13.如权利要求1的方法，还包括步骤：
在该半导体衬底(302)上形成高电压源(1501)、至少一个电阻(1510、1514)、至少一个开关器件(1506、1508)与逻辑电路(1516)；
通过该高电压源(1501)产生与低电压节点(1504)的低电压相对的高电压；
其中该至少一个电阻(1510、1514)与至少一个开关器件(1506、1508)以串联的方式耦接在该高电压源(1501)与低电压节点(1504)之间；以及
依据BIST模式的类型通过该逻辑电路(1516)开或关每一个开关器件(1506、1508)以沿着该串联耦接在输出节点(1512)通过片上方式产生容限电压。
14.如权利要求13的方法，还包括步骤：
针对该闪存单元(304)的编程容限通过在该输出节点(1512)的至少一个电阻形成电阻分压器(1510、1514)；以及
针对该闪存单元(304)的擦除容限将该输出节点(1512)放电至低电压。
15.一种用于测试形成在半导体衬底(302)的闪存单元(304)的内建式自测试(Built-in Self Test，BIST)系统，包含：
BIST接口(312)，形成在该半导体衬底(302)上，用于输入来自外部测试系统(318)的测试模式数据；以及
后端状态机(316)，形成在该半导体衬底(302)上，用于在该闪存单元(304)上执行由该测试模式数据所指定的至少一个预期的BIST模式，用于该闪存单元(304)的片上测试。
16.如权利要求15的BIST系统，还包含：
前端状态机(314)，形成在该半导体衬底(302)上，用于译码该测试模式数据以确定用于执行该至少一个预期的BIST模式的顺序；
其中该后端状态机(316)依据该顺序在该闪存单元(304)上执行该至少一个预期的BIST模式。
17.如权利要求15或16的BIST系统，还包含：
移位寄存器(320)，形成在该BIST接口(312)中通过一支IO(输入/输出)管脚连续的输入该测试模式数据，其中该移位寄存器(320)通过一支IO(输入/输出)管脚储存并连续的输出各个通过或失败的结果。
18.如权利要求15、16或17的BIST系统，还包含：
多个图形产生逻辑单元(1302)，形成在该半导体衬底(302)上，且每一个图形产生逻辑单元(1302)产生相应于闪存单元的位置的各个逻辑状态；以及
图形选择器(1304)，形成在该半导体衬底(302)上，用于通过该图形选择器(1304)选择来自该图形产生逻辑单元(1302)的各个逻辑状态其中之一以形成预期的位图形；
其中该预期的位图形在BIST模式的校验状态期间使用。
19.如权利要求15、16或17的BIST系统，还包含：
脉冲计数器(1404)，形成在该半导体衬底(302)上；以及
脉冲计数器控制器(1406)，形成在该半导体衬底(302)上用于输入最大数量以及用于在擦除校验BIST模式期间具有少于施加在扇区的擦除脉冲的最大数量以至于该扇区的闪存单元没有通过擦除校验时输出该扇区失败的指示。
20.如权利要求19的BIST系统，其中该脉冲计数器控制器(1406)控制该脉冲计数器(1404)以决定施加在该扇区的擦除脉冲的对角线总数，直至在该扇区的对角线位置的每一个闪存单元通过擦除校验为止，且其中该最大数量是该擦除脉冲的对角线总数的百分比，且其中该BIST系统还包含：
至少一个重新加载计数值产生器(1422、1424、1426)，形成在该半导体衬底(302)上，用于产生各个重新加载计数值，即最大脉冲计数值(Max_PC)减去各个擦除脉冲的对角线总数的百分比；
多工器(1418)，形成在该脉冲计数器控制器(1406)中，用于选择相应于该最大数量的一个重新加载计数值；以及
重新加载逻辑(1416)，形成在该脉冲计数器控制器(1406)中，用在控制该脉冲计数器以加载来自该多工器(1418)的选定的重新加载计数值；
其中在该扇区的每一个闪存单元的擦除校验期间，该脉冲计数器(1404)从该选定的重新加载计数值计数施加在该扇区的擦除脉冲数量；
且其中当该扇区的每一个闪存单元在该脉冲计数器(1404)达到该最大脉冲计数值(Max_PC)之前没有通过擦除校验时，该脉冲计数器控制器(1406)输出该扇区失败的指示。
21.如权利要求15、16或17的BIST系统，还包含：
CAM(内容可寻址存储器)闪存单元(790)和闪存单元的冗余组件(782)，形成在该半导体衬底(302)上；
多个电压源(836)，形成在该半导体衬底(302)上；
其中在BIST模式中的该闪存单元(304)的测试期间检测该缺陷闪存单元(750)；以及
修复控制器(832)，形成在该半导体衬底(302)上，用于控制该电压源(836)以在JUICE状态中在各个CAM(内容可寻址存储器)闪存单元(790)施加编程电压，用于通过相应的闪存单元的冗余组件(782)替代该缺陷闪存单元(750)。
22.如权利要求21的BIST系统，还包含：
FAILREP逻辑(848)，形成在该半导体衬底(302)上，用于当该FAILREP逻辑(848)确定没有可用的闪存单元的冗余组件或该缺陷闪存单元(750)已预先修复时进入HANG状态。
23.如权利要求15、16或17的BIST系统，还包含：
多个电压源(504)，形成在该半导体衬底(302)上，用于产生相应于BIST模式的各个电压；以及
后端BIST控制器(502)，形成在该半导体衬底(302)上，用于确定该BIST模式是否用于随着状态的第一顺序在该闪存单元(304)施加电压，或确定BIST模式是否用于随着状态的第二顺序读取该闪存单元(304)的各个逻辑状态。
24.如权利要求15、16或17的BIST系统，还包含：
信号选择器(966)，形成在该半导体衬底(302)上；以及
诊断匹配逻辑(964)，形成在该半导体衬底(302)上；
其中该诊断匹配逻辑(964)依据来自该后端状态机(316)的控制变量对通过或失败状态设定产生的匹配输出；
且其中当该诊断模式被唤起时，该信号选择器(966)在BIST模式的校验状态中选择将被该后端状态机(316)所使用的该产生的匹配输出。
25.如权利要求24的BIST系统，其中具有该诊断模式的BIST模式针对编程该闪存单元(304)、使用独立的APDE(擦除后自动程序干扰)擦除该闪存单元(304)或使用插入的APDE擦除该闪存单元(304)的其中之一而被唤起。
26.如权利要求15、16或17的BIST系统，还包含：
地址定序缓冲器(1202)，形成在该半导体衬底(302)上，用于产生多个位以指示该闪存单元(304)的地址；以及
地址序列发生器控制逻辑(1204)，形成在该半导体衬底(302)上，用于控制该缓冲器(1202)以针对多个BIST模式的每一个的位图形的各个顺序来定序。
27.如权利要求15的BIST系统，还包含：
高电压源(1501)，形成在该半导体衬底(302)上，用于产生与低电压节点(1504)的低电压相对的高电压；
至少一个电阻(1510、1514)和至少一个开关器件(1506、1508)，形成在该半导体衬底(302)上并以串联的方式耦接在该高电压源(1501)与低电压节点(1504)之间；以及
逻辑电路(1516)，形成在该半导体衬底(302)上，用于依据BIST模式的类型开或关每一个开关器件(1506、1508)以沿着该串联耦接在输出节点(1512)通过片上方式产生容限电压。
28.如权利要求27的BIST系统，其中针对该闪存单元(304)的编程容限通过在该输出节点(1512)的至少一个电阻形成电阻分压器(1510、1514)；且其中针对该闪存单元(304)的擦除容限将该输出节点(1512)放电至低电压。
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