TW200410258A - Built-in-self-test of flash memory cells - Google Patents

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TW200410258A
TW200410258A TW92118440A TW92118440A TW200410258A TW 200410258 A TW200410258 A TW 200410258A TW 92118440 A TW92118440 A TW 92118440A TW 92118440 A TW92118440 A TW 92118440A TW 200410258 A TW200410258 A TW 200410258A
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bist
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logic
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Colin S Bill
Azrul Halim
Darlene G Hamilton
Edward V Bautista Jr
Weng-Fook Lee
Ken Cheong Cheah
Boon Law Chee
Tang Teh Boon
Kucera Joseph
Salleh Syahrizal
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200410258 玖、發明說明： 赞明m屬之技術領 本發明一般係關於快閃記憶體 戎置的製造，更尤直關
於一種以最小數目的接腳進行一車 N 早列核心快閃記憶體單元 之内名自動測試的系.統與方法， 田 便旎夠使半導體晶圓上 隶大數目的晶粒（die)同時地測試。 、'實施方式"部份係、由以下的子部份所構成：
A.BIST(内裝自動測試）系統； B.BIST(内裝自動測試）界面； C ·後端BIS T (内裝自動測試）狀態機； D. 核心快閃記憶體單元之不良位址的晶片上修補； E. BIST(内裝自動測試）後端狀態機之測試功能度之診斷模 式（Diagnostic Mode); 、 F. BIST(内裳自動測試）系統内的位址定序琴； G·在BIST(内裝自動測試）系統中的圖案（㈣⑽）產生器； H·有效拭除確認BIST(内裝自動測試）模 /找除 脈衝計數器；以及 $ L在快閃記憶體裝置之測試CAM(内容可定址記憶體）部份 期間内，晶片上邊緣電壓的產生。 【先前技術】 參考第1圖，快閃記憶體裝置的快閃記憶體單元（fiash 則™0ry ce„)100包括基本上包含二氧化石夕（sj〇2)或者氮之 氧化物的隧迢介質結構丨〇2，其係為一般熟諳積體電路製 造的人所已知。隧道介質結構1〇2係配置在半導體基板或 92371 6 200410258 f P井1〇'上。此外，包含例如多晶矽導電材料的浮私 圣結構1〇4係配置在隨道介質結構102上。基本上勺閑 =石夕的介質結構⑽係配置在浮動閉極結構！^含二 含導電材料的控制閘搞έ士接 。包 上。 閘柽結構108則配置在介質結構1〇6 在第1圖中，掺雜以譬如碎（As)或石舞（Ρ)之 1 的汲極位元線接合丨i σ ^濉劑 係形成於接近浮動閘極結構 左邊牆之半導體基板或者……動袭置區域112 内。掺雜以接合摻雜劑的源極位元線接合u 1圖接近浮動閉極結構1。4右邊牆之半導體基板或者成： i〇6的主動裝置區域^2内。 一卩井 間内在二憶體單A⑽的程式化或拭除操作期 〜 电何載子缸主入於或遂穿出浮動閘極結構104。在 二動閘極結構HM内電荷載子數量的此種變化會改變 把憶體單it 1GG的臨限電塵（threshGld vQhage) 般熟諸快閃記憶體科技之技術者所已知。例如，^p 注入於浮動問则1。4内的電荷載子時，臨限；；則： :力:。或者’ #電子是遂穿出浮動閉極結構1〇4的電荷i 子％，臨限電壓則會減少。這兩種情況乃當作用來將數位 ，息儲存於快閃記憶體單元1〇〇内的兩狀態，其係為—般 热者電子技術的人所已知。 例如在快閃記憶體單元1 0 0的程式化期間内，+ 9伏4± 電壓係施加在控制問極結構108上，+5伏特電壓係施加： 及極位.元線接合110上’ 〇伏特電壓則施加在源極位元線 9237] 200410258 114上以及半導體基板或者？井103上。由於此偏壓， 二决閃記憶體單元100jN通道快閃記憶體單元時，電子 =入於浮動閘極結構104 β，以在快閃記憶體單元丨〇〇 -式化期間内，增加快閃記憶體單元100的臨限電壓。 #或者，在拭除㈣記憶料元__㈣，例如-9·5 =寸的電職施加在控制閘極結#1()8上，没極位元線係
::合110上浮動’而且+4.5伏特的電壓則施加在源極位 兀線接合114上以及在半導辦其拓+ 千令版基板或者Ρ井103上。由於 此種偏壓，當快閃記憶體單元 一士 早兀100疋Ν通道快閃記憶體單 兀¥，在拭除快閃記憶體單元1〇〇 01 ^ . 朋間内，電子則自浮 動間極結構1 〇 4拉出，以減少体閜 + ^ 〜^丨夬閃屺憶體單元1〇〇的臨限 毛壓。此拭除操作乃由一般孰喑恤 〇 t 。日决閃汜憶體科技技術的人 稱為邊緣拭除製程。 在替代性的通道拭除製程中， y ·5伙特的電壓係施加 在控制閘極結構1 08上，而且Q你拉k 、 向且9伙特的電壓則施加在半導 體基板或者p井1 0 3上，；;及極盘诉朽 一 /、源極位兀線接合110與114 浮動。由於此種偏壓，當快閃記彳 。匕U肢早兀]〇〇是N通道快 閃記憶體單元的時候，在拭除快閃記憶體單元刚的期間 内’電子會自浮動閘極結構1()4拉出而到基板或者Η 103,以減少快閃記憶體單Α 100的臨限電壓。 第2圖顯示第1圖之快閃記憶體單元_的電路圖 式’其包括搞合到控制問極結構108的控制問極端m、 柄合到没極位元線接合110的沒極端152、麵合 元線接合H4的源極端]54以及 J丞販或P井]03的 δ 92371 200410258 基板或P井端156。第3圖顯示包含快閃記憶體單元陣列 的電子式可拭除與可程式化記憶體裝置2〇〇,其係為—俨 熟諸快閃記憶體科技技術的人所已知。並參照第3圖，: 問記憶體單元陣列雇包括成行與成列的快閃記憶體單、 -’而各快閃記憶體單元則具有與第i圖與 記憶體單元⑽類似的結構。為了使說明簡化與 ^ “早兀陣列2〇0係以2行和2列的快閃記 心早兀來說明。不過’包含電可 、、土本快閃記憶體單元陣列則 閃記憶體單元。 紙、有更多仃與列的快 進-步參考第3圖’在包含電子式 憶體裝置的快ΡΙ, & ^ 八I示兵可^式記 ㈣,）裡所i 單元陣列綱巾，在該陣列一列 ==有快閃記憶體單元的控制閉極端係耗合在一 乂成遠列的個別字元線。在第 所有快閃記情雕抑_ A 口甲在弟一列中 第一字元線=早兀的控制閉極端係耗合在，以形成 制閉極端則輕合在而弟—列中:有㈣記憶體單元的控 此外 起，以形成第一字元線204。 合在一起’在—行中之所有快閃記憶體單元的沒極端係耦 一行中 ^成該行的個別位元線。在第3圖中，在第 、閃§己憶體單元的汲極端係耦合在一起，以形 力乂矛位兀綠？ n / 又2〇6，而且在第二行中所有 的汲極端會耦'…，决閃以思體早兀 步地參考第3 ;以开/成弟-位兀線208。更進一 極端係-起耦二該陣列2〇0之所有快閃記憶體單元的源 、。到源極電壓Vss，而且該陣列2〇〇之所有 9237] 9 200410258 快閃记憶體單元的基板或者P井端則一起耦合到基板電题 Vsub 〇 蒼考第4圖，包含例如在第3圖所示之快閃記憶體單 元陣列的快閃記憶體裝置係製造於半導體晶圓22〇的半導 體晶粒上。複數個半導體晶粒係製造於半導體晶圓22〇 上在弟4圖之半導體晶圓220上的各方形面積代表一半 起第4圖所示，基本上有更 體晶圓上。第4圖的各半導 體單元陣列的個別快閃記憶 快閃記憶體裝置的期間内， 體裝置進行適當功能測試， 置之製造技術者所知。參考 具有包含核心快閃記憶體單 。茶考第3圖與第5圖，在 憶體裝置的期間内，外部測 粒222的接觸焊墊226而施 的陣列上，以用來測試核心 程式化與拭除電壓的圖案根 ，藉著外部測試系統，經由 記憶體單元陣列224上。例 224係在一測試模式中的/ -试陈。或者，放置於核心 導體晶粒。為了簡化說明，比 夕數的半導體晶粒製造於半導 體晶粒具有包含核心快閃記憶 體裝置。 在半導體晶圓220上製造 將半導體晶粒上的各快閃記憶 其係為一般熟諳快閃記憶體裝 第5圖’實例半導體晶粒222 元陣列224的快閃記憶體裝置 半導體晶粒2 2 2上測試快閃記 試系統將偏電壓經過半導體晶 加在核心快閃記憶體單元224 快閃記憶體單元陣列224。 參考第3圖與第5圖，將 據複數個快閃記憶體測試模式 接觸焊墊2 2 6施加在核心快閃 如，核心快閃記憶體單元陣列 替代性棋盤圖案中受到程式化 92371 200410258 h閃5己體單兀陣列224對角線的快閃記憶體單元係在另 “测4拉式中予以程式化。隨後，將讀取操作藉由各測試 模式的外部測試系統，經由接觸焊墊226而進行於核心快 閃記憶體單元陣列_L，以決定將核心快間記憶體單元陣列 …予以適當地程式化與拭除。肖來測試核心、快閃記憶體 早元陣列之適當功能的此複數個快閃記憶體測試模式與此 外部測試系統，係為-般熟諳快閃記憶體裝置之製造技術 的人所知。此外部測試系統的實例係為型號V33〇〇，其可 從總部設在 Palo Aho, California 之 AgUent Techn〇i〇gies 公司得到。 在先前技術中，在測試核心、快閃記憶體單元陣列適當 功能的期間内’外部測試系統經由半導體晶粒如的接觸 焊墊226而在核心快閃記憶體單元陣列上進行程式化、拭 除與讀取操作.。就相當大的核心快閃記憶體單元陣列而言 (譬如就例如i 6百萬位元的快閃記憶體裝置❿言），在先前 技術中，外部測試系統之相當多數目的接聊係使用來測試 +導體晶圓220的各半導體晶粒。例如，就16百萬位元的 快閃記憶體裝置而言’在先前技術中，外部測試系統的46 個接腳係使用於當外部測試系統將程式化、拭除與讀取摔 作直接進行於核心快閃記憶體單元陣列上的時候。假如外 部測試系統具有全部500個接腳的時候，那麼因為個別的 46個接腳組專門用來測試各半導體晶粒，所以就可能有 個半導體晶粒同時接受測試。 不過，在製造快閃記憶體裝置的期間内，同時測試最 ]] 92371 200410258 大數目的半導體晶粒，以使有最大產量是令人希望的。例 如，可將較高數目的半導體晶粒與具有更多全部接腳數目J 的外部測試系統予以同時地測試。不管怎樣，具有明顯_ 高數目接腳的外部測試系統可能更昂貴。此外，因為快= 記憶體裝置的位元數會隨著科技的進步而增加，所以當外 部測試系統在先前技術中直接地在核心快閃記憶體單元陣 列上進行程式化、拭除與讀取操作的時候，外部測試系統 • 的更多接腳則有可能為各半導體晶粒所需要，而進一步地 減少核心快閃記憶體單元陣列之產量。因此，將使用來在 各半導體晶粒上測試快閃記憶體裝置之接腳數目最小化的 機制則令人希望，以致使最大數目的半導體晶粒可能與具 有有限全部數目接腳的外部測試系統予以同時地測試，以 在製造快閃記憶體裝置的期間内，增加產量。 。 【發明内容】 於本發明的一般態樣中，在半導體晶粒上測試快閃記 籲憶、體裝置期間内的程式化、拭除與讀取操作，其係藉由製 造於晶片上的BIST(内裝自動測試）系統與相同半導體晶粒 上的快閃記憶體裝置而施行於半導體晶粒内的晶片上。因 此，將來自外部測試系統而用來程式化、拭除與讀取操作 賴腳排除，以減少使用來在半導體晶粒上測試各快閃記 憶體裝置的接腳數目。 在本發明的一呈辦命A A丨土 , 一版貝轭例中，在將製造於半導體晶粒 上之核〜决閃5己fe、體單元陣列測試的系統與方法中，測試 型式數據則在第一狀態期間從外部測試系統輪入到製造於 92371 200410258 半導體晶粒上的第一激讲户玉六壯 ^ 數據儲存裝置。製造於半導體晶粒上 的測試型式解碼器將測_ , ^ ' °式1式數據解碼，以決疋内裝自動 則式杈式疋否由外部測試系統引動。假如内裝自動測試模 ，由外部測試系統引動的話，那麼在第二狀態期間，測試 模式數據則連續地從外邱丨$ . 广口i測5式才、統輪入到製造於半導體晶 粒上的第二數據儲存裝置。 ”一爾定義在核心快閃記憶體單元陣列上所造 一’.希王之决閃§己憶體測試模式。各測試模式對應將 :心咖己憶體單元陣列偏壓的個別圖案以及核心快閃記 憶體早兀陣列用之程式化與拭除狀態的個別希望圖案。製 以=半導肢日日粒上的前端狀態機將測試模式數據解碼，以 決定用來進行所希望測試模式的順序。 在第三狀態期間，萝；土力人尘 衣仏灰+蜍體晶粒上的後端狀態 機’根據前端狀態機所決定的财來進行希望的測試模 式二各布望測試模式而言’後端狀態機根據使核心快閃 心體單元陣列偏壓的個別圖案而將電壓施加在核心快閃 旱上就各希差測試模式而言，在後端狀能 機根據使核心快閃咛愔麵留-, 社俊交而狀恶 …少 閃則早兀陣列偏|的個別圖案而將電 反施加在核心快閃記憶體單 、Sl丨旦枋 早歹j上以後，後端狀態機則 測里核心快閃記憶體單 洛,A1 干y」足私式化與拭除狀態的圖 亦。b外，藉由比較程式化與拭除狀能& θ ,,pa . 飞1牙、狀恶的測置圖案與核心 快閃记k'體單兀陣列之程式化盎 山觖能 ， ' 狀恶的I望圖案，後 決定各希望測試模式會通過或者失敗。 第一狀悲期間，將對應各希望 W王幻忒杈式的個別通過 92371 13 200410258 或失敗結果儲存於在半導體晶粒 f置裡。/ μ 所衣仏的乐三數據儲存 對^心態期間，將料在第錢據儲存裝置、 一 m式核式的個別通過或失敗結 外部測試系統。 % ®到 數據儲存裝置、第二數據儲存裝置以及第三數 存衣置是串㈣位暫存器的各部份時，可以使用本發
明而具特別的優點。在該情形中，在第-狀能期 χ 握彳叙械牡弟一狀悲期間，測試 串錢^從外部測試系統’經由-ι〇(輸入/輸出）接腳， :私位到串列移位暫存器的第一部份。此外，對岸夂 存：Γ:?式的個：通過或失敗結果係在第三狀態期間儲 =一 7位暫存器的第二部份裡，並且在第四狀態期間 '、二 I〇接腳而連續地移出。 在快閃記憶體單㈣列上的程式化、拭除與讀取 知作心於半導I*七/vs u .五日曰"上B日片上施行，所以可減少用來測
::體晶粒的外部測試系統的接腳數目。使用來測試 :體晶粒的外部測試系統的接腳數目，包括控制信號 的數個接腳、電源用的數個接腳以及數们〇(輸入/輸出） ''例如，根據本發明的一具體實施例，有三個接腳使 :於控制信號’兩個接腳使用於電源，兩個接腳使用於 接腳。 _ 求測斌各半導饈晶粒的接腳數目從先前 , 6個減J到本發明的大約7個。由於此減少之接腳 、則車乂夕數目的半導體晶粒可以藉由具有有限全部數 P的外邛剩斌系統而予以同時測試，以在製造快閃記 92371 200410258 憶體裝置的期間内，能有最大產量。 本發明的這些與其它特徵鱼 /、彳良點將猎由考慮以下連同 附圖而出現的發明詳細今明而^ a ， 卞、，田σ兄明而較佳地令人理解。 【實施方式】 A.glg Tj内裝自動測毯J系統_ 參考第6圖，在本發明的一 a +义邊又怨樣中，msT(内裝自動 測試）系統300係製造於且有体M々卜立遍^ " 、”有陝閃纪憶體裝置3 04製造於其 上的半導體晶粒302上。你丨如笼q㈤山 例如罘3圖中所示，快閃記憶體 裝置3〇4包含核心快閃記憶體單元陣列。該半導體晶粒3〇2 同樣於其上製造有導電焊墊3G6,以用來提供連接到核心 :閃記憶體單元陣列304與BIS丁系统3〇〇。第6圖係為了 月析起見而基本上，比起那些顯示於第6圖者，其實製 造了更多的導電焊墊。 第7圖顯示在晶片上製造之第6圖的BIST系統300 的區塊圖’該晶片上具有核心快閃記憶體單元3 〇4陣列。 B1S T糸統3 0 0包含BIS T (内裝自動測試）界面3 1 2、前端界 面3 14、以及後端BIST(内裝自動測試）狀態機3 16。BIST "面〇 1 2耦|合於外部測試系統3 1 8與該前端界面3 1 4和後 端BIST狀態機316之間。後端BIST狀態機3 16耦合於前 端界面314、BIST界面312、與核心快閃記憶體單元陣列 304之間。 參考第6圖與第7圖，BIST界面31 2、前端界面314、 與後端BIST狀態機3 1 6包含製造在具有核心快閃記憶體 單元陣列3〇4之半導體晶粒302上的BIST系統3 00，以致 15 92371 200410258 使BIST系統300是在具有核心快閃記憶體單元陣列 的曰曰片上。外部測試系統3 1 8並非是部份的BIST系統 3 〇〇在將核心快閃記憶體單元陣列3 04測試的期間内，外 4展1 4系統3 1 8當然在半導體晶粒3 〇2外面，並且與BIST 系統3 〇 〇接合。 在測試核心快閃記憶體單元陣列3〇4的期間内，BIST =面3 1 2將來自外部測試系統3丨8的控制信號與測試數據 輸入’以解釋來自外部測試系統3 } 8的指令。此外， 界面312將來自核心快閃記憶體單元陣列3〇4的測試的測 試結果輪出到外部測試系統318。後端BIST狀態機316 將程式化與拭除電壓施加到核心快閃記憶體單元陣列 304 ,以用來測試核心快閃記憶體單元陣列3〇4。此外，後 端BIST狀態機3丨6在核心快閃記憶體單元陣列3⑽上進 行讀取操作，以決定該核心快閃記憶體單元陣列3〇4是否 通過該核心快閃記憶體單元陣列3〇4之測試或者失敗。 w端界面將測試模式識別數據提供到後端bist狀離 機3丨6,以致於後端BIST狀態機316能夠將程式化與拭^ 電壓的適當圖案施加在核心快閃記憶體單元陣列3⑽上， 以根據測試模式識別而來測試核心快閃記憶體單元陣列 3 〇 4。在核心快閃記憶體單元3 〇 4之測試期間内，複數個測 試模式係於核心快閃記憶體單元陣列3 〇4上進行。在一杏 例中，在測試核心快閃記憶體單元陣列3〇4的期間内，^ 約十九個不同的測試模式進行於核心快閃記憶體單元陣列 3 〇 4 上 〇 92371 16 200410258 各測試模式對應將 k日日^ ^ 00 心^、快閃記憶體單元陣列3 D4 — 快閃記憶肢單元偏麼的 之各 兀陣列3〇4的程式化與拭除狀 4體單 心快閃記憶體單元在枋、*㈣例如，將核 早兀在核心快閃記憶體單元陣列 棋盤圖案中程式化與拭 、人替 與拭除核心快閃纪愔雕留- 中私式化 】。己體早兀的希望棋盤式圖案。 放置於核心快閃記彳咅_ f _ /者，將 。己丨思體早7L陣列3〇4之對角線 憶體單元程式化， 、、Α1 έ己 〇 用作在另一測試模式中程式化快Ph 憶體單元的希望對角的m安 、A1 S己 L , 圖案。用來測試核心快閃記憶體罩 兀陣列之功能的此此測試掇 ，且早 二核式係為一般熟諳 置之製造技術的人所已知。 .、肢裝 後编狀態機3 1 6根據用於測試槿4 口口-咕^ 列式接式使核心快閃記憶體 早兀陣列304偏壓的個別圖幸 卞而將適當的程式化或者拭 除電壓施加在核心快閃印愔雕 ^ 牌。。_卩 决閃。己丨思肢早兀陣列304的各快閃記憶 ^早 來自前端界面314的測試模式識別指出該現有 /則5式核式是由後端狀態機3 1 6所進行。 在後端狀態機316施加適當電壓於核心快閃記憶體單 兀陣列上以用於測試模式以後，後端狀態機316則測量出 該核心，閃記憶體單元陣列之程式化與栻除狀態的圖案。 此外’就該測試模式而言’該後端狀態機316則藉由比較 核心快閃記憶體單元陣列的程式化與拭除狀態的測量圖案 與程式化與拭除狀態的希望圖案’而決定該測試模式是否 ㈣μ失敗D來自後端狀態機316之測試模式的通過或 者失敗結果則儲存於BIS丁界面3】2中。 第8圖顯示BIST界面 考第8圖，_界面312包括串施行的區塊圖 移位暫存HH般Μ $位暫存器32G。串列
#φ 312,^.，一日电子技術者所熟知。此外，BIST ”田。1 2包括移位暫存哭 器320驅動@ °°汛。1，用來將串列移位暫存 動到串列移位數據位元。BIST ^ # 第一緩衝哭m - QT界面312同樣包括 友衡裔322、第二緩衝器323 卜^
用來蔣：# @ 乂及第三緩衝器3 3 8， 用笊將數據位元輸入到串 移位軿；^ 55終& + 曰存姦3 20 ,以及從串列 才夕位㈢存裔輸出數據位元。再 控制哭ST界面312包括邏輯 才工制益325、測試型解碼器326 及节愔w y祖 鎖住^號產生器327、以 及。己L'肢位置解碼器3 2 8。 第9圖顯示在核心快閃記情 内，BIST么e。 1早兀陣列304測試期間 ^ 1ST糸統300内之BIST界面π。 R ,, 1 2之操作步驟的流程 圖。此外1 !〇㈣示在㈣m _^牙王 λ Od to ^ 伏rAh己fe體早兀陣列 ’ s内，控制信號與數據的時 ^ ^ 鲁 F!筮J守序圖。茶考第7圖、第8 圖、弟9圖與第1〇圖，外部測試 、、凡j i 8將包括細士广 片致使條）控制接_而Μ —幺_χ_ 、 （日日 m P…為w c E / (晶片致使條)信號
之弟一、、且控制信號發送到BIST r; , 1 ® J 1 2的避軻控制器 奶，以指示第-狀態的開始(第”的步驟352,以：第 1。圖的時間點，。以如此的高CE/信號 存器320重設，以，蒙一靳左。。 夕U夕位暫 以在弟暫仔為330上，包含除了高的、、】" 位元以外的低、、〇"位元。 01 一此1卜、，以如此的南CE/信！虎，邏輯控制器325將ST1 信號設定為高。；5 了 1彳$ # _彳/ 、 彳°唬則耦合到移位暫存器鐘訊32 i， 92371 18 200410258 該鐘訊3 2 1則由來自外部測試丰 丁、統318的WE/(寫入致使條） 犄脈信號所驅動。該移位暫存器 ） 卞里況J21產生來自由外 測試系統3 1 8所提供之WE/時脈 ° ^^ ^ ^^ 胀仏唬的日守脈信號，以用來 驅動串列私位暫存器320，以移 &亡/n士 w ^ 曰外口^則斌系統3 1 8 ”有WE/ 脈彳§號的測試型式數據。 參考第8圖與第9圖，在第一 數據包括第一之：數垆位- 間内’測試型式 一數據位兀，該三數據位元則挪 !:移：暫存器320之三個暫存器的第-部份332。：笫 綾衝裔332開啟時，這些第—二 田 系統3 i 8經由第—1 〇 (幹入/數據位兀則從外部測試 暫存器320的第1 ^ 接聊而輪入到串列移位 第二之三位元V-:::。更者’測試型式數據包括 々二位兀則移位到0乜 320之三個暫存哭 括串列移位暫存器 们曰存益的第二部份3M内。當 開啟時，這此望—一 緩衝裔3 2 ：) 由第二10 三數據位元則從外部測試系統3U經 的第二部份33Ί % %入到串列移位暫存器320 刀内。在WE/時脈芦梦❻Q回 的三次循環以接 了服乙唬（弟9圖的步驟35 衣以俊，該測試型式數據的第—鱼楚-— 則移位到串列銘& /、弟一之二位元 333内。夕位暫存器320的第一與第二部份如與 串列移位暫存器32〇的 耦合到測試型1 @ ，、弟一邛份332與333係 查 馬器326。在將第一與第一之1」 试型式數據以三描與^ 一弟一之二位兀測 器320的第一與^\ Ε/%脈信號而移位到串列移位暫存 326將第—與第二—^# 333後，測試型式解碼器 。一之三*元測試型式數據解碼，以決定該 92371 19 200410258 手動r 是否引動_(内裝自動測試)模式或者 力叫第9圖的步驟356)。各個適當的數據 必 措由外部測試系統318而以第—與 广頁 式數據進入，以引動各職模式與手動^立\的測試型 試型式解碼器326用的解碼器技術 為施此測 子技術者所已知。 為U諸該電
例如在先前技術中，該外部測試系統318 Ϊ古以使黯失敗，以使外部測試系統川^ 能直接在核心快閃記憶體單元陣列…上進行程V::、 勝^與讀取操作，以測試核心快閃記憶體單元陣列3〇/ 另一方面，外部測試系統318引
李统300氺、# —曰」 1模式，以使用BIST ^ 末進仃晶片上的程式化、拭除、與讀取操作’以 測6式该核心快閃記憶體單元陣列304。 嶋耐模式的適當數據位元組藉由 而以第一與第二之三位元測試型式數據進入的 活，那麼測試型式解石馬器、326則將STEST旗號設定成古 而MTEST旗號則仍維持低。或者，假如將對應手動^ ::另-適當數據位元組藉由外部測試系統318而以第二 弟一之一位兀測試型式數據進入的話，那麼測試 器則將町EST旗號設定成高，而咖丁旗號則仍維持低午馬 STEST旗號和MTEST旗號送至邏輯控制器奶。另—方 面叙如對應BIST模式或者手動模式的各個適當數據位 元組並不藉由外部測試系統318而以第一與第二之三位元 測试型式數據進人㈣，那麼STEST旗號與μτε§了旗號 9237] 20 200410258 則仍持讀低。 匕外在第一與第二之三位元測試型式數據以三循環 JE/呀脈仏戒而移位到串列移位暫存器的第一與第二 P伤與j3j内之後，設定在第一暫存器330的高位元 則已、“夕位到第四暫存器334。將第四暫存器334的内容 :::到鎖住信號產生器327。在第一與第二之三位元測試 /據以三循環的WE時脈信號而移位到串列移位暫存 :320的第—與第二部份332與333内以後，當第四暫存 二。:的内容轉高時，鎖住信號產生器327則自動地將鎖 住旗5虎(LOCK flad—化中达a , 心疋4局。在此點上，纟自第-暫存器 =元則移位到第四暫存器334。設定為高的鎖住旗 就亦同樣發送到邏輯栌告丨 、 ^輯才工制^25，以指出該測試 ==測St據解碼。更者，當該鎖住旗號設 的内容則會Si:則會結束，而…移位暫一 今（第叙Λ因為MTEST旗號藉由測試型式解碼器而設定為 試系統川引動手動μ使迦輯控制器325決定出外部測 則不會為了 =:τ 那麼快閃記憶體單元陣列 測試。 ^…先3〇0的祓數個測試模式而受到 ^ 代之，外部測試系統3 1 8則根據例如先前 、手動模式而為了複數個測試模式牛柯 3 6 0)。 、、矛y圖的步驟 —假如因為STEST旗號與逍咖旗號在 疋為高時予以&宁A 田，.、住旗唬设 以為低的$，那麼邏輯控制器則能決 92371 21 200410258 定該外部測試系統⑴是否引動手動模式或者bist模式 ("圖的步驟358)，那麼失敗的模式則會藉由邏輯控制哭 而進入（第圖的步驟362)。在該失敗模， ^ ^ ^ ^ , 大股衩式中，將垃圾數據位 兀储存於串列移位暫存器32〇中， ^ Τ以致於當外部測試系統 Μ 8項取此些垃圾數據位元時； — 才外邛測斌系統3 18則能決 疋已經發生了該失敗模式。 假如因為將STEST旗號設定為高，而邏輯控制器奶 決定出該外部測試系、统318引動著WST模式的話（第9圖 的步驟356)，那麼第9圖流程圖的剩下操作步驟則可進 行。引動BIST模式用之測試型式數據的此數據位元解碼， 係用來確保一使用者不會意外地引動MW模式，以致於 在製造核心快閃記憶體單元陣列3〇4以後，於由顧客使用 該核心快閃記憶體單元陣列3〇4的期間内，核心快㈣ 體單元3 〇 4不致於不受控制地不於晶片上測試。
蒼考第8圖、第9圖與第！ 〇目，假如邏輯控制哭仍 決定該外部測試系統318引動BIST模式的話，第二°狀能 則會藉由mST系統300而進入（第9圖的步驟364以及第 1 〇圖的％間點404)。在此情形中，將來自邏輯控制器的 ST2旗號設定為高’並將其耦合到移位暫存器鐘訊。 在將具有設定為…T2旗號的第二狀態開始以後，外部 測试乐統3 1 8則能提供WE時脈信號經過WE/控制接腳以 及第一 1〇2(輪入/輸出）時脈信號經過第二ι〇2接腳。由於 弟一 ST2旗唬設定為高，那麼移位暫存器鐘訊】則能產 生來自WE/時脈信號與第二ί〇2時脈信號組的時脈信號， 92371 200410258 以驅動串列移位暫存器320。例如，在每次WE/時脈信號 轉高而且第二ι〇2時脈信號接著轉低之組發生時，串列移 位暫存320則會挪移一位元。此一組確保在控制不住的 單獨WE/時脈信號或者單獨第二1〇2時脈信號的噪音變遷 上’串列移位暫存器3 2 0不會不真地挪移一位元。 當移位暫存器鐘訊321驅動串列移位暫存器32〇時， 包括一糸列數據位元的測試模式數據則會一連串地移入串 列移位暫存器320的第三部份335内。當第一緩衝器332 開啟％•，將该測試模式數據藉著外部測試系統3丨8、經由 第一 ίο】接腳而提供到第一暫存器33〇。第n圖顯示第二 狀態以後串列移位暫存器320的實例内容。在第„圖的實 例具體貫施例巾，串列移位暫存器320的第一八個暫存器 包含串列移位暫存哭3 9 〇的楚-加八。 廿。口 的弟二部份335 ,而且串列移位 暫存器320的笫二A伽私女P。。丨^ 们曰存為則包含串列移位暫存器3 2 〇 的第四部份3 3 6 〇將钏汽捃々奴从土士 对測式板式數據連續地移入串列移位蕲 存器320的第三部份3 9 切〕35(弟9圖的步驟366)。該測試模式 數據指示由外部测古式么 ^丁、統3丨8砥出的一組希望測試模式能 夠猎由BIS丁糸缔 3 〇4上 、’、 而進行於核心快閃記憶體單元陣列 各測試模式對靡彳色阿4十 4偏反核心快閃記憶體單元陣列304之 各快閃記憶體單元的夂卽闽姿 元陳列。Π4 〇圖木，以用於核心快閃記憶體單 J之程式化與拭除狀態的希望圖案。例如 心快閃記憶體單元e 乂
在忒核心快閃記憶體單元陣列304中 的父替式棋盤圖荦中A
中又到私式化與拭除，以用於在一測：A 23 200410258 模式中程式化與拭除核心快閃 — 安。 ]。己丨思體早兀的I望棋盤式 尔 或者，將放置於核心快4α 、’ 5己體單元陣列3 0 4之& 線的快閃記憶體單元程式化， 、角 ..^ , , 乂用於在另一測試模式中的 '式匕快閃記憶體單元的希望對角線圖案 心-憶體單元陣列功能的此些測 二;:核 記憶體裳置之製造技術的人所已知：編…快閃 複數個測試模式係在核心 、、目|丨叫to Μ ‘ 厌閃3己憶體早兀陣列304的 測4期間内於核心快閃記怜顺口口 _ 1 一 y丄 歧早兀陣列304上進行。在一 貫例中，在測試核心快閃記怜雕w 一 L、肢早兀陣列304的期間内， 有大約1 9個不同的測試模式 — ^ ^ 式進仃於核心快閃記憶體單元 陣列304上。在本發明的— 版早兀 ^ ,k . 一月旦貝轭例中，測試模式數據
仏為指出此些測試模式的哪_ I ^ ^ 個疋由外部測試系統318所 遥出以作為藉著BIST系统3ΩΩ = ^ σσ 一 〇而進行於核心快閃記憶體 早兀陣列3 〇4上之希望測續描 ^ j式板式的數據位元碼。 參考第1]圖，來自第一 一 牙 之二暫存器的第一之三 出何組測試模式是由外部測 L 丨貝K式乐統318選出。各組對應一 組五個可能的測試模式。夂 〜 ϋ 了肖b的測試模式指派到串歹，j 移位暫存器320的個別移位斬 111曰存為'，將該移位暫存哭哼定 為高，以選擇該測試模式作^ 八作為I望的測試模式，以進行於 核心快閃記憶體單元陣列3〇 〜J〇4上。例如，在第一之三移位 曰存器内的、、1，〇 5 〇 ”數位碼， 馬才曰出包括第一測試模式（#1)、 第二測試模式（#2)、第三測袷描 …式板式（#3)、第四測試模式（#4) 與第五測試模式（#5)的第一 、 ^ ^ 組可能測試模式是由外部測試 糸統3 1 8所選出。然後，假 假如弟一測試模式（# 1)是進行於 92371 24 200410258 核心快閃記憶體單元陣列 — 平Μ 304上的|望測試模式的話，則 弟四移位暫存器則設定Λ 马问不然則設定為低。同樣地， 假如弟二測試模式（# 2)是希亡夕、、目| 4 # ;疋I王測忒杈式的話，則第五移位 #存克則设疋為南，不铁目丨机中炎 个一則δ又疋為低’·假如第三測試模式 霜希望測試模式的話，則第六移位暫存器則設定為 :’、不然則設定為低；假如第四測試模式（#4戌希望測試 模式的話’則第七移位暫存器則設定為高，不然則設定為 ，’·以及假如第五測試模式（#5)是希望測試模式的話，則 第八移位暫存器則設定為高，不然則設定為低。 另一方面，在第一之三移位暫存器内的、、丨，〇,〇//數位 碼指出包括第六測試模式（#6)、第七測試模式（#7)、第八測 忒模式（#8)、第九測試模式（#9)與第十測試模式（# 1 〇)的第 二組可能測試模式是由外部測試系統3丨8所選出。然後， 假如第，、測试模式（#6)是進行於核心快閃記憶體單元陣列 3 0 4上的希望測試模式的話，則第四移位暫存器設定為 南’不然則設定為低。同樣地，假如第七測試模式（#7)是 希望測試模式的話，則第五移位暫存器設定為高，不然則 設定為低；假如第八測試模式（# 8)是希望測試模式的話， 則第六移位暫存器則設定為高，不然則設定為低；假如第 九測試模式（#9)是希望測試模式的話，則第七移位暫存器 設定為高，不然則設定為低；以及假如第十測試模式（# 1 〇) 是希望測試模式的話，則第八移位暫存器設定為高，不然 則設定為低。 或者，在第一之三移位暫存器内的、、】數位碼指 25 92371 200410258
出包括第Η 測試模式（# 11)、第十二測試模式（# 12)、第十 三測試模式（#13)、第十四測試模式（#M)與第十五測試模式 (#15)的第三組可能測試模式是由外部測試系統318所選 出。然後，假如第十一測試模式（#11)是進行於核心快閃記 憶體單元陣列304上的希望測試模式的話，則第四移㈣ 存器設定為高，不然則設定為低。同樣地，假如第十二測 試模式W2)是希望測試模式的話，則第五移位暫存器設定 為尚，不然則設定為低；假如第十三測試模式(#13)是希望 測試模式的話，則第六移位暫存器設定為高，不然則設定 為低’假如第十四測試槿' — κ式杈式（#14)是希望測試模式的話，則 弟七移位暫存器設定為高， ' 十五測試模式㈣）是希望低’以及假如第 哭H 希王測试拉式的話’則第八移位暫存 。。5又疋為π，不然則設定為低。 以此方式，儲存在串列移位暫存器3 裡的測試模式數據指示著_ % 弟一。卩知h 5 憶體單元陣列3〇4 _ :心則試板式在核心快閃記 移位暫存器”。茶考第7圖與第8圖，將串列 前端界面將串 5耦合到前端界面314，該 據位元解碼， 〜之弟二部份3 3 5内的諸數 機316進行。并冰一 '杈式布望由後端BIST狀態 個別識別，以r Ά界面3 14發送現有測試模式的 機⑴進行=ΓΓ測試模式數據，由後端⑽狀態 測試模式上循戸，* 〜 邗為現有測試模式的各希望
斤有的希望測試模式由後端BIST 9237] 26 200410258 狀態機3 1 6所進行為止。 在外部測試系統3 1 8將儲存於串列移位暫存器32〇之 第三部份33 5的八位元測試模式數據發送以後，外部測試 系統3 1 8則將第三組控制信號發送到邏輯控制器3 ^ $，以 指示第三狀態的開始（第9圖的步驟3 70以及第} 〇圖的時 間點406)，包括經過〇E/控制接腳而設為低的〇e/(輸出Z 使條）信號、經過WE/控制接腳而設為低的WE/控制信號、 以及作為控制信號而設為低的第二1〇2接腳。邏輯控制器 3 25將ST3旗號設定為冑，以指示第三狀態的開始。阳 旗號耦合到移位暫存器鐘訊321，該鐘訊並不提供時脈信 號到串列移位暫存器320,以致於串列移位暫存器32〇二 的數據並不會在第三狀態内移位。 在第三狀態内，後端BIST狀態機316以前端狀態機 314所決严的順序，而進行由測試模式數據所指示的各希 望測試模式（第9圖的步驟3 72)。該邏輯控制器325將 BSTART ^號設為高，以控制後端msT狀態機⑴，以開 始進：由則端界面3 14所決定的希望測試模式。前端界面 二]4 ^运現有測試模式的個別識別，以由後端BIST狀態機 3 16所進行。前端界面314與後端BIST狀態機316在作為 現，測試模^各希望職模式上循環，i到所有的希望 則式，弋在第二狀態内由後端BIST狀態機3 1 6進行為 止。 在 η例具體實施例中，前端界面] 包含串列移值暫存器320之第三部份33Ϊ 1 4是使用硬線到 之弟一之八個暫 92371 27 200410258 存為的解碼器。此外，前端界面314耦合到1有十 ===端贿狀態機*各測試模式旗號二] 立们測咸杈式之個別其中之一。 解石艮虫石丨# . 万、此Γ月况该w端介面 元‘，"’且:位#存器320的第三部份335之八個數據位 應由1 五個測試模式旗號的其中—個設為高，以對 後力而mST狀態機316進行的現有測試模式 知此前端界面3 1 4的解踩哭4士 i 、
的人已知。 ）角午馬。。技術係為一般熟諳該電子技術 帛目帛8圖與第11 ® ’前端界面循環經過在 將串列移位暫存哭3 ? Ω ― 〇之弟四、第五、第六、第七或者第 八暫存哭夕权 土一 木 4有弟 :1 [ 2的之任一者内的數據位元設定為高時所選出的任一 ^ ϋ式板式。此外，前端界面提供一 BSTAT數值，該數值指 出此五個剥仏式的哪—個為現有測試模式。例如，就任 一組測試槿式而t j 、 、 ϋ ’假如對應第四暫存器的測試模式是現 有測試模式的与·， 飞的蛞那麼BSTAT值就是M、假如對應第五 暫存器的測試桓或θ ia θ ' 疋現有測試模式的話，那麼B S TAT值就 2 。口势f座哲 ^ μ弟/、暫存器的測試模式是現有測試模式 的話，那麼B S Τ Α τ π i ^ ^ 一 值就是、、3 〃。假如對應第七暫存器的測 試模式是現有測句、γ 、八板式的話，那麼BSTAT值就是、、4"。假 如對應第八暫存哭 ’則试模式是現有測試模式的話，那麼 BSTAT值就是、' 5" 此BSTAT值可以用來自前端界面314 之三數心m進制形式來表示。 田月P而界面3 14發送藉由後端BIST狀態機3 16而進 π之見有式的個別識別時，後端BN狀態機3 ! 6 28 92371 200410258 則根據用於現有測試模式之使核心快閃記憶體單元陣列 別圖案，而施加適當的程式化或者拭除電厂堅 ㈣心快閃^意體單元陣列304的各快閃記憶體單元上。 此夕A在後立而bis丁狀態機316施加適當的電塵於核心快 元陣列上以用於現有測試模式之後，後端狀態 於核心㈣記憶料元陣列之程式化與拭除狀 m。更者，就現有測試模式而言，後端職狀離 機316藉由比較核心快閃記憶體單元陣列的程式化盘拭除 狀恶的測量圖案以及程式化與拭除狀態的希望圖案，而決 定該現有測試模式是^通過或者失敗（第9圖的 374) 〇 來自後端BIST狀態機316的通過或者失敗結果係於 弟二狀態内儲存於串列移位暫存器32〇的第四部份336中 (第9圖的步驟374)。參考第7圖、第8圖、與第u圖， 對應各測試模式的個別通過或者失敗結果係儲存於串列移 2暫存器320之第四部| 336的個別暫存器裡。例如參考 弟Η圖，當第一之三個移位暫存器内的、、H『數位碼 指示將第—组可能測試模式選出時，對應第一測試模式) 的個別通過或者失敗結果則會儲存於第十六個移位暫存器 内。相同地，對應第二測試模式（#2)的個別通過或者失敗 結果則會儲存於第十五個移位暫存器β，對應第三測試模 式（#3)的個別通過或者失敗結果則會儲存於第十四個移位 曰存态内，對應第四測試模式（# 4)的個別通過或者失敗結 果則會儲存於第十三個移位暫存器内，而且對應第五測試 92371 29 200410258 模式（#5)的個別通過或者失敗結果則會儲存於第十二個移 位暫存器内。
另一方面，當第一之三個移位暫存器内的、、丨，^ 〃數 位碼指示將第二組可能測試模式選出時，對應第六測試模 式（#6)的個別通過或者失敗結果則會儲存於第十六個移位 暫存器内。4目同地，對應第七測試模式(#7)的個別通：或 者失敗結果則會儲存於第十五個移位暫存器内，對應第八 測試模式（#8)的個別通過或者失敗結果則會儲存於第十四 個移位暫存器内，對應第九測試模式（#9)的個別通過或者 失敗結果則會儲存於第十三個移位暫存器内，而且對應第 十測試模式（#10)的個別通過或者失敗結果則會儲存於第 十二個移位暫存器内。 、
t或者，當第一之三個移位暫存器内的、、1，1,(Τ數位碼 指示將第三組可能測試模式選出時，對應第十一測試模式 (#11)的個別通過或者失敗結果則會儲存於第十六個移位 暫存器内。相同地，對應第十二測試模式（#12)的個別通過 或者失敗結果則會儲存於第十五個移位暫存器内，對應第 十三測試模式⑷3)的個別通過或者失敗結果則會儲朴 第十四個移位暫存器内，對應第十四測試模式⑷4)的個別 通過或者失敗結果則會儲存於第十三個移位暫存器内，而 且對應第十五測試模式（#15)的個別通過或者失敗結果則 會儲存於第十二個移位暫存器内。 就現有測試模式而言，後端Bis 了狀態機3〗6藉由比 較核心快閃記憶體單元陣列的程式化與拭除狀態的測量圖 9237] 30 200410258 木=耘式化與拭除狀態的希望圖案，而決定該現有測試模 式疋^通過或者失敗（第9圖的步驟3 74)。假如程式化與拭 除狀態的測量圖案實質相同核心快閃記憶體單元陣列之程 式化與拭除狀態的希望圖案的話，那麼通過結果則會指派 j見有測4核式。不然，失敗的結果則會指派到現有測試 模式。 ,& 4通過或者失敗結果會從後端BIST狀態機316發送 到弟8圖的記憶體位置解碼器川。表示那個測試模式是 式㈣TAT值亦同樣⑼前端界面314發送到記憶體 午碼益328。記憶體位置解碼器將BStat值解碼，並 將現有測試模式的個別通過或者失敗結果 ^:見有職模式之串列移位暫存器32q之第四部份」 …I ::二、弟十四、第十五、或者第十六個暫存 。。的適當一暫存器内。 在本發明的一具體實施例中， 令志別访/私士 牡乐一狀怨以前，將包 各串列移位暫存器320之第四部份336的第― 第十四、第十五、或者第十六個暫 -、弟十二、 、、Λ " 。〇的母~個重設到低 。隨後’假如現有測試模式具有通過卢 記憶體位置解碼器328則會在包 ° 么 Φ 〇〇π斤 耵t那現有測試模式之 甲夕」私位暫存态〕20之弟四部份336的第十— 一 第十四、第十I、或者第十六個暫 二第十三、 π 1 。另一方面，假如現有測試模式具有失 ^ 那麼對應現有測試模式的暫存、、结果的話’ 只J 。又疋為低 ，，與 此記憶體位置解碼n 328的解碼器技 -。Η 马—般熟諳電子 9237] 31 200410258 技術的人所已知。
层則端界面314與後端BISt狀態機316已經如串列 私位暫^器320之第三部份川中的測試模式數據所指 循衣、、’二過所有希望測試模式時，後端B阶狀態機3玉6 則曰—將BBUSY旗號從高設定為低，以指示第三狀態的結 束(第1 0圖的時間點407)。在第三狀態内，外部測試系統 經過第二1〇2接腳而輪詢該BIST界面，而且由於此輪 詢，來自後端BIS丁狀態機316的ΒΒυδγ旗號則經過第一 =】接腳^而通到外部測試系統318。在該情形中，在第三狀 恶内，弟一 1〇2接腳使用做控制致能接腳，而且第一 10】 接腳則使用做BBUSY旗號的輸出接腳。 乂此方式，當BBUSY旗號藉著後端BIST狀態機3 16 而從高設定到低以指出第三狀態結束時，外部測試系統 則被σ知後端BIST狀態機3丨6已經完成各希望測試模 式的性能”卜部測試系％ 318隨後發送包括設定為低的 控制信號與設定為低的第二1〇2接腳的第四組控制信 號來作為控制信號，以指示邏輯控制器」25第四狀態開始 (第9圖的步，驟376以及第]〇圖的時間點4〇8)。在該情形 中，邏輯控制器325將ST4旗號設定為高。在此第四狀態 ^二將儲存於各希望測試模式用之移位暫存器320之第四 部份336裡的個另]通過或者失敗結果輸出到外部測試系統 3】8(第9圖中的步驟378)。 在第四狀態期間内，外部測試系統3】8提供第二1〇2 時脈信號經過第二102接腳以及0E/時脈信號經過〇E/控 92371 200410258 制接腳§移位暫存器鐘tfL 321接收來自邏輯控制器奶 的高ST4旗號時，移位暫存器鐘訊321則會以從第:⑴ ^信號與QE/時脈㈣之组所產生㈣脈信號而來驅動 串列移位暫存器320。例如，在每次㈣時脈信號轉低而 亡弟- 1〇2時脈信號接著轉高之組發生時，串列移位暫存 益320則會挪移一位元。此-組確保在控制不住的單獨0E/ π月號或者單獨第二jo:時脈信號的噪音變遷上，串列 移位暫存器3 2 0不合不直从伽叔 >._ , +曰不異地挪移一位兀。當串列移位暫存 器二20以此一時脈信號來驅動時，串列移位暫存器320的 二容則會移出而到外部測試系統318。在將串列移位暫存 器320的内容移位到外部測試系統3 18的期間内，第三緩 衝^ 33 8則會開啟，以便使最後移位暫存器、337的内容= 過弟 ί〇1接腳而輸出。 各希望測試模式的個別通過或失敗結果係儲存於串列 移位暫存器320之第四部份336内的個別位置上。因此， 外部測試系統3 1 8則從儲存於串列移位暫存器32〇之第四 部份336裡的各通過或失敗結果的個別位置，而決定出那 個希望測試模式具有通過的結果，那個希望測試模式具有 失敗的、’Ό果陕閃記憶體裝置3 04隨後則可能由此些通過 或者失敗的結果而予以排彳。例如，假設有任何希望的測 試模式具有失敗結果的話，則具有快閃記憶體裝置3〇4的 半導體晶粒302可能會標記以捨棄。 在本發明的另一具體實施例中，在第四狀態期間内， 儲存於串列移位暫存器320之第三部份3 3 5裡的八位元測 200410258 試模式數據亦同樣地經過緩衝器3 3 8以及系一 腳而予以移位出到外部測試系統318(第‘:::叫接 在此具體實施例中，在第二狀態期間内， 移位暫存器320之第三部份335移位出的:4從串列 數據是否具有適當的位元圖#，外部測試系：糖式 位元的測試模式數據是否從外部測試系統、1 8決疋八 送到串列移位暫存n 32。的第三部份335。❿適當地輸 在任何情形中，當將所有來自串列 第四部份336的通過或者失敗結 =器320之 -時’第四狀態則會終止。在此點上，::二〜 則ότρ合t：双、¥ i 糸統1 8 驟则Y = ^_言制邏輯控制器325(第9圖的步 ' )u括s 0E/控制信號設定為高且第二士 定為高時予以設定成低的w 2腳5又 號。 蒎，以作為一控制信 假如外部測試系统3 π # α 亍、元318亚/又有將重設控制信號發送到 述耳空制器325的話，那麼MST界面312則會回復以進 =弟=狀態（第9圖的步驟364)，以重複第二狀態、第三狀 恶與弟四妝能， > Μ 心 進仃弟二組I望測試模式。例如參考第
1 1 圖，舍 ΝΝ 1 Π Π 7/ y X 婁、位碼在串列移位暫存器3 2 0的第一之 三個移位暫存器㈣’將第—組希望測試模式進行以後， 第二狀態則可能再度進行，外部測試系统318則使、、M/, 馬進入串列移位暫存器3 2 〇的第—之三個移位暫存 二指出第二組希望測試模式。在該情形下，將第二狀 L *二狀態、與第四狀態重複用於第二组的希望測試模 34 92371 200410258 式，直到將第二組希望測試模式的個別通過或者失敗結果 輸出到外部測試系統3 1 8為止。 的希望測試模式，以致於複數組測試模式能夠由bis了手 統300所進行。另—方®，當任何第四狀態結束時，重； 控制信號並不由外部測試系統3丨8所確認時，B i s T模式2 當外部測試系統318在各組希望測試模式的第四狀態 以後，將重設控制信號發送到邏輯控制器325時，第二壯 態、第三狀態與第四狀態可能以此方式而重複用於不：組
藉由在 進行程式化 數目接腳則 述的本發明 式數據與測 移位暫存器 列移位暫存 個接腳使用 使用於電源
。半導體晶粒内的核心快閃記憶體單元晶片 、拭除與讀取操作，外部測試系統3丨8的最 月b使用來測試各半導體晶粒。例如，在其中 具體實施例中，兩個10接腳使用來將測試贫 試模式數據從外部測試系統318而輪入到串 320内，並且使用來將通過或者失敗結果從 為3 20輸出到外部測試系統3 1 8。此外，有： 於CE/、WE/與_空制信號，而且有兩個接一 供應源’其均來自外部測試系統3丨8。 —因此’測試各半導體晶粒所專屬的接腳數目，i係^ 先前技術的46個減少到在本發明具體實施例中的大約/ :’以致使可能同時由外部測試系統31δ所測試的半導體 随板數目增加大約7倍。參考第4圖肖第6圖，半導體晶 圓咖的各半導體晶粒具有製造於半導體晶粒上的各^曰 BiST乐統300以及各別核心快閃記憶體單元陣列3〇4。參 9237] 200410258 考第4圖、第6圖、第7圖以及第8圖，外部測試系統3工$ 之個別的七接腳組係耦合到半導體晶圓220之複數個半導 體晶教之每一個的個別BIS T系統3 0 0。 麥考第9圖與第1〇圖，第9圖流程圖的步驟，包括第 狀心、第二狀態、第三狀態、以及第四狀態，其係同步 地進行於半導體晶圓22〇之複數個半導體晶粒的每一個 上· 口為在本發明中，測試各半導體晶粒專屬的接腳數目 會減少，所以在製造快閃記憶體裝置期間内，可能由具有 有限王°卩接腳數目之外部測試系統3 1 8所同時測試的半導 體晶粒數目則會增加，而使產量最大化。 麥考第12圖，在本發明的另一具體實施例中，來自外 部測試系@ 318的接腳係由複數個半導體晶粒所共同使 用第12圖顯不具有第一個別BIST系統454與第一個別 核:快閃記憶體單元陣列456的第一半導體晶粒452、具 有第二個別BIST系統460與第二個別核心快閃記憶體單 元陣列462的第二半導體晶粒458、以及具有第三個別 BIS丁乐統466與第三個別核心快閃記憶體單元陣列468 的第二半導體晶粒464。 BIST不統45 4、45 8與464如所述地在結構與功能上 六員似BIST HGG ’其中用於個別核心快閃記憶體單元陣 列4 5 6 4 6 2與4 6 8的晶片上測試。在本發明的一具體實施 例中，弟一、第二與第三半導體晶粒452、45 8與464係配 置方、相同的半導體晶圓上。來自外部測試系統3 1 8的第一 接腳4 7 2第一接腳4 7 4、與第三接腳4 7 6係耦合到第一、 36 92371 200410258 弟—與第三半導體晶粒452、458與464的bist系統…、 與464的每—個並且與其共同使用。此些共同使用接 個可能是雙向性，用來在從外部測試系、统318到 糸統454、458與464以及從BIST系統454、458與 ΤΙ到外部測試系 '统318的兩方向上提供信號，或者可能 疋早向性，用來在從外部測試系統3丨8到Βι§ 丁系統Μ*、
7與464或者從BIST系統454、458與464到外部測試 糸統3 1 8的一方向上提供信號。
在貝例中，來自外部測試系統3 1 8的第一接腳472、 弟二接聊474、以及第三接腳476可能是提供ce/控制信 號用的CE/控制接腳、提供WE/控制信號用的we/控制接 腳、以及提供〇E/控制信號用的0E/控制接腳。在該情形 中，第一、第二與第三半導體晶粒452、458與464共同使 用來自外部測試系統3 1 8的控制接腳。不過，第一、第二 與第三半導體晶粒452、458與464可能具有來自外部測試 系統3 1 8之分開接腳組之個別第一 1〇]與第二1〇2接腳用 的個別接腳。 在該實例中，第一、第二與第三半導體晶粒4 5 2、4 5 8 與464係與共用控制接腳472、474與476上的同時CE/、 WE/與OE/控制信號以及外部測試系統3丨8同時受到測 試，該外部測試系統3 1 8以第一、第二、第三半導體晶粒 4 5 2、4 5 8與4 6 4每一個的個別第一 I〇】與第二I〇2接腳的 分開個別接腳而將數據輪出到第一、第二與第三半導體晶 粒452、45 8與456,或從第一、第二與第三半導體晶粒45 2、 37 9237] 200410258 458與456輸入數據。 在另-實例中，譬如第一、第二與第三半導體晶粒 452、45 8與464的複數個半導體晶粒係耦合到外部測試系 統3 1 8，並且共同使用來自外部測試系統3丨8的公共第一 10】與第二1〇2接腳。在該情形中，半導體晶粒Μ〕、Μ』 與464的每一個可能具有個別CE/、WE/與〇e/控制接腳的 個別接腳，該個別CE/、WE/與〇E/控制接腳係為來自外部 φ 測試系統3 1 8的分開接腳組。 在該實例中，第一、第二與第三半導體晶粒452、458 與464逐一地受到測試，而外部測試系統318則將數據輸 出到第一、第一與第二半導體晶粒452、458與464或者從 第一、第二與第三半導體晶粒452、458與464輸入，其係 逐一地經過第一、第二與第三半導體晶粒452、458與 之共同使用的第一 1〇】與第二1〇2接腳。逐_測試第一、 第二與第三半導體晶粒452、458與646每一個的時序可能 φ 用第一、第二與第三半導體晶粒452、458與464每一個之 分開個別CE/、WE/與〇Ε控制接腳上的分開CE/、WE/與 〇E/控制信號來控制。 由於此種來自外部測試系統3丨8之接腳的共用，來自 外部測試系統318之測試各半導體晶粒之各別核心快閃記 憶體單元陣列所必須的控制與輸入/輸出信號數目則可能 會明顯地減少。因此，在快閃記憶體裝置之製造期間内， BIS T(内裝自動測試）之更有成本效應的外部測試系統可能 會以最大化的生產率而產生。 92371 38 200410258 前文僅僅作為實例，而 發明可能實施用於在第8圖 多數測試模式以及非常多數 顯示的任何數目僅僅作為實 範圍與其等同物中所定義者 且不打算受到限制。例如，本 串列移位暫存器320裡的非常 的數據位元。在此所說明或者 例。本發明僅由以下申請專利 而受到限制。
上j固择貝不弟 上系統3 0 0之後端jy m狀態 機3 1 6的區塊圖。在第n
口〒，因為核心快閃記憶體單j 陣列304、前端界面314以及 次BIST界面312並非為部份含 後端BIST狀態機316，所r, > 所以核心快閃記憶體單元陣列 3〇4、前端界面314、盥BT9T田r。 八 ST界面312則以虛線來描繪。 後端職狀態機316包括耦合到前端界面314的後端 控制器502以及趴ST系統300的BIST界面312。參 1弟6圖與第13圖，BIST控制器5〇2係製造於具有核心 快閃記憶體單元陣列綱製造於上之半導體晶粒如上的 晶片上 0
則端界面3 1 4將對應由後端BIST狀態機3丨6所進行 之現有BIST模式的個別識別發送到BIST控制器5〇2。 BIST界面312將BSTART信號發送到bis丁控制器5〇2， 以藉由後端BIST狀態機316而指示一組BIST模式性能的 開始。 此外，在實行各BIST模式以後，BIST控制器5〇2會 發送個別的DONE(已進行）或者hang(懸置）信號給各 BIST模式。在成功實行現有msT模式以後，或者假如核 92371 39 200410258 心快閃記憶體單元陣列通過現有BIST模式的話，B1ST护 制器502會發送出D0NE(已進行）信號。或者，假如無： 將現有mST模式成功地完成，或者假如核心快閃記情體 單元陣列使現有BIST模式失敗的話，那BIST控制器5〇2 則會發送出HANG(懸置）信號。BIST控制器5〇2是嬖如 PLD(可程式邏輯裝置）的數據處理器，@且實&⑽丁控制 器用的此數據處理器裝置為一般熟諳該電子技術者所已
知0
後而BIST狀悲機3 1 6進一步包括複數個電壓源5〇4 (顯示於帛13圖的虛線内）。複數個電壓源包括提供施加在 核心快閃記憶體單元陣列3⑽上之電壓的ApD應力電壓源 0 6 HTRB應力電壓源、5〇8、程式/拭除電壓源㈣以及讀 確認電壓源512。複數個電壓源5〇6、5〇8、51〇與5 = 病口方、核〜快閃,己憶體單元陣们〇4與MSI控制器如 之間BIST控制杰502控制複數個電壓源5〇6、5〇8、5ι〇 2,以施加適當的電壓於各msT模式的核心快閃記憶 單兀陣列304上。麥考第6圖與第13圖，複數個電壓源 5〇6、5〇8、5】0肖512係製造在具有核心快閃記憶體單元 陣列3〇4製造於上之半導體晶粒302上的晶片i。產生電 昼用=電麼源係為一般熟諸該電子技術者所已知。此外， 抆制1^擇兒壓施加在核心快閃記憶體單元陣列3 〇4的位址 之選擇快閃記憶體單元上所用的機制，係為—般熟諸該快 閃記憶體裝置之技術者所已知。 、 後^ BiS丁狀恶機3 1 6同樣包括參考電路5 1 4與比較 92371 40 200410258 器電路516。參考電路514產生參考電流或者電壓，而且 比較器電路516將核心快閃記憶體單元陣列304之快閃“ 憶體單元的電流或者電壓比較，以產生個別的邏輯高或= 低狀態’以對應快閃記憶體單元之讀取或者確認操：期 内的那個快閃記憶體單元。參考第6圖與第13圖，表考： 路5U與比較器電路516係製造於具有核心快閃記憶^ 兀陣列304製造於上的半導體晶粒3〇2 、版早 丄· W、J日日巧上。在快 閃記憶體單元之讀取或者確認操作期間内所使用的此失考 電路與比較器電路，其係為一般熟諳電子技術者所已知 在快閃記憶體單it 3 0 4的讀取或者確認操作期間内 個別邏輯高或者低狀態係藉由比較器516而產生，以用於 包含位址之預定數目快閃記憶體單 、 、日丨旦 平兀的母一個，以形成— 測置位元圖案。位元圖案產生器5丨8渣砼 ^ 屋生一布望位元圖 木’以對應快閃記憶體單元的位址。魏 加 耦合到位元圖案產生 。。518的位址定序器524指示出到該位元圖案產生哭 的快閃記憶體單元的現有位址Μ立元圖案產生器Η… 例實施情形在此描述於標題為、在Β 貝 „ ^ ^ βΙδΤ(内裝自動測試）系 統中的圖案產生器"的部份、、上。央 > 斤 上荃考弟6圖與第13 圖，位元圖案產生器5 1 8係製造於呈古# ^ 一 、具有核心快閃記憶體單 兀陣列3 04製造於上之半導體晶粒3 〇2上的曰片 匹配電路5 2 0將來自比較器電 .+ A 兔路516的測量位元圖宰 與來自位元圖案產生器5 1 8的希望仞-m也 ^ 、 遵位兀圖案相比較，以決 又出測I位元圖案是否相同於希望 〜 稃W 兀圖木。此比較結果 ί丁、仗匹配電路520發送到BIST控去丨丨。。r 仫制益502。此匹配電路之 92371 41 200410258 實施過程係為一般熟諳電 — 兔子技術者所已知。參考第6圖與 弟13圖，匹配電路52〇係萝 衣仏方''具有核心快閃記憶體單元 陣列3〇4製造於上的半導妒曰 卞分月丑b曰粒3 02上的晶片上。 更者，後端BIS T狀能避^ 。。 、 肽怎機316進—步包括一位址定序 為5 2 4 ’以致於現有b IS T握彳处私_ 一 杈式此夠經過快閃記憶體單元陣 列3 04的各位址而進行。祛 。 疋仃後鳊BIST狀態機316之位址定 序裔524的實例實施過程描述
田、％铩喊為BIST(内裝自動測 試）系統内的位址定序器"的部份 a # 扪°丨知F上。芩考第6圖與 第1 3圖’位址定序器5 2 4 #掣；主认曰> , 知衣k於具有核心快閃記憶體單 兀304製造於上之半導體晶粒3〇2上的晶片上。 將計時器或者鐘訊52⑽合到BIST控制器5G2，以致 使BIST控制器· 5〇2能夠在進行BIST模式的期間内，钱 諸步驟持續期間的時間。計時器或者鐘訊似的實施過程 係為一般熟諳電子技術者所已知。參考第6圖盥第Η圖， 計時器或者鐘訊526係製造於具有核心快閃記憶體單二陣 列304製造於上的半導體晶粒3〇2上的晶片上。 第14圖择員不出在操作第13圖的後端Βι§丁狀態機 3 16,以進行各BIST模式，以測試核心快閃記憶體單元陣 列304的期間内，具有相當小數目狀態的狀態機n 狀態機圖包括起始（START)狀態532、apD(自動程式干擾） 狀悲534、HTRB(南溫保留烘培）狀態M6、確認} (VERI^Y 1)狀態53 8、確認2(VERIFY 2)狀態540、充電（juice)狀 態542、已進行（D0NE)狀態544以及懸置（Hang)狀態 546。後端BIST狀態機316進入這些有限數目狀態53?、 9237] 42 200410258 53 4 ' 53 6、53 8、540、542、544 與 546 的個別組，以用來 進打測試核心快閃記憶體單元陣列304用的各BIST模 式。 現將說明茶考第！ 4圖的狀態機圖5 3 〇，藉著後端狀態 機3 1 6來進行測試核心快閃記憶體單元陣列3〇4用的某些 貫例BIST板式。參考第7圖，係用來指示藉由後端BIST 狀態機316而開始進行BIST模式組，BIST界面312將 B START信號發送到後端BIST狀態機316。 此外’前端界面3 i 4發送個別的識別給目前由後端 BIST狀態機316進行之BIST模式組的現有BIST模式。 前端界面314在作為現有BIST模式的BIST模式組的各 BIST模式上循環，直到BIST模式組的各BIS丁模式已經 由後端BIST狀態機316所進行為止。當BIST模式組的各 BIS T模式已經由後端b IS T狀態機3 1 6所進行時，來自後 端BIST狀態機316的BBUSY信號則不再藉由後端BIST 狀態機316而確立指示到BIST模式組的BIST界面312完 成。在那之前，BBUSY信號則藉由BIST狀態機316而確 立到BIST界面312，以指出該318丁模式組尚未完成。 一般而言，BIS T模式包括施加電壓於核心快閃記憶體 單元陣列3 04的各快閃記憶體單元上，以及讀取核心快閃 記憶體單元陣列3 04的各快閃記憶體單元之個別邏輯狀態 的至少其中一者。當BIST模式包括將程式化或者拭除電 壓施加在核心快閃記憶體單元陣列3 0 4的各快閃記憶體單 元上時，BIS T模式亦可能包括確認核心快閃記憶體陣列 92371 200410258 取之各快閃記憶體單元的程式化或者拭除狀態。 用來施加電壓於核心快閃記憶體單元陣列3 〇 4之 閃記憶體單元的BIST模式實例，包括用來施加程式化 屋於各快閃記憶體單元上，以便能夠將邏輯低狀態程式电 ^以用於核心快閃記憶體單元陣列3Q4的各快閃記_ 早兀，或者用來施加拭除電塵於各快閃記憶體單元上& 咖輯高狀態程式化，以用於核心快閃記憶體單： =列3〇4的各快閃記憶體單元的⑽了模式。或者 式化電塵與拭除電磨交替地施加在各快閃記憶體單元上王 :用作核心快閃記憶體單元陣列綱之 棋盤式圖案。 门狀您的 弟15圖顯示藉由確認核心快閃記憶體單元陣列3 = ::::單元之程式化或者拭除狀態，而施加程式 冗憶體單元上利之實例⑽了模式的流程圖。參考；^ 圖、：]4圖與第】5圖’BIST控制器5〇2接收目前所進： :二BIST模式的個別識別’以用來將電壓施加在核心 快閃兄憶體單元陣列3〇4的各快閃記憶體單元上 莫式開始時，聰控制器则會進4㈣門 :，2(第15圖中的步驟552)。在開始狀態的期間： =::4TBIST模式開始以前’將預定等待時 ^ S 5己錄，以將調整電容器重設於電壓源5〇4 内。亥兒愚源504則提供在STart狀態期間内施 # 奩，譜® - P丨六Γ人 1 , 兀之字兀線上的電壓（第]5圖中的步驟554)。將 9237] 44 200410258 調整電容器重設於電壓源' 裝置技術者所已知，今…以為—般熟諳快閃記憶體 體單元之字元線上的電壓。在…加在快閃記憶 =真），後端BIST狀離機 、B週期期滿之前(等待 在START… 則仍維持在咖狀態内。 牡ύ i ΑΚΓ狀怨内之耸住士 後，後端贈狀能機316t佳期（等待=假）期滿以 狀心棧316則進入第14圖的 538(第15圖的步驟55 w 1狀恶 J在Ϊ 0心1狀怨内，在 個電壓源504的電壓施 旻數 杜厌闪。己fe'體早兀之位址上 於t認2狀態以前，計時器526會記錄歡等待時間週期 的:間^致使來自複數個電壓源504的電壓位準能夠在 確纟忍2狀悲以前受到藉中γ贫 ▲ 又幻％疋（弟15圖中的步驟558)。在確認 1狀態内的等待時間週期（等待=真）期滿以前，後端but 狀悲機j ] 6則仍維持在確認1狀態内。 第16圖顯示核心快閃記憶體單元陣列3〇4的實例佈 局，該佈局包括八個水平區段，其包括第一區段6〇2、第 一區604、第二區段606、第四區段608、第五區段610、 第六區段612、第七區段614以及第八區段616。更者，核 心快閃記憶體單元陣列在各水平區段内包括十六個垂直區 塊，包括第一區塊622、第二區塊624、第三區塊626、第 四區塊628、第五區塊630、第六區塊632、第七區塊634、 第八區塊636、第九區塊638、第十區塊640、第》j 區塊 642、第十二區塊644、第十三區塊646、第十四區塊648、 第十五區塊650以及第十六區塊652。 參考第1 7圖，在快閃記憶體單元區段内的各區塊包括 45 92371 200410258 64條位元線與64條字元線。例如，第1 7圖顯示第一位元 線662、第二位元線664、第三位元線666等等直到第六十 四位元線668以及第一字元線672、第二字元線674、第三 字元線676等等直到第六十四字元線678，以用於第一區 段602的第一區塊622。位元線與字元線的交叉處形成快 閃記憶體單元於快閃記憶體單元陣列内。字元線水平且連 續地運行經過所有的十六個區塊622、624、626、628、630、 632、634、636、638、640、642、644 ' 646、648、650 與 652 〇 參考第1 6圖與第1 7圖，在本發明的一具體實施例中， 預定數目之包含位址的快閃記憶體單元是藉由耦合到相同 字元線與第n條位元線的十六個快閃記憶體單元而形成於 十六個區塊 622、624、626、628、630、632、634、636、 63 8、640、642、644、646、648、65 0 與 652 的每一個。 例如，在十六個區塊 622、624、626、628、630、632、634、 636、 638、 640、 642、 644、 646、 648、 650 與 652 白勺每—— 個中，第一位址包含耦合到最頂端字元線672與個別第_ 最左邊位元線662之十六個快閃記憶體單元的每一個。然 後，在十六個區塊 622、624、626、628、630、632、634、 636、 638、 640、 642、 644、 646、 648、 650 與 652 的每一 個中，第二位址包含搞合到最頂端字元線672與個別第二 最左邊位元線664之十六個快閃記憶體單元的每一個。因 此，因為個別六十四條位元線運行經過十六個區塊6 2 2、 624 、 626 、 628 、 630 、 632 、 634 、 636 、 638 、 640 、 642 、 92371 46 200410258 644、646、648、650與652的每一個，所以可能的六十 订位址則與各水平字元線有關。參考第1 5圖，在8丁八汉丁 狀態552以前，位址定序器係重設到作為十六個 麵淫— 、「人]5己憶 月丑單兀之現有位址的第一位址。 參考第15圖，在確認丨狀態内的等待時間週期（等待= 假）期滿以後，後端BIST狀態機316則會進入第Η圖的十: =2二態54〇(第15圖的步驟56〇)。在確認狀態2内:則二 控制器502控制著讀取/確認電壓源5〇4，以施加確認電厣 在包含快閃記憶體單元陣列3〇4的現有位址之預定數=& (亦即，例如其中在第16圖與第17圖之實例的 記憶體單元的每一個上。 閃 對應快閃記憶體單元現有位址的測量位元圖案是由使 ^考電路514的比較器電路川所產生。在將確認電塵 也ϋ在包含現有位址的快防 安厌閃屺憶體早兀上後，測量位元圖 木、丨1包含從預定數目之快閃轉—〆 ]°己脰單兀的母一個所讀取的 個別位元串（其可能是邏輯古 、、 N狀恶 1 或者邏輯低狀態 υ )。施加在快閃記情；a#抑一 .. 心肖豆早兀上以用來確認快閃記憶體 早兀的程式化或者拭除妝能 狀恶的確認電壓，其係為一般熟諳 决閃記憶體裝置技術的人 等一 斤已知。此外，對應快閃記憶體 早兀現有位址的希望位元 ^ , 因案么由位元圖案產生器5 1 8所 座生。希望位元圖牵早勹 雕。。 ”匕s現有位址之預定數目快閃記憶 月豆早元的每一個所希望 . I 各別位元（可能是邏輯高狀態'、1" 成者邂輯低狀態、、〇")的位元串。 匹配電路520隨狳妒⑷ 寸快閃記憶體單元之現有位址的測 92371 47 200410258 量位元圖案以及希望位元圖案相比較（第15圖的步驟 W2)。假如任何位元的測量位元圖案不同於希望位元圖案 的話，BIST控制器502則會檢測對Max—pc(最大脈衝總數） 而言可變的PULSE一COUNT(脈衝總數）。在現有BIST模式 的開始（START)狀態552以前，PULSE一 C〇UNT(脈衝總數） 則已經重設到零。假如脈衝總數小於Max—pc(第^ 5圖中 的步驟564)的話，則BIST控制器5〇2則控制著複數個電 壓源504，以在第14圖的充電（JUICE)狀態542期間内施 加對應現有BIS 丁模式的個別程式化或者拭除電壓到包含 核心快閃記憶體單元304現有位址的快閃記憶體單元上 (第15圖中的步驟（566))。此外，於此情況，脈衝總數增加 1 ° 例如，假如現有BIST模式是用來將程式化電壓施加 在快閃記憶體單元之每一個的話，那麼包含現有位址之快 閃記憶體單元的希望位元圖案則是一連串的十六個零。假 如任何位元的測量位元圖案是邏輯高狀態（亦即，、、；!〃）的 話，那麼來自程式電壓源51〇的程式化電壓則會施加在具 :邏輯高狀態的任何快閃記憶體單元上，而且脈衝總數會 曰加1 6十吩态526將在充電狀態内用來施加此些電壓的 ^電時間週期ιτίΜΕουτ計時（第15圖的步驟568)。充電 時間週期的數值取決於現有bist模式。例如，充電時門 =期的值可能取決於現有5181模式是否用來施加程式i 電壓或者施加拭除電壓而改變。在充電時間週期期滿前 (JTIME〇UT=假），後端BIST狀態機316仍持續在充電狀 92371 48 200410258 心内以在JTIME〇UT充電時間週期内，施加對應現有 BIST模式的個別電壓。 =真）期滿以後，後端狀態
在充電時間週期（JTIMEOUT 3 1 6則會再度到第
14圖的確認1與確認2狀態538和 546(第15圖的步驟556、558、56〇與兄幻。再度以確認】 與確認2狀態，對應快閃記憶體單元現有位址的測量位元 圖案則在最後額外的充電狀態566以後，藉著使用參考電 路514的比較器電路516而來產生，而且匹配電路520會 將測量位元圖案與希望位元圖案相比較。由於額外的充電 狀悲566，對應快閃記憶體單元之現有位址的測量位元圖 案具有與希望位元圖案相同的較大可能性。假如測量位元 圖案與希望圖案不同的話，那麼步驟564、566、568、、 558 560與562再隨著脈衝總數（puLSE—c〇UNT)的增加 而重複’直到脈衝總數（PULSE__c〇UNT)比最A脈衡總數 (Max—PC)還大為止，或者直到測量位元圖案與希望位元圖 案相同為止。 δ脈衝總數比隶大脈衝總數還大時，充電狀態（第1 5 圖中的步驟566與568)則已經進入時間的]^八又—]?(：數。在 已經將對應現有BIST模式之各別程式化或者拭除電壓施 加在％間之MAX一PC數目的現有位址快閃記憶體單元上 以後，假如測量位元圖案不同於希望位元圖案的話，那麼 脈衝總數則會重設為零（第15圖中的步驟570)，而且第Μ 圖的懸置（HANG)狀態546則會經由BIST控制器502而進 入（第15圖中的步驟572)。 92371 49 200410258 另一方面，如在第15圖之步驟562中所決定的，假如 在脈衝總數比最大脈衝總數還大以前，測量位元圖案與希 望位元圖案相同的話’則在位址定序器、524内，核心快閃 記憶體單元304的現有位址可增加到下一行位址，而且脈 衝總數則能重設為零（第15圖中的步驟574)。此外，在將 見有位址增加到下一行位址以後，BIST控制器$们則能往 回循環到確認狀態（第15圖中的步驟574)，以致使第15 •圖的步驟 556、558、560、％2、564、566、568、570、572 與5 74能夠重複用於接著的行位址。 就第16圖與第17圖而言，在十六個區塊622、624、 626 、 628 、 630 、 632 、 634 、 636 、 638 、 640 、 642 、 644 、 646、648、65 0與052的每一個内，行位址係用於耦合到 々目同子元線與第n個位元線的第十六個快閃記憶體單元。 例如在第16圖與第17圖中，第一行位址包含在十六個區 塊 622、624、626、628、63 0、632、63 4、63 6、63 8、640、 馨 642 644、646、648、650與652的每一個内、舞合到最 頂部字元線672與個別第一最左邊位元線662之十六個快 閃纪憶體單元的每一個。隨後，第二行位址包含在十六個 區塊 622、624、626、628、630、632、634、636、63 8、 640、642、644、046、048、05 0 與 052 的每一個内，耦合 到最頂部字元線672與個別第二最左邊位元線664之十六 個快閃5己彳思體卓元的每一個。於是，因為六十四條垂直位 元線的個別组運行經過十六個區塊622、624、626、628、 630 、 632 、 634 、 636 、 638 、 640 、 642 、 044 、 646 、 648 、 50 92371 200410258 6 5 0與6 5 2的每一個，所以可能的六十四個行位址則與各 水平字元線有關。 弟 15 圖之步驟 556、558、560、562、564、5 66、568、 5 7 0、5 7 2與5 7 4的迴路係重複用於此些行位址的每一個， 直到現有行位址比Max — CΑ(最大行位址，亦即，在第1 6 圖與第17圖之實例中的64)為止。當現有行位址比Max_CA 還大時（第15圖的步驟576)，那麼具有第μ圖步驟556、 5 5 8、560、562、564、566、568、570、5 72 與 574 之現有 BIST模式則已進行以用於現有字元線的所有六十四個行 位址。參考弟16圖與第17圖’各水平區段6〇2、604、606、 608、610、612、614與616具有個別的六十四條字元線組。 將用來進行現有BIST模式以用於所有六十四個行位址的 迴路重衩用於六十四條字元線的每一條，直到現有區塊位 址比Max—BA(最大區塊位址）還大為止（第Μ圖的步驟 578)。 當現有區塊位址比Max一BA還大時（第15圖的步驟 578)，那麼參考第16圖與第17圖，現有msT模式則已經 予以進行，以用於水平區段602、6〇4、606、6〇8、61〇、 6 1 2、6 1 4與6 1 6的其中現有一個内的所有位址。不然，假 如現有區塊位址不大於Max-BA的話（第15圖的步驟 5 7 8)那麽“現有b I § τ模式已經予以進行，以用於水平區 段之現有其中一個内的所有位址時，第15圖的步驟5%、 55 8、560、562、564、566、568、5 70、572、5 74、5 76 與 578的迴路則會重複直到現有區塊位址比Max — BA大為 200410258 止。當現有區塊位址比Max一BA大（第15圖的步驟5 78)而 現有BIST模式予以進行以用於水平區段現有其中—個内 的所有位址時，那現有區段位址則會增加到位址定序器 524内的下一水平區段。 當已經將現有BIST模式進行，以用於所有水平區段 6〇2、6〇4、606、60S、610、612、614 與 616 内的所有 2 址時’第 15 圖步驟 552、554、556、558、560、562、5M、 • 566、568、570、572、574、576、578、580 與 582 的迴路 則會重複直到現有區塊位址比Max—BA(最大區段位址）大 為止。在該點上，將變數emb-Read(嵌入讀取）設定在邏輯 高狀態、、1〃（第15圖的步驟584)，而現有BIST模式則可 能隨後包括讀取各快閃記憶體單元的程式化與拭除狀態。 由於決定性步驟576、578與582之此巢式迴路以及位址定 序器524的進行，第15圖的現有BIST模式則會經過整個 核心快閃記憶體單元陣列3 〇4的各位址而進行。 _ 第1 8圖顯示BIST模式的流程圖，該模式包括將核心 快閃記憶體單元陣列3 〇4的各快閃記憶體單元的個別邏輯 狀態讀取。例如，在將變數emb —Re ad(嵌入讀取）於第15 圖BIST模式的步驟584中設定到邏輯高狀態、、丨〃以後， 遂可能將此BIST模式進行。在開始BIST模式的此讀取操 作時’ BIST控制器5〇2則會進入第14圖的開始狀態（第u 圖的步驟682)。在開始狀態期間内，計時器526在現有BIS丁 模式開始以前紀錄預定等待時間週期的時間，以將調整電 容器重設於提供施加在快閃記憶體單元字元線上之電壓的 92371 200410258 電壓源504内（第18圖的步驟684)。在等 ^ - 守間週期期滿 (寻待-真）之刚，後端BIST狀態機316 態内。 、准持於開始狀 在START狀態内之等待時間週期（等待=假 後，後端BIST狀態機316則進入第14圖的確切/ :38二 18圖的步驟686)。在確認屬内，在:來二 口兒壓源5 04的電壓施加在快閃記憶 L u〈位址上以用 Π認2狀態以前’計時器526會記錄預定等待時間週期 :時間，㈣使來自複數個電壓源5〇4的電 二 確認2狀態以前受到穩定（第18圖中的步驟688)。在= 1狀態内的等待時間週期（等待=真）期滿以前，後#黯 狀態機3 16則仍維持在確認丨狀態内。 而 在確W 1欢悲'内之等待時間週期（等待=假）期滿以 後，後端BIS 丁狀態機316則進入第14圖的確認 ，第18圖的步驟_)。在確認2狀態期間内，msl:控 ^ 控制著讀取/確_源512，以將讀取電廢施加 包含快閃,己憶體單元陣列304現有位址之預定數目(例 如在此所說明之第16圖與第]7圖的十六個)快閃記憶體單 :的各個i。將讀取電壓施加在快閃記憶體單元上以用來 決定快閃記憶體單㈣程式化電壓與拭除狀態，1待為一 般熟諳快閃記憶體裝置之技術者所已知的。 對應快閃記情、體單开？目& 用參考電㈣比…路：測量位元圖案係由使 1 乂 A兒路3]6所產生。在將讀取電壓 施加在包含現有位址的快閃記憶體單元上之後，測量位元 92371 53 200410258 包含從預定數目之快閃記憶體單元的每—個所讀取 :,位兀串（可能是邏輯高狀態、、「或者邏輯低狀態 U J 〇 此外，對應快閃記憶體單元現有位址的希望位元圖案 =二案產生器?18產生。希望位元圖案是包含現有 (可处θ ^丈目快閃§己憶體單元每—個所希望之個別位元 (J月b疋；輯高狀能、、" 例如，n'u或者迦輯低狀態γ)的位元串。 $取後mST模式用來將邏輯低狀態'、 核心快閃記愔轉一— Λ化成 亡q σ ”早兀車列304的各快閃記憶體單元時，希 :〇广圖案則是用於十六個快閃記憶體單元位址的十六個 拭除成妨或者’當最後BIST模式用來將邏輯高狀態'丫 時中：仏體早70陣列304的各快閃記憶體單元 十六個t^ ® ^ Μ $於十六個快閃記憶體單元位址的 邏輯低或者？。或者，當最'“IST模式用來交替式地將 閃記師單=態程式化與拭除成棋盤式圖案中的核心快 的彳：：：陣列3。4時’希望位元圖案則是十六個交替 ，以用於十六個快閃記憶體單元的位址。 -笔路5 2 0隨後將快閃記情體單 ^ 位元圖案與希望 —有位址的測量 假如測量位-m安^ :木進订比較（第18圖的步驟692)。 m 兀圖木與希望位元圖案不同的話（匹配一假）， 那麼BIS丁控钿叫配一假）， 制為502則能進入第14圖的雖置肿能 並且發送一縣晉广味、μ。 、置狀悲546， 694)。或者虎到贿界面312(第18圖的步驟 案金希饮位快閃記憶體單元現有位址的測量位元圖 。王^案相同（匹配=真）的話，那麼行位址則會在 92371 200410258 位址定序器524内增加（第18圖中的步驟696)，而且具有 匹配步驟692的確認2狀態會重複用於各接續的行位址， 直到達到最大行位址（Max一CA)為止（第18圖中的步驟 M8)。BIST控制器502使快閃記憶體單元的行位址增加於 位址定序器524内。 隨後，將具有匹配步驟692的確認2狀態重複用於各 字兀線的所有可能行位址，直到達到最大區塊位址（Μα— BA)(亦即，最大字元線），以用於水平區段6〇2、⑼4、6 6〇8、610、6]2、614與616其中一個為止（第18圖中的步 驟7〇〇)。在此點上，區段位址增加於位址定序器524内（第 1 δ圖中的步驟702)，以在水平區段6〇2、6〇4、⑼6、 61〇、612、614與616的每一個上進行msT模式，直到達 到最大區段位址（Max—SA)為止（第18圖中的步驟7〇4)。由 於決定性步驟698、700與704之此種巢式迴路的進行以及 由於位址定序器524,只要懸置信號不會產生㈣，第μ 圖的現有BIST模式則會進行經過整個核心快閃記憶體 兀陣列304的各位址（在第14圖中的匹配= 〜月"· =假）。 ”而且攻後添加 |將(懸置）信 任何位址用的HANG狀態（第18圖的步驟694)時a，# ^ 圖的現有BIST模式就會在無需進行第】 第 η 現有 R Τ ς r 模式以用於快閃記憶體單元之任何接續位址的情形故. 止。在該情形中，目前以第]8圖BiST模式來J :下終 快閃t己憶體單元陣列304會使現有BIST 、“的核丨 、八失敗。另一 92371 55 200410258
方面，當在沒有產生HANG信號的情形下，將第18圖的 現有BIST模式以決定性步驟698、7⑽與7Q4的巢式迴路 而經由整個核心快閃記憶體單元陣列3 〇 4的各位“ 時（在第Μ圖中，匹配=真，而且最後添加=真），bis = 制器502就會進入第14圖的D〇NE(已進行）狀態5料，並 且將DONE信號發送到BIST界面312(第18圖的步驟 7〇6)，而且第18圖的現有BIST模式則會結束。在該情形 中，目前以第18圖BIST模式來測試的核心快閃記憶體單 元陣列304則會通過現有BIST模式。
第1 9圖顯示將應力電壓施加於核心快閃記憶體單元 陣列304之各核心記憶體單元上所用tBlSTM:流程 圖。在將APD與HTRB應力電壓施加在核心快閃記憶體單 元陣列304的各快閃記憶體單元上以後’ BIST模式則會為 了核心快閃記憶體單元陣列304而進行功能測試。參考第 16圖與第17圖，就HTRB應力電壓而言’當將核心快閃 記憶體單元陣列㈣諸位元線接地時，整個核心快閃記憶 體單元陣列304的所有字元線會因為例如來自htrb應力 電壓源508之譬如約9伏特相當高電壓位準的施加而受到 應力。 參考第16圖與第17圖，就ΑΡΓ)應力電壓而言，例如 當將此快閃記憶體單元的諸字元線接地時，水平區段 602、604、606、608、610、612、614 與 616 其中—者的 所有子元線會因為譬如4 5伏特之相當高電壓位準的施加 而受到應力。因為經過位元線的電流流動，所以ApD應力 9237】 56 200410258 兔壓會一次施加一水平區段。此一施加htrb與apd應力 电壓用的BIST杈式係為_般熟諳快閃記憶體裝置技術的 人所已知。 參考第13圖、第14圖與第19圖，MST控制器5〇2 接收目前所進行之此一現有則5丁模式的個別識別，以來 將HTRB與APD應力電摩施加在核心快閃記憶體單元陣列 304的各快閃記憶體單元上。在該點i，將離開高溫保留 供培（Exit—HTRB)變數設定在邏輯低狀態、、『，並將脈衝她 數Ohjlse—count)與區段位址（sect〇r_address)變數 重設在成〇。在此BIST模式開始時，BIST控制器5〇2會 進入第14圖的開始（START)狀態532(第19圖的步驟 ^)。在開始狀態期間内，在現有BIST模式開始以前，計 4益526會記錄預定等待時間週期的時間，以便使來自栌 數個電壓源5G6、508、51G與512，尤其是使來自mm 力電壓源506與HTRB應力電壓源5〇8的電壓位準在等待 時間週期内予以穩定(第19圖的步驟714)。在等待時：週 期期滿以前（等待=真實）’後端BIST狀態機3 ] 6則仍維持 在開始狀態内。 ' 在開始狀態内之等待時間週期（等待=假）期滿以後，假 如Exit—HTRB變數沒有設定在邏輯高狀態、\丨〃的話（第^ 圖中的步驟7 1 6)，那麼在第！ 4圖中的HTRb狀能μ $ 1 會進入（第19圖中的步驟718)。在HTRB狀態内，整個^ 心快閃記憶體單元陣列304的所有字元線會因為例如心 HTRB應力電壓源5G8之譬如約9伏特相當高電壓位準的 9237】 57 200410258 施加而受到應力，而核心快閃記憶 ΡΊ ^ ^ , 平70阵列内的位兀線 J冒予以接地。計時器526記錄充
的牯bb m 兔日可間週期JTIMEOUT 勺符間，用來在HTRB狀態期間内將 力ϋ^ 此HTRB應力電壓施 加衣核心快閃記憶體單元304 第 右干士日 上（弟19圖的步驟720)。在 充黾4間週期期滿以前（JTIMe〇 她， 饭），後端BIST狀態 枝〇 1 6會持續在HTRB狀態内，以在 士 ^ 以在充電時間週期 JTIMEOUT内將HTRB應力電
元3〇4上。 纟核心快閃記憶體單 在HTRB狀態内之充電時間调 包t間週期（JTIME〇U丁=真）期滿 以後，後端BIST狀態機316則合柃氺山γ ’ 貝〗θ松查出脈衝總數是否大 於Max_PC(最大腺衝總數）（第19圖中的步驟⑵）。假如脈 衝總數不大於Max_PC的話，那麼Htrb狀態則會在 JTIMEOUT時間週期時再度進 又廷入，且脈衝總數會增加。步 驟712、714、716、718、72〇與722的迴路會重複，直到 脈衝總數大於Max一PC為止。在該情形中，脈衝總數會重 設為零(第19圖中的步驟724)，而且變數咖HTRB合設 定於邏輯高狀態Μ 〃（第19圖的步驟726)。 曰 在該點上，題控制器5〇2會往回回到開始狀㈣ 19圖的步驟為已經將Εχ(ΗΤΜ變數設定在邏 輯高狀m以會進人在第14圖裡的apd狀態534(第 19圖的步驟728)。在該.APD狀態中，參考第16圖，例如 當將此快問記憶體單元的諸字元線接地時，水平區段 602、604、606、608、6]0、6]2、614 與 616 其中二者的 所有位元線會因為譬如、約5伏特的相當高電塵位準之施加 9237] 58 200410258 :受到應力。因為經過諸位元線的電流流動，所以apd應 笔壓則能一次施加一水平區段。 士就現有區段位址而言，APD應力電壓源5〇6會在充電 日守間週期mME〇UT上將APD應力電壓施加於具有現有 2段位址之水平區段602、604、⑼6、⑼8、61〇、612、614 與616其中一者内的各快閃記憶體單元上。計時器526記 錄1電時間週期mME〇UT的時間，以在APD狀態期間 内苑加此一 APD應力電壓（第19圖的步驟73〇)。在充電時 間週期（JTIMEOUT =假）期滿以前，後端BIST狀態機316 曰持、.·貝在APD狀恶内，以在充電時間週期JTIME〇UT期 間内將A P D應力電壓施加於核心快閃記憶體單元3 〇 4的現 有區段位址上。 在APD狀態内充電時間週期JTIM[E〇1jt期滿以後， 區段位址會在位址定序器524内增加（第i 9圖的步驟 7*32)，而且BIST控制器5〇2會檢測出區段—位址是否大於 Max—SA(第19圖的步驟734)。假如區段位址不大於 M a X — S A的活，那麼步驟7 1 2、7 1 4、7 2 8、7 3 0與7 3 2則會 重複直到區段位址大於Max — S A為止。在該點上，已經將 APD應力電壓施加在所有水平區段602、604、606、608、 6 1 0、6 1 2、6 1 4與6 1 6的各快閃記憶體單元上，並且會進 入第14圖的已進行狀態544(第19圖的步驟73 6)以結束第 19圖的BIST模式。 在此方式中，BIST模式組的任何BIST模式會以具有 相當小數目狀態的後端BIST狀態機來進行，包括 59 92371 200410258 START(開始）、JUICE(充電）、veriFY1(確認 υ、VERIFY2 (確認 2)、APD(Auto Program Disturb，自動程式干择）、 HTRB(High Temperature Retention Bake 高溫保留供培）、 done(已進行）與HANG(懸置）狀態。後端耵订狀態機係 製造於具有核心快閃記憶體單元陣列的晶片上，以便使程 式化、拭除與讀取操作進行於快閃記憶體單元陣列的半導 體晶粒上的晶片上。因此，使用來測試各半導體晶粒之外 # 部測試系統的接腳數目則會減少。由於此減少數目的接 腳，在快閃記憶體裝置的製造期間内，較高數目的半導體 晶粒則可能藉由具有有限全部數目接腳的外部測試系統而 予以同時地測試，以使產率最大化。 上文僅僅當作實例’並不打算有限制性。例如，除了 第1 6圖與第1 7圖的實例以外，本發明可能實施用於非常 多數的BIST模式，並具有核心快閃記憶體單元陣列3 〇4 的不同佈局。在此所說明或者顯示的任何數字僅僅作為實 • 例。本發明僅由以下申請專利範圍與其等同物而受到限 制。 D ·接閃㊆蓋_體單元之不良位址的晶片上雙 此外，蒼考第2 0圖，在先前技術之核心快閃記憶體單 兀陣列224的測試期間内，假如檢測出核心快閃記憶體單 元陣列224之不良位们50的話，此—不良位址75^會 藉由以快閃記憶體單元對應冗餘元件752而來替代包含不 良位址750的快閃記憶體單元組而受到修補。此一修補係 由將CAM(内容可定址記憶體）756内的個別Cam快閃記憶 92371 60 200410258 月旦單兀組754程式化而進行，然而該cam卻將快閃記憶 月旦單兀750之不良位址的存取重導到快閃記憶體單元752 的冗餘元件。CAM(内容可定址記憶體）756係製造於呈有 核心快閃記憶體單元陣列224製造於上的相同半導體晶粒 上。 典型地，將僅僅比快閃記憶體單元的不良位址75〇還 具有該核心快閃記憶體單元陣列224之更多數快閃記憶體 單元的較大區域758，以快閃記憶體單元的對應冗餘^: 752來替代。複數個冗餘元件76〇係能夠修補核心快閃記 憶體單元陣列224的複數個不良位址。在測試使用快閃記 ’丨思體單兀冗餘兀件760之核心快閃記憶體單元陣列224的 期間内’快閃記憶體單元不良位址的此種修補係為—般熟 諳快閃記憶體之製造技術的人所已知。 在该先W技術中，在測試使用快閃記憶體單元冗餘元 件760的核心快閃記憶體單元陣列224期間内，外部測= 系統762會進行快閃記憶體單元不良位址的此種修補。因 此，在先前技術中，外部測試系統762會將CAM(内容可 定址記憶體）756程式化，以來將快閃記憶體單元不良位址 750的存取重導到快閃記憶體單元冗餘元件752。此_外部 測试糸統的實例係為型號V3300，其可從總部設於 Alt〇5 Cal]f〇rnia 的 Agilent Technologies 公司得到。不過， 當外部測試系統762進行此種快閃記憶體單元不良位址的 修補時，來自外部測試系統762的額外接腳則使用來將在 具有核心快閃記憶體單元陣列224製造於上之相同半導體 9237] 61 晶粒上所製4 & 卜决 、Μ(内容可定址記憶體）756程式化。 ^自外部測試系統 不良位址之此修、老— 用耒進仃快閃C憶體單元 試核心快閃記憶體 ’使用曰不利地使測 此，希望有使用來、，卜二 期間内產量減少。因 置，包括4Γ 導體晶粒上之快閃記憶體裝 π %田早兀之不良位址的接腳數目最小 化所用的機制，以便 丨数a取j ^ PP ^ ^ . 此將取大數目的半導體晶粒盥且有 有p良全部接腳盤Β AA aL ^ 、乃 ^ 目的外部測試系統予以同時地洌气，以 製造快閃記恃俨驻要门才忆別忒，以在 u 裝置的期間内增加產量。 此外HI外部測試系统 記彳奩體單亓π ^ 而冽试亚修補核心快閃 口己u月且早凡可能會依據 , , κ + ^ 1 式本統762的容量而變慢。 因此，用來更快測試並修 I又 制則令人希望。 肩'“夬閃記憶體單元的有效機 ^後端BIS 丁（内裝自動測試）狀態機316決定出 憶…的現有位址因為快閃記憶體單元的不良位址：使 現有BIST(内裝自動測試）模
’俱八夭敗¥，後端mST 動測試）狀態機316則會引動羞 丨> 補序。具有盘筮 流程圖諸步驟相同參考數字 ^ 、 / 3数子之弟21圖流程圖諸步驟的立 中說明與第1 5圖流程圖相同。 ' /、 弟15圖與第21圖的諸舟 、、 ]省步‘係用來進行BIST(内梦ώ 動測試）模式，該模式包括將程式化# & ^ 才狂式化或拭除電壓施加、 快閃記憶體單元陣列3 04的夂体門々}九 X〜 曰口谷陕閃记憶體單元上，夏 核心快閃記憶體單元陣列3〇 /、有妝 、、 叫之各快閃記憶體單元的ρ < 化或者拭除狀恶確認。不過對繁 对二弟15圖，在第21圖中， 92371 62 200410258 當因為脈衝總數比最大脈衝總數還大而已使充電狀態進入 時間的MAX 一 PC(最大脈衝總數）數時（第21圖中之步驟 5 66、5 68)，並不一定需要立即地進入HANG狀態。在因 為脈衝總數比隶大脈衝總數运大而已使充電狀雜進入時間 之MAX一PC(隶大脈衝總數）數的情形中（第2 1圖的步驟5 $4 中）’快閃€ fe體單元的現有位址則予以決定成快閃記憶體 單元的不良位址。
更確切地說，BIST控制器502檢測由外部測試系統 3i8所設定的BREP值（第21圖的步驟766)。假如使用者 希望該晶片上修補程序由BIST控制器5〇2引動的話，那 麼使用者會將BREP值經由外部測試系統3丨8而設定到邏 輯南狀悲（亦即，真狀態），不然則設定到邏輯低狀態（亦 即，假狀態）。因此，假如將BREp值設定到邏輯低狀態的 話（亦即，假狀態），那麼則隨後進行步驟57〇與572，以用 來立刻進入與第15圖類似之第21圖的Hang狀態，以便 無法將修補程序引動。
.另方面在第2 1圖中，假如將BREp值設定到邏輯 高狀態（亦即’真狀態）的話’那BIST控制器502則能決定 REDADD值的邏輯狀態（第21圖的步驟768)。參考第a 圖’ REDADD值指出快閃記憶體單元的現有不良位址是否 在快閃記憶體| 冗餘元件内。參彳帛22目，受到測試 的I·夬閃。己fe月且單兀陣列3 04包含核心快閃記憶體單元⑽ 與：閃記憶體單元的冗餘元件782。典型i也，將快閃記憶 月且單兀陣列以快閃記憶體單元的冗餘元件來製造，以用來 9237] 63 200410258 ::::心快閃記憶體單元7δ0内的不良快閃記憶體單元， /、知為一般熟諳快閃記憶體製造技術的人所已知。
。。在快閃記憶體單元陣列304的測試期間内，位址定序 益524則定出快閃記憶體單元冗餘元件782之位址盥核心 =閃記憶體單A彻之位址的順序，以同樣為了快閃^憶 體早元冗餘元件782的適當功能而進行測試。假如快閃記 憶體單元的現有位址用於快閃記憶體單元冗餘元件Μ]的 話，則BIST控制器502決定REDADD變數在邏輯高狀態 (亦即，真狀態），而且假如快閃記憶體單元的現有位址是 用於核心快閃記憶體單元780的話，則在邏輯低狀態（亦 即，假狀態）。 參考第21圖，假如將RED ADD變數決定在邏輯高狀 態的話（亦即，真狀態），隨後則因為快閃記憶體單元現有 不良位址7 5 0在快閃記憶體單元冗餘元件7 82内而進行步 驟570與5 72，以立即進入HANG(懸置）狀態。核心快閃記 憶體單元的不良位址780希望藉由以快閃記憶體單元冗餘 元件來替代而予以修補，但是快問記憶體單元冗餘元件的 不良位址並不以根據本發明一具體實施例的方式而予以修 補。 參考第2 1圖，假如將BREP值設定成邏輯高狀態（第 21圖的步驟766)，並且假如將RED ADD值設定成邏輯低 狀態（第2 1圖的步驟768)的話，那麼修補程序則能予以引 動（第2 1圖的步驟770)。在修補程序之内’快閃記憶體單 元的現有不良位址可能藉由替代以快閃記憶體單元的冗餘 9237) 200410258 元件而來修補。 同樣地，參考第18圖與第23圖，具有與第18圖流程 圖步驟相同參考數字的第23圖流程圖步驟的其中說明與 =1 8圖流程圖所用的相同。第丨8圖與第23圖的步驟是用 來進行包括將快閃記憶體單元陣列3〇4之各快閃記憶體單 元的個別邏輯狀態讀取的BIST(内裝自動測試）模式。不 ^對知、第18圖，在第23圖中，當快閃記憶體單元現有 位址用的測量位元圖案與希望位元圖案不相同時（在第 圖的步驟692)，hang狀態並不一定能立即進入^在快閃 記憶體單元現有位址用的測量位元圖案與希望位元圖案不 相同的情形中，快閃記憶體單元的現有位址令人決定成快 閃記憶體單元的不良位址。 更確切地說，BIST控制器502檢測由外部測試系統 所設定的bREP值（第23圖的步驟772)。假如使用者 希望晶片上的修補程序由BIST控制器502所引動的話， 使用者則將BREP值經由外部測試系統3丨8設定到邏輯高 狀恶（亦即，真狀態），不然則到邏輯低狀態（亦即，假狀能）。 因此，假如將BREP值設定到邏輯低狀態的話（亦即，假狀 恶）’那麼與弟1 8圖類似地’在第2 3圖中，隨後則進行并_ 驟694 ’以立即進入HANG狀態，以便無法引動修補程序。 另一方面，假如在第23圖中，將brEP值設定到邏輯 南狀態（亦即，真狀態）的話，那BIS T控制器5 0 2則能決定 REDADD值的邏輯狀態（第23圖的步驟774)。參考第？9 圖，REDADD值指出快閃記憶體單元的現有不良位址是否 9237] 65 200410258 在快閃記憶體單元冗餘元件内。參考第23圖，假如將 獅娜決定在邏輯高狀態（亦即，真狀態）的話，那麼因 為快閃繼單元的現有不良位址75〇在快閃記憶體單元 的冗餘元件782内，所卩左仫日，丨％ 一也 所以卩通俊則進行步騾694，以立即進 入hANG«。假如將挪值設定在邏輯高狀態（第 圖的步驟772)，並且將REDADD值衫在料低狀態的 話(第23圖的步驟774)，那麼則隨後引動修
7步驟叫。在該修補程序内，快閃記憶體單元的現有 不良位址可忐猎由以快閃記憶體單元的冗餘元件 予以修補。 八向 蒼考第叫就第21圖或者第23圖的任何情形而 言’就修補程序而t ,將核心快閃記憶體單元分組成例如 包括弟-區塊783、第二區塊7M、第三區塊川、與第四 區塊788的區塊（譬如4百萬位元區塊）。將各區塊川、 7 8 4、7 8 6與7 8 8進一步分成快M #忤卿留一
、 乂刀欣厌閃5己體早兀的複數個水平 區段（為了使說明清楚’不顯示於第2 4圖中）。例士 發明的一具體實施例中，各區塊783、784、 本 /86與788包 括快閃記憶體單元的八個水平區段。典型的快閃記憶體穿 置包含更多區塊，但為了使說明清楚，在第24圖中只有〇 個區塊783、784、786與788顯示。 良位址係包含 ’譬如第三區 閃記憶體單元 較大區域7 5 § 在第24圖中，快閃記憶體單元的現有不 在區塊783、784、786與788的其中一個内 塊786。在第三區塊786内，具有僅僅比快 不良位址750還更多數目快閃記憶體單元的 92371 66 200410258 係替代以快閃記憶體單元的冗餘元件，以用來修補快閃吒 憶體單元的不良位址75 0，其係為一般熟諳快閃記憶體之 製造技術的人所已知。例如，在區塊783、784、786與7 的任一個内，具有不良位址之快閃記憶體單元的快閃記情8 體單兀整行係由快閃記憶體單元的冗餘元件所替代。 參考第25圖，將CAM(内容可定址記憶體）79〇浐式 以用快閃記憶體諸單元冗餘元件7 8 2内的快閃二體 早兀的一冗餘凡件來取代在核心快閃記憶體單元7肋内且 有快閃記憶體單元之不良位址的快閃記憶體單元區域/、 ⑽(内容可定址記憶體)79〇包含以快閃記憶體單：的不 良位址以及㈣記憶體單元所對應職元件之訊息來 化的快閃記憶體單A，以來替代快閃記憶體單元的， :。當務後將快閃記憶體單元的不良位址存取時，CM内立 :可定址記憶體）別則將快閃記憶體單元不良 到=憶體單元的冗餘元件。此種使用_(内容 閃：二公)與快閃&己憶體單元冗餘元件來修補核心快 術者=:之不良位址係為-般熟諸快閃記憶體製造技 苓考第25圖，在本發明的一呈 cam快閃記”單元组……知例中，將個別 元件m内二: 用快閃記憶體單元冗餘 牛L内的快閃記憶體單元對應冗 快閃士？丨卜立；^- T I暂代核心 有限數='78°内的快閃記憶體單元的各不良位址。 有限數目的快閃記憶體單元冗餘 數目的快閃… 千^夠用來修補有限 門彻早兀的不良位址。在本發明的—呈一 92371 67 施例中，快閃記憶體單元 的兩几餘元件能夠用來在各區塊 / 8 3、7 8 4、7 8 6 盥 7 8 8 内佟 # ^ ^ ’、 >補快閃記憶體單元的不良位址。
q在第25 ®的實例中，兩冗餘元件能夠修補在各區塊 784、78 6與788内的快閃記憶體單元。將第一個別 ⑽快閃記憶體單元組792程式化，以用快閃記憶體單元 的弟—冗餘元件794替代核心快閃記憶體單元78〇之第〆 品鬼78〇内的一組不良快閃記憶體單元。將第二個別cA]VI 快二記憶體單元組792程式化，以用快閃記憶體單元的第 二冗餘元件798替代核心快閃記憶體單元78〇之第一區塊 7 8 3内的另一組不良快閃記憶體單元。 同樣地，將第三個別CAM快閃記憶體單元組800程 式化’以用快閃記憶體單元的第三冗餘元件802替代核心 L、閃。己彳思體單元7 8 0之第二區塊7 8 4内的一組不良快閃記 U μ單元。將第四個別c A Μ快閃記憶體單元組8 〇 4程式 化’以用快閃記憶體單元的第四冗餘元件806替代核心快 閃記憶體單元7 8 0之第二區塊7 8 4内的另一組不良快閃記 憶體單元。 同樣地，將第五個別CAM快閃記憶體單元組808程 式化，以用快閃記憶體單元的第五冗餘元件8 1 0替代核心 快閃記憶體單元780之第三第二區塊786内的一組不良快 閃記憶體單元。將第六個別CAM快閃記憶體單元組8 1 2 程式化，以用快閃記憶體單元的第六冗餘元件8 1 4替代核 心快閃記憶體單元780之第三區塊786内的另一組不良快 閃記憶體單元。 68 9237] 200410258 最後，將第七個別CAM快閃記憶體單元組8丨6程式 化，以用快閃記憶體單元的第七冗餘元件8 1 8替代核心快 閃έ己憶體單元7 8 0之第四區塊7 8 8内的一組不良快閃記憶 體單元。將第八個別CAM快閃記憶體單元組82〇程式化， 以用快閃記憶體單元的第八冗餘元件822替代核心快閃記 憶體單元780之第四區塊788内的另一組不良快閃記憶體 όό 一 早兀。 第26圖顯示根據本發明具體實施例而設計之在第21 圖修補程序770或者第23圖修補程序776期間内所使用的 晶片上修補元件830’其用來藉由程式化cam(内容可定址 記憶體）7 9 0，而在呈吉冗μ — μ，。 -、几餘兀件7 8 2之核心快閃記憶體單 元7 8 0内的快閃記憶體罩分 凡不良位址進行晶片上修補。此 曰日片上修補元件8 3 0包技伙、^£以… 匕括修補控制器832、計時器/鐘訊 834、以及電壓源836。帝阿、「。 笔壓源836包括CAM(内容可定址 記憶體）程式電壓源838 i 共CAM(内容可定址記憶體）邊緣 電壓源840。此外，吐曰p 曰曰片上修補元件包括冗餘元件順序 閂鎖8 4 2、修補匹配單亓
早凡846與FAILREP邏輯848。在木 發明的一般態樣中，B 日日A上修補元件832、834、83 8、840、 842、846 與 848 係 fy ;生议 ^ 表具有核心快閃記憶體單元780、 几餘元件782、與 的半導體晶粒上：（内容可定址記憶體Μ。製造於上 第27圖顯示在第 期間内諸步驟的心圖之晶片上修補元件83 0之操作 或者第23圖的修補二用來進行第2 1圖的修補程序770 王序7 6 〇在本發明的一具體實施例中， 69 9237} 第26圖的修補控制器8 … 器502來進行。去 ^弟13圖的後端BIST控制 田丨多補控制器8 3 2、'灰京蔣伙'士 21圖的步驟770或者第”同32決疋將修補程序（譬如第 制器832則將BRE ^ B的步驟776)引動時，修補控 態（第27圖的步心〇從邏輯低狀態設定到邏輯高狀 動。 ^85〇)’以指示出該修補程序正予以引 狀能==程序引動時，修補控制器832則會進入開始 ㈣（弟二圖的步驟852)。在開始狀態内，計時器⑴會 厚；預疋寺待時間週期的時間，以將調整電容器重設於電 ^ 836内’該電壓源提供施加在⑽快閃記憶體單元 之字元線上的電壓。將調整電容器重設於提供施加在c趙 决閃記憶體單元諸字元線上之電壓的電壓源、836内，其係 為—般熟諳快閃記憶體裝置技術的人所已知。在等待時間 週期（等待=真）期滿以前，修補控制器832仍維持在開始狀 恶内（第27圖的步驟854)。用來記錄預定時間週期之時間 的叶時器係為一般熟請該技藝的人所已知。
此外，在START狀態期間内，參考第29圖，變數YCE(〇) 與YCE(l)是藉由連同CAM(内容可定址記憶體）79〇 一起製 造的CAM(内容可定址記憶體）邏輯884而產生。在第29 圖中的C A Μ快閃s己憶體早元8 8 6 ’其代表例如在第9 5圖 中予以程式化以用來以快閃記憶體單元冗餘元件替代核心 快閃記憶體單元不良位址之個別cam快閃.記憶體單元 792、796、800、804、808、8 12、8 16 或 820 之組的其中 一個。CAM邏輯884會將來自位址定序器524與在此CAM 9237) 70 200410258 快閃$憶體單元886受到程式化以後之CAM快閃記憶體 單元886之輪出的不良位址輸入’以及產生yce(〇)、yce ⑴、LBMATCHq、REDL(0)、REDH(〇)、REDL(l)與 redh(1) 變數。 在本發明的一具體實施例中，核心快閃記憶體單元的 各位址係用於如參考第1 6圖與第1 7圖所說明的十六個核 心快閃記憶體單元。在本發明的進一步具體實施例中，來 自十六個核心快閃記憶體單元其中八個的各位元組係一次 予以修補一位元組。十六個核心快閃記憶體單元的各不良 位址包含八個核心快閃記憶體單元的一低位元組以及八個 核心快閃記憶體單元的一高位元組。在當將十六個快閃記 月豆單元的5亥不良位址一次予以修補一位元組時的具體實 加例中’兩快閃記憶體單元冗餘元件的各個則替代在第25 圖實例中核心快閃記憶體單元區塊783、784、786與788 母一個内的十六個快閃記憶體單元之一位元組的不良位 址〇 參考第 29 圖，變數 LBMATCH—Q、YCE(O)、YCE⑴、 REDL(O)、REDH(O)、REDL(l)與 REDH(l)是由 CAM 邏輯
8 84所產生，以追蹤哪兩冗餘元件已經用來替代核心快閃 έ己i思體單元之不良位址的哪兩位元組。cam邏輯比較由位 址定序器524所產生的不良位址與在CAM(内容可定址記 憶體）886内予以程式化之各別CAM快閃記憶體單元組的 輸出以來修補快閃記憶體單元的不良位址，並且依靠先前 的各別邏輯狀態而產生變數LBMATCH—Q、YCE(；0)、YCJE 92371 71 200410258 ⑴、REDL(O)、REDH(〇)、REDL⑴與 REDH⑴之每一個 的個別邏輯狀態，以用於每一個此些變數。
LBMATCH—Q變數指示出不良快閃記憶體單元是否出 現於核心快閃記憶體單元之不良位址的低位元組或者高位 、且叙如不良快閃§己憶體單元出現於核心快閃記憶體不 良位址的低位元組的話’那LBMATCH_q變數則設定在邏 ㈣大態(亦即’、、〇，，狀態)。另一方面，假如不良快閃記 憶體單元出現於核心快閃記憶體單元不良位址的高位元組 話，那麼LBMATCH—Q冑數則設定在邏輯高狀態（亦即，、丫 狀態）。 起初，各yce(o)、yce⑴、处叫卟奸而⑼及肋丄⑴ 與REDH(l)變數是設定在邏輯低狀態（亦即，、、〇〃狀態）。 此外，最先在將任何冗餘元件使用來修補核心快閃記憶體 單元^塊783、784、786與788其中一個内的任何不良位 t以f，兩快閃記憶體單元之冗餘元件則能夠修補快閃記 L' :單兀之不良位址的任何不良位元組。當將兩冗餘元件 的弟-個使用來修補核心快閃記憶體單元的之一不良位址 的一個位元組時，對應兩冗餘元件之第一個的YCE(1)變數 則，定在邏輯高狀態（亦即，、丫狀態），而且兩冗餘元件 的弟一個不再有用。隨後，#將兩冗餘元件的第二個使用 來修補核心快閃記憶體單元之不良位址的-字元組的話， 那麼對應兩冗餘元件之第二個的YCE⑴變數則設定在邏 輯南狀態（亦即，、、1 〃狀態），而且兩冗餘元件的第二個不 再有用，以至於不再有冗餘元件能夠修補核心快閃記憶體 •9237] 72 200410258 單元區塊783、784、a 6 14 788之現有其中一個内的心 快閃記憶體單元的任何不良位址。 人 — 使用兩几餘兀件的第一個來修補核心快閃記憶體單 兀之不良位址的低位元組時，redl(〇)變數則設 高狀態（亦即，、、κ壯能、。 域料 狀悲）。另一方面，當使用兩冗餘元件 …個來修補核心快閃記憶體單元之不良位址的高位元 組^· REDH(〇)變數則設定在邏輯高狀態（亦即，、' 1,,狀
態)。只有核心快閃記憶體單元不良位址的低或高位元組的 ”中Ο d吏用几餘兀件的任何一個來修補。因此，只 REDL(〇m REDH(〇)變數的其中一個設定在邏輯高狀態。 θ同樣地，當核心快閃記憶體單元不良位址的低位元組 疋使用兩几餘兀件的第二個來修補時，⑴變數則嗖 定在邏輯高狀態（亦即，丫狀態）。另-方面，當核心： 閃.己L 單兀不良位址的高位元組是使用兩冗餘元件的第 ,個來修補時，REDL⑴變數則設定在邏輯高狀態(亦即，
1”狀態）。只有核心快閃記憶體單元不良位址的低或高 位兀組的其中一個是使用冗餘元件的任何-個來修補。因 此，只有REDL⑴與REDH⑴變數的其中一個設定在 南狀態。 此外，麥考第26圖與第Μ圖，cam邏輯產生 DISYH^DISYLB信號，該些信號則發送到搞合到核心 快閃記憶體單i 78㈣丫位址解碼器781。當將核心快閃 記憶體單it 78G之位址的内容存取時，γ•位址解碼器則將 此位址解碼，以選擇此一位址之快閃記憶體單元的輪出。 92371 73 200410258 DISYHB與DISYLB信號係由CAM邏輯884產生，以使 Y位址解碼态7 8 1無法將核心快閃記憶體單元7 8 〇之不良 位址的内容輸出。 在此所說明之用來產生信號LBMATCH—Q、YCE(O)、 YCE(i)、REDL(Q)、REDH(Q)、redlg)、处冊⑴、⑽丫册 與DISYLB的此CAM邏輯_，其係為—般熟諸快閃記 憶體裝置技術的人所已知。此外，在此所說明的此γ·位址
角千碼益78 1係為一般熟諳快閃記憶體裝置技術的人所已 知0 在START狀態期間内（第27圖的步驟852盥肊4)， cam邏輯884產生YCE⑼與YCE⑴信號之每—個的個別 邏輯狀態:在開始狀態内之等待時間週期（等待=假的）期滿 以後，修補控制器832則檢測來自FAILREp邏輯8判的 FAILREP值（第27圖的步驟856)。FAILREp邏輯決定 任何的冗餘元件使否能夠修補快閃記憶體單㈣現有不、 位址。例如參考第25圖，兩冗餘 、 几铢兀件此夠用來修補在快閃 記憶體區塊783、784、786與m之每—個内的+良位址。 假如兩冗餘元件已經使用來修補在一區塊快閃記憶體單元 内的不良位址的話，那麼妹i丄 丨没就再也沒有冗餘元件能夠用來修 補在該-區塊快閃記憶體單元内任何的不良位址了。 / 此外’ FAILREP邏輯84 8、、l·中山u» rb 耳48决疋出快閃記憶體單元的現 有不良位址是否已經予以事先修補。假如快閃記憶體單元 的現有不良位址未經予以事㈣補的話，㈣則將 憶體單元的不良位址決定為永久 、， ° 水久不良，亚且無法修補。在 9237] 74 200410258 又有任何几％兀件有用或者快閃記憶體單元之現有不良位 已‘予以事先修補的任一情形中，邏輯_則 將FAILREP，交數设疋在邏輯高狀態（亦即，真狀態）。另一 方面’ I如几餘兀件有帛，而且假如快閃記憶體單元的現 有不良位址未經予以事先修補的話，那failrep邏輯848 則將FAILREP變數設定在邏輯
低狀態（亦即，假狀 >考第27圖，假如將FAILREp變數設定在邏輯高狀 態的話，那麼則將脈衝總數變數重設在零（第27圖的步驟 858)，並且進入HANG狀態（第27圖的步驟86〇)，以終止 修補程序與現有BIST模式。另_方面，假如將failrep 變數設定在邏輯低狀態的話，那麼脈衝總數變數則會重設 在零（第27圖的步驟862)，而且修補程序則會持續。 第28圖顯示包括第一反及間（NAND)864、第二反及閘 866、第三反及閘868、第一反相器87〇與第二反相器π] 之FAILREP邏輯848的實例實施過程。第_反及閑具 有當作輸入的第二反相器872輸出，該輪出872具有施加 在第一輸入端子874的LBMATCH—Q變數作為輪入。第一 反及閘864同樣具有施加在弟一輪入端876的輪入 變數。第二反及閘866具有當作輪入之施加在第一輸入端 874的LBMATCH—Q變數以及施加在第三輸入端878的 REDH(O)變數。第三反及閘868具有作為輪入的第一反相 為8 7 0的輸出’該輸出具有細加在第四輪入端8 8 〇之作為 輸入的YCE( 1)變數以及具有作為進一步輪入的第一與第 一反及閘8 6 4與8 6 6輸出。弟二反及閘8 6 8的輪出提供 92371 75 200410258 FAILREP變數於輸出端882上。 第30圖顯示作為到第28圖FAILREP邏輯848之輸入 的變數 LBMATCHQ、YCE(l)、REDL(O)與 REDH(O)的可能 邏輯狀態覽表。參考第28圖與第3 0圖，假如將YCE( 1) 變數設定在邏輯高狀態（亦即，、、1 〃狀態）的話，那麼 FAILREP邏輯848則會產生作為邏輯低狀態的FAILREP 值，其無關於各變數LBMATCH_Q、REDL(O)與REDH(O) 的個別邏輯狀態。將YCE( 1)變數設定在邏輯高狀態，指示 再也沒有任何冗餘元件可用來修補用於核心快閃記憶體單 元區塊7 8 3、7 8 4、7 8 6與7 8 8的其中現有一個之核心快閃 記憶體單元的任何不良位址。在該情形中，FAILREP邏輯 848產生在邏輯高狀態的FAILREP值，而在第27圖流程 圖的步驟858與860中會進入HANG狀態。 另一方面，參考第28圖與第30圖，假如將YCE(l) 變數設定在邏輯低狀態的話（亦即，0 〃狀態），那變數 LBMATCH—Q、REDL(O)與REDH(O)的每一個貝ij決定著由 FAILREP邏輯848所輸出的FAILREP變數。當將YCE(l) 變數設定在邏輯低狀態時，冗餘元件則能將核心快閃記憶 體單元的現有不良位址修補。參考第3 0圖，當將 LBMATCH—Q變數設定在邏輯低狀態以指示不良快閃記憶 體單元在核心快閃記憶體單元之現有不良位址的低位元組 内時，REDL(0)變數的邏輯狀態則決定由FAILREP邏輯848 輸出的FAILREP變數。另一方面，當將LBMATCH—Q變 數設定在邏輯高狀態以指示不良快閃記憶體單元在核心快 76 92371 200410258 閃€己憶體單元之現有不良位址的高位元組内的時候， REDH(O)變數的邏輯狀態則決定出由FAILREP邏輯848輸 出的FAILREP變數。 當將LBMATCH—Q變數設定在邏輯低狀態時，假如 REDL(O)變數是邏輯高狀態的話，那由FAILREP邏輯848 輸出的FAILREP變數則是邏輯高狀態，而且假如redl(〇；) 變數是邏輯低狀態的話，那由FAILREP邏輯848輸出的 FAILREP變數則是邏輯低狀態，其無關於rEDH⑼值的邏 輯狀態。當將LBMATCH—Q變數設定在邏輯低狀態而且 REDL(O)變數是邏輯高狀態時，那FAILREP邏輯848則決 定核心快閃記憶體單元之現有不良位址的低位元組已經在 先前使用冗餘元件的弟一個而予以修補。在該情形中，在 第27圖流程圖的步驟85 8與步驟860中，FAILREP變數 會設定在邏輯高狀態，並且會進入HANG狀態。另一方面， 當將LBMATCH—Q變數設定在邏輯低狀態，而且REDL(O) 變數是邏輯低狀態時，那FAILREP邏輯848則會決定核心 快閃記憶體單元現有不良位址的低位元組先前並不受到修 補。在該情形中，在第27圖中，當將YCE(l)變數同樣設 定在邏輯低狀態時，FAILREP變數則設定在邏輯低狀態， 而且修補程序則會持續。 同樣地，當將LBMATCH—Q變數設定在邏輯高狀態 時，假如REDH(O)變數是邏輯高狀態的話，那由FAILREP 邏輯848輸出的FAILREP變數則是邏輯高狀態，假如 REDH(O)變數是邏輯低狀態白勺話，那由FAILREP邏輯848 77 92371 200410258 輸出的FAILREP變數則是邏輯低狀態，其無關於1^〇1^(0) 值的邏輯狀態。當將LBMATCH_Q變數設定在邏輯高狀態 而且REDH(O)變數是邏輯高狀態時，那FAILREP邏輯848 則決定核心快閃記憶體單元之現有不良位址的高位元組已 經在先前使用冗餘元件的第一個而來修補。在該情形中， 在第27圖流程圖的步驟85 8與860中，會將faILREP變 數設定在邏輯咼狀態’並且會進入hang狀態。另一方面， _ 當將LBMATCH—Q變數設定在邏輯高狀態而且REDH(〇) 變數是邏輯低狀態時，核心快閃記憶體單元現有不良位址 的高位元組則不會在先前予以修補。在該情形中，在第2 7 圖中，當將YCE( 1)變數同樣設定在邏輯低狀態時， FAILREP變數貝Ο設定在邏輯低狀態，而且修補程序貝,j會持 續。 當修補程序在FAILREP迦輯848將FAILREP變數設 定在避輯低狀悲以後而持績的日rr候，脈衝總數則重設在零 鲁 （苐2 7圖的步驟8 6 2)’而且修補控制器μ 2則會進入充電 (JUICE)狀態（第27圖的步驟888)。參考第26圖與第27 圖，在充電狀態期間内，修補控制器832控制著CAM程 式電壓源8 3 8，以將程式化電壓施加在個別的CAM快閃記 憶體單元組上。由於此程式化電壓，個別CAM快閃記憶 體單元組則以核心快閃A彳思體單元的現有不良位址來程式 化，以便將到核心快閃記憶體單元之現有不良位址的存取 重導到快閃記憶體單元的相對應冗餘元件。在本發明的一 具體實施例中，核心快閃記憶體單元現有不良位址的低位 92371 78 200410258 %版或者高位元組的其中一 元現有不良位址之低位元組 取而來修補，該存取係予以 應冗餘元件。 個’係以到核心快閃記憶體單 或者1¾位元組之其中一個的存 重導到快閃記憶體單元的相對 此外，DISYHB與DISYLB信號是由CAM邏輯884 ^生，以使Y位址解碼器781無法將核心快閃記憶體單元 〇不良位址之南位元組的内容輸出。 由_邏輯884確立無法使γ_位址解碼器781== 閃屺憶體單元不良位址之高位元組的内容輸出。disylb 信號是由CAM邏輯884確立無法使γ_位址解碼器781無 法將核心快閃記憶體單元780不良位址之低位元組的内容 輸出。 將用來程式化CAM快閃記憶體單元的電壓程式化， 其係為一般熟諳快閃記憶體製造技術的人所已知。此外， 為了產生此種施加在選出CAM快閃記憶體單元上的程式 化電壓，而在具有核心快閃記憶體單元78〇製造於上的半 導體晶粒上製造CAM程式電壓源的製程，其係為一般熟 諸快閃記憶體製造技術的人所已知。 計時器834記錄充電時間週期JTIM[e〇UT的時間，以 用來在充電狀態期間内將此程式化電壓施加在個別CAM 快閃記憶體單元組上（第27圖的步驟89〇)。在充電時間週 期期滿之前（JTIME〇UT =假的），在充電時間週期 JTIMEOUT上，修補控制器83 2會持續在JmcE(充電）狀 悲内，以將式化電壓施加在個別的快閃記憶體單 92371 79 200410258 元組上。 在充電&間週期期滿以後（mMEC)UT；=真 制器8…行到確認】狀態(第27圖的步 :： 認丨狀態期間内，在將來自㈣邊緣電壓源 萑 電壓施加在個別CAM快閃記憶體單元組上以用於物 狀態之前，計時器834會記錄預定等待時間週期的時V， 以便在確認2狀態以前將來自CAM邊緣電壓源、δ 厂Γ立準穩定（第27圖的步驟州）。在確認！狀態内之等待 時間週期期滿以前(等待=真的)，修補控制 唯： 在確認1狀態内。 、’倖才寸 在確認1狀態内的等待時間週期期滿以後（等待=假 的)’修補控制器832則會進入確認2狀態(第27圖的步驟 896)。在確認2狀態内’修補控制器832控制著a :壓源84〇,以將邊緣電廢施加於在第27圖步㈣8的充 -狀態中受到程式化的個別c A Μ快閃記憶體單元《且上 =緣電壓係Μ認電|,其係施加於在充電狀態中受到程 :化之個別CAM快閃記憶體單元組的各快閃記憶體單元 太，以用來確認此快閃記憶體單元會在充電狀態後受 备的程式化。 用來確認此快閃記憶體單元在充電狀態後受到適當程 的：的此邊緣電壓，其係為一般熟諳快閃記憶體製造技術 所已知。此外’為了產生此種邊緣電壓，而在具有核 〜閃記憶體單元78〇製造於上的半導體晶粒上製造以从 —電壓請的製程，其係為一般熟諸快閃記憶體製造 92371 80 200410258 技術的人所已知。 …在確認狀態2内，修補控制器832會在匹配步驟期間 内（第27圖的步驟898)接收由修補匹配單元846產生的 REDOK k數。麥考第29圖，在充電狀態期間内（第27圖 的步驟888)已經施加程式化電壓之後，以及隨後在已經將 邊緣電壓施加在個另C A M，決閃記憶體單元組上以用快閃 記憶體單元冗餘元件來替代心快閃記憶體單元現有不良 位址以後，第29圖的CAM邏輯884則將此個別CAM快 閃s己憶體單元的輸出與來自位址定序器524的現有不良位 址相比較，以產生 YCE(0)、YCE(1)、REDL(〇)、REDh(〇)、 REDL(l)與 REDH(l)變數。 如其中所說明的，YCE(O)、YCE⑴、REDL(O)、 REDH(O)、REDL⑴與REDH⑴變數是由第29圖的CAM 邏輯884產生，以追蹤哪兩冗餘元件已經用來代替核心快 閃纪丨思體單元之不良位址的哪兩位元組。CAM邏輯比較由 位址定序器524產生的不良位址與在CAM(内容可定址記 k體）7 9 0内予以程式化之各別快閃記憶體單元組的輸出， 以修補快閃記憶體單元的現有不良位址，並且產生各變數 YCE(O)、YCE(l)、REDL(O)、REDH(O)、REDL(l)與 REDH(l) 的個別邏輯狀態，係依據各此變數的先前個別邏輯狀態。 最初，將各變數 YCE(o)、YCE(1)、REDL(0)、REDH(0)、 REDL(1)與REDH(1)設定在邏輯低狀態（亦即，、、〇〃狀態）。 此外，最初在將任何冗餘元件用來修補核心快閃記憶體單 元區塊783、784、786與78 8其中一個内的任何不良位址 81 92371 200410258 以前，快閃記憶體單元的兩冗餘元件則能 體單元之不P相+! 工7 Θ块：閃記’隱 …之不良位址的任何不良位心。當將兩 第一個用來修補核心快閃記憶體單元之一 、 :組：’Λ應兩t冗餘元件之第-個的yce(〇)變數則二： 定在璉軏咼狀態（亦即，、、丨〃狀態）， )叫五兩几餘元件 一個不再有用。隨後，當將兩冗 〜丨十的弗一個使用决修 補核心快閃記憶體單元之一不良位址的一位元組時，對二
兩几餘兀件之第二個的YCE⑴變數則予以設定在邏輯古 狀態(亦即，、'r狀態)，而且兩冗餘元件的第二個不再； 用，以致於不再有任何冗餘元件能夠用來修補在核心快閃 記憶體單元區塊.783、784、786與m現有其中—個内之 核心快閃記憶體單元的任何不良位址。 當將核心快閃記憶體單元之不良位址的低位元組使用 兩冗餘元件的第-個來修補時’ REDL(〇)變數則設定在邏 輯高狀態（亦即，、、丨〃狀態）。另一方面，當將核心快閃記 憶體單元之不良位址的高位元組使用兩冗餘元件的第一個 來修補時，REDH(O)變數則設定在邏輯高狀態（亦即，'、广 狀態）。只有核心快閃記憶體單元不良位址之低位元組或者 高位元組的其中一個是使用任一冗餘元件來修補的。因 此，只有REDL(O)與REDH(0)變數的其中一個予以設定在 邏輯高狀態。 相同地，當將核心快閃記憶體單元之不良位址的低位 元組使用兩冗餘元件的第二個來修補時，REDL(〗）變數則 設定在邏輯高狀態（亦即，、']〃狀態）。另一方面，當將核 82 9237] 200410258 心快閃記憶體單元之不良位址的高位元組使用兩冗餘元件 的第二個來修補時，REDH(1)變數則設定在邏輯高狀態（亦 即，'、1 〃狀態）。只有核心快閃記憶體單元不良位址之低位 元組或者高位元組的其中一個是使用任一冗餘元件來修補 的。因此，只有REDL(l)與REDH(1)變數的其中一個予以 設定在邏輯高狀態。 几餘兀件順序閂鎖842輸入YCE(0) 參考第26 數，以追蹤可用於核心快閃記憶體單元區塊783、784、 與788之現有其中-個的哪兩冗餘元件目前受到使用。假 如將YCE(O)變數設定在邏輯低狀態的話（亦即，'、〇〃狀態）， 那麼YCE(O)變數則指出兩冗餘元件的第一個是有用的。在 該情形中，冗餘元件順序閃鎖842將BREp〇i變數設定在 邏輯低狀態(亦即，'、『狀態），以指示出兩冗餘元件的第 一個使用來修補核心快閃記憶體單元的現有不良位址。另 一方面，假如YCE(0)變數係設定在邏輯高狀態的話（亦 即〃狀態），那麼YCE(0)變數則指示出兩冗餘元件的 第：個已經予以使用而且沒有用’以及指示出兩冗餘元件 的弟二個有用。在該情形中’冗餘元件順序閃m將 删^變數設定在邏輯高狀態（亦即，丫狀態），以指示 出兩几餘元件的第二個传倍用步伙 ，、使用；L補核心快閃記憶體單元 的現有不良位址。冗餘元件順序⑽…所用之一般閃鎖 的貫施過程係為一般熟諳電子技術的人所已知。 —第31圖顯示修補匹配單元…的實例實施過程，立包 括弟一非或閘（n〇r)902、第二非或間9〇4、第三非或閘 92371 83 200410258 906、第四非或閘908、第五非或閘91〇、第六非或閘μ]、 反及問9 1 4以及反相器9 1 6。第一非或閘902具有當作輪 入之施加在第一輸入端918的REDl(〇)變數以及施加在第 二輸入端92〇的REDH(〇)變數。第二非或閘9〇4具有作為 輸入之施加在第三輸入端922的第一非或閘9〇2的輪出與 BREP01變數。第三非或閘9〇6具有當作輪入之施加在第 四輸入端924的REDL(1)變數與施加在第五輸入端926的 _ RED^1)變數。第四非或閘908具有當作輪入的第三非或 閘906的輸出與反相器916的輸出，該反相器916具有當 作輸入而施加在第六輸入端928的BREP0 1變數。 第五非或閘910具有當作輪入之第二非或閘9〇4的輸 出以及第四非或閘908的輸出。反及閘914具有當作輸入 之施加在第七輸入端930的BrEPAIR變數以及施加在第八 輸入端932的確認變數。第六非或閘912具有當作輪入之 第五非或閘910的輸出與反及閘914的輸出。第六非或閘 φ 912的輸出提供RED〇K變數於輸出端934上。 在第27圖的匹配（MATCH)步驟898 ·内，藉由修補控 制器832而將BREPAIR-數設定在邏輯高狀態（亦即 狀怨），並且將確認變數設定在邏輯高狀態（亦即，、、1 〃狀 態）。在該情形中，BREP01、REDL(0)、REDH(0)、redl〇) 與REDH(l)變數決定第31圖修補匹配單元846之輸出 REDOK的邏輯狀態。第32圖顯示當作到第3 ]圖修補匹配 單元 846 之輸入之 BREP(H、REDL(〇)、REDH(〇)、redl(]) 與REDH( I )變數的可能邏輯狀態一覽表。如其中所說明 92371 200410258 的，BREPO 1變數由冗餘元件順序閂鎖842產生，而且如 其中所說明的，redl(o)、REDH(0)、REDL⑴與 REDH(1) 變數是由第29圖的CAM邏輯884產生。 蒼考第31圖與第32圖，BREP01變數是藉由冗餘元 件順序閂鎖842而設定在邏輯低狀態（亦即，、、〇〃狀態）， 以指示出兩冗餘元件的第一個是用來修補核心快閃記“憶體 單兀現有不良位址之低或者高位元組的其中一個。或者， BREPG1變數是藉由冗餘元件順序㈣842而設定在邏輯 ，狀態（亦即，丫狀態），以指示出兩冗餘元件的第二個 是用來修補核心快閃記惰髀错 A U 早兀現有不良位址之低或者高 位元組的其中一個。 务考弟31圖與第32圖，當將BREp〇i變數設定在邏 輯低狀態時（亦即狀態），REDL(〇)與REDH(0)變數 會決定REDOK輸出的邏輯狀態，其無關各redl⑴與 REDH〇)變數的個別邏輯狀態。在該情形中，REDL(0)盘 REM(〇)變數的其中_個是設定在邏輯高狀態，以指示出 兩几餘兀件的第一個已經用來修補核心快閃記憶體單元現 有不良位址之低或者南位元組的其中一個。 毋將REDL(〇)設定在邏輯高狀態時（替代redh(㈨變 數^兩几餘兀件的第一個則已經使用來修補核心快閃記憶 月丑單几現有不良位址的低位元組。當將⑽⑼設定在邏 輯高狀態時（替代REDL(〇)變數），兩冗餘元件的第一個則 已崎用來修補核心快閃記憶體單元現有不良位址的高位 在任^形中，個別CAM快閃記憶體單元已經予 9237] 85 200410258 以適當地程式化，以致使兩冗餘元件的第一個已經適當地 使用來修補核心快閃記憶體單元現有不良位址的低位元組 或高位元組的其中一個。因此，當將BREP0 1變數設定在 邏輯低狀態，並且當將REDL(O)與REDH(O)變數的其中一 個設定在邏輯高狀態時，那由修補匹配單元848所輸出的 REDOK變數貝會設定在邏輯高狀態。 另一方面，假如藉著CAM邏輯884而將BREP01變數 設定在邏輯低狀態並且將REDL(O)與REDH(O)兩變數設定 在邏輯低狀態的話，那麼個別的CAM快閃記憶體單元則 已經不會受到適當的程式化，以致使兩冗餘元件的第一個 已經不會適當地使用來修補核心快閃記憶體單元現有不良 位址之低位元組或高位元組的其中一個。在該情形中，由 修補匹配單元848所輸出的REDOK變數係設定在邏輯低 狀態。 同樣地，參考第3 1圖與第32圖，當將BREP01變數 設定在邏輯高狀態的時候（亦即，'' 1 〃狀態），那麼REDL( 1) 與REDH(l)變數則會決定REDOK輸出的邏輯狀態，其無 關各REDL(O)與REDH(O)變數的個別邏輯狀態。在該情形 中，將REDL(l)與REDH(l)變數的其中一個設定在邏輯高 狀態，以指示出兩冗餘元件的第二個已經使用來修補核心 快閃記憶體單元現有不良位址之低位元組或高位元組的其 中一個。 當將REDL(l)設定在邏輯高狀態時（替代REDH(l)變 數），兩冗餘元件的第二個則已經使用來修補核心快閃記憶 86 92371 200410258 體單元現有不良位址的低位元組。當將REDH(l)設定在邏 輯高狀態時（替代REDL(1)變數），兩冗餘元件的第二個則 已經使用來修補核心快閃記憶體單元現有不良位址的高位 元組。在任一情形中，個別CAM快閃記憶體單元已經予 以適當地程式化，以致使兩冗餘元件的第二個已經適當地 使用來修補核心快閃記憶體單元現有不良位址的低位元組 或π位兀組的其中一個。因此，當將BREp〇丨變數設定在 邏輯高狀態，並且當將1^13]1(1)與REDH(1)變數的其中一 個設定在邏輯高狀態時，那由修補匹配單元848所輸出的 REDOK變數則會設定在邏輯高狀態。 另一方面，假如藉著CAM邏輯884而將BREp〇1變數 。又疋在璉輯南狀態並且將]^1)1^1)與redhg)兩變數設定 在避輯低狀態的話，那麼個別的CAM快閃記憶體單元則 已、’二不會叉到適當的程式化，以致使兩冗餘元件的第二個 已絰不會適當地使用來修補核心快閃記憶體單元現有不良 位址之低位元組或高位元組的其中一個。在該情形中，由 修補匹配單元748所輪出的red〇k變數會設定在邏輯低 即'考弟27圖，假如將RED0K變數設定在邏輯低狀態 ’、合卩，锒狀態）的話，那個別的CAM快閃記憶體單元則已 不：予U適當的程式化，以來修補核心快閃記憶體單元的 p 址。在該十月形中，修補控制器832會檢測對 A 數）而言可變的PULSE-C0UNT(脈衝 ' 1』圖的步驟93 6)。假如脈衝總數小於最大脈衝總 92371 87 200410258 數的話，那麼修補控制器832則會重複充電狀態與確認2 狀態（第 27 圖的步驟 m、89〇、892、894、896 與 898)， 而且脈衝總數則會增加計數i。在該情形中，修補控制器 832控制著CAM程式電麼源㈣，以將程式化電麼再度施 加在個別CAM快閃記憶體單元上，以來在JTIMEOU丁充 電時間週期上修補核心快閃記憶體單元的現有不良位址。 此外，在確認2狀態期間内，於再度施加程式化電壓以後， REDOK變數由具有來自CAM邏輯m之redl(〇)、虹加 (〇)、REDL(l)與REDH(1)變數新值的修補匹配單元8乜所 再度產生。 每當將REDOK變數設定在邏輯低狀態時，修補控制 裔則隨者脈衝總數的增加而重複著充電狀態與確認2狀態 (第 D 圖的步驟 888、890、892、894、m 與 898)，直=
將REDQK變數設^在邏輯高狀態，而脈衝總數不超過 Max__PC(最大脈衝總數）為止，或者直到脈衝總數超過 MaxJPC(最大脈衝總數），而RED〇K變數仍持續設定在邏 輯低狀態為止。當脈衝總數超過Max—pc(最大脈衝總數）， 而REDOK變數持續設定在邏輯低狀態時，脈衝總數變數 則重設在零（第η圖的步驟938)，而且會進入HANG狀態 (第27圖的步驟940)，以終止第27圖的修補程序。在該情 形中’修補程序並不會成功地以快閃記憶體單元的冗餘元 件來替代核心快閃記憶體單元的現有不良位址。 另方面，假如將RED〇K變數設定在邏輯高狀態， 而脈衝總數不超過Max 一 PC(最大脈衝總數）的話，那麼修補 9237] 88 200410258 程序則會持續。在該 ^ ^ ^ 補程序會成功地以快閃記 十思體早兀的冗餘元件來替 ,,+. , ^ y 代核决閃記憶體單元現有不良 位址的低位元組或者高位 由佟補批告I卜。 外，Rg—read變數係
Φ 補4工制态8 3 2所檢測Γ笛？ 7 R 93圖…“(弟27圖的步驟942)。譬如就第 」圖极圖所顯示的msT ^
..v, e + 杈式而3 ，例如當現有BIST 杈式疋用來讀取核心快閃記情體單元β e b 陣列之各快閃記憶體 早兀的個別迦輯狀態時 ma、，山， 才1eg〜READ變數會藉由BIST系統 的丽端解碼器3 14而
向°又疋在璉軻尚狀態。不然，譬如 尽乙笫2 1圖〉’IL程圖所顯示 1日]mS丄杈式而言，Kg—READ變 數則設定在邏輯低狀態。 — ^ 等eg-READ變數設定在邏輯高狀態的話，那力 修拥控制器832則會將位址定序器524重設到包含核心,丨 門忑L、單TL不良位址的核心快閃記憶體單元現有區塊# 開/台位址（第27圖的步驟944)，而且脈衝總數則重設到； 圖的步驟946)。例如，參考第24圖，核心快閃記，丨 單—5 0的不良位址係包含於核心快閃記憶體單元的： 一區塊786内。在此實例中，假如將reg__READ變數設定 在邏輯高狀態的話，那麼修補控制器832則將位址定序器 重設到核心快閃記憶體單元之第三區塊川的開始位址。
由方'位址定序斋524之此種重設到核心快閃記憶體單元現 有區塊的開始位址，所以就施行用來讀取核心快閃記憶體 單兀陣列之各快閃記憶體單元之各別邏輯狀態的BIST模 式’以用於包含替代以快閃記憶體單元冗餘元件的核心快 閃°己丨思體單元不良位址之核心快閃記憶體單元的整個區 92371 89 塊，以進_步確保 正確修補。 y、陕閃5己fe體單元之此一冗餘元件的 苓考第27圖，， 、 重設到包含核心快門/補控制器' 832將位址定序器524 體單元現有區塊的=憶體單元不良位址之核心快閃記憶 且當將reg—READ 弟27圖的步驟944)以後，並 數重設到灾（第97又又疋在邏輯高狀態時，在將脈衝總
定在邏輯鳩 而且修補程序則狀愁）（弟27圖的步驟9叫， 27圖的步驟 方面，饭如將re READ變 在避輯低狀態的話侧蘭變數則設Μ邏輯低; 即，0 I態）（第27圖的步驟94δ)，而且修補程序會回復 到現有BIS丁模式，言亥BIST模式會引動修補程序（第27圖 的步驟95〇)而無需進行第27圖的步驟944與946。
例如，當修補程序770回到第21圖的現有⑽了模式 時，包括且在開始狀態552後的諸步驟則再度進行，以用 於已經以快閃記憶體單元之冗餘元件來替代而受到修補的 核心快閃記憶體單元現有不良位址。或者，當修補程序776 回到第23圖的現有BIS丁模式時，遂將包括且在開始狀態 6 8 2以後的諸步驟，從在核心快閃記憶體單元現有區塊内 包含核心快閃記憶體單元不良位址（但卻以核心記億體單 元的冗餘元件來替代）的核心快閃記憶體單元現有區塊的 開始位址而再度進行。 以此方式，在核心快閃記憶體單元陣列7 8 〇的測試期 92371 90 200410258 間内，藉著將CAM(内容可定址記憶體）79〇程式化而使快 閃記憶體單元冗餘元件782替代快閃記憶體單元不良位址 之快閃記憶體單元不良位址的修補係進行於晶片上。因 此，來自外部測試系統的接腳並沒有使用來將〔AM(内容 I定址記憶體）程式化，以用快閃記憶體單元冗^#以 了閃記憶體單元不良位Μ。由於來自外部測試系統之此最 目接腳的使用1高數目的半導體晶粒就可能藉由 =限全㈣目接腳的外部測試系統而予以同時地測試 ;厂以在快閃記憶體裝置的製造期間内使產量最大 此外，由於藉由程式化CAM快 时 補使進行於晶片上， / μ 。匕肢早兀的此修 到外部測試系％ Ί機制的速度則不會受 可能更有效;制°因此，此晶片上修補機制就 前文僅僅當作實例而不欲用 可能實施用於非#夕叙 下艮制例如，本發明 在此所說明或者：：數有用的快閃記憶體單元冗餘元件。 發明可能實施用任何數目僅僅當作實例。此外，本 W水以快閃記 閃記憶體單元的整個 心1凡几餘兀件替代核心快 單元不良位址的 良位I ’取代替代核心快閃記憶體 位元組，i古腺佔 造技術的人能從其中―、、。皆便~般熟諳快閃記憶體製 利範圍及其等同|八月而月瞭。本發明僅受以下申請專 U物之限制。 f K.用來測試白 J 乂測試核心快閃記憶體單元304的 92371 91 200410258
準確性，其係同樣地由第7圖BIST系統300元件功能的 測試所保證，尤其是後端BIST狀態機316。由於此㈣保 MST系統300元件功能的測試，當在以BIST系統3〇〇測 1…灸，將核心快閃記憶體單元陣列304視為非功能性 時，此非功能性則取決於核心快閃記憶體 之缺陷，而非第7圖贿系統则元件内的缺陷^内 …在本發明的另-具體實施例中，冑BIST(内裝自動測 二…而狀316的功能決定’其係#關於核心快閃記憶 兀陣歹”04的功能。參考f 33圖，如其中所說明的， 用來±決^無關核心快閃記憶體單元陣列304功能之BIST (内裝自動測試）後端狀態機316功能的系統96〇，盆包括模 式解碼器962、診斷匹配邏輯964、以及信號選擇器966 : 阶界面312、前端界面3i4、bist後端狀態機⑴、位 址疋序器524與外部測試系統3丨8類似。 杈式解碼為962耦合到外部測試系統3丨8，而且 ^碼器' 962接收來自外部測試系統的位元圖案，料 測試系、统318發送-預定位元圖案，以引動診斷模式， ^成BIST後端狀態機316的功能。假如該外部測試系 二了發运—預定位元圖案，以引動診斷模式，以測試 後端狀態機316的功能的話，那麼模式解碼器如 外部測試系統3]8發送的位元圖案解石馬，並且將 广：發送到邏輯高狀態(亦即，、、r狀態）。不然， '、碼962會將AlJT〇信號發送到邏輯低狀態（亦即， 狀恶）。模式解碼器962之位元圖案解碼器的實施過 92371 92 200410258 程係為一般熟諳數位電子技術的人所知。 AUTOL信號係從模式解碼器犯_合到診斷匹配邏 輯964、信號選擇器966與BIST後端狀態機316。診斷匹 g己邏輯964知入來自後端狀態機3丨6的信號與控 制“唬，亚且產生一產生匹配輸出。信號選擇器966輪入 來自診斷匹配邏輯964的產生匹配輸出，以及來自第13 圖匹配電路520的核心匹配輸出。信號選擇器966依據來 自BIST後端狀態機316的八1；丁〇]1信號與控制信號，而輸 出一匹配信號，以作為來自診斷匹配邏輯964之產生匹配 輸出或者來自匹配電路52〇之核心匹配輸出的其中一者。 當將測試BIST後端狀態機3 16功能的診斷模式以設 定在邏輯高狀態的AUTOL信號來引動時，信號選擇器966 選擇來自診斷匹配邏輯964的產生匹配輸出，以作為匹配 L號&送到BIS T後端狀態機3 1 6。另一方面，當診斷模 式不以發送到邏輯低狀態的Aut〇l信號來引動時，信號 企擇為966則選擇來自匹配電路520的核心匹配輸出，以 作為舍送到B1S τ後端狀態機3 1 6的匹配信號。 在任何情形中，如其中所說明的，在BIST(内裝自動 測忒）杈式期間内，在確認狀態期間内，BIST後端狀態機 J 1 6使用匹配信號，以決定此一 BIST模式是否導致通過狀 悲或者失敗狀態。第13圖的匹配電路520依據核心快閃記 L 單元陣列3〇4之位址的希望位元圖案與測量位元圖案 的比較而吝a > I生核心匹配輸出。不過，診斷匹配邏輯9 6 4會 取-決方}央白I： a 木目板式解碼器962的AUTOL信號與來自BIST後 93 9237) 200410258 令而狀心機3 1 6的控制信號，而將產生匹配輸出產生。因此， 來自θ斷匹配避輯964的產生匹配輸出係與核心快閃記憶 體單兀陣列3 〇4的功能無關。 第34圖顯示第33圖信號選擇器966的實例實施情 形，包括第一反相器968、第一及閘970、第一非或閘972、 第二反相器974、第二及閘976、第三反相器978、第三及
閘98〇第一非或閘982、以及第四反相器984。第一及閘 970具有第一知入端986上的BREad信號與第一反相器 968的輸出以作為輸入，該第一反相器968具有第二輸入 立而988上的BREP化號以作為一輪入。第一非或閘972具 有第及閘970的輸出與第三輸入端99〇上的MATCHD信 號以作為輸入。第二及問976具有在第四輸入端992上的 AUTOL信號與第二反相器974的輸出以作為輸人。第二反 相杰974具有第一非或閘972的輪出以作為輸入。 此外，第三及閘980具有第五輸入端994上的int_ MATCH信號與第三反相器、978的輪出以作為輸入，該第 三反相器具有第六輸入端996上的AUT〇L信號以作為輪 入。第二非或閘982具有第二及閘976的輪出與第三及問 980的輸出以作為輸入。第四反相器984具有第二非或閘 982的輸出作為輸入。第四反相器' 984的輸出係為在輸出 端997提供MATCH信號之信號選擇器的輸出。 在第五輸入端994的int_MATCH信號係為來自匹配電 路520的核心匹配輪出，在第三輸入端99〇的^八丁^^^信 號則是來自診斷匹配邏輯964的產生匹配輸出。在第四輸 9237] 94 200410258 入^ 992與第六輸入端996上的AUTOL信號係為由模式 角中碼器962所產生的aut〇l信號。在第一輸入端986上 的BREAD信號與第二輪入端988上的BREP信號係為來 自BIST後端狀態機3 1 6的控制信號。 第J 5圖顯示第33圖診斷匹配邏輯964的實例實施情 形，其包括第一非或閘998、第二非或閘1 000、與第三非 或問1002。此外，診斷匹配邏輯964包括第一及閘1〇〇4、 第一反及間1 006、第二反及閘1〇〇8、第三反及閘ι〇1〇、 第四反及閘1012與第五反及閘ι〇14。診斷匹配邏輯964 亦包括第一或閘1016、第二或閘1〇18、與第三或閘1〇2〇、 以及第一反相器1 〇22、第二反相器1 〇24、以及第三反相器 1 026。更者，診斷匹配邏輯964包括閂鎖1 028。 第一非或閘998具有第一輸入端1〇3〇上的jgpjp信號 與第二輸入端1032上的APDE信號以作為輸入。第一及間 1 004具有第一非或閘998的輸出以及第三輸入端1〇34上 的BACLK信號以作為輸入。第二非或閘1⑽〇具有第一及 閘1 004的輸出以及第四輸入端1 036上的saCLK信號以 作為輸入。第一反及閘1 0 0 8具有第五輪入端1 q 3 §上的er 信號與第四反及閘1 0 1 2的輸出以作為輪入。 此外，第一或閘1 0 1 6具有第一反相器J 〇22的輪出以 作為知入’该弟一反相斋1 0 2 2具有第六輪入端]〇 4 〇上的 BEREXEk·與弟七輸入端1Q42上的BAPDE〇P丁作發以 作為輸入。第四反及閘1 0 1 2具有第一或閘i 〇〗6的輸出與 第八輸入端1 044上的STEST信號以作為輸入。第二或閑 92371 95 200410258 1018具有弟二反相器1〇 .ρΓΜ h 的輪出以及第九輸入端1 046上 的PGM彳§號以作為輪入， 上 ]η η μ认， ϋ"乐―反相器具有第四反及閘 1 〇 1 2的輸出以作為輸入。 1019夕私山 冲 弟二或閘1〇2〇具有第四反及閘 ιοί〜輸出和於第十輪入端 而丄糾8上之充電信號作為輸 入0 更者’第一反及閘10〇6呈有篦— 、 ^ /、有弟一非或閘1000的輸出 以及弟二反及閘1 0 0 8的輪ψ 白出作為輸入。第五反及閘“Η
具有弟二或閘1018的輸出以及第三或閉咖的輸出作為 輸入。第三反及問1〇10具有第十一輸入端刪上的， AUTOL仏唬與第一反及閘1〇〇6的輸出以作為輸入。第三 非或閘1()()2具有第三反相器脑的輸出與第五反及間一 _以作為輸入，第三反相器則具有於第十一輸入 端1 050上的AUT0L信號以作為輸入。 門鎖1 02 8具有第二反及閘i i 〇的輪出以作為重設輪 入（亦即，R輸入）並且具有第三非或閘1〇〇2的輸出以作 為設定輸入（亦即，、、s〃輸入）。此外，閂鎖1〇28提供在輸 入端1052上的matchd信號以作為q輪出。]^八1^^]3信 號則是提供到第33圖與第34圖之信號選擇器966的產生 之匹配輸出。 在第十一輸入端1 050上的AUTOL信號是由第33圖 的模式解碼器962所產生。在第一輸入端103〇上的ERIp 信號、在第二輸入端1032上的APDE信號、在第三輸入端 1 034上的BACLK信號、在第四輸入端上1〇36上的saclk 信號、在第五輸入端]03 8上的ER信號、在第六輸入端〗〇4〇 92371 96 200410258 上的BEREXE信號、在第七輸入端1(Μ2上的BApDE〇ρτ 信號、在第八輸入端1044上的STES]r信號、在第九輸入 端1 046上的PGM k號與在第十輸入端1〇48上的充電 (JUICE)信號，其係由BIST後端狀態機3 16所產生，尤其 是第13圖的後端BIST控制器5〇2。 第36圖顯示第35圖閃鎖1〇28的實例實施情形，其包 括第一 PM〇SFET(P通道金屬氧化物半導體場效電晶 體）1〇5卜第二PM〇SFET(P通道金屬氧化物半導體:效電馨 晶體）1〇57、NM〇SFET(N通道金屬氧化物半導體場效電晶 體）1 054、第一反相器1〇56與第二反相器1〇58。第一 PMOSFET 1051的源極與第二PM〇SFET 1〇57的源極係耦 合到正電壓源1059,而且NM〇SFET 1〇54的源極耦合到負 電壓源1061。正電壓源1059提供譬如+5伏特的邏輯高狀 恶電壓，而且在閂鎖1 028的實例實施情形中，負電壓源 1 0 6 1可以是接地節點。 第一 PMOSFET 1 05 1的閘極_合到閂鎖工〇28的重設 修 輸入（亦即，、、R 〃輸入），該重設輸入則耦合到第3 5圖中之 第二反及閘1〇1〇的輸出。NM0SFET 1054之閘極係耦合到 閃鎖1028的設定輸入（亦即，、、s〃輸入），該設定輸入則耦 石至丨弟〇5圖中之弟二非或閘1QQ2的輸出。第一 pjyj〇SFET 1 05 1的汲極耦合到同樣耦合到第一反相器1 〇56輸入與第 一反相器1 058輸出的NM〇SFET .]054汲極。第一反相器 1〇56的輪出耦合到第二反相器i〇58的輸入以及閂鎖 的Q輸出，以用來提供診斷匹配邏輯964的產生匹配輸出 97 9237] 200410258 MATCHD。 此外，第二PMOSFET 1 057的閘極耦合到重設輸入（亦 即，、、IRSTB輸入夕），第二PMOSFET 1 057的汲極耦合到 第一 PMOSFET 1051的汲極與NMOSFET 1 0 54的汲極。當 將AUT0L設定在邏輯高狀態時，BIST後端狀態機316則 將IRSTB信號設定在邏輯高狀態，以關閉第二PMOSFET 1 057，以致使產生的匹配輸出MATCHD由施加在第一 PMOSFET 105 1與NMOSFET 1054的設定輸入與重設輸入 所決定。另一方面，當將AUTOL設定在邏輯低狀態時， BIST後端狀態機316則將IRSTB信號設定在邏輯低狀 態，以開啟第二 PMOSFET 1 057，該第二 PMOSFET 1057 接著則將產生之匹配輸出MATCHD閂鎖於邏輯低狀態。
第37圖顯示在將AUTOL設定在邏輯高狀態並且將 IRSTB信號設定在邏輯高狀態時，在第36圖閂鎖1 028操 作期間内的變數一覽表。在該情形中，產生的匹配輸出 MATCHD 是由施力口 在第一 PMOSFET 1051 與 NMOSFET 1 0 5 4上的設定輸入與重設輸入所決定。當重設輸入（亦即， R〃輸入）與設定輸入（亦即，'N S 〃輸入）在邏輯低狀態（亦 即，''0"狀態），那閂鎖1 028的Q輸出（亦即，MATChd 輸出）則轉到邏輯低狀態（亦即，0"狀態）。另一方面，當 重設輸入（亦即，輸入）與設定輸入（亦即，、、S"輸入） 是在邏輯高狀態（亦即1 "狀態）的時候，那閂鎖1 〇 2 8的 Q輸出則會轉到邏輯高狀態（亦即，'' 1 〃狀態）。 當重設輸入（亦即，'' R"輸入）在邏輯高狀態（亦即，、、]， 98 9237] 200410258 狀〜、）而且δ又疋輸入（亦即，、、s 〃輸入）在邏輯低狀態的時候
(亦即，、、〇/’狀態）時，那閂鎖1 028的Q輸出（亦即，MATCHD 輸出）則會予以閃鎖到Q輸出的先前邏輯狀態。在邏輯低 狀Μ亦即’ 〇〃狀態）的重設輸入（亦即，、、R"輸入）與在 邏輯高狀態（亦即，、、丨〃狀態）的設定輸入（亦即，、、s〃輸入） 則不會以在第35圖診斷匹配邏輯964内的閂鎖1〇28來使 用。 現將說明用來測試後端狀態機3 1 6功能之第33圖系統籲 =60之組件的操作。第38圖顯示當在將診斷模式引動以 後，由後端狀態機316所進行的BIST模式是用來程式化 核心快閃記憶體單元陣列304的快閃記憶體單元時，由第 圖後端狀態機3丨6所進入之狀態的流程圖。參考第％ ^入第3 8圖’§外部測試糸統3丨8進入預定位元圖案以用 "弓丨動診斷模式時’則會開始診斷模式（第38圖的步驟 ^60)。更者，參考第33圖，在診斷模式開始時，使用者 々輪入數據到BIST介面312内，以用來引動現有msT模參 在該情形中，將來自模式解碼器96…UT〇L信號 =到邏輯高狀態(亦即’、、K狀態)。此外，當將診斷模 驟，動的時候，後端狀態機316採用第15圖流程圖的步 梦：但郃在確認狀態内使用來自信號選擇器966的匹配信 ::。】5圖的步驟560與562)，正好替代匹配電路520的 參考第34圖，當在將診斷模式引動以後，由後端狀態 9237] 99 200410258 機3 i 6所進行的B i S τ模式是用來程式化核心快閃記㈣ 單元陣列3G4的快閃記憶體單元時，bread信號則設定在 邏輯低狀態（亦即，、、〇"狀態）。因此，由於設定在邏輯高 狀態的AUTOL錢，所以來自f 34圖信號選擇器㈣的 M AT C Η信號則是來自診斷匹配邏輯9 6 4的產生之匹配輸 出 MATCHD。 夢考第3 6圖’在診斷模式開始以前，該閂鎖1似的 AUTOL信號與IRSTB信號則設定在邏輯低狀態，以便將 產生之匹配輸出MATCHD閃鎖到邏輯低狀態。於是，在用 來程式化核心快閃記憶體單元陣列3〇4之快閃記憶體單元 的BIST杈式開始打，產生的匹配輸出—丁⑶卩則閂鎖到 在核心快閃記憶體單元陣列3Q4之開始位址的邏輯低狀態 (亦即狀態）。當後端狀態機316進入第一程式確認 狀態時(第15圖的步驟56〇與562)，產生之匹配輸出 MATCHD則問鎖到邏輯低狀態（亦m犬態），而且核 心快閃記憶體單元陣列的開始位址因此具有失敗的結果 (第38圖的步驟]062)。目為此種失敗結果，後端狀態機 316會進入程式充電狀態（第丨5圖的步驟566)。
參考第35圖，除了由模式解碼器962設定到邏輯高狀 態之第十—輪入端1 050上的AU皿信號以外，在第九輸 入编1 046的pov[信號、在第十輸入端】〇48上的充電信 以及在弟八輸入端]〇44上的stest信號則會藉由程式 充电狀中的BIST控制器5〇2而設定在邏輯高狀態。豆 他信號（亦即，ERIP、APDE、baclk、saclk、故、扯 RE = E 92371 100 200410258 與BAPDE一OPT信號）則藉由程式充電狀態中的BIST控制 器5 0 2而設定在邏輯低狀態。因此，所產生的匹配輸出 MATCHD則設定在程式充電狀態中的邏輯高狀態（亦即， '' 1"狀態）（第38圖的步驟1064)。 在程式充電狀態以後，BIST控制器502則因為來自先 鈾程式充電狀態’設定在迦輯南狀態（亦即，' 1 〃狀離)的 產生匹配輸出MATCHD而進入接著的程式確認狀態（第15 圖的步驟560與562)，而且核心快閃記憶體單元陣列的開 始位址因此具有通過的結果（第38圖的步驟1〇66)。因為此 通過結果’蒼考第33圖，藉由將BACLK信號設定在邏輯 高狀態，後端狀態機3 1 6則控制位址定序器524，以遞增 到核心快閃記憶體單元陣列3 04的接著位址（第3 8圖的步 驟 1068) 〇 參考第35圖，當將BACLK信號設定在邏輯高狀態時 (AUTOL與STEST信號亦設定在邏輯高狀態，而erip、 APDE、SACLK、ER、PGM、JUICE、BEREXE 與 BAPDE一〇ργ 信號則設定在邏輯低狀態）產生的匹配輸出MATCHD則往 回設定在邏輯低狀態（亦即，、、〇〃狀態）。在位址定序器524 遞增到核心快閃記憶體單元陣列304的接著位址以後， BIS T控制裔5 0 2則檢測出此一位址是否通過核心快閃記 憶體單元陣列304的最後位址（第38圖的步驟1 070)。若該 位址通過核心快閃記憶體單元陣列1 3 〇4的最後位址，則 BIST模式結束。不然的話，第38圖的步驟1062、1 064、 ]066、1 068與]070則重複用於核心快閃記憶體單元陣列 ]〇] 9237] 200410258 304的各個接著位址，直到位址定序器524達到通過核心、 快閃記憶體單元陣列304之最後位址的位址為止。 參考第13圖，後端狀態機316的節點，譬如來自程式 化/拭a [源5 i 〇的該節點可能予以探測，以當將診斷模 式引動以後’由後端狀態機316所進行的抓了模式是用 來私·式化核心快閃fp }咅结__ σ心肢早兀陣列3 04的快閃記憶體單元 時，決定該後端狀態機316在第38圖的諸步驟内是否具功 能性。例如，假如後端狀態1316具功能性的話，每當在 第38圖的步驟1064中進入程式充電狀態時，來自第13 圖^/式化/拭除電壓源5 1 0的節點提供+9伏特的字元線 電f°心在第38圖諸步驟期間内第」3圖之後端狀態機 二：=種探測，故當將BIST模式用來程式化核心 快閃ό己t思體單元陣列3 〇4 雕抑― 、門5己丨思肖豆早兀日寸，後端狀態 機W6的功能則會予以決定。 弟3 9圖顯示當將吟 、％断杈式引動後，由後端狀態機3 1 6 所進仃的BIST模式早丨、，從a L、 ,+λ 、弋疋以獨立性APDE(拭除後自動程式干 擾;）來拭除核心快閃紀歸 - ° f思肢早兀陣列3 04的快閃記憶體單 无#，由弟3 3圖後端邾能 干 第⑽圖顯示當在引#?1 所進入之狀態的流程圖。 進行的mu 力5乡斷杈式以後，經由後端狀態機3 16 戶^丁的BIST模式係用來以交錯式APDE(拭除後的自動 私式干擾）而將核心快娜— 禮單元拭除時，由第D :私早兀陣列』4的快閃記憶 由弟〜圖後端狀態機316所進入 流程圖。參考第3 s闺 心狀恶的 圖，就獨立性APDE(拭除後自 十擾）而言，BIS 丁控制口m 交自動矛王式 制态502將BAPDE〇P丁信號設定在邏 92371 102 200410258 輯高狀態（亦即，、、1 //狀態）。另一古 U另方面，就交錯式APDE(拭
除後自動程式干擾）而言，msT
ύ丄子工制态502另字BAPDEOPT 信號設定在邏輯低狀態（亦即，、、〇〃狀能）。 蒼考第33圖與第39圖，當外邱 '目丨μ么 ^ U 田外邛測試系統318進入預 疋位元圖案’以用來引動誇齡指斗 木W動杈式時，則開始診斷模式 39圖的步驟1〇72)。在古玄愔祇由 十人 )在亥f月形中，來自模式解碼器962的 A U T〇L信號係設定在邏短古处鈐 ^ 疋在璉季耳回狀悲（亦即，、、1々狀態）。更者， 參考第3 3圖，在診斷模式開女 叭開知的4候，使用者會將數據輸 入到BIST界面312内，以夹3丨裔^目士 l Μ以入引動現有的BIST模式。此外， 當將#斷模式引動時，後端狀能 便而狀恶機3 16則在確認狀態期間 _如，第15圖的步驟56㈣562)使用來自信號選擇器 匕66的匹配信號’其正好替代匹配電路520之輸出。參考 第34圖’當在引動診斷模式以後，後端狀態機316所進行 的BIST模式係用來拭除核心快閃記憶體單元陣列304的 快問記憶體單元的時候，BREAD信號則設定在邏輯低狀態 (亦即，、、（T狀態）。因此，由於抓 田万…又疋在遨輯咼狀態的AUt〇l 信號，所以來自第34圖之传栌凓摆哭认 乜琥廷擇态966的匹配信號則是 來自診斷，配邏輯9 6 4的產生匹配輸出M A T C H D。 茶考第36圖，在開始診斷模式以前，閃鎖如8的 AUTOL與IRSTB信號則設定在邏輯低狀態，以便使產生 匹配幸則出MATCHD閂鎖到邏μ μ m . 貝主J建季耳低狀恶。因此，在將拭除核 心快閃記憶體單元陣列3〇4之恤 印一 」之快閃圯憶體早兀的BIST模 式開始時’產生之匹配輸出matchd則問鎖到在核心快閃 記憶體單元陣列3 (Μ之第一區妒筮一 ^ ,σ #又之弟一位址上的邏輯低狀 92371 103 20040258 態（亦即，、、ο"狀能、心丄 心）。芩考第1 6圖，如其中參考第]6闽 而說明的，核心恤Μ ^
、々冗憶體單元陣列3 04分成複數個水-T 區段 602、604、（SfiA 、608、 610、 612、 614 與 616。當後 端狀態機3 1 6進入楚 < ~乐一拭除確認狀態時，產生之匹配輸出 MATCHD則閂鎖到邏 ^轉低狀恶（亦即，〇 狀態），而核心 快閃記憶體單元陳列％ ^ 勺弟一區段的第一值址於是具有失敗 的結果（第39圖的步驟1〇74)。
因為此失敗^士 I . 果，後端狀態機316則進入拭除充電狀 悲。♦考第；3 5圖，除了藉。 _ 稽田杈式解碼态9 6 2而設定在邏輯 ^ 軚而1 050上的aut〇l信號以外，在 第五輸入端1 03 8上的FR长咕 二十 ^ 心唬、在弟十輪入端1 0 4 8上的 ^ 隹弟八幸刖入立而1044上的STEST信號、在第六 初八^ 1 040上的BEREX£信號、在第一輸入端1030上的 L 5虎以及在第七輸入端1〇42上的BAPDE—OPT信 號：其:、藉由拭除充電狀態中的BIST控制器50;而設定 在避輯局狀態。立夕的作缺/
〜匕 01。5虎（亦即，APDE、BACLK、SACLK 與PGM信號）則藉由在拭除充電狀態中的bist控制器如 而設定在邏輯低狀態。產生匹配的輸出MATCHD因而設定 在拭除充電狀態中的邏輯高狀態(亦即，、、r狀態)(第39 圖的步驟1 076)。 在拭除充電狀態以後，BIST控制器5Q2以來自先前拭 除充電狀態，設定在邏輯高狀態(亦即，、、「狀態)的產生 匹配輸出MA丁CHD而進入隨接沾u ^ A dI At 吨俊的拭除確認狀態，而且核心 快閃記憶體單元陣列之第一區#认〜 门 吐奴的苐一位址因而具有一通 ]〇4 92371 200410258 =結果（第39圖的步驟1078)。參考第33圖，由於此通過 t果，藉著將BACLK信號設定在邏輯高狀態，後端狀態 j 3 1 6控制著位址定序器524，以增加到核心快閃記憶體 單元陣列3 04之第一區段的隨後位址（第3 9圖的步驟 1 080) 〇 參考第35圖，甚至以設定在邏輯高狀態的 號，因為 STEST、BEREXE、ERIP 與 BAPDE_〇pT 信號係 。又定在邈輯尚狀怨，所以產生匹配的輸出則依然 問鎖到邏輯高狀態（亦即，、丫狀態）。在位址定序器似 曰加到核〜快閃§己憶體單凡陣列3〇4之第—區段的隨後位 址以後，BIST控制器502則檢測出此一位址是否通過核心 快閃記憶體單元陣列304第一區段的最後位址（第39圖的 步驟1 0 8 2)。 假如該位址通過核心快閃記憶體單元陣列3〇4第一區 段之最後位址的話，那麼後端狀態機316則藉由將saclk 信號設定在邏輯高狀態而控制位址定序器5 2 4以增加到核 心快閃記憶體單元陣列304之後來區段的第一位址（第 圖的步馭1 0 8 4)。不然，第3 9圖的步驟丨〇 7 8、1 〇 8 〇與丨〇 8 2 則重複用方Μ玄心Μ夬閃記憶體單元^車列3〇4第一區段之接著 位址的每一個，直到位址定序器524達到通過核心快閃記 憶體單元陣列304第-區段之最後位址的位址為止。 在位址通過核心快閃記憶體單元陣列304之第一區段 之最後位址以便後端狀態機316藉由# saclk信號設定又 在邏輯高I態來控制位址定序器_ 5 2 4以遞增到核心快閃記 9237] 105 200410258 憶體單元陣列304之隨後區段之第—位址的情形中（第％ 圖的步驟1〇84)’ MST控制器502則檢測出此位址是/通 過核心快閃記憶體單元陣列304的最後區段（第39圖的步 驟1086)。假如該位址通過核心快閃記憶體單元陣列 之最後區段的話，那獨立性的APDE(拭除後自動程式干擾） 則在第3 9圖的步驟1 〇 8 8上進行。 不然的話’第3 9圖的步驟1 〇 7 4、1 〇 7 6、1 〇 7 8、1 〇 8 0、 1 082、1〇84與1 086係重複用於核心快閃記憶體單元陣列 304隨後的各區段，直到位址定序器524達到通過核心快 閃記憶體單元陣列304最後區段的位址為止。要注意的 疋，因為當將在第3 5圖之第四輸入端上的SACLK信號（以 及 AUTOL、STEST、BEREXE、ERIP、和 BAPDE 〇ρτ 信 號）ό又疋在邏輯咼狀態時，產生的匹配輸出matchd會往 回閃鎖到邏輯低狀態，故進行步驟i 〇74與1 〇76，以僅僅 用於在本發明具體實施例中之核心快閃記憶體單元之各區 段的第一位址（於第39圖的步驟1 084)。 不過，在第3 9圖之步驟i 076上的拭除充電狀態上， 產生的匹配輸出]VIATCHD則往回設定到邏輯高狀態，以用 方；核心快閃記憶體單元之區段内的各隨後位址。例如，因 為拭除充電狀態的時間週期相當長，譬如1 〇毫秒，所以就 進行步驟1 074與1 076，以僅僅用於核心快閃記憶體單元 各區段的第一位址，以便使一區段各位址之拭除充電狀態 的進行令人不希望地長。 當在步驟1 0 8 6上，該位址到達通過核心快閃記憶體單 106 92371 200410258 元陣列3 04之最後區段時，纟、卜 了 核心快閃記憶體單元陣列的各 位址則已經予以拭除確切、， ^ 而且獨立性的APDE(拭除後自 動程式干擾）則在第39圖的牛炉L # 口妁步私1 0 8 8上進行。藉由第3 9 圖的步驟1088’因為在繁Μ闽〜 η仕弟39圖的步驟1〇84上，將第35 圖的SACLK信號與AUT〇T、ς丁Ρςτ u 丄 UL、STEST、BEREXE、ERIP 盎 BAP既OPT信號設定在邏輯高狀態，所以產生的匹配輸 出MATCHD則閃鎖到邏輯低狀態（亦即，'、〇"狀態）。此外， 由於在第39®的步驟1〇84上，SACLK信號設定在邏輯高 狀態，所以位址定序器524則藉由BIST控制器5〇2而予 以重設到核心快閃記憶體單元3〇4之第一區段的第一行位 址° 由於閂鎖到邏輯低狀態（亦即，、、〇〃狀態）之產生的匹 配輸出MATCHD，所以後端狀態機316則進入在核心快閃 記憶體單it 3G4第-區段的第—行位址的第—αρμ(拭除 後自動程式干擾）確認狀態。第一 APDE(拭除後自動程式干 擾）確認狀態具有一失敗結果，用於核心快閃記憶體單元 304第一區段的第—行位址（第39圖的步驟ι〇88)。由於此 失敗結果，後端狀態機3 1 6則進入APDE(拭除後自動程式 干擾）JUICE(充電）狀態（第39圖的步驟1〇9〇)。 蒼考第35圖，在第二輸入端1〇32的APDE信號、在 第十輸入端1 048的JUICE信號、在第八輸入端1〇44的 STEST信號、在第六輸入端1〇4〇的BEREXE信號、在第 九輸入端1 046上的Pgm信號、在第七輸入端1 042上的 BAPDE —OPT信號係藉由ApDE JUICE(拭除後自動程式干 92371 107 200410258 擾充電）狀態的BIST控制器502而設定在邏輯高狀態，除 了藉由模式解碼器962設定在邏輯高狀態的第十一個輸入 端1 050上的AUTOL信號以外。其他信號（亦即，ERIP、 ER、BACLK與SACLK信號）則藉由APDE JUICE狀態中 白勺BIST(内裝自動測試）控制器502而設定在邏輯低狀態。 因此，產生的匹配輸出MATCHD則設定在APDE JUICE狀 態裡的邏輯高狀態（亦即，'' 1 〃狀態）（第39圖的步驟1090)。 馨 在APDE JUICE狀態以後，BIST控制器502則由於來 自先前APDE JUICE狀態而設定在邏輯高狀態（即、、1 "狀 態）的產生匹配輪出MATCHD而進入隨後的APDE(拭除後 自動程式干擾）VERIFY(確認）狀態，而核心快閃記憶體單 元陣列之第一區段的第一行位址於是具有一通過結果（第 39圖的步驟1092)。因為此通過結果，參考第33圖，後端 狀態機3 1 6則藉由將BACLK信號設定在邏輯高狀態，以 控制位址定序器524而遞增到核心快閃記憶體單元陣列 馨 J 0 4之第一區段的隨後行位址（第3 9圖的步驟1 〇 9 4)。
蒼考第 35 圖，因為 AUTOL、STEST、BEREXE、APDE 與BAPDE_〇PT信號設定在邏輯高狀態，甚至由於baclk 传號設定在避輯高狀態，所以產生的匹配輸出MATCHD則 仍然問鎖到邏輯高狀態（亦即，、丨〃狀態）。在位址定序器 5 24遞增到核心快閃記憶體單元陣列3 〇4之第一區段的隨 後行位址之後，BIST控制器5〇2則會檢測出此一行位址是 否通過核心快閃記憶體單元陣列3〇4之第一區段的最後行 位址（第39圖的步驟1 〇96)。為一般熟諳快閃記憶體裝置之 108 92371 200410258 技術者所知的是’因為APDE VE；RIF Y處理基本上決定出 流動經過一行核心快閃記憶體單元陣列的全部漏電流，所 以APDE VERIFY狀態則由後端狀態機一次進行一行位 址 ° 假如該行位址通過核心快閃記憶體單元陣列3 〇4之第 一區段的最後行位址的話，那麼藉由設定SACLK信號到 邏輯高狀態，後端狀態機3 1 6則控制著位址定序器524， 以遞增到核心快閃記憶體單元陣列3 〇 4之隨後區段的第一 行位址（第39圖的步驟1098)。或者，第39圖的步驟1〇92、 · 1094與1096則重複用於核心快閃記憶體單元陣列3〇4之 第一區段的各隨後行位址，直到位址定序器524達到通過 核心快閃記憶體單元陣列304之第一區段最後行位址的行 位址為止。 在行位址通過核心快閃記憶體單元陣列3〇4之第一區 #又的敢後行位址，以便後端狀態機3 1 6藉由將s A (2 L· K传 號設定在邏輯高狀態而來控制位址定序器524，以遞增到 核心快閃記憶體單元陣列304之隨後區段之第一行位址的 情幵> 中（第3 9圖的步驟]〇 9 8)，BIS T控制器5 0 2則檢測出 此一位址是否通過核心快閃記憶體單元陣列3〇4的最後區 段（第39圖的步驟11〇0)。假如使行位址通過核心快閃記憶 體單兀陣列304的最後區段的話，則會結束BIST模式。 不然’第 39 圖的步驟 1〇88、1〇90、1〇94、1096、1〇98 與1 1 00會重複用於核心快閃記憶體單元陣列304的各隨後 區段，直到位址定序器524達到通過核心快閃記憶體單元 92371 109 200410258 陣列304之最後區段的行位址為止。要注意的是，因為當 在第39圖的步驟1 098上，將第35圖第四輸入端上的 SACLK 信號以及 AUTOL、STEST、BEREXE、ADPE 與 BAPDE一OPT信號設定在邏輯高狀態的時候，產生的匹配 輸出MATCHD往回閂鎖到邏輯低狀態，所以在本發明的具 體實施例中，進行步驟1〇88與1〇9〇,以僅僅用於核心快 閃記憶體單元各區段的第一行位址。 _ 不過’在第39圖的步驟1092上，產生的匹配輸出 MATCHD則往回設定到APDE JUICE狀態上的邏輯高狀 態，以用於一區段核心快閃記憶體單元内的各個隨後的行 位址。例如，如一般熟諳快閃記憶體裝置技術的人知道的， 因為在APDE JUICE狀態期間内，APDE電壓係施加在快 閃記憶體單元整個區段的各快閃記憶體單元上，所以乃進 行步驟1 088與1 090以僅僅用於核心快閃記憶體單元各區 段的第一行位址。 φ 當在第3 9圖的步驟11 〇 〇上，行位址達到通過核心快 閃記憶體單元陣列3 0 4之最後區段時，核心快閃記憶體單 元陣列的各位址則已經予以APDE確認，而且BIST模式 則會結束。就第3 9圖獨立性APDE(拭除後自動程式干擾） 而言，BAPDE一OPT信號則設定在邏輯高狀態，實質的整 個核心快閃記憶體單元陣列3 04則在第3 9圖的步驟 1074、1〇76、1 078、1 080、1 082、1 084 與 1 080 首先予以 拭除確認，隨後實質整個核心快閃記憶體單元陣列3 04則 在第 3 9 圖的步驟]〇 8 8、] 0 9 0、] 0 9 2、1 0 9 4、] 〇 9 6 與]1 0 0 110 92371 200410258 上予以APDE確認。 另方面帛40圖絲員不當將診斷模式引動後，由後端 狀心機〕16進盯的BIST板式係以交錯式ApDE(拭除後的 自動程式干擾）而來拭除核心快閃記憶體單元陣列3〇4的 快閃記憶體單元時，由第33圖後端狀態機316所進入之狀 〜、的*私®就此BIST杈式而言，BApDE—〇ρτ信號則設 定在邏輯低狀態（亦即，、、〇 〃狀熊）。 茶考第33圖與第40fi 圖’备外部測試系統3 1 8進入預 疋位兀圖木以來引動矽斷核式時，開始診斷模式(第圖 的y知1102)在4十月形中，來自模式解碼器962的aut〇l 信號是設定在邏輯高}^能 < 介日 卜 弭同狀恶（亦即，、' 1"狀態）。再者，參考 弟3 3圖，在診斷模式開如g本 丄
开〕始日7使用者會將數據輸入於BIST 介面内’以來引動現有的BIST模式。此外，當將診斷模 式引動時，在確認狀態期間内，後端狀態機316則.使用來 自信號選擇器966的匹配信號，其正好替代匹配電路52〇 的知出。|考弟34圖’當引動診斷模式後由後端狀態機 316進行的BIST模式用來拭除核心快閃記憶體單元陣列 ⑽的快閃記憶體單元時，B RE aD信號則設定在邏輯低狀 ^ 狀心、）方；疋，由於AUTOL設定在邏輯高狀 〜、所以來自第圖信號選擇器966的MATCH(匹配）信 號則是來自診斷匹配邏輯964之產生的匹配輸出 MATCHD 〇 /考第j 6圖，在診斷模式開始以前，將閂鎖】〇28的 AU皿信號與IRSTB信號設定在邏輯低狀態，以致使產 川 9237] 200410258 生的匹配輸出MATCHD問鎖到邏輯低狀態。於是，在用來 拭核〜快閃記憶體單元陣列3 〇4之快閃記憶體單元的 BIST杈式開始時，產生的匹配輸出則閂鎖到在 核心快閃記憶體單元陣列3〇4之第一區段之第一位址上的 避輯低狀態（亦即，、、〇〃狀態p參考第丨6圖，核心快閃記 憶體單元陣列304係分成其中參考第16圖所說明的複數個 水平區段 602、 604、 606、 608、 610、 612、 014 與 616。 • 當後端狀態機316進入第一拭除確認狀態時，產生的匹配 輸出MATCHD則予以閂鎖到邏輯低狀態（亦即，、、〇〃狀態）， 而且核心快閃記憶體單元陣列之第一區段的第一位址因此 具有失敗的結果（第40圖的步驟} 1〇4)。 由於此失敗結果，後端狀態機3 1 6進入拭除充電狀 態。參考第3 5圖，在第五輸入端} 〇3 8上的ER信號、在 第十輸入端1 048的JUICE信號、在第八輸入端1 044的 STEST信號、在第六輸入端1〇4〇上的BEREXE信號以及 馨 在第一輸入端1 030上的ERIP信號是藉由拭除充電狀態中 的BIS T控制器5 0 2而設定在邏輯高狀態，除了藉由模式 角+碼為9 6 2而設定在邏輯高狀態的第輪入端1 〇 5 0上的 AUTOL信號以夕卜。其他信號（亦gp，BAPDE—〇PT、APDE、 BACLK、SACLK與PGM信號）貝4藉由拭除充電狀態的 BIST(内裝自動測試）控制器502而設定在邏輯低狀態。因 此’產生的匹配輸出MATCHD則仍然在拭除充電狀態裡的 邏輯低狀態（亦即，、、(T狀態），以用於交錯式APDE(第40 圖的步驟11 〇 6)。 112 9237] 200410258 由於交錯式APDE(拭除後自動程式干擾），在拭除充電 狀態以後會進入第一 APDE VERIFY狀態（第40圖的步驟 1108)。因為MATCHD仍閂鎖在邏輯低狀態，所以第一 APDE VERIFY狀態則具有一失敗結果。由於此失敗結果， 會進入APDE充電狀態（第40圖的步驟1110)。參考第35 圖，在APDE充電狀態期間内，APDE、JUICE、PGM、 BEREXE與STEST信號貝會藉由BIST控制器502而設定 在邏輯高狀態，除了 AUTOL信號藉由模式解碼器962而 設定在邏輯高狀態以外。其他信號（亦即，BAPDE—OPT、 ERIP、ER、BACLK與SACLK信號）會藉由APDE充電狀 態中的BIST控制器502而設定在邏輯低狀態。於是，產 生的匹配輸出MATCHD則設定在APDE JUICE狀態裡的邏 輯高狀態（亦即，'' I"狀態）（第40圖的步驟111 0)。 在APDE JUICE狀態以後，BIST控制器502則以來自 先前APDE JUICE狀態而設定在邏輯高狀態的產生匹配輸 出MATCHD而進入隨後的APDE(拭除後自動程式干擾）確 認狀態，而核心快閃記憶體單元陣列之第一區段的第一位 址因此具有通過的結果（第40圖的步驟111 2)。由於此通過 結果，參考第33圖，藉由將BACLK信號設定在邏輯高狀 態（第40圖的步驟1114)，後端狀態機316控制著位址定序 器5 24以遞增到核心快閃記憶體單元陣列3 04之第一區段 隨後的行位址。 參考第 35 圖，因為 AUTOL、STEST、BEREXE 與 APDE 信號係設定在邏輯高狀態，甚至由於BACLK信號設定在 1)3 92371 200410258 避輯南狀恶，所以產生的匹配輸出MATCHD仍然閂鎖在邏 輯咼狀悲（亦即’、、1 〃狀態）。在位址定序器5 24遞增到核 〜快閃圯fe體單元陣列3 〇4第一區段的隨後行位址以後， BIST控制為502則檢測出此行位址是否通過核心快閃記 憶體單元陣列304之第一區段的最後行位址（第4〇圖的步 驟111 6)。如一般熟諳快閃記憶體裝置之技術的人所知道 的，因為APDE VERIFY處理基本上決定流經一行核心快 閃兄憶體單元陣列的所有漏電流，所以Apde VERIFY狀 態則由後端狀態機一次一行位址地進行。 假如行位址通過核心快閃記憶體單元陣列3 〇 4之第一 區段的最後行位址的話，則後端狀態機3丨6控制著位址定 序器524，以回到最初在第4〇圖步驟u〇4上使第一 ERASE(拭除）確認狀態失敗的核心快閃記憶體單元之第一 區段的第一位址（第40圖的步驟1118)。不然，第4〇圖的 步驟11 1 2、111 4與111 6則重複用於核心快閃記憶體單元 陣列3 0 4之第一區段的各隨後行位址，直到該位址定序器 5 2 4達到通過核心快閃記憶體單元陣列3 〇 4之第一區段最 後行位址的行位址為止。 當行位址通過核心快閃記憶體單元陣列之第一區段的 最後行位址時，藉由將BACLK信號設定在邏輯高狀態， 後端狀態機3 1 6則控制著位址定序器524，以回到最初在 第40圖步驟11〇4上使第一 ERASE(拭除）確認狀態失敗的 核心决閃έ己丨思版早元之第一區段的第^一位址（第4 Q圖的步 驟 11] 8)。參考第 35 圖，因為 AUTOL、S丁EST、BEREXE、 114 92371 200410258 B ACLK兵ERIP仏號係設定在邏輯高狀態，所以matchd 信號則閃鎖到邏輯高狀態（第40圖的步驟1118)。 隨後，則以閂鎖到邏輯高狀態的MATCHD信號而進入 第一拭除狀悲，以用於核心快閃記憶體單元之第一區段的 第一位址（第40圖的步驟112〇)，以致使第二拭除確認狀態 具有一通過結果。因為此通過結果，參考第33圖，藉由將 B ACLK信號設定在邏輯高狀態，後端狀態機3丨6控制著位 址定序器524，以遞增到核心快閃記憶體單元陣列3〇4之 第一區^又P返後的位址（第4 〇圖的步驟1 η 2)。
參考第 35 圖’因為 auTOL、STEST、BEREXE 與 ERIP 信號係設定在邏輯高狀態，甚至由於BACLK信號設定在 邂輯咼狀態，所以產生的匹配輸出MATCHD會仍持續地閂 鎖在璉輯同狀恶（亦即，、、！ 〃狀態）。在位址定序器524遞 增到核心快閃記憶體單元陣列3 〇 4之第一區段隨後的位址 以後，BIST控制器502則檢測出此位址是否通過核心快閃 記憶體單兀陣列304之第一區段的最後位址（第4〇圖的步 驟 1124) 〇 假如該位址通過核心快閃記憶體單元陣列3 〇4之第一 區段的最後位址的話，那麼藉由將SACLK信號設定在邏 輯南狀悲’後端狀態機3 1 6則控制著位址定序器5 2 4，以 遞增到核心快閃記憶體單元陣列3 〇4之隨後區段的第一位 址（第40圖的步驟]126)。不然，第4〇圖的步驟n2〇、1122 與11 2 4則重複用於核心快閃記憶體單元陣列3⑽的第一區 段之隨後各個位址，直到位址定序器524達到通過核心快 115 92371 200410258 閃記憶體單元陣列304之第一區段的最後位址為止。 在該位址通過核心快閃記憶體單元陣列3 〇4第一區段 最後位址，以至於藉由設定SACLK信號到邏輯高狀態， 後端狀態機3 1 6控制位址定序器524以遞增到核心快閃記 fe體早元陣列j 0 4隨後區段之第一位址的情形下（第4 0圖 的步驟1126)，BIST控制器502會檢測出此一位址是否通 過核心快閃記憶體單元陣列3 04的最後區段（第4〇圖的步 驟1 1 28)。假如該位址通過核心快閃記憶體單元陣列3 〇4 的最後區段的話，則隨後會結束第4 0圖的BIS T模式。 不然的話，第40圖的步驟11〇4、11〇6、11〇8、mo、 1112、1114、1116、1118、1120、1122、1124、1126 與 1128 會重複用於核心快閃記憶體單元陣列3 04的各個隨後區 段’直到該位址定序器5 2 4達到通過核心快閃記憶體單元 陣列3 0 4之最後區段的位址為止。要注意的是，因為在第 4 0圖的步驟11 2 6上，當將第3 5圖之第四輸入端上的 SACLK 信號以及 AUTOL、STEST、BEREXE 與 ERIP 信號 設定在邏輯高狀態時，產生的匹配輸出MATCHD會往回閃 鎖到邏輯低狀態，所以在本發明的具體實施例中，進行步 驟1 1 04、11 06、1 1 〇8與1 1 1 〇以僅僅用於核心快閃記憶體 單元各區段的第一位址。 不過，在第4 0圖的步驟1 11 〇上，產生的匹配輸出 MATCHD係往回設定到在APDEJUICE狀態上的邏輯高狀 態，以用於核心快閃記憶體單元區段内的各個隨後的位 址。例如，因為ERASE JUICE狀態的時間週期相當長，譬 116 92371 200410258 如例如1 0毫秒，故進行步驟11 04、11 06、11 08與i丨丨〇以 僅僅用於核心快閃記憶體單元各區段的第一位址，以致使 各行位址之ERASE JUICE狀態的進行令人不希望地長。 當在第40圖的步驟11 28上，行位址達到通過核心快 閃€ fe體單元陣列3 0 4的最後區段時，核心快閃記隱㉗單 元陣列的各位址則已經予以拭除確認以及APDE確亨、，而 且BIST模式會結束。關於第40圖BAPDE-OP丁信號設定 在邏輯低狀態的交錯式APDE(拭除後的自動程式干擾”相 對於首先將核心快閃記憶體單元整個陣列予以實質地拭除 確認並且之後將核心快閃記憶體單元整個陣列3〇4實質地 予以APDE確認的第39圖獨立性ApDE(拭除後自動程式 干擾）而言，核心快閃記憶體單元陣列3〇4則一次 確認且APDE確認一區段。 拭示 蒼考弟1 J目，可能將後端狀態機3 1 6的節點探測，壁 =程二拭除電壓源51。的節點，以決定當診斷模式； 弓由俊端狀態機316所進行的黯模式以獨立性 或者父錯式APDE(拭降 閃記情麵。。-$ “交自動程式干擾）而來拭除核心快 〕。己L月豆早兀陣歹，J 3 0 4 ㈣ 316 e ^ ^ 的快閃記憶體單元時，後端狀離機 j 1 6疋否在第3 9圖+ Μ Π V心、俄 如，假如後端狀態二二的諸步驟期間内起作用。例 式/拭除電壓源510的起作人用的話’那麼來自第㈣程 入拭除充電狀態時提：：：在第39圖或第4。圖每次進 0或弟4〇圖諸步驟内 仕弟d 節點探測，德此種第13圖後端狀態機316的 ]6的功能則會在將BIST模式用 Π7 92371 200410258 來拭除核心快閃記伶轉置；咕 U版早兀陣列3〇4的快閃記憶體 時候予以決定。 參考第3 4圖，當在引動於 . ρτ_ ^ V断杈式後，由後端狀態機 3 1 6進仃的BIST模式* μ古2丨&作 、 式在，又有引動修補模式下讀取予以程 式化或拭除以用在核心快閃 贿_ 一 ϋ心肢'早兀之各快閃記憒體單 元的個別邏輯狀態的時候， 〜
”矢猎由BiST介面312，BREAD 信號會設定在邏輯$ #能 肤能厂REMt_設定在邏輯低 狀恶。在该情形中，來自作。 俨π宗/、^ 一 '儿、擇态966的ΜΑΊΧΗ信號 係故疋在璉輯高狀態。當引 〇 1 . ^ ,, 〇 v辧核式佼，由後端狀態機 W6進仃的BIST模式是用 ,^ ⑶ 貝取卞以私式化或拭除以用 在核心快閃記憶體單元之各快 己U肢早兀的個別邏輯狀 L的柃候，後端狀態機316 M ^ 0 ^ M更用采自躓取確認狀態上信 號I擇為966的匹配信號而採 ^ IS FIm止 才用弟18圖流程圖的諸步驟 (弟is圖的步驟69〇與69 &來自^虎選擇器，966的 取確… 輯咖，所以具有通過結果的讀 雀w狀悲則由後端狀態機3 i 6 开參所敕/ 、仃衣核心快閃記憶體單 兀戶、貝主個陣列的各位址。 另 方面，就任何型態的β I s ΤΓ槎i Α二 ^ ^ P, ^ 1衩式而g，假如將修 補棋式引動的話，那麼 而” 乂 "一 tP “虎則错由後端狀態機3：16 而汉疋在邏輯高狀態。在該情 铐凓摆哭。 T 芩考弟以圖，來自信 儿、擇扣966的匹配信號是由來自診 生匹配於山 ㈢9 _匹配璉輯964的產 生匹配車則出matchd 乐41圖頰不出當在引動診 、7交5由後端狀態機所進行的B]s 模式引動 稹式在有將伶補 刀下碩取予以程式化或拭昤 飞丨矛、以用在核心快閃記憶體 92371 118 200410258 早7L之各快閃記憶體單元的個別邏輯狀態時（譬如第 的流程圖由後端狀態機316所進入之狀態的流程圖。° —蒼考弟33圖與第41圖，當外部測試系統3i8進入預 定位兀圖案’以用來引動診斷模式時，開 | 皿OL信號係設定在邏輯高狀態(亦即，、,,狀態)。更者， 2弟八Μ圖，在診開始時，使用者將數據輸入到 BI〜面、312内，以用來引動現有mST模式。此外，當 :二丨動時，在任何確認狀態期間内，後端狀態機 “自k號選擇器966的匹配信號，以正好取代匹 配電路別的輸出。參考帛34圖，當將修補程序引動時， 刪1^號則設定在邏輯高狀態。因此，由於設定在邏輯 尚狀態的AUTOL，#白笙。/固於α ;自弟Μ圖信號選擇器966的匹配作 號則是來自診斷匹配邏輯964的產生匹配輪出MW 蒼考第36圖，在診斷模式開始以前，閃鎖工㈣的 AUTOL L #b與IRSTB信號則設定在邏輯低狀態，以便使 產生的匹配輸出MATCHD閃鎖到邏輯低狀態。因此，在開 ^ BIST/旲式時。’產生的匹配輸出matchd會閃鎖到在核 决門。己^早兀陣列3G4之第-位址上的邏輯低狀態 ，〇〃狀態）。當後端狀態機316進入第一讀取確認 狀態時:產生的匹配輸出MATCHD則問鎖到邏輯低狀態 (亦即’ ^〇〃狀態），而且核心快閃記憶體單元陣列之第一 “又的弟一位址因此具有失敗的結果(第41圖的步驟 1 L2)。因為將修補程序引動，所以後端狀態機…會進入 92371 ]]9 200410258 一 CAM(内容可定址記憶體）確認狀態。因為MATCHD 閃鎖到邏輯低狀態（亦即，、、0〃狀態），所以核心快閃記憶 月豆單元陣列之第一區段的第一位址則仍具有一失敗結果 (第4 1圖的步驟1丨3 4)。 由於其中參考第27圖所說明的第一 CAM VERIFY狀 恶的此一失敗結果以及由於修補程序，後端狀態機3 1 6會
進入CAM(内容可定址記憶體）JUICE狀態。參考第35圖， 將PGM與JUICE信號設定在CAM JUICE狀態裡的邏輯高 狀態，以便將產生的匹配輸出MATCHD設定在邏輯高狀態 (第41圖的步驟1136)。然後，因為將產生的匹配輪出 MATCHD閂鎖到來自第41圖步驟1136的先前camjuice 狀態，所以後端狀態機3 1 6則會由於通過結果而進入第二 CAM (内容可定址記憶體）VERIFY狀態。 八-，變數，以決定 BIST模式是否為獨立性讀取模式（第41圖的步驟1^】）。
獨立性讀取模式係為—般熟諳快閃記憶體裝置技術的 知。例如，當現有BIS丁模式| A、乃士… 误式疋在沒有施加程式化或拭 電壓於核心快閃記憶體單元下， ” 平兀下，用來讀取核心快閃記 單元陣列之各核心快閃記悴髅i > a 匕L月且早兀之各別邏輯狀態的 性讀取模式時，譬如就第23圖
口 I *耘圖所况明的BIS 式而言，reg—變數則藉由 棋 ”“一 一糸統3〇0的前端解碼 器3 14而，又疋在避軏鬲狀態。 卜…、的4，就弟2 1圖流转闰 所説明的B]S丁模式而言 私圖 reg —READ變數則設定在邏 狀態。 低 9237] 120 200410258 當BIST模式是呈有宏 ^ 疋/、有认疋在韪軏高狀態之r read 變數的獨立性讀+ ^ 一 ^ 、、寸，後端狀態機3 16則隨後將位址 定序器 5 2 4重兮夺妇|勹人日 士
__ 到包含具有设定在邏輯高狀態之BACLK ^ "5虎的現有快閃記彳音辦置 U 早兀之核心快閃記憶體單元現有區 ]位址（第41圖的步驟1144)。由於BACLK信號設 ^在邏輯高狀態，所以MATCHD信號則會設定在邏輯低狀 態’而且步驟 1132、1134、113“ 1138、1141與 1144 則
會由於核心快閃記憶體單元現有區塊的開始位址而再度重 複。在此模式中，步驟1132、1134、1136、ιι38、ιΐ4ι與 1144會無限期地在此一迴路中重複，直到電源與職狀 態機斷開為止。在此—迴路的步驟内，參考第13圖與第 2 6圖，可月b將在修補程序内所使用之後端狀態機3 1 6以及 尤其是第26圖元件的諸節點探測，譬如來自CAM程式電 壓源83 8或者CAM邊緣電壓源84〇的節點，以決定該後 立而狀悲機3 1 6是否在第4 1圖的諸步驟内起作用。
或者’當BIST模式並非是獨立性讀取，而reg_READ 變數設定在邏輯低狀態時，後端狀態機3丨6則隨後檢測出 遠BIST模式是否為具有emb — READ(嵌入讀取）變數的礙入 碩取模式（第41圖的步驟1142)。例如，在第1 5圖或者第 21圖之步驟584上，emb一READ變數設定在邏輯高狀態。 假如BIST模式是具有設定在邏輯高狀態之emb-READ變 數的嵌入讀取模式的話，那麼後端狀態機3 ! 6則進入第二 讀取確認狀態，而產生的匹配輸出MATCHD則閂鎖到邏輯 高狀態，以用於一通過結果（第4 ]圖的步驟π 45)。另一方 9237] 12] 200410258 面，因為修補程序回到引動修補程序的現有BIST模式， 所以假:BIST模式不是具有設定在邏輯低狀態之 READ。變數的嵌人讀取模式的話，那麼後端狀態機⑴則 進入程式:拭除或者APDE (拭除後自動程式干擾）verify (萑D’U )狀〜' 在5玄情形中，產生的匹配輸出]ViATCHD則閂 鎖到邏輯高狀態，以用於-通過結果(第41圖的步驟 1143)。
在emb—READ變數設定在邏輯高狀態或低狀態的任一 情形中，後端狀態機316隨後則藉由將Baclk信號設定 在邏輯高狀態而控制位址定序器524，以遞增到核心快閃 記憶體單元陣列304隨後的位址（第41圖的步驟Ha)。由 於設定在邏輯高狀態的BACLK信號，產生的匹配輸出 MATCHD則往回設定在邏輯低狀態（亦即，、、〇〃狀能）。在 位址定序器524遞增到核心快閃記憶體單元陣列3⑽隨後 的位址以後，BIST控制器502則檢測出此一位址是否通過 核心快閃記憶體單元陣列304的最後位址（第41圖的步驟 1148)。假如該位址通過核心快閃記憶體單元陣列3⑽之最 後位址的活，則結束BIS T模式。不然的話，第4工圖的步 1145 、 1146 與 驟 1132 、 1134 、 1136 、 1138 、 1141 、 1142 11 48會重複用於核心快閃記憶體單元陣列3〇4的各隨後位 址，直到位址定序器524達到通過核心快閃記憶體單元陣 列3 0 4最後位址的位址為止。 參考第1 3圖與第26圖，可能將在修補程序期間内所 使用的後端狀態機3 1 6以及尤其是第2 6圖組件的諸節點探 92371 ]22 广譬如來自cAM(内容可1 (内容可定址記憶 #憶體）程式電屋源838或 後端狀態機3 1 6是否在々广，.表电塵源840的節，點，以決定 ，圖諸步驟内之修補程：：諸步驟内起作用。因為在第 ，以及尤其是第26圖 使用的第η圖後端狀態機 在BIST模式_内將修補程件总之節點的此種探測，所以當 的功能則可予以決定。 引動時’後端狀態機316 在此方式中，在第38圖、^^ ^ 圖的任何BIST槎1 圖、第40圖與第41 304的功能無關：產生匹==心快閃記憶體單元陣列 31“㈣，故後端狀態 關於核心快閃記憶體單元陣列3〇4:二可予以決定’而無 系統-。來測試核心快閃記二 2^IST狀態機316的此種獨立的測試所確保。因為 呆俊立而BIST狀態機3 16功能的此測試，所以當在以⑽丁 糸統3〇〇來測試後’核心快閃記憶體單元陣列3〇4被視為 I乍用B寸’此非功忐性則取決於核心快閃記憶體單元陣 列〇 〇4内的缺陷，而不是後端msT狀態機3 1 6内的缺陷。 刖文僅僅當作實例，而不打算具有限制性。在此所說 明或頒示的任何數目僅僅當作實例。本發明僅由以下申請 專利範圍與其等同物所定義者而受到限制。 自起j則試）系統内的位址定序器 BIST(内裝自動測試）系統300進行複數個BIST(内裝 自動測試）模式，各BIST模式以各自的順序來定整個快閃 123 92371 200410258 記憶體單元陣歹,j 304的順序。因此，Bist系…统3〇〇内的位 址定序器希望能根據複數個BIST模式之每一個的個別順 序而有效率地將整個快閃記憶體單元陣列3〇4定序。 在本發明的另一態樣中，第42圖顯示製造在具有核心 快閃記憶體單it陣列3G4製造於上之半導體晶粒上的位址
定f器1200的區塊圖。例如，位址定序器^⑽可能使用 ，弟13圖與第26圖的位址定序器524。參考第7圖與第 J圖’根據本發明一態樣，位址定序器}綱係製造於具 有快閃記憶體單科列3G4製造於上以當作部份⑽丁（内 裝自動測試）系統3〇〇的半導體晶粒上。 考第4“圖位址疋序器1200包括位址定序緩衝器
12〇二與位址定序控制邏輯12〇4。位址定序緩衝器的 各緩衝器儲存單一位亓I 〇 的數據，而且用來儲存數據位元的 緩衝為'係為一般熟諳電子技 一 孜釘的人所知。在本發明的一具 例中*考第42 ®與第43 ®，位址定序缓衝器1202 來提供二十個位元的二十個緩衝器所組成，該二十 固^示出快閃記憶體單元陣列304之各快閃記憶體單 兀的位址。 τ ’考弟43圖的實例呈每 、/、月且貝轭例，位址定序緩衝器1 202 已括弟一複數個六個緩衝 △ Γ < · 袈衝為1206，用來提供第一組六位元 A L 5 · 0〕，其指示出核 ^厌閃圮憶體皁元陣列3 〇4 伊 記憶體單元的γ位址。γ 昧閃 位址係為位元線位址，其指示出 此一快閃記憶體單元耦合到 印愔贿壯班位兀咸，此為一般熟諳快閃 口己U 裝置技術的人所知。 、 此外，位址定序緩衝器12〇2 9237] 124 200410258 包括第二複數個九個緩衝器1208,用來提供第二組的九位 兀A〔 I4 · 6〕，該九位元指示出快閃記憶體單元陣列3⑽ 之快閃記憶體單元用的X位址。又位址是一字元線位址， 指示出此快閃記憶體單元耦合到哪字元線，此為一般熟諳 快閃記憶體裝置技術的人所知。 更者，位址定序緩衝器1202包括第三複數個三個緩衝 器1210 ,用來提供第三組的三位元A〔〗7 :丨5〕，該三位 元指示出快閃記憶體單元陣列3G4之快閃記憶體單元的一 區段位址。快閃記憶體單元陣列3〇4分成複數個區段，該 區段位址指示出那個區段包括此—快閃記憶體單元，豈： 為:般熟諳快閃記憶體裝置技術的人所#。最後，位址定 序缓衝益1 202包括第四複數個兩個緩衝器丨2丨2，用來提 供第四組二位it A〔19: 18〕，該二位元指示出快閃記憶體 單元陣列304之快閃記憶體單元的冗餘區塊位址。該複數 個區段二以包含複數個區段的各冗餘區塊而分組成冗餘區 塊。該冗餘區塊位址指示出那個冗餘區塊包括此快閃記情 體單元。 ^ ί考第4 2圖，位址定序控制邏輯} 2 〇 4包括γ / χ位址 口又定/重。又邂輯1214、γ/χ位址定序控制邏輯^16、cam(内 容可定址記憶體）定序控制邏輯丨2丨8、〇τρ(一次可程式）定 序控制邈輯1220以及冗餘定序控制邏輯1222。位址定序 控制璲輯丨204耦合並且輸入來自BIST(内裝自動測試）界 ® J】2、BIS丁前端界面解碼器3]4、BIST後端狀態機316、 几餘CAM邏輯884與位址定序缓衝器12〇2的控制信號。 92371 125 200410258 BIST界面312 'BIST前端界面解碼器314與msT後端狀 態機3丨6在其中已參考第7圖而說明的結構與/或功能上類 似，而且冗餘CAM邏輯8δ4在其中已參考第29圖而說明 的結構與/或功能上類似。 參考第42圖，位址定序控制邏輯12〇4輸入來自扪灯 界面312、BISt前端界面解碼器314、BIS丁後端狀態機 3 16、冗餘CAM邏輯884與位址定序緩衝器12〇2之至少 馨其中一個的控制信號，以用於現有的BIST(内裝自動測試） 杈式。位址定序邏輯1204隨後取決於複數個BIST(内裝自 動測試）模式之每一個的此控制信號，而控制位址定序緩衝 器1 202，以將諸位址的個別順序定序。 現將說明BIST(内裝自動測試）模式之此控制信號與相 對應位址順序的實例。參考第44圖，γ/χ位址設定/重設 邏輯1214輸入來自BIST前端界面解碼器314的控制信 號，指示現有BIST(内裝自動測試）模式開始。在該情形中， 鲁 Y/X位址設定/重設邏輯1214確立YACRST控制信號，以 重設第一複數個位址定序緩衝器1206，以致於第一組六位 兀A〔 5 : 〇〕指示出快閃記憶體單元陣列3 〇4的開始γ位 址。例如，當將第一組六位元A〔 5 : 〇〕遞減一位元，以 用方；各接著的Y位址時，開始的γ位址則可能包含全部高 的六位元，譬如 '、丨I」丨丨丨"。 此外，γ/χ位址設定/重設邏輯1214確立xacrst控 ^ L號’以重設第二複數個位址定序緩衝器1 2〇8，以致於 第一組九位元A〔 14: 6〕指示出當現有BIS丁（内裝自動測 92371 126 200410258 試）模式μ i ^ 间始時快閃記憶體單元陣列3 04的開始X位址。 例如，冬+ 田將第二組九位元A〔 1 4 : 6〕遞減一位元，以用於 各接著的 、X位址時，開始的X位址則可能包含全部高的九 位元，避 吾如、、11111111 1 "。 同樣地，Y/X位址設定/重設邏輯1214確立SACRST 控制信贫 I，以重設第三複數個位址定序缓衝器1 2 1 〇，以致 於第三紐二 、二位元〔17: 15〕指示出當現有BIST(内裝自動 測試）模# μ
、八開始時快閃記憶體單元陣列3 〇4的開始區段位 址 〇 例士D ” ’當將第三組三位元A〔 1 7 : 1 5〕遞減一位元， 以用於久姑^ °接者的區段位址時，開始的區段位址則可能包含 王邛呵的三位元，譬如、、111 。
更者’ Y/X位址設定/重設邏輯]214確立RBACRST 4空帝j °〜’以重設第四複數個位址定序缓衝器1 2丨2，以致 於第四細一 一
、、、’ 一位元A〔 19 : 18〕指示出當現有BIST(内裝自 品']°式）杈式開始時快閃記憶體單元陣列3 04的開始冗餘 區塊位址。例如’當將第四組二位元A〔19: 18〕遞減一 ^ , 、义 ^於各接著的冗餘區塊位址時，開始的冗餘區塊 位址則可能包含全部高的二位元，譬如、、丨1 "。 、一芩考乐45圖，在本發明的另一具體實施例中，X位址 白:第二複數個位址定序緩衝器1 208係耦合到第一 X位址 午11 230與第二X位址解碼器1 232。來自第二複數個 t址定序緩衝器1208的第二組九個位元係搞合到X位址 解碼器1 2 3 0與m ?，兮癸 ' μ夺角午碼器將此些位址位元解碼， 以用來選擇快閃記情體i U奴早凡陣列的字元線。如此這樣，位 92371 ]27 200410258 址解碼器係為一般熟諳快閃記憶體裝置技術的人所知。在 本务明的一具體實施例中，為了 χ位址解碼器123〇與 之佈局的效率，第二X位址解碼器1232係佈局於具有快 閃記憶體陣列製造於上的半導體晶粒上，以當作第一 χ位 址解碼器1230的鏡面影像。在該情形中，γ/χ位址定序控 制邏輯將第二組位元之位元Α〔 9 : 6〕子集的順序反向，
以用來實際地得到快閃記憶體單元陣列綱之字元線的鄰 近順序。 反向的 記憶體 序。因 解碼器 在不用 子集的 記憶體 定序。 序到第 到第三 解碼器 並不實 如，弟一 X位址解碼器1230在不用將此位元順序 情形下輸入位元A〔 9 : 6〕的子集，以將來自快閃 單元=列3 0 4頂部的第一條至第十六條字元線定 為將第二X位址解碼器1232佈局當作第一 X位址 的鏡面影像，所以假如第二又位址解碼器Mu 將此位元順序反向的情形下輸入位元A〔 9 : 6〕的 話’那麼第二X位址解碼器1 232則會將來自快閃 單元陣列3 0 4底部的第三十二條至第十七條字元線 在該情形下’因為在將第一 乂位址解碼器123〇定 十六條字元線以後，第二χ位址解碼器MU奋跳 十二條字元線，所以該字元線則首先與第—χ位址 1 230 α及後與第二又位址解碼器⑵2的順 質地鄰近。 、 ”」亦㈡、」,斤反向，所以 …位址解碼器123。將來自卿己憶體單元陣列3〇4 頂部的第一至第十六字元線定序 (巧以後弟一 X位址解碼器 92371 128 200410258 1232 7會將第十七到第三十二條字元線定序，以便使諸字 兀線與第一 X位址解碼器123〇以及第二χ位址解碼器 1 232的順序貫質地鄰近。接近有效的位it A〔 1 G〕|馬合到 Y/X位址疋序控制邏輯2 2丨6。在第一 X位址解碼器1 2儿 將來=快閃記憶體單元陣列304頂部的第一至第十六條字 兀線疋序以後，接近有效的位元A〔 1 〇〕則會切換。因此， 當接近有效的位元A〔10〕切換時，γ/χ位址定序控制邏 耳1 6則胃控制第二複數個位址定序缓衝器丨2〇8，以將 位兀A〔 9 ’ 6〕子集的順序反向，以致使第二χ位址解碼 益1232將第十七至第三十二條字元線定序。 ’ 參考第46圖，在本發明的另一具體實施例中，〇τρ 定序控制邏輯122G輸人來自BIST，端介面解碼器3 禮制信號’該信號指示現有BIST⑺裝自動㈣）模 來絲ο τ p (-次可程式）快閃記憶體單元。〇 τ p快、 體早兀係為部分的快閃記憶體單元陣列3〇4，其铲美才心 訊息而僅僅程式化-次’譬如例如描：二 ;= 車請的識別訊息。使用者將來自外部測試系統 用者：由BIST ”面’12的0TP快閃記憶體單元存取。使 用^將此〇ΤΡ快閃記憶體單元其中一個的位址輪入到 BIST介面312的暫存器1234内。 w的實例中，使用者將四個數據位元bsrq ^ ·/〕知入到介面312的暫存器1234内。當〇τρ 疋序控制邏輯122G輸人來自BIST前端介面解瑪哭… 指示現有BIST(内裝自動刺試）模式是用來存取一/ 92371 129 200410258
可程式)快閃記憶體單元的控制信號時，οτρ定序控制邏輯 U20乃控制通過閘】236，以將形成位元A〔4··子集的 第一複數個位址定序緩衝器」2〇6的子集耦合到BUT :面 312的暫存器1234。因此，BIST介面312的暫存器⑴* 的四個數據位元BSRQ〔 6 : 3〕係輸送 疋序緩衝1 2 0 6的子集内，以形成第 到第一複數個位址 一組位元A〔 5 : 0 兀A [ 4 · 1〕子集°最高有效的位元A〔 5〕與最低有 、勺位元A〔 〇〕並不使用於該情形中，而且op定序控 制邏輯U20則控制通過間極，以將那些位元a〔5〕與: 〔〇〕的位址定序緩衝器耦合到負電源Vss。以此方式，使 〕 用者私疋經由外部測試系統3丨8而存取之〇τρ快閃記憶體 早元的位址。
苓考第42圖與第47圖，冗餘定序控制邏輯} 222包括 冗餘定序致能邏輯1240與最大行位址選擇器1242。冗餘 定序致能邏輯1240輸入來自BIST介面312的控制信號、 BiST前端介面解碼器314與冗餘CAM邏輯8^。由此控 制^唬，冗餘定序致能邏輯丨24〇決定出冗餘快閃記憶體單 几是否由位址定序緩衝器]2〇2所定序。 茶考第48圖，快閃記憶體單元陣列3 〇4含有其中已經 *考第22圖而說明的核心快閃記憶體單元78〇與冗餘快閃 5己彳思體單元782。在將諸行的核心快閃記憶體單元780定 序的期間内’當達到核心快閃記憶體單元之最後行U24 的最後行位址（即，γ位址）的時候，M AXC A—REG信號則 予以確立。在將諸行冗餘快閃記憶體單元782定序的期間 130 92371 200410258 内’當達到最後行冗餘快閃記憶體單元！ 246的最後行位址 (亦即’ Y‘位址）時，TGL01信號則予以確立。 冗餘定序致能邏輯1240產生DIAG信號，該DIAG信 號係在當冗餘快閃記憶體單元782僅未與定序的核心快閃 記憶體單元780定序的時候予以確立到邏輯高狀態，並且 在將冗餘快閃記憶體單幻δ2連同核心快閃記憶體單元 7—8〇 :來定序㈣候設定在邏輯低狀態。就以下的情況而 5 ’几餘定序至夂能邏輯1240將DIA(M言號確立到邏輯高狀 態： ⑷當來自BIST前端介面解碼^14的控制信號指示 現有BIST模式用於核心快 叫。己k'體早兀陣列7 8 0的對备 線程式時·， 月 (B) 當來自BIST前端介 面角午馬裔3 1 4的控制信號指示 現有BIST模式用於核心快 σ 閃€ fe'體早元陣列78〇的對自 線拭除確認時； Θ (C) 當將來自冗餘CAM馮綷/ 騎域輯884的YCE〔 1〕信妒 立到指μ有有用冗餘”記憶料元已經使用來修^ 良核心快閃記憶體單元的邏輯高狀態時；以及 (D) 當來自BIST介面m Λ ,B .,. 的控制信號指示現有測試模 式是用在替代Bist(内裝自 飞杈 护 勖測忒）板式的手動測試模式 不然的話，定序致使邏輯】 狀態。 ‘4。將—信號設定在邏輯低 最大行位址選擇器1?4 〜依據DIag信號是否設定在邏 92371 131 200410258 輯高或者低狀態，而選擇MAXCA信號當作MAXCA_REG 信號或者與REDADD信號進行ANDed(及）運算的TGL01 信號的其中一者。當將DIAG信號確立到邏輯高狀態時， 最大行位址選擇器1242則選擇MAXCA_REG信號當作 MAXCA信號。另一方面，當將DIAG信號設定在邏輯低 狀態時，最大行位址選擇器1 242則選擇與RED ADD信號 進行ANDed(及）運算的TGL01信號來當作MAXCA信號。 馨第49圖顯示由最大行位址選擇器工242所使用之信號 的時序圖’包括CLK信號1250。參考第48圖與第49圖， 當在CLK信號1 250的第一週期1 25 1上，在Y位址的第 一複數個位址定序緩衝器1 206内，達到核心快閃記憶體單 元780之最後列1244的位址時，MAXCA—REG信號1252 係由Y/X位址定序控制邏輯1 2 1 6所確立。當第一週期後 的CLK信號1 2 5 0的第二週期i 2 5 3開始時，冗餘定序控制 邏輯1 2 2 2則控制Y位址的第一複數個位址定序緩衝器 φ 1 2〇6，以將諸行的冗餘快閃記憶體單元定序。 在本發明的一具體實施例中，至少有兩個有效位元A 〔1 ·· 〇〕是用來將諸行的冗餘快閃記憶體單元782定序。 在實例快閃記憶體裝置中，各快閃記憶體單元的冗餘區塊 具有十六個冗餘I/O5 S (輸入/輸出），以用來存取冗餘元件。 在違貫例中’各冗餘元件係與此十六個冗餘I/〇，s的其中 八個有關，以致使各冗餘區塊具有兩冗餘元件。此外，冗 餘快閃記憶體單元的四冗餘行與此些I/〇，s的每一個有 關。因此，該兩個位元A〔] : 〇〕則使用來將此四冗餘行 9237】 132 200410258 的冗餘快閃記憶體單元的每一個定序以用於各I/〇，s。 在諸行冗餘快閃記憶體單元782的此種定序期間内， 將REDADD信號1254確立到邏輯高狀態。確立到邏輯高 狀態的REDADD則使該四個更有效的位元a〔 5 : 2〕免於 切換。因為在CLK信號1250的各週期上有最低有效兩位 元 A〔 ！ ： 0〕從、、U"、、、10"，01"到、、〇(Γ 地遞減，以 使諸行冗餘快閃記憶體單元782定序，所以REr)ADD則予 以確立到邏輯高狀態。 參考第4 8圖與第4 9圖’在冗餘快閃記憶體單元7 8 2 之最後行1246的位址、、0CT由第一複數個位址定序緩衝器 1206的最低有效兩位元a〔 1 : 〇〕所定序以後，TGL〇1 信號1256則在CLK信號1250的第五週期1257期間内予 以確立到邏輯高狀態。當因為最低有效兩位元A〔丨· 〇〕 回到設定為、、U〃，而REDADD信號1254則往回設定在邏 輯低狀態的時候，REDADD信號1254則維持在邏輯高狀 態，直到CLK信號1250的第五週期1 257結束為止。 參考第47圖、第48圖與第49圖，假如將DIAG信號 確立到邏幸葺高狀態的話，那最大行位址選㈣1242則選擇 MAXCA信號當作稍早在CLK信號1 250的第一週期1251 内所確立的MAXCA-REG信號。在該情形中，諸行快閃記 fe體單兀304的處理停止於核心快閃記憶體單元78〇的最 後一订.1244，而且諸行冗餘快閃記憶體單元782並沒有予 以處理。另一方面，假如將DiAG信號設定在邏輯低狀態 的話，那最大行位址選擇器丨242則選擇MAXcA信號當作 92371 13 200410258 與REDADD信號進行ANDed(及）運算的TGL01信號。 在第一複數個位址定序緩衝器1 206的最低有效兩位 元A〔 1 ·· 0〕已經定序於諸行的冗餘快閃記憶體單元782 以後，在第49圖中所示的，此MAXCA信號1 258係在CLK 信號的第五週期1257内予以確立在邏輯高狀態。在該情形 中’諸行快閃記憶體單元304的處理並沒有停止於核心快 閃έ己憶體單元780的最後一行1 244，以致於亦可同樣地將 諸行冗餘快閃記憶體單元782處理。 參考第5 0圖，在本發明的另一具體實施例中，位 址定序控制邏輯丨2 1 6輸入來自前端介面解碼器3丨4的控制 信號，其指示現有的BIST(内裝自動測試）模式是用來測試 快閃記憶體單元陣列304之各區段用的個別wpCAM(寫入 保護内容可定址記憶體）。參考第5丨圖的表，在快閃記憶 體單兀的一實例陣列3 〇4中，快閃記憶體單元陣列3⑽分 成快閃記憶體單元的三十二個64千位元組的區段。此外， 隶後的64千位元組區段則進一步分成四個更小的子區 段，包括為32千位元組區段的子區段#3】、為8千位元纽 區段的子區段#32、為8千位元組區段的子區段#33以及為 1 6千位元組區段的子區段#34。全部的三十一個先前區 段，包括區段#〇、區段#1、區段#2等等到區段#3〇均為㈥ 千位元組的區段。 蒼考第50圖與第51圖，當隨後控制邏輯916輸入來 自前端界面解碼器314的控制信號時，該控制信號指示著 現有BIS丁（内裝自動測試）模式是用來測試快閃記憶體單元 9237] 134 200410258 陣列304之各區段的個另,j wpcA]y[(寫入保護内容可定址記 憶體），隨後的控制邏輯1216控制著第三與第四複數個位 址定序緩衝器121〇與1212之位元〔19: 15〕的定序。此 外在忒6形中，疋序控制邏輯丨2丨6控制著第二複數個位 址定序緩衝器丨2〇8之一子集位元A〔14: 12〕的定序。 茶考第51圖圖表的最後一行，為了存取區段#34、區 段B3、區段#32與區段#31，定序控制邏輯以^控制著第 二複數個位址定序缓衝器1208的子集，以用來將三位元A 〔1 4 . 1 2〕疋序。二位元a〔 1 4 : 1 2〕是從區段#3 4的、、j j 〇 "， 隨後排序到區段#33的、、101 〃，隨後到區段#32的、、1〇〇//， 以及隨後到區段#31的、、011〃。在三位元A〔 14: 12〕的 此種定序内，五位元A〔 19: 15〕是適用於、、imK的位 兀圖案上。當區段#31以三位元a〔14: 12〕是、、οικ來 達到時’位元A〔 1 4〕則已經從邏輯高狀態、、丨〃切換到邏 輯低狀態''0〃。 在該點以後，Y/X位址定序控制邏輯i 2丨6控制著第三 與第四位址定序缓衝器1210與1212，以遞減1位元地; 區段#30、區段#29等等到區段#0地排序。此外，在區段#3〇 已經以三位元A〔 14 : 12〕是、、〇1〇〃而來存取以後，位元 〔1 4〕的緩衝器則從位元A〔 1 5〕的緩衝器斷開，而且γ/χ 位址定序控制邏輯m6可使位元Α〔 12〕的緩衝器免於切 換，以便將三位元A〔 14 : 12〕固定在、、〇1〇"，以用於剩 下的64千位元組區段#30至區段#〇。 以此方式，第二複數個位址定序緩衝器]2 〇 8之子集的 92371 135 200410258 二位兀A〔 14 : 12〕係用來定序子區段#34、#33、#32與 1的位址。然後，在將子區段#34、#33、#32與#3 1定序 以後，二位元A〔 14 : 12〕係固定在、、010"，第三與第四 位址疋序緩衝器1 2 1 0與1 2 1 2的五位元A〔 1 9 : 1 5〕則予 、i^減1位元’以用來將剩下6 4千位元組的區段# 3 〇至區 •k #〇疋序。因此’在定序3丨個64千位元組區段的期間内 (#30至#0)，子區段#34、#33、#32與#31並沒有以第二複 鲁 數们位址疋序緩衝荔9 〇 8之子集的三位元A〔 1 4 : 1 2〕來 定序。 蒼考第52圖，在本發明的另一具體實施例中，γ/χ位 址定序彳工制邏輯丨2丨6輸入來自前端界面解碼器3丨4的控制 信號，^指示現有BIST(内裝自動測試）模式是用來拭除削 減組蒼考單兀。參考第丨3圖，參考快閃記憶體單元係置 灰蒼考電路514内，並且提供由比較器電路516所使用的 蒼考電流位準，其中已經參考第13圖而來說明。在本發明 • 的二具體實施例中，參考快閃記憶體單元包括ERV(拭除確 5忍）蒼考單兀，以提供用來決定快閃記憶體單元是否已經在 拭除確認過程内予以有效率地拭除的電流位準。 此外/ RDV(頊取確認）參考單元提供在讀取確認過程 内使用的電流位準。PGMV(程式確認）參考單元提供用來決 定快閃記憶體單元是否已經在程式確認過程内予以有效率 地程式化的電流位準。參考第5]圖與第53圖，apdevi 蒼考單元提供在APDEV(拭除確認後的自動程式干擾）過 程内所使用的電流位準，以用於較小的子區段（亦即，第5 ] 92371 】36 200410258 圖的子區段#31、32、33與34)。另—方面，ApMv2參考 單元連同APDEV1參考單元提供在APDEV製程内所^用 的包流位準，以用於規律性的64千位元組區段（亦即，在 第51圖的區段#0至30)。此參考單元與此確認過程係為一 1戒諸快閃記憶體裝置技術的人所知。 參考第52圖，當Y/X位址定序控制邏輯1216輸入來 自前端界面解碼器314的控制信號，而現有BIST(内裝自 動測試）模式用來削減一組參考單元時，γ/χ位址定序控制 邏輯1216則控制通過閘1260，以將來自ms丁界面312 之暫存器I234的兩位元BSRQ〔 1〇 : 9〕耦合到第一複數 個位址定序緩衝器1206的子集，以來儲存最小的兩個顯著 位兀A〔 1 : 〇〕。在該情形中，來自BIST界面312暫存器 1234的兩位元BSRQ〔 10: 9〕係當作第一複數個位址定序 緩衝益1 2 0 6的最小兩顯著位元a〔 1 : 〇〕地輸送。該使用 者經由外部測試系統3 1 8而進入BIST界面3 1 2之暫存器 1234 的兩位元 BSRQ〔 1〇 : 9〕。 蒼考第53圖，第一複數個位址定序緩衝器12〇6的最 低有效三位元A〔 2 : 0〕是使用來定序erv、RDV、PGMV、 APDEV1與APDEV2參考單元。第53圖的圖表說明最低 有效二位元A〔 2 · 0〕之位元圖案的實例，以來顯示ERV、 RDV、PGMV、APDEV1與APDEV2各參考單元的位址。 在第53圖的實例中，ERV參考單元是由最低有效三位元A 〔2 : 0〕的位元圖案 '、丨】丨"所代表，RDV參考單元是由 位元圖案、、1] 0〃所代表，PGMV參考單元是由位元圖案 137 92371 200410258 二01"所代表’ APDEV1參考單元是由位元圖案 =表，以及APDEV2參考單元是由位元圖案、'(nr所 代表。 "圖s，·頁不用來拭除削減參考單元以當作(内奢 牛動測試)模式之步驟的流程圖。具有與第15圖流程圖諸 ^聚相同參考數字的第54圖流程圖諸步驟，其說明類似參 弟15圖的說明。參考第M圖，在開始狀態以後（第w :的步驟552與554)，將最低有效兩位元A〔 1 : 0〕的位 7圖案檢測(第54圖的步驟1261)。假如使用者已經不進入 取：有效兩位元A〔1:0〕的位元圖案、、『的話，那麼 、J曰、入％式削減程序（第54圖的步驟KM)，以用來削減 使=程式化電壓之RDV、PGMV、ApDEVl與綱㈣參 考單兀的其中一個。此程式參考削減程序係為一般熟諸快 閃兄憶體裝置技術的人所知。 方面使用者進入最低有效兩位元a〔 1 : 〇〕的 :立：圖案、、Π'以用來引動第54圖的拭除削減程序。在 f ^形中，在取低有效三位元A〔 2 ·· 0〕中的位元圖案則 疋 U 1 〃，而且確認1與確認2狀態可予以進入，以在匹 配步驟562上決定ERV參考單元的電流位準是否在可接受 的範圍内。假如在匹配步驟562上，ERV參考單元的電流 位準不在可接受範圍内的話，那麼則不會施加(最 大脈衝總數）數目的拭除脈衝（第54圖的步驟564)，隨後則 會進入充電狀態(第54圖的步驟566貞568)，以將拭除脈 衝施加在全部 ERV、RDV、PGMV、APDEV1 與 APDEV2 92371 138 200410258 ARVSSO電壓 pGMV參考單 拭除脈衝則施 蒼考單兀。在此充電狀態期間内，具有第一 準々弟拭除脈衝係施加在ERV、RD V與 兀上，而具有第二ARVSS1電壓位準的第二 加在APDEV1與APDEV2參考單元上。 ^ 、558、560、562、564、566 與 568 會因 A、择 增到脈衝她备而舌> 士 u為遞 心 數而重禝，直到E Rv參考單元的電流位準 :的现圍内’而脈衝總數沒有達到最大脈衝總數為止： 或々直到脈衝總數達到最大脈衝總數，而灸 電流位準不在可接円咖* L ，号早疋的 脈衝總數，而ERV夫去„ - ά 数違到取大 的話，那棒：：電流位準不在可接受範圍内 與57?)n;進入HANG(懸置）狀態（第54圖的步驟570 -)(錢形中，；^成功地將電流參考單 芩考單元的電流位準是在可接受範圍内 Ρ»ϊ J=L · 一 IPX ^ ηκν 脈衝總數不達至田 又巳llj内， 流參考單^广、、〇 1 Η η成功地將 式/為減。在该情形中，可將最 位元A〔 1 ·· 0〕的仏一 竹取低有效 J的位兀圖案再度檢測（第54圖 假如最低有效兩位元A「〗1264^ 视兀A〔 1 · 〇〕的位元圖案是、、 那PGMV來考罝〜丨 才疋υι的活 D 早兀則已經予以拭除消減。不麸，則A | 到PGMV參考單元。 …、則南未: 在該情形中，趑贫_田 字弟二最低有效位元A〔 9〕的你— (第54圖的步赞1〇“ 凡Α^」的位兀檢； 1266)。參考第53圖，假 位元A〔 2〕達刭、沾 罘一取低有3 延到韙輯低狀態、、〇"的爷，那麻旧"二 元綱EV2”h ^那麼錢參考」 在该十月形中，ERV、RDV、P(3mv 92371 ]39 200410258 APDEV1 與 APDEV2 各灸去 此，第一與第二位址定拭除削減則會完成。因 始…與X位址(第54=12。2與1204會重設到開 4圖的步驟1268)，而且合進入浐 式削減程序（第54圖的步 曰進入秩 壓的ERV參考單元。此矢狂八亿兒 4考程式削減程序係為一般孰諳供 閃冗憶體裝置技術的人所知。 … 、 在回參考步驟1 2 6 6，個士σ楚一田y > 版如弟二攻低有效位元a〔 2〕
沒有達到邏輯低狀態、、的 π 的活，那麼三個最低有效位元Α L 2 · 〇〕則會予以遞減一 4凡（弟54圖的步驟1272)，以排 序至j下一參考單元。在已經將失去$ — 肝tKV参考早兀拭除削減以 ^，從步驟 556、558、56()、562、564、566 到 568,三個 珉低有效位兀A〔 2 : 〇〕會遞減一位元而到、、丨丨〇〃，以來 拭除削減RDV參考單元。隨後，在已經將RDv參考單元 拭除削減以後，從步驟556、558、56〇、562、Μ#、VS 到568，三個最低有效位元A〔 2 : 〇〕會遞減一位元而到 、、1 〇 1 〃，以來拭除削減PGMV參考單元。 參考第54圖的步驟1264，在已經將pGMv參考單元 拭除削減以後，最低有效兩位元A〔 1 ·· 〇〕的位元圖案則 是、、〇 1 ’’。在該情形中，具有第一 ARVSS〇電壓位準的拭 除脈衝會自ERV'RDV與PGMV參考單元退耦（第54圖的 步驟1 274)，以致使在任何隨後的充電狀態内，不再將拭 除脈衝施加在ERV、RDV與PGMV參考單元上（第54圖的 步驟566與5 68)。因為ERV、RDV與PGMV參考單元已 經予以拭除削減，所以具有電壓位準ARVSS 1的拭除脈衝 92371 140 200410258 會僅僅编合到以及施加在APDEV1與APDEV2參考單元 上’而且從此點上’沒有任何拭除脈衝會施加在ERV、RDV 與PGMV參考單元上。 在最低有效三位元A〔 2 : 〇〕遞減到、、1 〇〇〃時，從步 驟 556、558、560、562、564、566 到 568 , APDEV1 參考 單元會予以拭除削·減，而第二拭除脈衝電壓位準ARVSS 1 則會僅僅在充電狀態時施加在APDEV1與APDEV2參考單 元（第54圖的步驟5 6 6與5 6 8)。隨後，在已經將APDEV1 蒼考單元拭除削減後，從步驟556、558、560、562、564、 5 66到5 68，最低有效三位元a〔 2 : 0〕則會遞減一位元而 到、、〇 11 ’’，以來拭除削減APDEV2參考單元，而在充電狀 態的第二拭除脈衝電壓位準（ARVSS1)則會僅施加在 APDEV1與APDEV2參考單元上（第w圖的步驟566與 5 68)。在已經將APD]EV2參考單元拭除削減之後，第三最 低有效位元A〔 2〕則會在步驟} 266上受到檢測，而且用 來拭除削減 ERV、RDV、PGMV、APDEV1 與 APDEV2 參 考單兀的程序則會因為第54圖的步驟1268與m〇而結 東。 參考第55圖，在本發明的另一具體實施例中，γ/χ位 址疋序控制邏輯丨2丨6輸入來自前端界面解碼器3丨4的X内 最 小取大一Υ最小最大控制信號。當將X最小最大控制信號設定在 i^輯同狀悲’而γ最，】' 最大控制信號設定在邏輯低狀態時， Y/X位址定序控制邏輯1 2 1 6則控制Y位址的第一複數個 4止疋序緩衝态]2 〇 6，以於將此一字元線位址遞增以前， 9237] 14] 200410258 定序X位址之第二複數個位址定序緩衝器丨208之字元線 位址的各位元線位址。在該情形中，將一列（即，字元線） 快閃記憶體單元之各位元線位址的快閃記憶體單元於定序 到下一列快閃記憶體單元以前處理。 另一方面，當將X最小最大
悲’ γ最小最大控制信號設定在邏輯高狀態時，γ/χ位址定 序控制邏輯1216則控制Χ位址的第二複數個位址定序緩 衝1 2 0 8以方：將此一位元線位址遞增以前，定序γ位址 之第一複數個位址定序緩衝器12〇6之位元線位址的各字 元^位址。在該情形中’在定序到下—行快閃記憶體單元 以前’處理於快閃記憶體單元之一行（即，位元線）之各字 址的快閃記憶體單元。此X最…與h…控制 k順序上提供了靈活性，以處理諸行與列的快閃記情 體单，’ Μ於不同的BIST(内裝自動測試）模式。 ，考弟56圖，在本發明的另一具體實施例中，γ
址定序控制邏轾1 ? Κ ^ λ + A 1JL +耳216輻入來自前端界面解碼器314的控制 Ίσ號’其才曰示著現右 ρ, | ς τ . 兮己，丨.咅辨輩_ ^ Τ(内凌自動測試）模式是用於快閃 口己肢單凡的棋般装々 6Wit 在此棋盤BIST模式中，將交替 勺U閃5己憶體單元存，並 ,, Λ ^ /、係為一般熟諳快閃記憶體裝4 技術的人所知。因去 衣夏 入# έ 1山 田Υ/Χ位址定序控制邏輯1216輪 入來自刚端界面解琚哭u /^ BIST(j^ ^ ^ 、、口口 的控制信號時，其指示現有 1 (内裝自動 '則 η 巧 ^ r 、忒）板式疋用於棋盤BIST模式，那Υ/χ 位址定序控制邏輯12]6μ ★ Μ卩Υ/Χ 衝器1 206，以僅標 、 者弟複數個位址定序緩 換五位元Μ5: 1〕的子集，以將γ 9237] ]42 200410258 位址遞增兩倍。因此，最低有效位元A〔 〇〕則不會因為— 行的快閃記憶體單元而切換，以致使一行快閃記憶體單元 内的交替式快閃記憶體單元能夠存取，以在棋盤BIST模 式中予以程式化。 不過，當第二複數個位址定序緩衝器1 2〇8的位元A 〔1 4 ·· 6〕遞增時，最低有效位元a〔 〇〕則會被切換一次。 在最初的一次切換以後，最低有效位元A〔 〇〕不會僅僅因 為其它位兀A〔 5 : 1〕被切換以將γ位址遞增兩倍而被切 換以致使一列快閃記憶體單元内的交替式快閃記憶體單 元能夠予以存取。在X位址的位元A〔 14 : 6〕遞增時， 最低有效位元A〔 0〕的最初一次切換會導致在一行快閃吃 憶體單元内的交替式快閃記憶體單元受到存取。 茶考第57圖，在本發明的另一具體實施例中，γ/χ位 址定序控制邏輯1216輸入來自前端界面解碼器314的控制 信號，其指示著現有BIST(内裝自動測試）模式是用於快閃 記憶體單元的對角線程式或者拭除確認。在此一對角線 BIST模式中，只有在一區段快閃記憶體單元之對角線位置 上的快閃記憶體單元受到存取。一對角線位置係定義為具 有相同行數目與相同列數目的位置。參考第58圖，實例區 段1 280是由八個子區段組成，其包括第一子區段、 第二子區段1 284、 第五子區段1290、 第三子區段1286、 第六子區段1292、 第四子區段1 288、 苐七子區段1294與 第八子區段1 296。八個子區段1 282、1284、1 286、i288
個各具有相等行數與列 9237] 143 200410258 數的快閃記憶體I ^ A i/ 士 早兀，以便使此八個子區段的每一個都具 有個別的對角線（如第58圖中的虛線所示）。 、 一 # ^ <口子區段其中-個的對角線的快閃記憶體 卓元的位址，JL得说山监v a 一 一 如、二由將Y位址位兀A〔 5 : 〇〕與X位址 位元A〔14.6〕兩者遞減一位元而來定
γ位址位元八〔5。〕的六位元與六個最低有效乂址：元 A〔 11 · 6〕兩者均予以遞減一位元，以用來存取在一對角 線位置上的各快閃記憶體單元。在該情形中，將三個最高 有效X位址位元〔14: 12〕遞減，以來定序八個子區段门 1282、1284、1286、1288、129〇、1292、’1294 與 a% 的 各個。因& ’諸快閃記憶體單元的八個對角線(由第58圖 各子區段的虛線所示）與八個子區段1282、ΐ284、Η%、 1288、1290、1292、1294與1296每一個的一條對角線則 以此方式來存取。 在該情形中，將γ位址A〔 5 : 〇〕的六個位元初始化 到為六個邏輯高位元、、π丨丨丨丨〃的開始γ位址，並且同樣 將X位址A〔 1 4，6〕的九個位元初始化到為九個邏輯高位 兀1 ]] 1 1 1 11 1 "的開始Y位址。然後，將Y位址A〔 5 ·· 〇〕遞減一位兀’並且隨著發生於各成功的對角線程式確認 或者對角線拭除確認的該位址定序器的各時脈循環而同樣 將X位址A〔 14,6〕遞減}位元。當γ位址〔5 : 〇〕的六 個位元達到六個邏輯低位元、、〇〇〇〇〇〇"並且當χ位址A 〔1 ]· 6〕的六個最低有效位元達到六個邏輯低位元 '' 00000(Τ的時候，在第58圖八個子區段其中一個的對角 9237] 144 200410258 泉位置上的所有快閃記憶體單元則已經予以存取。 在該點上，由於將三個最高有效X位址位元A〔 14 : 12〕遞減一位元，所以γ位址〔5 : 〇〕的六個位元會再度 ㈣邏輯高位元、、⑴η「，而且乂位址ΑΠι: 6〕的六 個最低有效位元則同樣轉到邏輯高位元、、丨1丨1丨1,,,以用來 定序諸子區段 1282、1284、1286、1288、129〇、1292、Η% 方式，當六 、' 000000〃 輯低狀態， 與12 9 6接著T —個之對⑽位置的快閃記憶體單元。以此
個Υ位址位兀Α〔 5 : 0〕達到六個邏輯低狀態 而且九個X位址位元A〔 14 : 6〕達到九個邏 其係分別從初始化於、、11111K與、、limiiii// 叩且田於在發生於各成功 線拭除確認的位址定序器的各時脈循環上 元A:5: 〇〕與九個X位址位元A"4: 6〕各遞減一位 元的…那麼在八個子區段mm· 1290 、 1292 、 1294 與 夕 \ 机么 & _ ^ y對角線之各條上的快閃託 憶體早元則可予以存取。
〜丨息月豆平兀I罕列3 0 之位址的定序是藉由位址定序控制邏輯η 緩衝器而進行於晶片上。因此，部： 318的接腳並不使用於快閃記憶體單元陣列304 =，，: 此種定序。由於來自外部測試系心 ：位址 的使用，較高數目的半導體〜 取小數目接 數目的外部測試系統而來同時地測試… ”妾 裝置製造期間内將產量f 1以^在快閃記憶 屋里取大化。此外，因為諸快閃記憶: 92371 145 200410258 單元陣列位址的此種定序 k订方；日日片上，所以進行此位址 定序的速度並不會受到外邙 4測试$統谷量的限制。因此， 就複數個BIST模式而士 ,, 。’快閃記憶體單元陣列之諸位址 的此種定序可能會更加有效率。 前文僅僅當作實例，廿τ +斤/ _ 、 、] 亚不打鼻受到限制。例如，其中 所《兒明或綠不的任何數 U敎目僅僅當作實例。此外，第42至 58圖各別組件的實施過程係為-般熟諳電子技術的人所 t。例如，包括γ/χ位址設定/重設邏輯1214、γ/χ位址 疋序控制邏輯1216、CAMf肉六-Γ — Μ(内合可疋址記憶體）定序控制邏 輯1218、〇ΤΡ定序控制邏輯 、科以與几餘疋序控制邏輯1222 的位址定序控制邏輯120 耳 ϋ4仏可能以數據處理裝置來實 施，譬如用來實施如_妒孰& 般…、°日兔子技術者所知之功能的可 程式化邏輯裝置。太；心 卷月僅X以下申請專利範圍與其等 物所定義者之限制。 的圖案產㈣ …：效產生核心快閃記憶體單元陣列之程式化狀態與拭 于'狀悲之希望位兀圖案的機制是該複數個BUT模式的 ：；個所希望的。在先前技術H希望位元圖案係儲存 ' 4體裝置中。不過，由於大多數的BIST模式 數個BIST模式之各個的相對庫 夂 |口」丨° q “ I望位兀圖案的此種健 可能需要不合咅的士主邋辦θ』 省# 。 大半冷肖豆日日粒面積，以用於記憶體裝 置。 χ “ '麥考第59圖，在本發明的另一態樣中，產生各BIS丁 式之希望位兀圖案的系統]3 〇〇包括複數個圖案產生邏 9237] ]46 200410258 輯單元1302與圖案選擇器13〇4。參考第圖與第59圖， 第59圖的位址定序器524、狀態機316的後端BIST控制 益5〇2、匹配電路520與快閃記憶體單元陣列304在功能 吳結構上類似第1 3圖的相同參考數字區塊，如其中已經說 月者此外，根據本發明的一具體實施例，圖案產生邏輯 單元lj 〇2與圖案選擇器13 04包含第13圖的位元圖案產生 器 5 1 8。 裣數们圖案產生邏輯單元丨3 〇2輸入來自位址定序器 _ 5 24的個別X位址與個別γ位址，以用於快閃記憶體單元 陣列3〇4之各快閃記憶體單元的個別位置。複數個圖案產 生避輯.早兀1302使用X-位址與位址，以產生複數個位 兀圖案。圖案選擇器1304輸入來自後端狀態機316之後端 BIST控制器5〇2的控制信號，以及來自複數個圖案產生邏 輯單元1 302的複數個位元圖案。圖案選擇器13〇4依據來 自後端BIST控制器502的控制信號，而選擇來自複數個 圖案產生邏輯單元1 302之複數個位元圖案的其中一個，以馨 當作希望的位元圖案。 匹配電路520係耦合到圖案選擇器13〇4並且輪入來自 圖案選擇器1 304的希望位元圖案。匹配電路52〇將來自圖 案選擇器1304的希望位元圖案與快閃記憶體單元陣列3⑽ 的測量位元圖案相比較，以在現有BIST模式的痛認狀態 期間内，將此一比較結果發送到後端BIS丁控制器5⑽，以 指示出其中已經說明的通過或者失敗結果。根據^發明的 一態樣，複數個圖案產生邏輯單元]3〇2與圖案選擇器 9237] 147 200410258 係製造於具有快閃言 晶粒上。 己憶體單元陣列3 04製造 於上的半導體 蒼考第60圖，在_杂 包括程式圖案產生圖案產生邏輯單元1302 簡、對肖_/= 、拭除㈣產生邏輯單元 Μ "生邈輯単元131〇與棋盤式圖案產生邏
的每-個產生—個別ί:早元13〇6、_、131。與1312 體單元陣…輸出係為對應快閃記憶 輯狀態。程式圖宰產生…之個別位置的個別邏 (亦即，、、。〃狀態)給,二:二13。6產生一邏輯低狀態 記憶體單元的位置^閃§£fe體早元陣列304内每個快閃 -邏輯高狀雜α 拭除圖案產生邏輯單元1308產生 内的久卜門。即’ 1 "狀態）給快閃記憶體單元陣列304 内Θ。i、閃，己憶體單元位置。 藉由僅僅在快閃 上產生遴i。尔& °己[心月豆早兀陣列3〇4之各對角線位置 = 耳低狀態(亦即，'、。〃狀態小對角線圖案產生邏 輯早兀1310產生一 口木座王璉 單元1310輸入由位址=位兀圖案。對角線圖案產生邏輯 閃記憶體單元之個別/ 2 4所產生，以用來指示出快 9、Α 位置的Χ位址六個位元All、Al〇、 Α9、Α8、Α7 與 Α6 Α2、幻肖Α0,以用 位址六個位元Α5、Α4、A3、 個別邏輯狀態給快閃記憶體單元的個=:圖“產生 错由產生交替的邏輯低與 己 列304之伊閃^ 陕閃圯丨思體早兀陣 產生邏輯 曰產生一棋盤式位元圖案。棋盤式圖案 92371 148 200410258 產生邏輯單元13 12輸入來自位址哭 低有峙y - 疋序。。524的X位址最 &有效位兀A6與Y位址最低有 楫盤_ 匕有放位兀A0,以根據希望的 個別位置。 k輯狀怨給快閃記憶體單元的 『二圖顯示對角線圖案產生邏輯單元_的實例實 私，其包括卜互斥或閘1314、第二互斥或閘1316、 =互斥如-、第四互斥或閘⑽、第五互斥或間 弟/、互斥或閘1324與或閘U26。第一 罝古v Z〇弟互斥或閘1314
〆、有X位址的最低有效位元A /、 的取低有效位元 作為輪入。第二互斥或閘1 3 i 6呈右γ U16具有X位址的第二最 1有效位元八7與Y位址的第二最低有效位元幻以作為 輪入。第三互斥或閘1318具有X位址的第三最低有效位 兀A8與γ位址的第三最低有效位元A2以作為輪入。 同樣地，第四互斥或閘132〇具有乂位址的第四最低 有效位元A9與γ位址的第四最低有效位元A3以作為輸 入。第五互斥或閘1322具有X位址的第五最低有效位元 A 1 〇與Y位址的第五最低有效位元A4以作為輸入。第六 互斥或閘]324具有X位址的最高有效位元A1 ]與γ位址 的最高有效位元A5以作為輸入。或閘1 326具有各互斥或 間 13 14、13 16、1318、132〇、1322 與 1324 的輸出以作為 輪入。因此，對角線圖案產生邏輯單元131〇的各輸出則陳 述如下： 輸出= (A0(I]A6)+(A1[]A7)+(A2[]A8)+(A3[]A9) + (Α4Π Α10)+ (Α5Π All) 92371 149 200410258 在此，符號''□〃代表互斥或功能而且符號、+〃代 表或功能。 第62圖顯示包括互斥或閘極1 330之棋盤式圖案產生 邏輯單元1 3 1 2的實例.實施情形。第62圖的互斥或閘極 1 3 3 0具有X位址的最低有效位元A 6與Y位址的最低有效 位元A0當作輸入。因此，對角線圖案產生邏輯單元1 3 1 0 的各輸出則陳述如下： 輸出=A0[] A6 在此，符號''□〃代表互斥或功能。 第63圖顯示由四行與四列快閃記憶體單元組成的實 例快閃記憶體單元陣列3 04。基本的快閃記憶體單元陣列 具有很多行與列的快閃記憶體單元。不過，為了使說明清 楚，遂將4行乘4列的快閃記憶體單元陣列顯示於第63 圖中。在第一列與第一行的快閃記憶體單元位置稱為 '' al "，在第一列與第二行者稱為a2"，在第一列與第三 行者稱為'' a3 "，而且在第一列與第四行者稱為、、a4 "。在 第二列與第一行的快閃記憶體單元位置稱為'' b 1 〃，在第二 列與第二行者稱為'' b2〃，在第二列與第三行者稱為b3 "， 而且在第二列與第四行者稱為b4〃。在第三列與第一行的 快閃記憶體單元位置稱為'' c 1〃，在第三列與第二行者稱為 c2 〃，在第三列與第三行者稱為'' c3 〃，而且在第三列與 第四行者稱為'' c4〃。在第四列與第一行的快閃記憶體單元 位置稱為d 1 "，在第四列與第二行者稱為'、d2 "，在第四 列與第三行者稱為'' d3 "，而且在第四列與第四行者稱為 150 9237] 200410258 d4"。 蒼考第64圖，當現有BIST模式是用來程式化快閃記 體單元陣列3 〇 4的各快閃記憶體單元時，希望的位元圖 案則是邏輯低狀態、、〇〃，以用於快閃記憶體單元陣列3〇4 的各個位置。參考第65圖，當現有BIST模式是用來拭除 快閃記憶體單元陣列3 04的各快閃記憶體單元時，希望的 位兀圖案則是邏輯高狀態、、丨〃，以用於快閃記憶體單元陣 列3 0 4的各個位置。
參考第66圖，當將現有BIST模式用來棋盤式程式化 快閃記憶體單元陣列304的時候，希望的位元圖案則是交 潫的邂輯低與高狀態、、〇〃與 '、丨〃，以用於快閃記憶體單元 陣列304的任何兩鄰近快閃記憶體單元。參考第圖，去 現有BIST模式是用來對角線地程式化快閃記憶體單元陣 列304時，希望的位元圖案則是邏輯低狀態、、〇〃，以僅僅 用在置於快閃記憶體單元陣列3〇4之對角線上的快 體單元。 、」‘ fe
，$，乐⑽圖興弟64圖，將程式圖案產生邏輯單 1 3 〇6的輸出選定，其係為快閃記憶體單元陣列π*之 2置的邏輯低狀態、、〇〃，以來產生第64圖的希望位天 :^具有常常予以閂鎖之邏輯低狀態、、〇〃的邏輯電路 —般熟諳電子技術的/ ^ Λ ^ , 文何的人所知。或者，芩考第6〇圖與 圖’將拭除圖案產生邏輯單元1308的輪出選定么 閃'己憶體單元陣列304之任何位置的邏輯高狀態、、κ 來產生第65圖的希望位元圖案。具有常常予以閃鎖之彳 9237] 15] 200410258 高狀態Μ " 參考第 的邏輯I 1 路k為一般熟諳電子技術的人所知。 6 0圖、塗< Ί 61圖與第67圖，對角線圖案產生邏 輯單元1 3 1 0的輸出是使 元圖案。第68圖顯示第 用來產生第67圖的希望對角線位 6 〇圖快閃記憶體單元陣列各位置 之個別X位址Μ Υ仇址的實例圖表。要注意的是，就在稱 為'' a 1 〃之第一行與第 列上的快閃記憶體單元位置而言， X位址的六個位tlUii、A10、A9、A8、A7與A6)是
111111 ’而Y位址的六個位元（A5、A4、A3、A2、A1 與AO)是Mum〜X位址指示快閃記憶體單元的行位置， 而Y位址指示快閃記憶體單元的列位置。在第68圖中， 就相同列内的任何兩鄰近快閃記憶體單元而言，X位址係 在相同列裡，從左至右地遞減一位元。相同地，就相同行 内的任何兩鄰近快閃記憶體單元而言，γ位址係在相同行 禮，從上至下地遞減一位元。由於此種位址命名，第6工 圖之對角線圖案產生邏輯單元1 3 1 〇的實施情形會產生第 6 7圖的希望對角線位元圖案。 參考第60圖、第62圖與第66圖，棋盤式圖案產生邏 輯單元1 J 1 2的輸出是用來產生第6 6圖的希望棋盤式位元 圖案。由於第68圖之圖表的位址命名，第62圖棋盤式圖 案產生邏輯單元1312的實施情形會產生第66圖的希望棋 盤式位元圖案。 第69圖顯示圖案選擇器η04的實例實施情形，其包 括耗合到第60圖之圖案產生邏輯單元13〇6、13〇8、 與13]2之每一個的多工器]3 3 6。多工器】3 3 6輸入圖案產 9237] 152 200410258 生邏輯單元u〇6、n〇8、㈠⑺與之每一個的個別輪 出。此外’多工器1 336輸入來自後端BIST控制器5〇2的 程式確涊、拭除確認〃、、、對角線確認〃與、、棋盤式確 認"。 後端BIST控制器、5〇2依據現有⑽丁模式的型態而確 立控制^ !虎g式確認〃、'、拭除確認〃、、、對角線確認與 、、棋盤式確認"的其中—者。假如將現有MST模式用來、 程式化快閃記憶體單元陣列304的各快閃記憶體單元的 話，BIST控制器5〇2則會確立、程式確認"控制信號。假 如將現有BIST板式用來拭除快閃記憶體單元陣列3⑽之 口决閃:己L 單兀的話，那BIST控制器則會確立、'拭 ，〜拴制“虎。假如將現有BIST模式用來棋盤式地 程式化快閃記恃轉留一杰 心且早陣列304的話，那BIST控制器502 則έ確立棋盤式確認〃批制技％ 是用來對角線地程式化 & k如現有BIST杈式 MST控制器、50?;快閃記憶體單元陣列304的話，那 ^ 貝1J會確立、'對角線確認1空制信號。 13 °6 $擇圖案產生邏輯單it 1 306、1 308、13 10 希饮 者；田作廷疋輸出，以來產生 不王的位兀圖案給快閃辦 體單元位置。假如冑、、/ " 。4的各快閃記憶 夕 ' 旌式確涊控制信號確立的話，那 二二二6則會選擇來自程式圖案產生邏輯單元⑽的 避輯低狀態、、cr於山 l 知出，以當作給-快閃記憶體單元位置的 :: 假如將 '、拭除確認、信號確立的話，那多 益]”6則會選擇來自拭除圖案產生邏輯單元】3〇s的邏 92373 ]53 200410258 輯咼狀態、、1 〃輸出，以當作給一快閃記憶體單元位置的選 定輸出。 '
另一方面，假如將、、對角線確認〃控制信號確立的話， 那多工器1 33 6則會選擇來自對角線圖案產生邏輯單元 〇的對角線位元圖案輸出，以當作給一快閃記憶體單元 位置的選定輸出。同樣地，假如將、、祺盤式確認"控制信 唬確立的話，那麼多工器〗3 3 6則會選擇來自棋盤式圖案產 生避輯單元1 3 1 2的棋盤式位元圖案輸出，以當作給一快閃 記憶體單元位置的選定輸出。 般而言’可將在BIST模式期間内的確認狀 為、、程式確認〃、、、拭除確認〃、、、對角線確認〃或、、棋盤式 確5忍的其中一類。在此方式中，在確認狀態期間内，由 用於快閃纪憶體單元陣列3〇4之晶片上測試的BIST(内裝 ^動測試）系統所使用的希望位元圖案，其係由同樣製造於 晶片上的圖案產生邏輯單元1306、1 308、131〇與1312所 產生。圖案選擇器1304依據現有的BIST模式而選出圖案 產生邏輯單元13Q6、13Q8、131()與HU之其中—者的: 當輸出。此一產生希望位元圖案的機制並不需要大型的儲 存裝置來k存希望位元圖案，以在快閃記憶體單元陣列 、曰片上'則武期間内進行複數個β IS T模式。 刖文僅僅當作實例，並不打算有所限制性。例如，本 發明可能實施用於極多數的圖案產生邏輯.單Α ] 306、 ]J 1 0舁]3 1 2，以來產生極多數的希望位元圖案。此 外’本發明可能實施用於大型的快閃記憶體單元陣列。在 9237] 154 200410258 此所說明或顯示的任何數目僅僅當作實例 纽继迦迴I祖的“ 衝計數器 BI^r Τ3ΎΓΛ ^ ^m n )m ^ ^ 才吴式，^用來測試快閃記憶體單元之核心陣列的 σ决閃忑L’早兀疋否叉到適當的拭除。在此拭 BIST模式内，在將最大數目的 隹μ 口口 — u ^ 脈衝鈿加在快閃記憶體 早1ί，該陣列的各快閃記憶體單元必須予以拭除到 一適當程度;由流經快閃記憶體單元的電流量所指示出)、。 i牙王。括將执❾電壓的拭除 記憶體單元上，隨後測量流經快閃記憶體單元的電；Γ 準，该快閃記憶體單元具有 οσ 令貝取兒反轭加於該快閃記愔雕 早元上。流經快閃記憶體單元的電流位準必須至，是::： 閃6己km通過拭除確認的參考電流位準（被認為是為、 到：當的执除)。重複將拭除電壓的拭 ： 憶體單元上複數攻，古― 仕嵌閃§己 直到>”L經快閃記憶體單元的 至少是參考電流位準為卩丁η 扪书他位準 衝施加在快閃記”單-:在將最大數目的拭除脈 除讀認⑽丁模式;^ 以使快閃記憶體單元通過拭 必須至少是參考=，/經快閃記憶體單元的電流位準 則會予以視為不良。 $然的话’該快閃記憶體單元 快閃§己憶體單元陲 段，其係車二係分成複數個快閃記憶體單元區 圖顯示4行乘” "“、單元的實例區段]彻二。 92371 】55 200410258 …閃記憶體單元基本上具有非常多數目的行與列，但 是為了簡化說明，卻將四行與四列予以顯示以用作第7〇 圖的實例區段1400。 將用來拭除快閃記憶體單元之拭除電麼的拭除脈衝立 刻施加在快閃記憶體單元區段的所有快閃記憶體單元上。 麥考第70圖’首先將在對角線位置上(亦即，在第7〇圖中 稱為Al、B2、C3盥D4的仞罢l、上人ku
/、 的位置上）的快閃記憶體單元予以 拭除確認。在拭μ認對角線位置上之各快閃記憶體單元 的期間内’將拭除脈衝施加在快閃記憶體單元區段剛 的所有快閃記憶體單元上。 首先決定需要施加在快閃記憶體單元區段14⑽上，以 使在對角線位置之各快閃記憶體單元通過拭除確認的對角 線全部數目的拭除脈衝。然&，將選出百分率之對角線全 部數目的拭除脈衝決定為最大數目的脈衝，其係可能在全 部區段之快閃記憶體單元1400的拭除確認期間内施加在 二閃記憶體單元區段14 Q Q上。在對角、線位置的快閃記憶體 單元通過拭除確認，而斜备έ令人 叫对角線全部數目的拭除脈衝施加在 快閃記憶體單元區段1400上以後，整區段的各快閃記憶體 單元（亦即，在第70圖中，在稱為a卜α2、Α3、Α4、Β1、 Β2、、Β4、Cl、C2、C3、C4、Dl、D2、D3 與 D4 的 位置上）必須在將選出百分率的對角線全部數目的拭除脈 衝進一步施加在快閃記憶體單元區段】*⑽上以使區段 1 400通過拭除確涊B1ST模式以前，通過拭除確認。不然 的話，快閃記憶體h的區段]4()()則|被視為使該找除破 92371 156 200410258 認BIS T模式失敗。 在先前技術中， ^ 在拭除確認測試模式期間内，外丨
試糸統追蹤施加在恤 外4 /貝J &力在决閃記憶體單元區段1400上 衝數。不過，藉荖冰加 〕找除脈 間内追蹤施加在快PM„ h式杈式期 數，其可外合^ 體早元區段1400上的拭除脈衝 八此s 、豕外部測試系統的容量而變慢。因h t 拭除確認BIST模式& p，七 ^ U此’在 、"3内，用來追縱施加在快閃& _ I# 單元區段1400上之脱a ▲ 』。己〖思組 “ 一 之脈衝數的有效機制是令人希望的。 中，圖與第70 ®，在本發明的另一具體實施例 :的脈t Γ ΐ拭除確認BIST(内裝自動測試)模式内所施 1 的糸統1402係製造於具有快閃記憶體陣列304 製造於上的丰道；B , 日日砬上。該系統1402包括一拭除脈衝計 甘益θ 、—時脈產生器1406與一脈衝計數控制器14〇8 (其係顯示於第7 1闽Λ人上丄 圖的虛線内）。脈衝計數控制器1 408係 ^ 5 BIS丁界面 312 與 BIST 狀態機 316。BIS丁界面 312 參 與BIST狀態機316已妳夂老兹7同 匕、、二蒼考弟7圖而說明於其中。 、 曰〕具體貫施例中，拭除脈衝計數器} 4〇4 係為用從時脈產峰 座生為1406產生的至少一脈衝而使二進制 數增加的二進制計數哭。- °。 一進制计數器係為一般熟諳電子 人所知傭狀態機316產生-控制信號，以指示 、，拭除脈衝已經施加在快閃記憶體單元區段1400 上《 BIST狀態機316產生控制信號以指 脈衝已經在充杂肚…如日日h 节于 兔狀恶期間内施加在快閃記憶體單元區段 ]4 0 0上時，脈 胍衝计數控制器]408則控制著該時脈產生器 92371 157 200410258 14 0 6’以產生兩個非回r至又、ϋ + 非同日守發生的時脈信號脈衝ERCLK1與 K2產生日·^脈化5虎脈衝的時脈信號產纟器係為一般 熟諸電子技術的人所知。當時脈產生器14〇6產生兩個非同 時發Μ時脈信號脈衝ERCLK1與ErclK2時，拭除脈衝 。十數為14G4則會使二進制數增加。因此，拭除脈衝計數哭 刚會增加二進制數給施加在快閃記憶體單元區段“Ο。 上的拭除電壓的各拭除脈衝。
一 考第圖在脈衝计數控制器1 4 0 8内的組件係顯 示於虛線内，其包括時脈控制邏輯1412、重設邏輯Hi/’、' 最大脈衝數解碼器1414、重新載入邏輯i4i6、多工哭 祕補數產生器1420與包括經由二個重新載入計數值產 生益的除法1422、經由四個重新載入計數值產生器的除法 1424、經H重新載人計數值產生器的除法⑷6的複數 個重新載人計數值產生器。第73圖顯示在第⑽之系统 #作㈣㈣步驟的流程圖’其用來追縱在拭除破認⑽τ 模式期間内所施加的拭除脈衝數。 ‘參考第72圖與第73圖，重設邏輯1413從训丁狀態 機3]6輸入指示出開始拭除確認' msT(内裝自動測試鳩式 的一控制信號。在重設邏輯1413接收來自⑽丁狀態機316 ，指不出開始拭除確認BIST(内裝自動測試）模式的控制信 5虎以後’重設邏輯]413則會將拭除脈衝計數器MM重抓 到起始零脈衝數(第73圖的步驟1 429)。例如，當拭除脈ς 计數器是六位元的計數器時’起始的零脈衝數則可能例如 是、、0 0 0 0 0 。 9237] 158 200410258 參考第7〇圖與第72圖，BIST狀態機316 快閃記憶體單元F〗4〇〇之料& & 君百无將 叫又1400之對角線位置上的各快閃記憶 即，在第70圖中稱為幻、B2、C3與D4的位置 上）拭除確認而步、隹^_ ^ ^ 程包括將拭除 ^ B1 s T m除確認過 、 反的拭除脈衝施加在快閃記憶體單元上， 隨後測量流經快閃記憶體單元 兒极位旱，该快閃記憶體 早兀具“取電壓施加於該快閃記憶體單元上 般熟諳快閃記憶體裝置技術 :、：’’’、 元的電流位準必項至…^广爾閃記憶體單 的、. 閃記憶體單元通過拭除確認 *立準（被認為是受到適當的拭除），如為 古九 諳快閃記憶體裝置技術的 「’又"、 =細加在快閃記憶雜單元上複數次直到流經快閃記伊 月豆早兀的電流位準至少是參考電流位準為止。 〜 將拭除快閃記^咅轉蒂i + 八 U如 L、fe早兀之执除電壓的拭除脈衝立即地 爾快閃記憶體單元區段的所有快閃記憶體單元 上。在將該對角線位置上的各快閃記憶體早: 認的期間内’將拭除脈衝施加在丁拽除確. 的所有快閃記憶體單元上。 己“早-區段刚 在拭除確認對角線快閃記憶體單元的期間内，每 拭除脈衝施加在快閃記憶體單元區 田： 體單元上時，，狀態機316則會發 BIST狀態機316發送出指示著在 =母田 1立辦。口 -如日日+ 士 隹 < 對角線快閃記 早兀』間内有—拭除脈衝施加在快閃記憶體單_ " 1 400的各快閃記憶體單元上的控制作 士且兀^又 虎日¥脈控制邏輯 92371 159 200410258 1412則控制著時脈產生器14
Rr ^ ^ ^ 乂屋生兩個非同時產生的 日守脈μ脈衝，ERCLK丨與ERCLK2。每#時脈產生哭剛 產生兩個非同時發生的時脈信號脈衝erclk丨咖 時:拭除脈衝計數器剛則會使二進制數增加。、因此，在 拭p示確5忍對角線快閃記憶體單元的期 器1404會增加-進制费a 、 工示肢衝計數 一進制數給轭加在快閃記憶體單元區段
测上的拭除電壓的各拭除脈衝（第73圖的步驟143〇)。 ! 4。二此二t中’當結束對角線確認時，拭除脈衝計數器 丄則叶數施加在換閜士樁 〇〇 一 在珙閃圯丨思體早兀區段14〇〇上以 線快閃記憶體單元通過拭除確認所需要之對角線全;數 除脈衝(第73圖的步驟143。至1434)。此外，在對 角，泉確涊期間内，最大脈衝計數 鉍括廿> — 1 °σ丄4丄4則輸入二進制 數值Ά示著來自拭除脈衝計數器购的 目的拭除脈衝’以決定該對角線 '、4數 達到（亦即，相等）最大脈衝确數她的执除脈衝是否 驟1432)。 ^放值⑽〇〇(第73圖的步 假如在第73圖的步驟1434中 該對角線全部數目的拭除脈衝達到最…二“以刖， 1違幻取大脈衝總數值（Max — 除脈衝:Γ3圖的步驟1432)，那麼對角線全部 ΡίΠ 在最大脈衝總數值(Μ明，而且操作會 通者弟73圖的步驟1 438而持續。 圖的步驟Μ34中处束針条靖/ 方面，假如在第73 的招「八 束對角線確認以前，該對角線全部數目 ::脈衝沒有達到最大脈衝總數值(Max —PC)的話 0的步驟]4m，那裳71同4 )那弟73圖说程圖的步驟則會在步驟1438 9237] 160 200410258 上持續，而對角線全部數目的拭除脈衝則會由拭除脈衝計 數器1404所計數。 在任一情形中，在決定對角線全部數目的拭除脈衝以 後，快閃記憶體單元14〇0的整個區段則會予以拭除確認。 重新載入邏輯1 41 6與最大脈衝計數解碼器〗4丨4輸入施加 在快閃記憶體單元區段1 400上之選出百分率的對角線全 部數目拭除脈衝，以用來拭除確認整個區段的快閃記憶體 單元（亦即，在第70圖中，在稱為A1、A2、A3、A4、βι、 B2、B3、B4、C1、C2、C3、C4、m ' D2、⑴與以的 位置上）。此一選出百分率之對角線全部數目的拭除脈衝係 由使用者經由BIST界面312而指示。 補數產生器1 420輸入對角線全部數目之拭除脈衝的 二進制位元圖案，並且產生此一位元圖案的二進制補數。 在第73圖之步驟！434中，將對角線確認結束以前，假如 在弟73圖的步驟！ 432中對角線全部數目的拭除脈衝達到 最大脈衝總數值（Max—PC)的話，那對角線全部數目的栻除 脈衝則會設定在最大脈衝總數值（Max—pc)。另—方面，在 第73圖之步驟1434中，將對角線確認結束以前，假如在 第73圖的步驟1432中對角線全部數目的拭除脈衝沒有達 到最大脈衝總數值（Max 一 Pc)的話，那對角線全部數目的拭 除脈衝則會由拭除脈衝計數器14〇4所計數。二進制補數是 =將邏輯高狀態（亦即，、丨〃）改變到邏輯低狀態（亦即，疋 0〃），以及由邏輯低狀態（亦即，、〇〃）改變到邏輯高狀 恶（亦即，1 )而產生，以用於對角線全部數目拭除脈衝 92371 161 200410258 的位元圖案。此一補數 ^ , 產生為係為一般熟諳電子技術的人 所知。 在本發明的一呈髅余 pr ”旦只鈿例中，最大脈衝總數值Max— 係表示為2°M，而b 4上„人〆 一 盤且拭除脈衝計數器係為m位元的計 数為。例如，為了簡 5兄月，叙疋Max—PC是63，其係表 不马26 -1，以致栋 b 】4γμ 疋6。在該情形中，拭除脈衝計數器 1404則是“立元的二進制計數器。 值產^##4第72圖與第73圖，複數個重新載入計數 值產生器1422、1424盥立丄 , 4 - 1426產生個別重新載入計數值， μ值仏為最大脈衝計 線n p u 值Max-pc減去個別百分率的對角 數目拭除脈衝。藉著將對角線全部數目之拭 最低有效位元移除一位元並且添加邏輯高位元 6ί] .. , Θ1 、二由一個重新載入計數值產生器1422 的除法則會產生第一重
恭本 祈載入计數值，該值係為Max_PC 4 /〇的對角線全部數目的拭除脈衝。 ^外肖者將對角線全部數目之拭除脈衝的補數朝著 =::?移：兩位元並且添加邏輯高位元給兩個最； 、母個，那經由四個重新載入計數值產生哭 4的除法則會產生第二重新載入計數 。。
Max ΡΓ ^ i m ir' ^ /去25%的對角線全部數目的拭除脈衝。夢著# 、/數目之拭除脈衝的補數朝著最低有效位元移除 I且添加邏輯高位元給三個最高有效位 個，那你ώ λ y 匕日]母一 生第:;八個重新載入計數值產生器⑽的除法則會產 弟二重新裁人計數值，該值係為Max—PC減去1 2 50/。的 92371 162 ZUU41U258 對角線全部數目的拭除脈衝。 數哭^二Max—PC *63以致於拭除脈衝計 牛7 (六位兀二進制計數器的情形而言，吾人將進一 部數目拭除脈衝的二進·:=::，以致於對角線全 、制位兀圖木疋101000、在該情形 對角線全部數目拭除脈衝的補數則是、'0I0ur,。婉由 -個重新载入計數值產生器1422的除法的輸出是 〃’其係藉著朝最低有效位^將對角線全部數目的 找除脈衝之補數移除（在此實例中，亦即，、、㈣⑴"）一位 ^亚且添加—邏輯高位元給最高有效位元而產生。來自兩 重新載入計數值產生器1422之除法的第—重新載入計數 值隨後是43，其係為Max_pc值（亦即’ 63)減去抓的對 角線全部數目拭除脈衝（亦即，40的50%是20)。 同樣地，經由四個重新載入計數值產生器“Μ之除法 的輸出是、、1 ，其係藉由將對角線全部數目拭除脈衝 的補數(亦即’在此實例中的、、〇1〇ur )朝著最低有效位 兀移除兩個位元以及添加邏輯高位元給兩個最高有效位元 的每一個而產生。來自四個重新載入計數值產生器“Μ 之除法的第二重新載入計數值隨後則是53 ,其係為Mm— PC值（亦即，63)減去25%的對角線全部數目拭除脈衝（亦 即，4 0 的 2 5 % 是 1 0)。 此外，八個重新載入計數值產生器1 426之除法的輸出 是、、111 0] 0〃，其係藉由將對角線全部數目拭除脈衝的補數 (亦即，在此實例中的、、cnom")朝著最低有效位元移除 92371 163 200410258 三個位元以及添加邏輯高位元給三個最高有效位元的每一 個而產生。來自八重新載入計數值產生器1 426之除法的第 三重新載入計數值隨後則是58,其係為Max一PC值（亦即， 63)減去12.5%的對角線全部數目拭除脈衝（亦即，4〇的 12.5%是 5)。 里啊戟入邏輯
重新載入計數值產生器W22、1424與1426的第一、第二 舁第一重新載入計數值的其中一者以作為一個選出的重新 載入計數值，以載人於脈衝計數器14⑽内。依據使用者經 由BIST界面312而選出當作於 作幸則 對角線全部數目拭除 :一 7刀率，可將選出的重新載入計數值從第-、第一 與弟三重新載入計數值的其中-個選出。 之對使用者經由BIST界面312所選出當作輸入 子角線王部數目拭除脈衝八 數值產生器1422、14?4或/刀“與對應於重新載入計 相等的話，那麼來自該—5重之其中-個的個別百分率 入計數值則是選定的 載入计數值產生器的重新載 用者經由BIST尺@ u 八叶數值。例如，假如藉由使 由界面所 目拭除脈衝的百分率是5〇%出§作輛入之對角線全部數 1 4 1 8的重新載入計數值則θ 1蛞，那麼選出之來自多工器 值產生器1422之除法的第疋來自經由二個重新载入計數 藉由使用者經由BIST界…，重新載入計數值。或者，假如 全部數目拭除脈衝的百分面率^12所選出當作輸入之對角線 多工器〗4].8的重新載：;叉25Λ的話，那麼選出之來自 计數值則是來自經由四個重新載 92371 164 入計數值產生器1424之除法的第 者，假如藉由使用者經由BIST界:31專栽^十數值。或 之對角線全部數目拭除脈衝的百β心出當作輪入 選出之來自多工器1418的重新：入二的話’那麼 八個重新載人計數值產生器1426之值心來自經由 計數值。 t去的第三重新載入 a另方面，假如藉由使用者經由、 出當作輸入之對魚綠入 、 ”面3 1 2所選 重新載入計數值產：王°目拭除脈衔的百分率與對應於 別百Ξ率;f器1422、1424或1426其中—個的個 對應個別百分率之重新 ’载入計數值則來自 142“… 十數值產生器1422 ,4或 26的其中一個，該個別百分率小於 出當作輸入之對角線全部數…r稭由使用者經由所選 、王邛數目拭除脈衝的百分率。例如， =如藉由使用者經由bist界面312所選出當作輸入之對 角_數目拭除脈衝的百分率是75%的話，那麼重新載 入避輯1416則會控制多工器1418，以選擇選出的重新載 入計數值當作來自經由二個重新載入計數值產生器之除法 1 422的第一重新載入計數值，或者來自經由四個重新載入 計數值產生器之除法1424的第二重新載入計數值的任— 個0 在任何情形中，隨著決定對角線全部數目的拭除脈衝 而將快閃記憶體單元區段！ 400的各對角線快閃記憶體單 兀拭除確認以後，整個快閃記憶體單元的區段1 4〇〇則能予 以拭除確認。在開始整個快閃記憶體單元區段]4〇〇的拭除 92371 165 200410258
確認之前，來自多工器的選出重新載入計數值則予以載入 到拭除脈衝計數器丨4〇4内。隨後為了將整個快閃記憶體單 元區段1400拭除確認，每當在整個快閃記憶體單元區段的 拭除確認期間内將一拭除脈衝施加在該區段14〇〇的各快 閃記憶體單元時’ BIST狀態機3 16則發送出一控制信號。 母當BIST狀態機316發送出指示著在拭除確認整個快閃 f憶體單元區段的期間内有一拭除脈衝施加在快閃記憶體 單元區段1 4 0 〇的各快閃記憶體單元上的控制信號時，時脈 控制邏輯1412則控制著時脈產生器ι4〇6，以產生兩個非 同時產生的時脈信號脈衝，ERCLK1與ERCLK2。 母當時脈產生器1 406產生兩個非同時發生的時脈作 號脈衝ERCLK!與ERCLK2日夺，拭除脈衝計數器14⑽
會使二進制數增加。因此，在拭除確認整個快閃記情髀單 元區段的期間内，拭除脈衝計數器14〇4會增加二進制：仏 施加在快閃記憶體單元區⑨！彻上的拭除電壓的各拭除。 :衝(第73圖的步驟144〇)。不過，為了將整個㈣記憶， 單兀區段1 400拭除確認’在開始將整個快閃記,丨音姊單—品 =>確認以前，拭除脈衝計數器]4〇4則從裁：::拭= 衝汁數器的選出重新載入計數值開始遞增。 在拭除確認整個快問記憶體單元區段的期間内，w 脈衝計數解碼器⑷4輸人來自拭除脈衝計數器测= ^制數，’以決定該最大脈衝總數（Max_PC)是否由拭除： ”什數器1404所達到（第73圖的步驟1442)。最大、 數解碼器UI4產生一控制信號到黯狀態機η/:;: 92371 166 200410258 示當來自拭除脈衝計數器1404的二進制數值達到最大脈 衝總數（Max—PC)的時候，最大脈衝總數（Max—pc)是由拭除 脈衝計數器1 404所達到。 假如整個快閃記憶體單元區段丨4 0 0通過拭除確認，以 致於在施加在區段1400上的拭除脈衝計數達到最大脈衝 總數（Max—PC)以前使區段14〇〇結束的話，區段μ⑽則倉匕 通過拭除確認BIST模式（第73圖的步驟1446)，而且拭= 確認耐模式則會結束。另-方面，假如來自拭除脈衝 &十數益M04之施加在區段14〇〇上的拭除脈衝計數達到最 大脈衝總數（Max_PC)的話（第乃圖的步驟MU),那麼最 大脈衝計數解碼器⑷4則能決定在將整個快閃記憶體單 兀區段拭除確認的期間内，當作輪人之藉由使㈣經由 BIST界面312所選出百分泰沾番；& θ m刀羊的對角線全部數目拭除脈衝 疋否已經施加在區段14〇〇卜门 一 杈 U上（弟73圖的步驟1452)。假如 措由使用者經由㈣界面312所選出當作輸入之對角線 t部數目拭除脈衝的百分率與對應於重新載人計數值產生 口口 142二1424或1426其中一者的個別百分率相等的与， 那麼在將整個快閃記憶體單元區段抵除確認的期間内^ 作輸入之藉由使用者經由BIST界面312所選出百分率的田 對角線全部數目拭除脈衝則已經施加在區段14〇… 例如’假如藉由使用者經由BIS 丁界面3]2所選出當 乍&入之對角、4全部數目拭除脈衝的百分率是哪的話， :麼來自多工器1418的選出重新載入計數值則是來自 由2重新載入計數值產生器]422之除法的第一重新載：計 92371 167 200410258 數值。因此，锘a , t 數（MWC)時，那麼對角線不出的隶大脈衝總 已妳在敕“ +角、U數目之50%的拭除脈衝則 二快閃記憶體單元區段的拭除確認期間内施加於 Q^fe體單元區段1上，以致於選出百分率（亦即， ::。)的對角線全部數目的拭除脈衝已經施加在區段Η。。 或者’假如藉由使用者經由BIST界面312所選出去 :入之對角線全部數目拭除脈衝的二 經由四個8的重新載入計數值則是來自 重新载入计數值產生器1424之除 =::。因此，等施加在區一的拭除:：數 、 來自找除脈衝計數器' 1404之計數所指 脈衝總數（Max 7。困α也 大 (X-Pc)k(弟L圖的步驟1442)，那麼對角線 王 、25%的拭除脈衝則已經在整個快閃記憶體單 區段的拭除確認期間内施加於快閃記憶體單元區段14⑽ 二致於選出百分率(亦即’綱的對角線全部數 除脈衝已經施加在區段丨4 〇 〇上。 " 或者，假如藉由使用者經由BIST界面312所選出告 作知入之對角線全部數目拭除脈衝的百分率是】2 5% 話，那麼選出之來自多工器1418的重新載人數值則^ 經由八個重新載入計數值產生器1 426之除法的第三重新 載入計數值。因此，等施加在區段_上的拭除㈣計斤 達到由來自拭除脈衝計數器14〇4之計數所指示出的最大 9237] 168 200410258 驟1442)，那麼對角線 經在整個快閃記憶體單 脈衝總數（Max 一 PC)時（第73圖的步 全部數目之1 2 · 5 %的拭除脈衝則已 内施加於快閃記憶體單元區段 元區段的拭除確認期間 剛上，以致於選出百分率（亦即，125%)的對㈣全部 數目的拭除脈衝已經施加在區段1 4⑽上。 假如在第73圖的步驟1442上達到最大脈衝總數 (Max_PC)的6舌，亚且假如在整個快閃記憶體單元區段的拭 除確認期間内，藉由使用者經由msT界面312所選出之 作為輸入之百分率的對角線全部數目拭除脈彳加在區段 1彻上的話(第73圖的步驟1452)，那麼快閃記憶體單元 的£段1400則會視$失敗該拭除確認bist模式（第乃圖 的步驟1454)。在該情形巾，拭除確認BIST模式可能結束 或者可能進入修補程序（如其中已經說明者）。
少 …叫…上運到最大J 〇 ’“丈(Max_PC) ’亚且假如在整個快閃記憶體單元區段| 拭除確認期間内，藉由使用者經由⑽了界面312所選注 之作為輸人之百分率的對角線全部數目拭除脈衝尚未施; 在區段]4 〇 〇上的話（第7 2闰AA止π (弟73 0的步驟]452)，那麼最大脈ί _碼器MM則會將重新載入控制信號發送到. 入避輯⑷6,以致於重新載入邏輯1416能夠控制多工哭 以從重新載入數值產生器1422、1424與1426選出另^ 重新載入數值（第73圖的步驟〗 … a 1 456)。在持續將整個快閃 早兀區段14。。拭除確認以前，此另-選出的重新載/ °丈值則會載入到拭除脈衝計數器1 404内。 9237] 169 當由多工器141δ選摆夕文 ^ ^ + ^ ^ 擇之另一廷出重新載入計數值作 為來自重新載入計數值產 座玍1422、1424血1426的豆中
一個重新載入計數信，私& a、， /、 ^ T 1 τ'為先珂選出重新載入計數值的個 別百7刀年與另一選出重 W戟入外數值的個別百分率合計達 由使用者經由BIST介面s】 .2所延出之當作輸入之對角線 王部數目拭除脈衝的百分去。 卞例如，假如由使用者經由 BIST介面3 12所iP屮夕a a 土人 p 所&出之s作輸入之對角線全部數目拭除 脈衝的百分率县7 S。/ ~ 。。疋/G的活，那麼對應經由二個重新載入計 數值產生益1422之除法的5〇%個別百分率以及對應經由 四個重新載人計數值產生器⑽之除法的洲個別百分 率合計達由使用者經由BIST八而 田BIST介面312所選出之當作輸入 之對、、泉王部數目拭除脈衝的百分率(亦即，75%)。 在該情形中，假如在第73圖的先前步驟1438中，假 如來自二個重新載入計數值產生器1422之除法的第一重 新載入叶數值由多工器141 8選擇作為選出的重新載入計 數值而且第73圖的步驟1456達成的話，那麼第乃圖之 步驟1 4 5 6上的s .pp , 的另一运出之重新載入計數值則是來自經由 四個重新載入計數傕吝。 、 数值產生态1 424之除法的第二重新載入 計數值。在重斩恭A土。 垔新載入遨軏1416控制多工器1418，以選擇 來自、^由四個重新載人計數值產生器1424之除法的第二 重新載人4數值以I 5拭除脈衝計數器則載人於最新選出 的重新載入計數值。 隧佼，弟73圖的流程圖則回到步驟i 44〇，以便將 驟]4 4 0、] 4 4 9、1 4」/j 一 444、】446、1 452、1 454 與/或 1 456 重複 J70 92371 200410258 用來持續地整個快閃 過，十舌、— 陕門、肢早兀區段moo拭除確認。不 、 在重；^旻此此步驟的细 選出的…拭除脈衝計數器則從最新 經由四個重新載入气數#$ * 在及声、例中，來自 載入計數们 1424之除法的第二重新 巴严 纟夕’在重稷此些步驟的期間内，假如整個 & &的快閃記憶體單元1400的 個 使在施加在區段14。。上的拭除脈衝’：：拭除確認’以致 數值以*脈衝汁數達到最大脈衝計 t刚使區段1400結束的話(第73圖的步驟1444)，那 ^段_則會通過拭除確認贿模式（第73圖的步驟 144幻，而且拭除確認BIST模式會結束。 不過，假如在第73圖的步驟1442上達到最大脈衝油 數（MaX—PC)的話，最大脈衝計數解碼器2 *丨*則會決定; 在拭除確認整個區段快閃記憶體單元的期間内，去作輸入 之藉由使用者經由BIST介面312選出百分率的全 部數目拭除脈衝是否已經予以施加在區段14〇〇上（第73圖 的步驟1 452)。就對角線全部數目拭除脈衝的選出百分比° 疋75%的先前實例而言，當這次經由拭除脈衝計數器1 AM 而達到Max_PC值時，選出百分比的對角線全部數目則已 經施加在區段1400上。在步驟144〇、1442、1444、Μ*、 1452、1 454與/或1456的先前循環期間内，來自經由2重 新載入计數值產生為1 422之除法的第一重新載入計數值 會予以載入於拭除脈衝計數器1 4 0 4内，並且合達到
Max —PC值，其會導致50%對角線全部數目的拭除脈衝施 加在區段1400上。隨後，在步驟1440、1442、1444、1446、 92371 ]7] 200410258 或1456的先前循環期間内，來自經由四個 重新載入計數值產生器1424之除法的第— 、 值會予以載入於拭除脈衝計數器1 4 -斤載入计數 w Μ，並且合達ill
Max—PC值，其會導致25%對角線全部 B 加在區段1400上。因此，全部 的执除脈衝施 、 /〇的對角線全邱齡S Μ 拭除脈衝則會施加在區段丨4 0 〇上。 、 在此方式中，只要選出的百分率 數值產生器⑽、圓與1426之久別百2個重新載入計 那麼重新載人邏輯⑷6與最大脈;= 追蹤當作輸入之藉由使用者經由BIST介面3 ?: 何百分率的對角線全部數目拭除脈衝。例如：出： 重新載入計數值產生器1422、1424與1426的個別二: 分別是观、25%與12.5%的話，那麼當作輪入之^ 用者經^ BIST介面312而選出的百分率料能是75〇/ 62.5%、5〇%、37.5%、25%或 125% 的任何—者。因此： 來追縱在拭除確錢ST_自動測試）模式期 : 快㈣意體單元區段14。。上之拭除脈衝數的系統二力;在 於谷納在拭除確認整個快閃記憶體單元區段之 加之任何多重百分：玄的斟Μ -月間内所施 』夕$百刀卞的對角線全部數目拭除脈衝 性。 ,弹 此外’額外個別的百分率可能以複數個重新 值產生器1422的額外重新载人計數值產生器來產生。° 是，以1/2η來表示之分數的百分率可能會有利地產生，/、,， 是大於零的任何正整數，譬如丨/]6、1/32、丨/以等&。η 、今。更 9237] 】72 200410258 者’由使用者經由mST介面3l 角線全部數目拭除脈衝的百分率。、曰出之§作輪入之對 數值產生器與來自該複數個：新：能，複數個重新載入tl 載入計數值的任何數目重新 十數值產生裔之重新 言，僅有50%與25%的兩個重新卜&出百分率是75%而 入等等來容納。 / 入或者四個重新載
更者’在晶片上追蹤在技 ^ 取11于、確涊BIST模式期η# 加在快閃記憶體單元區段14〇〇 ’ s1内鉍 ^ ^ TDTC 上的拭除脈衝數。因為在指 H于、確s忍BIST模式期問内力4 + 、 、式』間内靶加在快閃記憶體單元區段140(
上之拭除脈衝數的追蹤係進行 B 灯力、日日片上，所以拭除確認 BIS T模式的進行速产p丨丨；^合、☆ 止 订迷度則不會文到外部測試系統容量的限 制。因此，追縱在拭除確認⑽了模式期間内施加在快閃 記憶體單元區# 14GG上的拭除脈衝數料能更有效率。
則文僅僅當作實例，並不打算有限制性。例如，在此 所說明或顯示的任何數目僅僅當作實例。此外，脈衝計數 控制1^ 1 408 之各組件 1 4 1 2、1 4 1 3、1 4 ] 4、1 4 1 6、1 4 1 8、 〇 142 2 1 424與1 426的實施情形可以以一般熟諳電 子技術者所知的種種方法來實施，譬如藉由數據處理器内 的硬體邏輯或者軟體程式化。本發明僅僅受限於以下的申 請專利範圍與其等同物所定義者。 體裝置之CAM部分期F曰1内晶月上之1 鋈JS塵,產生 173 9237] 200410258 蒼考第4圖，半導體晶圓22〇具有複數個半曰 制、土认L 今肢日日粗 衣：、:.二第4圖之半導體晶圓220上的各方形區域代 表一半導體晶粒。為了使說明清楚，比起第4圖，美本上 有更多的半導體晶粒製造於半導體晶圓上。各半導體晶粒 例如具有一快閃記憶體裝置製造於上。參考第74圖，一實 例半導體晶粒1 465係以一快閃記憶體裝置」466由核心快 閃圮憶體單元陣列所組成來說明。第4圖的各半導體晶粒 具有由核心快閃記憶體單元陣列丨466所組成的個別快閃 記憶體裝置。此一由快閃記憶體單元陣列所組成的快閃記 憶體裝置係為一般熟諳電子技術的人所知。 更者’半導體晶粒1464具有一週邊區域1468，其具 有用來控制核心快閃記憶體單元陣列1 466之操作的邏輯 包路’其係為一般熟諳電子技術的人所知。cam(内容可定 址g己憶體）1470基本上是部分的週邊區域1468。CAM 1470 儲存種種關於核心快閃記憶體單元陣列1 466的訊息，以用 來適當操作核心快閃記憶體單元陣列1 466。例如，CAM 1 4 7 0儲存在核心快閃記憶體單元陣列1 4 6 6内替代任何不 良單元之冗餘單元的位址訊息。週邊區域1468内之CAM (内容可定址記憶體）1 4 7 0的此種使用係為一般熟諳電子技 術的人所知。 因為CAM 1 470儲存在操作核心快閃記憶體單元陣列 1466期間内所使用的訊息，所以CAM 1470的玎靠度與正 確操作則在使用CAM 1470以前予以確認。為/般熟諳電 子技術的人所知的，CAM 1 470基本上由快閃記憶體單元 174 92371 200410258 陣列所組成。例如，如在此所說明與已經說明的，CAM丨47 〇 的各快閃記憶體單元具有第1圖的裝置結構。 因為CAM 1 470儲存在操作核心快閃記憶體單元陣列 M66期間内所使用的訊息，所以CAM 147〇的可靠度與正 確操作則在使用C AM 14 7 0以前予以確認。為了禮認C A M 1470之快閃記憶體單元的可#度與正確操作，將“Μ 1470的快閃記憶體單元程式化與拭除。隨後，將—讀取摔 作進行於受到程式化或拭除以後的此一快閃記憶體單元 上’以確保該快閃記憶體單元受到適當的程式化或拭除， 以用來檢測CAM快閃記憶體單元的適當功能。在程式化 CAM之快閃記憶體單元以後的此一讀取操作由一般孰諳 2記憶體技術的人稱為 ''程式邊緣Π樣地，在拭除 =之_記憶體單元以後的此—讀取操作由—般熟諸 、4圮fe體技術的人稱為、、拭除邊緣化。 約3 :?細快閃記憶體單元的程式邊緣化期間内，將大 那「之閘極至源極電壓施加在快閃記憶體單元上， 單元二;•隐體單元是否仍然關斷。假如快閃記憶體 此閘極至源極電壓啟通 體單元為不良。此33心士 J定該快閃記憶 電壓。在r Alu & 寸之開極至源極電塵稱之為邊緣 d土在CAM,g閃記憶 大約〇伏44夕門代石 飞丨示政緣化期間内，將 4 寸之閘極至源極電壓施加在快閃 以測試那快閃記憶體單元是否啟通。體早兀上， 以此問極至源極„ @ ^快閃記憶體單元 元為不h。 則判定該快閃記憶體單 良。此。伏特之閑極至源極電壓稱之為邊緣電壓。 92371 175 200410258 力3在=前技術中’從外部測試系統則的電源Vcc施 加3 ·〇伏特的邊緣電壓。 於半B 4 卜#測试糸統1471測試包括製造 万、牛V體晶粒1464上之分 ΘΒ 核心快閃記憶體單元陣列1466之 快閃兄k體裝置的適當 彻β刑％ 力此。此一外部測試型號1471的實 例疋生5虎V3300，其可從她 Α抑錢cWlogles公^ ,在^八1^^ 1471 ,,, 司付到。不過，來自外部測試系統 1471的此電壓Vcc可能 曇
料lL aL 与s /皿度的外部情況而天天改 ::此外2測試核心快閃記憶體單元姻的不同模式而 二不同书廢位準可能是來自外部測試系統μ 電壓所希望的。不過，來自外部測試系統1471之電塵ν“ 2種變化導致在測試⑽⑽快閃記憶體單元之適當 功此的期間内所不希望的 又因此，邊緣電壓的更穩定 則疋測試⑽侧快閃記憶體單元之適當功能的更 致性結果所希望的。 、/考第75圖’為-般熟諳快閃記憶體科技技術者所知 、’半導體晶粒1480包括由核心快閃記憶體單元陣列所电 成的快閃記憶體裝置1482以及具有邏輯電路與⑽（内容 :定址記憶體⑽6的週邊區域1 484。此夕卜，根據本發明 y樣而設計的半導體晶粒】彻包括具有邊緣㈣產生 益1·的BIST(内裝自動測試）系統3〇〇。msT系統州 在功能與結構上類似在此所說明的BIST系統谓。 在由外部測試系統！492引動的BiST(内裝自動測試） 模式期間内，在測試核心快閃記億體單元陣列]如的適各 功能期間内，ms丁系、统300將程式化、拭除與讀取操作進 92371 176 200410258 行於半導體晶粒1 4 8 0内之晶片上的核心快閃記憶體單元 陣列1482上。另一方面，當手動模式由外部測試系統1492 引動時’外部測試系統1492直接將程式化、拭除與讀取操 作進行於核心快閃記憶體單元陣列i 482上。可能以BUT 板式或者手動模式來使用之此一外部測試系統U92的實 例係為型號V3300，其可從總部設在Pal〇 Alt〇, Caiif〇inia 之 Agilent Technologies 公司得至。 因為CAM I486儲存在操作核心快閃記憶體單元陣列 M82期間内所使用的訊息，所以CAM 1486的可靠度與正 確操作則在使用CAM 1486以來儲存此訊息前予以=認。 CAM 1486基本上由快閃記憶體單元陣列組成，其係為一 2熟諳電子技術者所知。為了確認CAM 1486之快閃記憶 體單元的可靠度與正確操作，將快閃記憶體單元程式化盘 拭除。隨後，將-讀取操作進行於受到程式化或拭除以後 的此-快閃記憶體單元上’以禮保該快閃記憶體單元受到 適=的程式化或拭除，以用來檢測〇鹰1486的快閃記憶 體單元的適當功能。P 4 P /V、， 一 ^ 在矛王式化CAM I486之快閃記憶體單 兀以後的此-讀取操作由一般熟諸快閃記憶體科技技術的 稱為：程式邊緣化' 同樣地，在拭除CAM1偽之快閃 口己1思體早兀以後的此^一 ^ "07 Ah 5貝取^作由一般熟諳快閃記憶體科 技技術的人稱為'、拭除邊緣化„。 在CAM ] 486快閃記憶體單元的程式邊緣化期間内， 將到大約3 · 3伏特之問極至源極電屋施加在快閃記憶體單 兀上，以測試那快閃記憶體單元是否仍然關斷。假如快閃 92371 ]77 200410258 兄憶體單元以此閘極至源極電 閃記憶體單元為不良。該3·3二啟通的1舌，則判定該快 為程式化邊緣電壓。在Cam\特之閘極至源極電壓稱之 化期間内，將到大約〇伏特之:閃:己憶體單元的栻除邊緣 記憶體單元上，以測試那快閃;::二， 快閃記憶體單元以此閘極至源極二肢早兀是否啟通。假如 判定該快閃記憶體單元為不_ ° i壓而保持關斷的話，則 嫌 稱之為拭除邊緣電壓。 义 此0伏特閘極至源極電壓 第7 6圖样員示邊緣電壓產生哭壯 來產生在CAM 1486之快閃=置1490的電路圖，用 _式邊緣電壓與拭除邊緣二早：的：試期間内所使 圖，根據本發明的-具體實施例：邊二圖與第％ 上。失老g76R / 〇〇而形成於半導體晶粒1480 器陶-高壓充電…，t二49。包括-穩厂堅 办先m &态與高壓奋命巧 馨為部分的高壓產生器150](顯示於第^^ 氺担W曰士 π ^ Τ 虛線内），以 =具有：_電壓位準的高電厂堅源。穩壓器' 15Q2* =栗·製造於半導體晶粒148。上。用來產 穩 定電壓的此充電泵與稃壓哭^^ 〜 土 為一般熟諳電子技術的人所 知。 此外’譬如接地節點】5〇4的低電麼源係•合到穩壓器 1 502。VPR0G的高電塵位準是與接地節點15()4有關。參 考第76圖，邊緣電塵產生器裝置149。同樣包括作為第— 電晶體的PMOSFE丁（P通道金屬氧化物半導體場效電晶 92371 178 200410258 體）1506與作爲裳一兩 物半導體場效應電—/!；=NM0SFET(N通道金屬氧化 供vPR〇G電兩的rj SFET 1 506的源極麵合到提 源極輕合到低電舞;:源1501，而且觀0贿1 508的 _ 土源！504的接地節點。 此外，具有p + PM0贿15〇6有之直的第一電阻器⑸峨合於 電阻值的第二電阻”5節點1512之間，而且具有、 極與輸出節點二Μ广合於蘭〇SFET1508之沒 憶體單元的 之間。使用來測試⑽剛之快閃記 弋次拭除邊緣電壓產生於輸出節點1512 上° ⑽=壓第產r裝置—包括-邏輯電路 測試）模式或者手動線内）’以用來在msT(内裝自動 壓的產生。財J式期間内控制程式或者拭除邊緣電 電麼位準移：=1516包括一電厂堅位準移位器 1州的閘極/第—的—輸出，〇UTB係叙合到_SFET 移位器]518的輪二t: 1520的輪出係耦合到電塵位準 ERMARGIN n /非或閘1 520具有一控制信號， 輸出當作第二；：作：一輸入’以及第二非或…的 —，當作第一輸人，以及=::控_ 當作第二輸入。 反相盗1 524的輸出，
當作輪人。 目$ 1 524具有—控制信號STEST 此外’邏輯電路1S16包括第 相器1 528。第—g „。匕栝弟—非或閑1 526與第二反 相為1 528的輪出耦合到Nm〇sfet】谓 92371 】79 200410258 的閘極，而且第二反相器i 5 2 8的輸入耦合到第三非或閘 1 526的輸出。第三非或閘1526的三個輪入具有耦合到第 三非或閘1 520之第一輸入的ERMARGIisU$制信號、耦合 到第二非或閘1 526之第二輸入的BREPAIR控制信號、以 及耦合到第二非或閘1526之第三輸入的BWPPGM控制信 號。 ° 更者，邊緣電壓產生器裝置1490同樣包括第一組通過 • 電晶體，包括第一通過pm〇sfet(p-通道金屬氧化物半導 體場效電晶體）1 532與第一通過NM〇SFET(N通道金屬氧 化物半導體場效應電晶體）1 534。第一組通過電晶體HU 與1 534的汲極耦合到輸出節點1512，第一組通過電晶體 1 532與1 534的源極耦合到如第77圖所示之CAM Μ”之 第一組快閃記憶體單元1536的閘極。 同樣地，邊緣電壓產生器裝置149〇同樣包括第二組通 過电日日月旦’忒組通過電晶體包括第二通過pm〇sfe丁（p通 • 迢金屬氧化物半導體場效應電晶體）1 53 8與第二通過 nm〇sfet(n通道金屬氧化物半導體場效應電晶體）154〇。 第一組通過電晶體】53 8與} 540的汲極耦合到輸出節點 第一、、且通過電晶體i 5 3 8與1 5 4 0的源極搞合到如第 77圖所不之CAM 1 486之第二組快閃記憶體單元的 閘極。 第78圖顯示電壓位準移位器丨5 ] 8的實例實施情形。 兒[位準私位荔i 5} 8包括第一移位PM〇sPET(p通道金屬 氧化物半導體場效應電晶體）]5 52、第二移位PM0SFET(p 92371 180 200410258 通道金屬氧化物半導體場效應電晶體）1 554、第一移位 NM〇SFET(N通道金屬氧化物半導體場效應電晶體）1556 以及第二移位NM〇SFET(N通道金屬氧化物半導體場效應 電晶體）1 5 5 8。
第一與第二移位PMOSFET 1 552與1 554的源極一起 耦合到提供VPROG電壓位準的高電壓源1501。第一移位 PMOSFET 1 5 52與第一移位NMOSFET 1 556白勺汲極一起耦 合在第一輸出節點〇UTB。第二移位PMOSFET 1554與第 一移位NM〇S FET 1 5 5 8的及極一起搞合在第二輸出節點 OUT。第一移位PMOSFET 1 5 52的閘極耦合到在第二輸出 節點OUT上的第二移位PMOSFET 1 554與第二移位 NMQSFET 1 5 5 8的汲極。第二移位pm〇SFET 1 554的閘極 耦合到在第一輸出節點0UTB之第一移位PMOSFET 1552 與第一移位NMQSFET 1 556的汲極。第一移位NM0SFET 1 556的閘極耦合到輸入節點in，而且第二移位NM0SFET 1 5 5 8的閘極經由第三反相器} 5 6〇而耦合到輸入節點IN。 · 第79圖顯示在第76圖邊緣電壓產生器裝置149〇之操 作期間内的電壓一覽表。參考第75圖、第76圖與第79 圖，信號 ERMARGIN、STEST、BVERIFY、BREPAIR 與 BWPPGM係為從BIST系統3〇〇發送的控制信號。當拭除 邊緣化操作進行於CAM I 486上時，控制信號ERMARGIN 則設定在高狀態（亦即，'、1 〃），而且當程式邊緣化操作進 行於CAM 1 486上時，控制信號ERMARGIN則設定在低狀 態（亦即，'、0〃）。當BIST(内裝自動測試）模式由外部測試 18] 92371 200410258 糸統引動時’控制信號STEST則設定在高狀態（亦即， 1 )’而且當手動模式由外部測試系統引動時，控制信 號STEST則設定在低狀態（亦即，、、〇〃）。 基本上，當將控制信號設成高時（亦即，、、丨〃），那麼 則會有大約5伏特施加給該控制信號。另一方面，當將控 制信號設成低時（亦即，、、〇〃），那麼則會有大約〇伏特施 加給該控制信號。
蒼考第76圖與第77圖，將控制信號BREPAIR設定為 低（亦即，、、〇’’），以用來測試CAM 1486之第一組快閃記 憶體單兀1 536的功能，並將控制信號BwppGM設定為低 (亦即，、、〇/’），以用來測試CAM 1 486之第二組快閃記憶 體單兀1542的功能。在已經將來自高電壓源15〇1的電壓 位準VPROG穩定以後，控制信號BVERIFY的使用會允許 PMOSFET 1 506開啟或關閉。 π 叫/丨外列5工、示既i4y2弓|動 時，在用來提供3.3伏特程式邊緣電壓於輪出節點i5p之 第76圖邊緣電壓產生器裝置149〇之操作期間内的電壓位 準。參考第79圖（亦即，在f 79圖中標題為、叫内裝 自動測試）程式邊緣"的第一万丨1 1金楚Q Π
^歹U )與乐8〇圖，因為將BIST 模式引動，所以就將控制信號STEST設高（亦即，、丫）。 此外，就程式邊緣電壓而tf % π。 &制^唬EHMARGIN則設 定低（亦即，、、0")。在本發明的一 门J 吴月豆貝施例中，控制信 號BREPAIR設定為高（亦即，、、ί //、
P 1 )，控制信號BWPPGM 設定為低（亦即，、、〇")，以用來祐4 。。儿 用木施加J.3伏特的程式邊緣 92371 182 200410258 甩[到在第77圖中CAM I486的第二短快閃記憶體單元 1 5 4 2 〇 蒼考第78圖與第80圖，因為此控制信號，將到電壓 位準移位态1 5 1 8的輸入設高（亦即，、' 丨〃），以致使在第一 輸出OUTB節點上的電壓位準是〇伏特。因為在pm〇sfet
1 5 06閘極的0伏特，所以pM〇SFET 15〇6則會開啟。此外， 因為此控制信號，故5伏特的電壓位準會施加在Nm〇sfet 1 5 08的閘極上，以便使nm〇sfet 15〇8開啟。因為 mOSFET 15〇6與NM〇SFET 開啟，所以第一與第二 電阻器1510與1514則在高電壓源15〇1與接地節點、15〇^ 之間形成一電阻性除法器。在該情形中，在輸出節點MU 上的輸出電壓V0UT係為如下： νουτ= VPR0G〔 R2/(r]+r2)〕 在本發明的一具體實施例中，Vpr一伏特，而且選定γ 與R2的值以致使νουτ=3·3伏特。
第…圖顯示當阳丁模式由外部測試系統咖引動 時’用來提供0伏特拭除邊緣電壓於輪出節⑨1512之狀 觸緣電壓產生器裝置149〇操作期間内的電厂堅位準。 參考第79圖與第81圖（亦gp，
”斤 「在弟79圖中標題為、、BIS 拭除达、、彖的弟一列），因為將BIST模式引氣， 信號STEST則設為高（亦即，、、〗〃此 ，所以控寿 n而丄4 )此外’就栻除邊緣1 £而s，才工制七唬现…狀…會設為高 外，將BREPAIR控制信號設為低（亦即 B WPPGM控制信號設為低（亦即 並將 M用來將0伏 9237] 183 200410258 的拭除邊緣電壓施加在筌 組 在弟77圖之CAM I 486的全部第 人弟—組快閃記憶體單元1 536與1542。 參考第78圖盥篦丄 ”乐81圖，由於此控制信號，到 準移位器1 5 1 δ的輸人# μ宕& 【饭 • 铷入又疋為低（亦即，、、（Γ )，以 弟-輸出謝Β節點上的電厂堅位準是在vpR〇G的高= 位準。由於在PM〇SFET15〇6ff，極的徵⑽電壓位^ MOSFET 15 06則會關閉。此外，由於此控制信號，
特的電壓位準會施加於NM〇SFET15〇8的閘極1， NM〇SFET 1 508開啟。由於PM〇SFET15〇6關閉而且守 NMOSFET 1508開啟，所以輸出節點1512則放$__ 源1504之接地節點的輸出電壓v⑽产〇伏特。 土 第82圖顯示當手動模式由外部測試系統i 492引動 時，用來提供VPR〇G程式邊緣電壓於輸出節點i5i2之第 76圖邊緣電壓產生器裝置149〇之操作期間内的電壓位 準。參考第79圖與第82圖（亦即，在第79圖中標題為、、手 動程式邊緣〃的第三行），因為將手動模式引動，所以控制 信號STEST則設為低（亦即，、、〇〃）。此外，就程式邊緣電 壓而言，控制信號ERMARGIN會設為低（亦即，、、〇〃）。此 外，將BREPAIR控制信號設為低（亦即，、、〇〃），並將 BWPPGM控制信號設為低（亦即，、、〇〃），以用來將vPR〇g 程式邊緣電壓施加在第77圖之CAM 1 486的全部第一組與 第二組快閃記憶體單元1 5 3 6與1 5 42。 參考第7 8圖與第8 2圖’由於此控制信號，到電壓位 準移位器1 5 1 8的輸入係設定為高（亦即，、、〗〃），以致使在 92371 184 200410258 第一輸出〇UTB節點上的電壓 电心位準疋在Q伏特。由於在 PMOSFET 1 5 06閘極的〇伏特· 仇知兒昼位準，PMOSFET 1506 會關閉。此外，由於此控制作缺 n ^ J彳°唬，〇伏特的電壓位準會施 加於NMOSFET 1 5 08的閘極上 上以便將NMOSFE丁 1508 關閉。由於PMOSFET 1 506開餘品n以 開啟而且NMOSFET 1 508關 閉，所以輸出節點1 5 1 2則充電到高命 包到问包壓源1501的輸出電 昼 V〇ut-VPROG 〇 第83圖顯示當手動模式由 田外冲测斌糸統引動時，用來 •fee供0伏备拭除邊緣電壓於輪出銘 ^ ^ j出即點I512之第76圖邊緣 笔壓產生器裝置1490操作期門 你讣J間内的電壓位準。夂考第79 圖與第83圖（亦即，在第79圖中標題為、'手動拭除邊緣 的第四行），目為將手動模式引動，所以控制信號咖灯 則設為低（亦即，、、〇 ")。此外，4 )此外就拭除邊緣電壓而t，杵 制信號ERMARGIN會設為高（亦即，、、 二 J。此外，將 BREPAIR控制信號設為低（亦即，、、〇〃），並將B卿卩⑽# 制信號設為^亦m Μ來將〇伏特的拭除輕 電壓施加在第77圖之CAM 1 486的全部第—組與第二組 閃記憶體單元1 53 6與1 542。 、 、'參考第Μ圖與第83圖，由於此控制信號，到電塵位 準移位為1 5 1 8的輸入係設定為低（亦即，、、〇 , 7 Μ致使在 第一輸出OUTB節點上的電壓位準是在vpR〇(}的電壓位 準。由於在PM0SFET 1 506閘極的vpR〇G電壓位:了 PM0SFET 1 506則會關閉。此外，由於此控制信號，^犬 特的電壓位準係施加於NM0SFET 15〇8的閘極上，以便將 92371 185 200410258 NMOSFET 1 508開啟。由於pm〇SFEt 1 506關閉以及 NMOSFET 1 508開啟，所以輸出節點1512則放電到低電壓 源1 504之接地節點的輸出電壓ν〇υτ = 〇伏特。 此外，在將STEST信號設定在希望高狀態或者低狀態 、後BVERIFY U虎可能因為延遲而設定在希望高狀態或 者低狀怨，以致使PM〇SFET會在該延遲以後開啟或者關 閉。由於此延遲，根據本發明的一具體實施例，丁 義會在來自高電壓源15〇1的vpR〇G電壓位準穩定以後開啟 或者關閉。
更者’參考第76圖與第77圖，因為施加在第一與第 =組通過電晶體1 532、1 534、1 53 8與⑽之間極的適當 電塵’所以第-組通過電晶體1 532與1 534則會開啟，而 第二組通過電晶體1 538與154〇會持續關閉，以用來將在 輪出節，點1512上的輸出電屢v_耗合到在第77圖中所示 的CAM 1486的第一組快閃記憶體單元1 536。反之，用施 加在第一與第二組通過電晶體1 532、MM、MU和
之開極的適當電虔，而使第一組通過電晶體m2、LB 關閉，第二組之通過電日蝴 日日肢I538和1 540持續開啟，以用 來將在輸出節點1512上的輪出電壓•禺合到第77圖中所示 的CAM 1 486第二組快閃士卜立卿口口 一 體早兀1 542。或者，將第一 人弟一組通過電晶體1539、ιςυ 〜1 534、1538與1 540開啟，以 將在輪出節點]5 1 2上的輪ψ命 一 ’出电展ν〇υτ _合到如第77圖所 不之CAM: 1 486的第一邀贫一 ζ α 〇 /、弟一組快閃記憶體單元1 530盥 ⑷。用來施加此適當電麼於第一與第二組通過電晶體、 92371 186 200410258 °4 15j8與154〇之閘極上的控制電路 熟諳電子技術的人所知。 ^制电路係為一般 在此方式中，用也 的程式或者拭除邊緣+ r X、MM MM之快閃記憶體單元 上，以致使邊緣電口 Γ電阻性除法器而產生於晶片 ^ _ 土鲜由外部測試系統所提供的杂m v
然關。因為第76圖之 '真“ 杈么、的-壓VCC 造於半_”二故緣電壓產生器裝置149〇的組件製 千，』收日日叔1480的半導 邊緣電壓則產$ γ i $ 汀以輊式或者拭除 的邊緣電壓，所以測 由表更％定 批-人+導體晶圓的結果 夕數目 測試系統之v ^ 、 ，由於與來自外部 啤快門、 C 無關的此晶片上產生邊緣電壓，故，、則 心夹閃記憶體裝置之CAM ▲故測 測試系統的種種Vcc + Γ“ 、。——在將來自外部 〇〇 ^壓位準使用於測試核心快Η々卜立 早兀的時候更為一致。 决閃C憶體 前文僅僅當作實你丨，# 丁，^ > 明可<、 、 、/打异有限制性。例如，本發 驼以 ^ 了 PM〇SFE丁 15〇6 與 NMOSFET 1 5 08 之外的甘 他種類雷b辦氺者— 1丨）⑽之外的其 僅僅當作Γ ^H在此所說明的任何電麼位準 孰玫貝 且從在此的說明中，本發明可能以一t 二、…日$子技術的人所明瞭的 、又 僅僅受限於丨、；π认由 1包k位羊來戶'鈿。本發明 r R ^ 、 勺申请專利範圍與其等同物之界定。 L圖式簡單說明】 第1圖顯示快閃記憶體單元的截面圖； 第2圖顯示第}圖快閃記憶體單元的電路圖表示· 弟3圖顯示包含快閃記憶體裝置之快閃記憶體單元的 9237] 187 200410258 陣列； 第4圖顯示具有複數個半導體晶粒的半導體晶圓，各 半導體晶粒具有製造於其上之各自的快閃記憶體單元陣 列； 第5圖_不根據先前技術具有核心快閃記憶體單元陣 列製造於上，以及具有當外部測試系統直接在核心快閃記 單兀陣列上進行程式化、拭除、與讀取操作以來測試
核〜决閃圮憶體單元陣列時所使用之接觸焊墊的實例 體晶粒。 'V 弟6圖顯示根據本發明之態樣而設計之建立在晶 的BIST(内梦自&、Βί 、、 ^ 、動測試）系統，具有在相同半導體晶粒上 核心快閃記惊，i _ 、 ^且早兀陣列，以致使能在半導體晶粒内，在 測試快閃記憶體奘 在 y 衣置期間將程式化、拭除與讀取操作於晶 片上知行。 BIST弟二圖/不根據本發明-具體實施例而設計之第6圖 廳：统組件的-般區塊圖； 弟8圖顯示根據本發 BIST界面之| 具月且貝鈿例而設計之第7圖 ^ 之組件的區塊圖； 圖與第7:之：二據本發明-具體實施例而設計，在第6 的流程圖，其户丁系統内，操作第8圖BIST界面之步驟 第ln因、$用來進行複數個快閃記憶體測試模式。 第8圖之BJST :民據本發明一具體實施例而設計、用來將 "面之弟—狀態、繁一处 _ 與第四狀態的出規4 ± ’弟—狀恶、弟二狀恶、 叶％，來自外部測試系統之控制信號的 92371 188 200410258 時序圖； 第11圖顯示根據太π
豕本發明一具體實施例而設計、在BIST 界面之序列移位暫存哭內 °。内的貫例數據； 第1 2圖顯示根櫨太 水本卷明另一具體實施例而設計、在複
數個半導體晶粒之各個妨、、w L 核心快閃記憶體單元的晶片上測試 期間内’為了進^一步將姦旦ΤΞΤ ^ ¥產置取大化、來自與複數個半導體 晶粒共用之外部測試系統的接腳；
第13圖顯示根據本發明-具體實施例而設計、第7 圖的後端BIST狀態機的諸組件的區塊圖； 第14圖顯示根據本發明一具體實施例而設計、第13 圖之後蜢BIST狀恶機的相當小數目的狀態，包括用來進 行各BIST模式的START(開始）、JUICE(充電）、VERIFY1(確 認 1)、VERIFY2(確認 2)、APD(Aut0
Program Disturb 5 自 動症式干擾）、HTRB(High Temperature Retention Bake 高 溫保留烘培）、DONE(已進行）與HANG(懸置）狀態。
第1 5圖顯示根據本發明一具體實施例而設計，當將目 鈾BIS T模式用來施加程式化與/或拭除電壓於核心快閃記 憶體單元時、操作第]3圖後端BIST狀態機之步驟的流程 圖； 第1 6圖顯示分成區塊與區段的核心快閃記憶體單 元； 第1 7圖顯示形成於第1 6圖之核心快閃記憶體單元之 各區塊内64位元線與64字元線的實例； 第1 8圖顯示根據本發明一具體實施例而設計，當現有 9237] 189 BIST板式包括讀取為了核心快閃歸 # Μ -- 丨思月豆早7之各快閃9 k'脸早兀而受到程式化或拭除的久 h己 1 〇 JS, 。们璉軏狀態時，操作篦 13圖之後端BIST狀態機之步驟的流程圖； 木作弟 第1 9圖顯示根據本發明一具 Βΐςτ _ ^ 及戶、化例而設計，當.現有 ，係用來將應力電壓施加在核心快閃記憶體單元有 的各快閃記憶體單μ位元線與字元線上時，摔作第13 圖之後端BIST狀態機的步驟的流程圖； 六f 20圖顯示根據先前技術，外部測試系統將(内 今可定址記憶體）程式化，以用快閃記憶體單元的冗餘元件 2替核心快閃記憶體單元的不良位址，來修補核心快閃記 憶體單元不良位址的區塊圖； 第2 1圖顯示第} 5圖加上用於CAM(内容可定址記情 月足）日日片上程式化之附加步驟的流程圖，該附加步驟根據本 發明具體實施例以快閃記憶體單元的冗餘元件替代核心快 閃記憶體單元的不良位址，以用於核心快閃記憶體單元不 良仅址的晶片上修補； 第22圖顯示放置於快閃記憶體單元之冗餘元件内之 快閃記憶體單元的不良位址； 弟2 圖頒不弟1 8圖加上用於C A Μ (内容可定址記憶 也）ΒΒ片上私式化之附加步驟的流程圖，該附加步驟根據本 ♦明具體貫施例以快閃記憶體單元的冗餘元件替代核心快 閃記憶體單元的不良位址，以用於核心快閃記憶體單元不 良位址的晶片上修補； 第2 4圖_示根據先前技術分成衩數個區塊的核心快 190 92371 200410258 閃記憶體單元； 第2 5圖顯示根據本發明一具體實施例而設計之各個 兩几餘元件組，5亥兩冗餘元件組能夠用來修補核心快閃記 fe體軍元之各區塊内核心快閃記憶體單元的不良位址； 第2 6圖顯示根據本發明一具體實施例而設計，在修補 程序期間内所使用組件的區塊圖，其用於核心快閃記憶體 單元之不良位址的晶片上修補； 第2 7圖顯示根據本發明一具體實施例而設計，在第 2 6圖組件的操作期間内修補程序之步驟的流程圖，用於核 心快閃記憶體單元之不良位址的晶片上修補； 第2 8圖顯示根據本發明一具體實施例而設計，第2 6 圖之FAILREP邏輯的實例實施情形； 第29圖顯示先前技術的CAM(内容可定址記憶體）邏 輯，用來產生在確認CAM(内容可定址記憶體）適當程式化 之期間内所使用的變數； 第3 0圖顯示根據本發明一具體實施例而設計，由第 28圖FAILREP邏輯所產生之FAILREP值的數值覽表； 第3 1圖顯示根據本發明具體實施例而設計，第2 6圖 之修補匹配單元的實例實施情形； 第3 2圖顯示根據本發明一具體實施例而設計，由第 26圖之修補匹配單元所產生之REDOK數值的數值覽表； 第33圖顯示根據本發明另一態樣所設計，用來測試具 有核心快閃記憶體單元陣列製造於上之半導體晶粒上所製 造的BIS T (内裝自動測試）系統的後端狀態機之功能的系統 191 9237] 200410258 、且件。亥糸統组件與核心快閃記憶體單元陣列的功能無 關， 4圖_示根據本發明一具體實施例而設計，在第 3 3圖之系統内之信號選擇器的實例實施情形； 第〇 5圖痛不根據本發明一具體實施例而設計，在第 3 3圖之乐統内診斷匹配邏輯的實例實施情形；
〇 6圖頒不根據本發明一具體實施例而設計，在第 3 5圖之移斷匹配邏輯内信號閂鎖的實例實施情形； 人第° 7圖顯不根據本發明具體實施例而設計，在第3 5 回/斷匹配建輯内產生之可能重設與設定數值以及第3 6 圖之：號問鎖用之合成Q輸出的表； 弟。8圖顯示根據本發明具體實施例而設計，當在引動 _ 傻、、二由俊端狀態機所進行的BIST模式用來 將：'夬閃,己憶體單元陣列的快閃記憶體單元程式化時， 由第：3圖後$而狀態機所進入之狀態的流程圖； μ : 3 9圖嘁不根據本發明一具體實施例而設計，當在引 a、斷杈式以後，經由後端狀態機所進行的BIST模式用 ’Λ獨立1生APDE(栻除後的自動程式干擾）將核心快閃記 :體單元陣列的快閃記憶體單元拭除時，由第33圖後端狀 恶機所進入之狀態的流裎圖； ^ 圖頒不根據本發明-具體實施例而設計，當在引 2杈式以後經由後端狀態機所進行的BIST模式用 “ 乂又！日式APDE(栻除後的自動程式干擾）而將核心快閃 兄憶體單元陣列的快閃記憶體單元拭除時m3圖後端 192 92371 200410258 狀心機所進入之狀態的流程圖； 第41圖顯示當在引動診斷模 所進行的BIST槿+^ 炱，經由後端狀態機 BIST杈式以所引動的修補程 快閃記恃雕g 5 °貝取為了核心 ^心肢早兀之各快閃記憶體單元而程 別邏輯狀能ώ ^ 式化或拭除的個 饵狀悲日守，由弟33圖後端狀態機 圖； 運入之狀恶的流程 第42圖顯示根據本發明—呈 定序哭納 八且灵也例而設計之位址 序。。的區塊圖，該位址定序器包括 Α ^ ΰ 1S τ (内裝自動測 口式）乐統内的位址定序器缓衝广 咏 一位址疋序器控制邏輯； 昂43圖顯示根據本發明一呈奋 ^ 42 R μ施例而設計，複數個 /之位址定序器的位址定序器緩衝器； 第44圖顯示根據本發明一 具肢貫施例而設計，由位址 疋序為控制邏輯所產生的重 至又1口唬，用來在BIST模式開 始的時候將位址定序器緩衝哭重μ 司。° 1叹到開始位址； 隹第45圖顯示根據本發明—具體實施例而設計，藉由一 ，位址位元的位址疋序器控制邏輯所得到的控制，其 用來當將兩鄰近X位址解石民罗 士 叩Η丨 I止解碼裔以彼此的鏡面影像而製造 时，忐實質地得到X位址的鄰近定序化； 第46圖顯示根據本發明-具體實施例而設計，將來自 BIST界面之暫存器的一位元圖案耦合到一子集γ位址缓 衝。。以指7F出由外部測試系統所存取之各〇τρ(可程式化 一次）快閃記憶體單元的位址； 弟47圖顯7F根據本發明一具體實施例而設計，用來決 疋疋否將冗餘快閃記憶體單元定序化的冗餘定序化致能邏 193 92371 200410258 輯以及最大行位址選擇器； 第48圖顯示核心快閃記憶體單一、 快閃記憶體單元的最後行； 彳仃以及冗餘 第49圖顯示根據本發明一.具體實施例而 決定是否將冗餘快閃記憶體單元定序化之〜 ^用來 最大行位址選擇器所使用之信號的時序圖？彡能邏輯與 第50圖顯示根據本發明一具體實施例而
址定序器緩衝器之位址定序器控制邏輯所尸 、、二由位 來使複數個區段的*WPCAM(寫入：空制’用 定序； 又円今可疋址記憶體） 第51圖顯示根據本發明一具體實施例而設計 複數個區段的WPCAM(寫人保護内容可^記憶 使 的位元圖案表； 疋序 弟52圖顯示根據本發明具體實施例而設計，將來自 B J S T (内裝自動測試)界面之暫存器的位元圖案耦合到 址缓衝器子集’以標示出將參考單元的位址予以栻除微 調， 第53圖顯示根據本發明具體實施例而設計，在拭除微 調BIST模式之期間内，以丫位址緩衝器子集而將參考^ 元之位址定序的一覽表； 第54圖顯示根據本發明具體實施例而設計，以使用位 址定序器緩衝器的γ位址緩衝器子集將參考單元定序， 而來拭除微調參考單元的流程圖； 弟圖顯示根據本發明具體實施例而設計，藉由位址 92371 194 定序器緩衝器之位址定序器控 取決於X , 斤侍到的控制，用來 最小最大與Y最小最大控制信號， 遞增以前將夂 在々子兀線位址 、口位兀、，泉定序或者在令位 各字元線定序； 兀、、泉位址遞增以前將 第5 6圖顯示根據本發明呈俨每 定序器緩衝…+二 例而設計，經由位址 使遍及楫：Γ 序器控制邏輯而得到的控制，用來 替代快門』己式用之諸成行成列快閃記憶體單元的 貧代κ閃，己憶體單元定序； :目』不根據本發明-具體實施例而設計經由位 址疋序益緩衝器之位址 ⑽击。 來將在快閃”… 制㈣耳所得到的控制’用 ^ 心早兀區段的對角線位置上的各快閃記憶 體早兀定序； 第8圖頒不根據本發明一具體實施例而設計之快閃 記憶體！元區段的實例，其具有八條對角線，用於該快閃 '己憶體單元區段的八個子區段； 第59圖顯示根據本發明一具體實施例而設計，以具有 快閃記憶體星；咕X丨 U月旦早兀陣列製造於上之半導體晶粒上所製造的複 數個圖案產生满击f_ , 、輯早兀而來產生各BIST模式之希望位元 圖条的系統的區塊圖； 第 圖”，、員示根據本發明一具體實施例而設計的一程 式圖本產生璉輯單兀、一拭除圖案產生邏輯單元、，對角 線圖条產生邏輯單元、以及一棋盤式圖案產生邏輯單元的 實例； 第 圖”、具不根據本發明一具體實施例而設計的第6 0 195 9237) 200410258 圖對角線圖案產生邏輯單元的實例實施情形； 弟62圖顯示根據本發明一具體實施例而設計的第6〇 圖棋盤式圖案產生邏輯單元的實例實施情形； 第63圖顯示四乘四快閃記憶體單元的實例陣列以及 在該陣列中它們各自的位置； 、 弟64圖顯示當現有BIST模式是用來將第63圖之快 閃Z L心單元陣列的各快閃記憶體單元程式化時，所有邏 φ 輯低狀態的希望位元圖案； 第 圖頒示當現有BIST模式是用來將第63圖之快 閃5己k體早兀陣列的各快閃記憶體單元拭除時，所有邏輯 高狀態的希望位元圖案； 弟66圖_不當現有BIST模式是用做邏輯低與高狀.態 ，、盤式圖案時，第63圖快閃記憶體單元陣列的希望位元 圖案； 體—弟67圖顯示當現有BIST模式是用做僅僅在快閃記憶 拳⑪：車列的對角線位置上之邏輯低狀態的對角線圖案 第63圖之快閃記憶體單元陣列的希望位元圖案； 弟68圖顯示第63圖之快閃記憶體單元陣列的各位置 的快閃記憶體單元之個別χ位址與個別γ位址的表； 第69圖顯示根據本發明一具體實施例而設計的第 圖之圖案選擇器的實例實施情形； 第7〇圖顯示在拭除確認BIST(内裝自動測試）模式期 間内予以拭除確認的四行乘四列快閃記憶體單元的實例區 9237] ]96 200410258 第 石•認晶 體單元 第 確認晶 體單元 控制器 第 確認晶 體單元 操作流 7 1圖顯示根據太| ^月一具體貫施例而設計在拭除 片上ST模式里日戸弓出 ’、 J間内，用來追蹤施加在快閃記情 區段的θ拭除脈衝數目之系統的區塊圖；° 72圖顯示根據本發明—具體實施例而設計在拭除 片上BIST模式细M咖 、八J間内，用來追蹤施加在快閃記憶 區段的拭除脈衝數目 " 弟7 1圖的糸統的脈衝計數 内的組件； 7 3圖顯示根據太恭日 x 具體實施例而設計在拭除 片上BIST模式细鬥免 “ 、，月間内，用來追蹤施加在快閃記憶 區段的拭除脈衝數目之第 心 禾/1圖與弟7 2圖的系統的 程圖； 之第4圖之半導體晶粒的諸 内之CAM(内容可定址記憶 貝】U式糸統之離開晶片程式邊 第74圖顯示根據先前技術 組件’該晶粒包括於周圍區域 體）’並且具有產生之來自外部 緣電壓； 第7 5圖顯示根據本發 BIST(内裝自動測試）系統内 圖之半導體晶粒的諸組件， 容可定址記憶體）的期間内 緣電壓； 明一具體實施例而設計具有於 之邊緣電壓產生器裝置之第4 "亥等組件用來在測試CAM(内 ’在半導體晶粒内產生晶片上邊 第7 6圖顯示根據本發明一呈 十知门一月旦貫施例而設計之第7 5 圖之邊緣電壓產生器裝置的電路圖； 弟7 7圖鮮員不具有兩部份CAMY内交— 〇 丨忉U AM(円令可定址記憶體）快閃記 憶體單元的CAM區塊圖； 92371 197 於第二據本發明-具體實施例而設計之使用 用來控制“到：二生器:置中的電慶位準移位器’其 第79 〜包1 /，、之I晶體的啟通與關斷； 作第76圖邊緣明-具體實施例而設計之在操 表； 的衣置之期間内電壓位準一覽 弟80圖_不根據本發明一 動在⑽τ(内裝自動測 期=〜例而…十之虽引 76圖邊緣電壓產 的：：間内的程式邊緣化時，第 。。衣置的電壓位準； . 圖顯示根據本發明一且雕一 動在mST(内裝自動 ;⑯貫施例而設計之當引 76圖之邊緣電屏逢& / 、式』間内的拭除邊緣化時，第 第82圖〜；的電壓位準； 動在手動模式期間内沾。、具肢貫施例而設計之當引 產生哭F i 0 + 、私式邊緣化時，第70圖之邊緣電壓 玍°°展置的電壓位準；以及 第8j圖頭不根據本發一 ^ 動在手動模式期間内的拭除邊二…而設… 產生器裝置的電壓位準。 化日r第76圖之邊緣電壓 在此麥考的圖式、 ^ ^ th ^ 4 為了使况明清晰而描繪，其並不一 疋&比例而描繪。在 件乃適用於i有^圖中具有相@參考數目的元 i用、，、有類似結構與功能 103 31 外部測試系統 102隧道介質結構 100 快閃記憶體單元 P井 9237] 198 200410258 106 介質結構 110 沒極位元線接合 114 源極位元線接合 152 汲極端 156 P-井端
電子式可拭除與可程式化記憶體裝置 2〇4字元線 206、208位元線 半導體晶圓 3 02、452、45 8、464、1464、1465、1480 半導體晶粒 核心快閃記憶體單元陣列 接觸焊墊 内裝自動測試（BIST)系統 4 核心快閃記憶體單元陣列 104 浮動閘極結構 108 控制閘極結構 112 主動裝置區域 15 0 控制閘極端 15 4 源極端 15 7- 1051 PMOSFET 200 202、 220 222、 224 226 300 304 306 導電焊墊 3 14 前端界面 3 18 外部測試系統 321 移位暫存器鐘訊 325 邏輯控制器 327 鎖住信號產生器 330、334暫存器 33 3 第二部份 33 6 第四部份 454、460 BIST 系統 3 12 BIST 界面 3 16 後端BIS T狀態機 3 2 0 串列移位暫存器 3 2 2、3 2 3、3 3 8 緩衝器' 326 測試型式解碼器 3 2 8 記憶體位置解碼器 332 第一部份 3 3 5 第三部份 3 3 7 移位暫存器
92371 199 200410258
456、462、468核心快閃記 466 BIST 系統 502 BIST控制器 5 12 讀取/確認電壓源 516 比較器電路 520 匹配電路 5 2 6 計時器或者鐘訊 602 、 604 、 606 、 608 、 610 、 622 、 624 、 626 、 628 、 630 、 640 、 642 、 644 、 646 、 648 、 662、664、666、668 位元線 7 5 0 不良的快閃記憶體單 7 5 2 快閃記憶體單元之對 :體單元陣列 472、474、476 接腳 504、5 06、508、510 電壓源 514 參考電路 5 18 位元圖案產生.器 524 位址定序器 612、614、616、1400 區段 632 、 634 、 636 、 638 、 650 、 652 區塊 672、674、676 字元線 匕 I、冗餘元件 782 冗餘元件 790 CAM(内容可定址記憶體）快閃記憶體單元
974 、 978 、 984 、 1022 、 1024 、 1026 、 1056 83 2 修補控制器 848 FAILREP 邏輯 884 冗餘CAM邏輯 962 模式解碼器 966 信號選擇器 968、 1058 、 1560 、 1524 、 1528 970 ' 976 、 980 、 1004 8 3 ό 電壓源 842 閂鎖 960 、 ]402 、 1300 系統 964 診斷匹配邏輯 反相器 及閘 972、 982' 998、 1000、 1002、 1520、 1522、 ]526 非或閘 92371 200 200410258 986 、 988 、 990 、 992 、 994 ' 996 、 1030 、 1032 、 1034 、 1036 、 1038 、 1040 、 1042 、 1044 、 1046 、 1048、1 050、1 052 輸入端 997 輸出端 1006、1008、1010、1012、1014 反及閘 1016 、 1018 、 1020 、 1326 或閘 Y/X位址設定/重設邏輯 Y/X位址定序控制邏輯 CAM定序控制邏輯 OTP(—次可程式）定序控制邏輯 1208、1210、1212 位址定序 位址解碼器 1232 暫存器 1236 1 028 閂鎖 1059 正電壓源 1200 位址定序器 1204 位址定序控制邏輯 1214 1216 1218 1220 12 2 2 冗餘定序控制邏輯 1206、 1230 1234
1240 冗餘定序致能邏輯 1244、1246最後列 12 5 1 第一週期 1254 REDADD 信號 1 257 第五週期 1 2 6 0 通過閘 1 054 NMOSFET 1061 負電壓源 12 02 位址定序緩衝器 緩衝器 X位址解碼器 通過閘 1242 最大列位址選擇器 1 2 5 0 C L K (時脈）信號 1 252 MAXCA__REG 信號 1 256 TGL01 信號 1 258 MAXCA 信號 1302 圖案產生邏輯單元
9237] 20] 200410258 1304 圖案選擇器 1306 圖案產生邏輯單 1308 拭除圖案產生邏輯單元 13 10 對角線圖案產生邏輯單元 13 12 祺盤式圖案產生邏輯單元 1314、 1316、1318、13 20、 1322、 1324、1 330 互斥 1 336、 1 4 1 8多工器 1404 拭除脈衝計數器 1406 時脈產生器 1408 脈衝計數控制器 1412 曰^'脈控制邏輯 1413 重設邏輯 1414 最大脈衝數解碼 1416 重新載入邏輯 1420 補數產生器 1422 經由二個重新載入計數值產生器的除法 1424 經由四個重新載入計數值產生器的除法 1426 經由八個重新載入計數值產生器的除法 1466 核心快閃記憶體單元陣列 1468 週邊區域 1470 CAM(内容可定址記憶體） 1471 外部測試系統 1482 快閃記憶體裝置 1484 週邊區域 1486 CAM 1490 邊緣電壓產生器裝置 1492 外部測試系統 1501 高電壓源 1502 穩壓器 1503 高壓充電泵 1504 低電壓節點 1510、 1 5 1 4電阻器 15 06 PMOSFE 丁 1508 NMOSFET 1512 輸出節點 15 16 邏輯電路 ]5 1 8 電壓位準移位器 92371 202 200410258 1 532 通過PM〇SFET(P通道金屬氧化物半導體場效電晶體） 1 534 通過NM〇SFET(N通道金屬氧化物半導體場效應電晶體） 1 536 第一組快閃記憶體單元
1 53 8 通過 PMOSFET 1 540 通過 NMOSFET 1 542 第二組快閃記憶體單元
1 552、1 554 移位 PMOSFET 1 556、155 8 移位 NM〇SFET
203 92371

Claims (1)

  1. 200410258 拾、申請專利範圍： 1 -—種將製造於半導體基板（302)上之快閃記憶體單元 (304)測試的方法，包括以下步驟： 於该半導體基板上製造一内裝自動測試（bis 丁）介 面（3 12)和一後端狀態機（3丨6); 經由該BIST介面（3 12)輸入來自一外部測試系統 (3 1 8)的測試模式數據；以及 藉由該後端狀態機（3 1 6 )，如該測試棋式數據所产 示的，在該快閃記憶體單元（3 〇4)上進行至少一希望的 BIST(内裝自動測試）模式，以用於該快閃記憶體單元 (3 0 4)的晶片上測試。 2·如申請專利範圍第丨項的方法，進一步包括以下步驟： 在該半導體基板（302)上製造一前端狀態機（3 14); 藉由該前端狀態機（3 1 4)，將該測試模式數據解 碼，以決定用來進行該至少一希望BIST模式的順序； 以及 藉由該後端狀態機（3 1 6)，根據該順序，在該快門 記憶體單元（3 04)上，進行該至少一希望的Bls 丁模式·。 3，如申請專利範圍第1項或第2項的方法，進_步包括以 下步驟： 在該半導體基板（3〇2)上，製造該]bIST介面ο 的一移位暫存器（320); 經由一知入/輪出（1〇)接腳，將該測試模式數據連續 地輸入於該移位暫存器（320)内； 92371 204 200410258 和。希王測试模式的一個別通過或者失敗結果，儲 存於該移位暫存器（32〇)裡；以及 從该私位暫存器（32〇)經由一 接腳連續地移出各 希望BIS丁模式的該個別通過或者失敗結果，到該外部 測試系統（3 1 8)。 4·如申6月專利乾圍第！項、第2項或第3項的方法，進一 步包括以下步驟·· 在該半導體基板（302)上製造複數個圖案產生邏輯鲁 單元（1302)以及一圖案選擇器（13〇4); 藉=各圖案產生邏輯單元（13〇2)，產生對應一快閃 5己fe體單元之位置的一個別邏輯狀態，· 藉&言亥圖案選擇器⑴04)，從該圖案產生邏輯單元 (1302)選擇該個別邏輯狀態的其中一個，以形成一希望 的位元圖案；以及 在一 BIST模式的一確認狀態期間内 的位元圖案。 使用該希望
    項的方法，進一 5 ·如申請專利範圍第1項、第2項或第 步包括以下步驟： 在該半導體基板（3 0 2)上，製造— 脈衝什數器（M〇4) 以及一脈衝計數控制器（1 406); 藉由該脈衝計數控制器（1 4〇6) 铷入一最大數 g ； 自動測試）模式期間 ’又有以小於最大數目 假如在一拭除確認BIST(内裝 内，該區段的該快閃記憶體單元並 9237】 205 200410258 之施加在該區段上的拭除脈衝而來通過栻除確亨、的 話，則藉由該脈衝計數控制器（1406)而輸出一區段失敗 的指示。 6.如申請專利範圍第5項的方法，進一步包括以下步驟： 決定施加在該區段上的一對角線全部數目的拭除 脈衝，直到在該區段之一對角線位置上的各快閃記憶體 單元通過拭除確認為止；
    其中最大數目係為該對角線全部數目拭除脈衝的 百分率； 產生至少一重新載入計數值，該值係為最大脈衝計 數值（Max—PC)減掉該對角線全部數目拭除脈衝的 百分率； 選擇至少—重新載入計數值的其中一個，該值對應 載入於該脈衝計數器（14〇4)内的最大數目； ^
    ，該區段的各快閃記憶體單元的拭除確認期間 内’耩^亥脈衝計數器（14Q4)，從該選出的重新載入計 數值:算出施加在該區段上的拭除脈衝數目；以及° 假如在該脈衝計數器（14⑽）達到Max—Pc前，节區 段的各快閃記憶體單元沒有通過拭除確認的話，那麼夢 由脈衝计數控制器(1，而將該區段失敗的 9 出。 如甲睛專利銘囹钕 4圍弟1項、第2項或第 步包括以下步驟： 〜 Λ半$月五基板（3〇2)上，製造一修補控制器（M2) 9237] 206 200410258 以及複數個電壓源（83 6); 在以BI s T握 、式而測試該快閃記憶體單元（304)的势 間内，檢測該不_ # α _ ^ 不良的快閃記憶體單元（750);以及 ^ ^ ^補控制器（832)，控制該電壓源（836)，以 將程式化電懕祐+ ϋ在一充電狀態中的個別C ΑΜ(内容可 定址記憶體）快閃記愔麟 U月豆早兀上，用來以快閃記憶體單 元的一對應冗餘元 1干（752)而替代該不良的快閃記憶體 單元（750)。 δ·如申請專利範圍帛7項的方法，進-步包括以下步驟： 在忒半‘肢基板上（3〇2)製造一 FAiLREp邏輯 (848);以及 假如4 FAILREP邏輯（848)決定出無任何快閃記憶 體早兀的冗餘兀件右困十4^ 用或者该不良快閃記憶體單元 (7 5 0 )已經予以事先体难& ▲ 尤乜補的活，則進入一懸置（HAng)狀 態。 9 ·如申請專利範圍第1項、繁9工百七楚Q ^ 只 弟2項或弟3項的方法，進- 步包括以下步驟： 製造複數的兒壓源（5 〇 4 )與一後端B r s τ控制器 (5 02)，用於该半導體基板上的該後端狀態機（3ΐ6”以 及 籍由該後端BIST控制器（502)，決定出一 BIST模 式是否用來施加電壓於該快閃記憶體單元（3〇4)上，以 用來跟隨第一序列的狀態，或者該BIST模式是否用來 讀取該快閃記憶體單元（3 04)的一個別邏輯狀態，以用 92371 207 2〇〇41〇258 來跟隨第二序列的狀態。 項的方法，進一 1〇.如申請專利範圍第1項、第2項或第 步包括以下步驟： 在该半導體基板（3 〇 2)上，萝# ^ 、 ’丄衣w — k號選擇器（906) 以及一診斷匹配邏輯（9 6 4); ^依據來自該後端狀態機（316)的控制變數，藉由該
    診斷匹配邏輯（964)，設定一產生的 θ人 度玍的匹配輸出到一通過 或者失敗狀態；以及 假如將—診斷模式引動的話，則藉由該信號選擇哭 (州），以-MST模式的確認步驟，來選出由該後端二 態機（3 1 6)使用的該產生匹配輸出。 11·如申請專利範圍第10項的方法，i中呈 〆、甲具有叉到引動之 診斷模式的BISt模式是用於程式化該快閃記憶體單_ (3〇4)，以獨立性APDE(拭除後自動程式干擾）來 快閃記憶體單元（304)，或者以交錯式apDE ^ 快閃記憶體單元（3 04)的其中一者。 12.如申請專利範圍第i項、第2項或第3項的方法，進 步包括以下步驟： 在該半導體基板（302)上，製造一位址定序控制邏 輯（12〇4)與位址定序緩衝器（12〇2); 藉由該緩衝器（1202)產生複數個位元，以用來户厂 該快閃記憶體單元（3 〇4)的一位址；以及 ’' 藉由該控制邏輯（1204)，控制該緩衝器2〇2丨，、 將複數個BIST模式每一個的個別連續位元圖案定序 9237J 208 200410258 :專利範圍帛1項的方法’進-步包括以下步驟: ::+ :體基板上(302)，製造一高電塵源⑽”、 ㈣、$阻器（mo、1514)、至少—切換裝置⑽6、 )、以及一邏輯電路（1516); μ該高電壓源U5G1)，在—低電㈣點上⑴〇4) 產生相關於一低電壓的高電壓； 其中該至少一電阻器（151〇、1514)以及該至少一切 ㈣15(^串連㈣合於該高電壓源⑴叫 與忒低電壓節點（15〇4)之間；以及 依據一 BIST模式型式，藉由該邏輯電路（15丨6), 開啟或者關閉各切換裝置(15〇6、15〇8)，以沿著該串聯 _合’在-輪出節點（1512)的晶片上產生該邊緣電壓。 如申請專利範圍第13項的方法，進一步包括以 驟： 在該輸出節點（1512)上 電阻性電壓除法器（1510、 體單元（304)程式邊緣化； ’形成具有至少一電阻器的 1 5 1 4)，以用來將該快閃記 以及 將该輸出節點（15丨2)放電到該低電壓，以用來將該 快閃記憶體單元（304)拭除邊緣化。 15·:種用來將製造於一半導體基板。〇2)上之快閃記憶體 單元（304)測試的BIST(内裝自動測試）系統（3〇〇)，包 含： 一 BIST介面（3!2)，係製造於該半導體基板（3〇2) 上，用來輸入來自一外部測試系統（31 8)的測試模式數 92371 209 據；以及 一後端狀態機（3丨6)，製造於該半導體基板（3〇2) 上用來如该測試模式數據所指示的，將至少一希望的 BIST(内裝自動測試）模式進行於該快閃記憶體單元 (3〇4)上，以用於該快閃記憶體單元（3(Μ)的晶片上測
    16.如申請專利範圍第15項的MST系統，進一步包含·· 一前端狀態機（314)，製造於該半導體基板（3〇2) 上，用來將該測試模式數據解碼，以決定進行該至少一 希望BIST模式的順序； 其中該後端狀態機（3 i 6)根據該順序而在該快閃記 憶體單元（304)上進行該至少一希望的MST模式。 1 ’ ·如中”"利粑圍第i 5項或第i 6項的抓丁系統，進一 步包含：
    在4 BIST "面〇丨2)内的一移位暫存器（32〇)，該 BIST ’丨面]2)經由一輪入/輸出（ι〇)接腳而連續地輪入 4測。式核式數據’其中該移位暫存器（32Q)經由該一 接腳’、而儲存並連續地輸出各希望bist模式的一個別 通過或者失敗結果。 18•如申請專利範圍第15項、第16項或第]7項的職 系統，進一步包含： 元（Π〇2)，製造於該半導體 於一快閃記憶體單元位置 複數個圖案產生邏輯單 基板（j 0 2)上’各個產生對座 的一個別邏輯狀態；以及 92371 210 200410258 圖Γ選擇裔（13〇4),製造於該半導體基板（302) 用來攸°亥圖案產生邏輯單元（1302)選擇個別邏輯壯 態的苴中一伽、 ήΚ ’、 ’以形成該希望的位元圖案； ”中°亥希望的位元圖案係使用於一 BIST模式的確 認狀態期間内。 19.如申請專利範圍第15項、第16項或第17項的職 系統，進一步包含·· 一脈衝計數器（1404),製造於該半導體基板上 (302);以及 一脈衝計數控制器（1406)，製造於該半導體基板 (302)上，用來在假設該區段的該快閃記憶體單元於一 拭除確認BIST(内裝自動測試）模式期間内並沒有以小 於施加在該區段上最大數目的拭除脈衝而來通過拭除 確認的情形下，輪入一最大數目並且輸出一區段失敗的 指示。 2〇·如申請專利範圍第19項的BIST系統，其中該脈衝控制 器（1406)控制著該脈衝計數器（1404)，以決定施加在該 區段上的對角線全部數目的拭除脈衝，直到在該區段的 一對角線位置的各快閃記憶體單元通過拭除確認，而且 其中最大數目是該對角線全部數目拭除脈衝的百分 率，而且其中該BIST系統進一步包含： 至少一重新載入計數值產生器（1 4 2 2、1 4 2 4、 1 4 2 6 )，製造於該半導體基板（3 0 2)上，用來產生一個別 重新載入計數值，該值係為最大脈衝總數值（Max__PC) 92371 減去该對角線全部數目拭除脈衝的個別百分率； —多工裔（1 4 1 8 )，在該脈衝計數控制器内，用來選 擇對應該最大數目的一個別重新載入計數值；以及 重新載入邏輯（1 4 1 6)’在該脈衝計數控制器内， 用來控制該脈衝計數器，以載入來自該多工器（141 8)的 該選出重新載入計數值；
    其中在拭除確認該區段之該快閃記憶體單元的期 門内"亥脈衝6十數為（1 404)從該選出的重新載入計數值 算出施加在該區段上的拭除脈衝數； 乂及其中假如在該脈衝計數器達到以 則’该區段的各快閃記憶體單元沒有通過狨除石萑認的 話’該脈衝計數控制器（1406)則輸出該區段失敗的指 示。 2】·如申請專利範圍第15項、第16項或第η項的Μ” 系統，進一步包含：
    =於該半導體基板(3〇2)上之CAM(内容可定址 二：閃記憶體單元(，與快閃記憶體單元之冗餘 上；複數個電麼源（83 6)，製造於該半導體基板（302) ▲以BIST杈式來測試該快閃記憶體單 間内，蔣兮 ^ π叫圮m體早兀白〈 一二不良快閃記憶體單元(7 50)檢測；以及 上，用:補控制器（832)，製造於該半導體基板（302 控制該電壓源叫以施加裎式化電壓於 2)2 92371 200410258 電狀態中的個別CAM(内容可定址記憶體）快閃記憶體 單元（79 0)上，用來以快閃記憶體單元的一對應冗餘元 件（7 82)替代該不良快閃記憶體單元（71〇)。 22·如申請專利範圍第21項的BIST系統，進一步包含： 一 FAILREP邏輯（848)，製造於該半導體基板（3〇2) 上’用來在假設該FAILREP邏輯決定沒有任何快閃記 憶體單元的冗餘元件有用或者該不良快閃記憶體單元 (7 5 0)已經予以事先修補的情形下，進入一懸置（RANG)鲁 狀態。 23·如申請專利範圍第15項、第16項或第17項的 糸統，進·一步包含： 歿數個電壓源（504)，製造於該半導體基板（3〇2) 上，用來產生對應一 BIST模式的個別電壓；以及 一後端BIST控制器（502)，製造於該半導體基板 (3〇2)上，用來決定該BIST模式是否用來施加電壓在該 决閃冗憶體單元上（304)，以跟隨第一序列的狀態，或 者=BIST杈式是否用讀取該快閃記憶體單元（3〇4)的個 別邏輯狀態，以跟隨第二序列的狀態。 24^中請專利範圍第15項、第W項或第17項的BIST 糸統，進一步包含： 上二號選擇器购，製造於該半導體基板剛 製造於該半導體基板（3 02) 9237] 213 1 乡斷匹配邏輯（9 6 4) 上； 200410258 其中該診斷匹配邏輯（964)依據來自該後端狀態機 (3 1 6)的控制變數而設定一產生匹配輸出到一通過或者 失敗狀態； 乂及其中饭如將一診斷模式引動的話，那麼該信號 選擇裔（966)則以_則8丁模式的確認步驟來選出由該後 端狀態機（3 1 6)所使用的產生匹配輸出。
    25·如申請專利範圍第24項的BIST系統，其中具有受到引 動之移斷杈式的BIST模式係為程式化該快閃記憶體單 元（304)，以獨立性ApDE(拭除後的自動程式干擾）來拭 除該快閃記憶體單元（304)，或者以交錯式的ApDE來 拭除該快閃記憶體單元（3〇4)的其中一者。 26·如申請專利範圍第15項、第16項或第17項的丁 糸統，進一步包含：
    一位址定序緩衝器（1202)，製造於該半導體基板上 (3 〇2) ’用來產生指示該快閃記憶體單元（3〇4)之一位址 的複數個位元；以及 位址疋序控制邏輯（1 204)，製造於該半導體基板 〇〇2)上，用來控制該缓衝器（12〇2)，以將複數個丁 板式之每一個的個別連續位元圖案定序。 27.如申請專利範圍第μ項的BIST系統，進一步包含·· 一咼電壓源（1 501)，製造於該半導體基板（3〇2)上， 用來在一低電壓節點上（1 5 04)產生相關於一低電壓的 高電壓； 至少一電阻器（1 5 1 〇、1 5 1 4)與至少一切換裝置 2)4 92371 200410258 (15〇6、1 508)，製造於該半導體基板（3〇2)上並且串聯地 耦合於該高電壓源（1501)與該低電壓節點（15〇4)之間； 以及 心竹兒吩口。〜，衣這々;、舔牛導體基板（3〇2)上， 用來依據一 BIST模式型式而開啟或者關閉各切換裝置 (1 506、1 508)，以沿著該串聯耦八而☆ iA 甲如祸。而在一輸出節點（1512、 上的晶片上產生該邊緣電壓。 ) 28·如申請專利範圍第27項 乐統，其中一電阻抖+ 壓除法器（1510、1514)俜在兮鈐山^ 包丨〖生電 5 ㉔出節點（⑸2)上形成右 至乂 電阻器，以用來將兮振Μ > 有 # ^ ^ ^ 〜共閃圮憶體單元（304)程1 边緣北，以及其中該輪出節 Η王式 壓，以用來將該快閃記_單2)係放電到該低電 心月立早兀（3〇4)拭除邊緣化。 9^37i 215
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US10/200,518 US7010736B1 (en) 2002-07-22 2002-07-22 Address sequencer within BIST (Built-in-Self-Test) system
US10/200,526 US7028240B1 (en) 2002-07-22 2002-07-22 Diagnostic mode for testing functionality of BIST (built-in-self-test) back-end state machine
US10/200,540 US20040049724A1 (en) 2002-07-22 2002-07-22 Built-in-self-test (BIST) of flash memory cells and implementation of BIST interface
US10/200,539 US6707718B1 (en) 2002-07-22 2002-07-22 Generation of margining voltage on-chip during testing CAM portion of flash memory device
US10/200,544 US6631086B1 (en) 2002-07-22 2002-07-22 On-chip repair of defective address of core flash memory cells

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401690B (zh) * 2008-12-24 2013-07-11 Phison Electronics Corp 快閃儲存裝置及其測試方法與測試系統
TWI711047B (zh) * 2018-06-18 2020-11-21 台灣積體電路製造股份有限公司 用以產生參考電流的參考電路和方法與記憶體裝置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7730368B2 (en) * 2003-10-31 2010-06-01 Sandisk Il Ltd. Method, system and computer-readable code for testing of flash memory
US7424659B2 (en) 2003-10-31 2008-09-09 Sandisk Il Ltd. System-in-package and method of testing thereof
JP2009514088A (ja) * 2005-11-01 2009-04-02 サンディスク アイエル リミテッド フラッシュメモリをテストするための方法、システム、および、コンピュータで読み取り可能なコード
JP5023582B2 (ja) * 2006-07-05 2012-09-12 横河電機株式会社 半導体集積回路試験装置及び方法
US8627158B2 (en) 2011-12-08 2014-01-07 International Business Machines Corporation Flash array built in self test engine with trace array and flash metric reporting
JP5112566B1 (ja) * 2011-12-16 2013-01-09 株式会社東芝 半導体記憶装置、不揮発性半導体メモリの検査方法、及びプログラム
US8754640B2 (en) * 2012-06-18 2014-06-17 Allegro Microsystems, Llc Magnetic field sensors and related techniques that can provide self-test information in a formatted output signal
KR102055174B1 (ko) * 2012-06-18 2019-12-12 알레그로 마이크로시스템스, 엘엘씨 감지된 물체의 근접에 반응하여 근접 신호의 하나 또는 그 이상의 특성 값들이 분류되는 셋 또는 그 이상의 포텐셜 카테고리들의 적어도 하나를 전달할 수 있는 자기장 센서들 및 관련 기술들
CN103514129B (zh) * 2012-06-21 2017-03-29 深圳市中兴微电子技术有限公司 一种芯片接口转换方法及芯片
US8830756B2 (en) * 2013-01-23 2014-09-09 Freescale Semiconductor, Inc. Dynamic detection method for latent slow-to-erase bit for high performance and high reliability flash memory
TWI569284B (zh) * 2015-05-27 2017-02-01 慧榮科技股份有限公司 記憶體控制器與記憶體模組
CN107301880B (zh) * 2017-06-15 2020-03-17 西安微电子技术研究所 一种片上嵌入式Flash的内建自测试结构
US10656170B2 (en) 2018-05-17 2020-05-19 Allegro Microsystems, Llc Magnetic field sensors and output signal formats for a magnetic field sensor
TWI676989B (zh) * 2018-11-20 2019-11-11 華邦電子股份有限公司 記憶體裝置及其內置自測試方法
CN111292795B (zh) * 2019-05-23 2022-02-01 展讯通信（上海）有限公司 存储器的内建自测试系统
CN110364214A (zh) * 2019-06-28 2019-10-22 珠海博雅科技有限公司 一种读失效存储单元的替换方法、装置、设备及存储介质
CN110473586B (zh) * 2019-07-31 2021-05-14 珠海博雅科技有限公司 一种写失效存储单元的替换方法、装置、设备及存储介质
CN112331253B (zh) * 2020-10-30 2023-12-08 深圳市宏旺微电子有限公司 一种芯片的测试方法、终端和存储介质
CN112733478B (zh) * 2021-04-01 2021-08-03 芯华章科技股份有限公司 用于对设计进行形式验证的装置
CN113409845A (zh) * 2021-05-11 2021-09-17 珠海博雅科技有限公司 非易失性存储器的替换方法、装置及存储介质
CN113225232B (zh) * 2021-05-12 2022-06-10 中国第一汽车股份有限公司 硬件测试方法、装置、计算机设备及存储介质
CN114586102A (zh) 2022-01-20 2022-06-03 长江存储科技有限责任公司 使用内部固件执行自验证的nand存储器中的数据保护

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2768175B2 (ja) * 1992-10-26 1998-06-25 日本電気株式会社 半導体メモリ
US5675546A (en) * 1996-06-07 1997-10-07 Texas Instruments Incorporated On-chip automatic procedures for memory testing
US6044481A (en) * 1997-05-09 2000-03-28 Artisan Components, Inc. Programmable universal test interface for testing memories with different test methodologies
JPH11329000A (ja) * 1998-05-19 1999-11-30 Mitsubishi Electric Corp 内蔵メモリテスト方法、およびそれに用いるバスインタフェースユニット、コマンドデコーダ
JP2001014890A (ja) * 1999-06-30 2001-01-19 Mitsubishi Electric Corp 半導体装置および半導体装置のテスト方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401690B (zh) * 2008-12-24 2013-07-11 Phison Electronics Corp 快閃儲存裝置及其測試方法與測試系統
TWI711047B (zh) * 2018-06-18 2020-11-21 台灣積體電路製造股份有限公司 用以產生參考電流的參考電路和方法與記憶體裝置

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Publication number Publication date
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