TWI676989B - 記憶體裝置及其內置自測試方法 - Google Patents

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Yuji Nakaoka
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Abstract

本發明提供一種記憶體裝置，包括自測試電路、記憶胞陣列、電源電壓產生器與列備援位址替換電路。自測試電路，用以產生自測試資料訊號與電源電壓控制訊號。記憶胞陣列接收自測試資料訊號並輸出自測試失效訊號。電源電壓產生器依據電源電壓控制訊號產生電源電壓。列備援位址替換電路接收電源電壓與自測試失效訊號以提供備援字元線位址至記憶胞陣列。電源電壓產生器被配置為使電源電壓在內置自測試模式小於一般模式。

Description

記憶體裝置及其內置自測試方法
本發明是有關於一種半導體裝置，且特別是有關於一種記憶體裝置及其內置自測試方法。
在記憶體測試中，可以在操作初始化後，運用列冗餘陣列中的並行測試模式替換在內置自測試(built-in self-test，BIST)中所檢測出的不良位元，以提升記憶體的可靠性。然而，習知的內置自測試採用正常操作所使用的電源電壓以及感測時間，使得不良位元不易被檢測出。
本發明提供一種記憶體裝置及其內置自測試方法，以降低內自測試期間的電源電壓，並提高不良位元的檢測率。
本發明提供一種記憶體裝置，包括自測試電路、記憶胞陣列、電源電壓產生器與列備援位址替換電路。自測試電路，用以產生自測試資料訊號與電源電壓控制訊號；記憶胞陣列，耦接至自測試電路，接收自測試資料訊號，並輸出自測試失效訊號；電源電壓產生器，耦接至自測試電路，依據電源電壓控制訊號產生電源電壓。列備援位址替換電路，接收電源電壓與自測試失效訊號，並提供備援字元線位址至記憶胞陣列。電源電壓產生器被配置為使電源電壓在內置自測試模式小於一般模式。
本發明提供一種記憶體裝置的內置自測試方法，記憶體裝置包括記憶胞陣列、自測試電路、電源電壓產生器與列備援位址替換電路，內置自測試方法包括：藉由所述自測試電路產生自測試資料訊號與電源電壓控制訊號；藉由所述記憶胞陣列接收自測試資料訊號並輸出自測試失效訊號；藉由所述電源電壓產生器依據電源電壓控制訊號產生電源電壓。藉由所述列備援位址替換電路接收電源電壓與自測試失效訊號以提供備援字元線位址至記憶胞陣列。電源電壓在內置自測試模式小於一般模式。
基於上述，在本發明一實施例中，所述記憶體裝置在內置自測試模式中調降電源電壓產生器產生的電源電壓，使不良位元較容易被檢測出來，以提高記憶體裝置的可靠性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，在一實施例中，記憶體裝置100包括自測試電路110、記憶胞陣列120、電源電壓產生器130、記憶體控制電路140、列位址緩衝器與選擇器150、列解碼器160與列備援位址替換電路170。自測試電路110被配置為根據重置訊號RESETB與時脈訊號IntCLK將自測試資料訊號BISTDA提供至記憶胞陣列120，並提供電源電壓控制訊號TVPPL至電源電壓產生器130，且提供內置自測試訊號TBIST至記憶體控制電路140與列位址緩衝器與選擇器150。記憶胞陣列120例如包括多個動態隨機存取記憶胞，本發明並不限制記憶胞陣列120的種類與結構。記憶胞陣列120包括主記憶胞陣列180與備援記憶區塊190，備援記憶區塊190內配置冗餘列及冗餘行，冗餘列及冗餘行具有冗餘記憶胞，用以取代主記憶胞陣列180中不良或受損的記憶胞，以維持記憶體裝置100的正常功能。記憶胞陣列120接收自測試資料訊號BISTDA並提供表示失效的自測試失效訊號BISTFAIL至列備援位址替換電路170。列備援位址替換電路170可以根據自測試失效訊號BISTFAIL輸出備援字元線位址RWL，以將主記憶胞陣列180中被檢測出錯誤的字元線位址WL替換成位於備援記憶區塊190的備援字元線位址RWL。電源電壓產生電路130耦接至自測試電路110，且依據電源電壓控制訊號TVPPL以產生電源電壓VPP。列解碼器160與列備援位址替換電路170接收電源電壓VPP，以驅動列解碼器160與列備援位址替換電路170分別輸出主記憶胞陣列180的字元線位址WL及備援字元線位址RWL。記憶體控制電路140耦接於自測試電路110與記憶胞陣列120之間，且依據內置自測試訊號TBIST提供位址緩衝器控制訊號ADB以及測試模式訊號PTEST。列位址緩衝器與選擇器150接收位址緩衝器控制訊號ADB以選擇性調整列位址訊號(未繪示)的電位。記憶胞陣列120接收測試模式訊號PTEST，並依據測試模式訊號PTEST將記憶胞陣列120配置於一般模式或內置自測試模式。
在一實施例中，記憶體裝置100可以配置於一般模式或內置自測試模式，且電源電壓VPP在內置自測試模式小於一般模式。舉例來說，電源電壓產生器130可以將一般模式的電源電壓VPP配置為2.9V，且將內置自測試模式的電源電壓VPP配置為2.7V。於一實施例中，藉由高邏輯準位的重置訊號RESETB使記憶體裝置100配置於內置自測試模式。
請參照圖2，電源電壓產生器130包括電源電壓偵測電路210與電源電壓產生電路220。電源電壓偵測電路210耦接至自測試電路110，電源電壓偵測電路210依據自測試電路110所提供的電源電壓控制訊號TVPPL而產生電源電壓調整訊號VPPUP。電源電壓產生電路220接收電源電壓調整訊號VPPUP而產生電源電壓VPP。
請參考圖3，電源電壓偵測電路210包括反相器INV1、反相器INV2、分壓電路320、放大器AMP以及反相器INV3。反相器INV1接收並反相電源電壓控制訊號TVPPL以產生第一控制訊號VINV1。反相器INV2耦接反相器INV1，且被配置為接收並反相第一控制訊號VINV1以產生第二控制訊號VINV2。分壓電路320耦接反相器INV2，且被配置為依據第一控制訊號VINV1與第二控制訊號VINV2對電源電壓VPP分壓以產生第一電壓V1。放大器AMP耦接分壓電路320，並接收第一電壓V1與參考電壓VREF。放大器AMP用以放大第一電壓V1與參考電壓VREF的差值以產生電源電壓調整訊號VPPUP。參考電壓VREF是内部產生的基準電位，在此可以設定參考電壓VREF為1.0V。
在一實施例中，分壓電路320包括傳輸閘TM1與電阻串RS，其中電阻串包括電阻R1、電阻R2與電阻R3。在一實施例中，可以將電阻R1配置為相等於1.7倍的電阻R3、電阻R2配置為0.2倍的電阻R3，本發明並不限制電阻串的配置比例。電阻R1、電阻R2與電阻R3可以串聯並耦接於電源電壓VPP與接地電壓GND之間，用以提供分壓電阻，以產生第一電壓V1。傳輸閘TM1與電阻串RS中的至少一電阻相互並聯，例如是電阻R2。傳輸閘TM1可以依據第一控制訊號VINV1與第二控制訊號VINV2開啟或關閉，調整所述分壓電阻以產生第一電壓V1。
舉例來說，當第一控制訊號VINV1為低邏輯準位而第二控制訊號VINV2為高邏輯準位，傳輸閘TM1導通而使電阻R2兩端短路，分壓電阻改變而提高第一電壓V1。相反地，當第一控制訊號VINV1為高邏輯準位而第二控制訊號VINV2為低邏輯準位，傳輸閘TM1斷路，分壓電阻改變而降低第一電壓V1。
放大器AMP耦接分壓電路320，用以放大第一電壓V1與參考電壓VREF的差值。在一實施例中，放大器AMP更透過反相器INV3以產生電源電壓調整訊號VPPUP。其中，放大器可以由運算放大器構成，本發明並不限制放大器的類型。
舉例而言，在一般模式下，電源電壓控制訊號TVPPL為低邏輯準位，傳輸閘TM1不導通而須考慮電阻R2。當電源電壓大於等於2.9V時，第一電壓V1大於等於1V，放大器AMP輸出高邏輯準位且電源電壓調整訊號VPPUP為低邏輯準位以禁能電源電壓產生電路220。當電源電壓VPP小於2.9V時，第一電壓V1小於1V，且電源電壓調整訊號VPPUP為高邏輯準位，以致能電源電壓產生電路220，從而提升電源電壓VPP至等於2.9V。
在內置自測試模式下，電源電壓控制訊號TVPPL為高邏輯準位，傳輸閘TM1導通而可忽略電阻R2。當電源電壓大於等於2.7V時，第一電壓V1大於等於1V，放大器AMP輸出高邏輯準位且電源電壓調整訊號VPPUP為低邏輯準位以禁能電源電壓產生電路220。當電源電壓VPP小於2.7V時，第一電壓V1小於1V，且電源電壓調整訊號VPPUP為高邏輯準位，以致能電源電壓產生電路220，從而提升電源電壓VPP至等於2.7V。
因此，在一實施例中，當記憶體裝置100配置於一般模式下時，電源電壓產生器130可以將電源電壓VPP配置為2.9V。當記憶體裝置100配置於內置自測試模式下時，電源電壓產生器130可以將電源電壓VPP降低為2.7V。
請參考圖4，於步驟S410中，自測試電路110產生自測試資料訊號BISTDA與電源電壓控制訊號TVPPL。接著，於步驟S420中，記憶胞陣列120接收自測試資料訊號BISTDA並輸出自測試失效訊號BISTFAIL。於步驟S430中，電源電壓產生器130依據電源電壓控制訊號TVPPL產生電源電壓VPP。接著，於步驟S440中，列備援位址替換電路170接收電源電壓VPP與自測試失效訊號BISTFAIL，並提供備援字元線位址RWL至記憶胞陣列120。其中，電源電壓在內置自測試模式小於一般模式。
請參考圖5與圖1，圖5是依據本發明另一實施例所繪示的記憶體控制電路的方塊示意圖。在另一實施例中，記憶體控制電路140包括感測時間調整電路540，其被配置為根據感測致能訊號SE與內置自測試訊號TBIST提供經調整感測致能訊號SE1與經調整感測致能訊號SE2至記憶胞陣列120。藉由感測時間調整電路540，可使內置自測試模式中讀取記憶胞陣列120的感測時間小於一般模式的感測時間。其中，感測時間為字元線訊號WL由低邏輯準位到高邏輯準位所需的時間長度。
請參考圖6，感測時間調整電路540包括第一邏輯電路LC1、延遲電路D1與第二邏輯電路LC2。第一邏輯電路LC1針對感測致能訊號SE以及內置自測試訊號TBIST執行邏輯運算以產生第一邏輯訊號L1。延遲電路D1耦接第一邏輯電路LC1，被配置為延遲第一邏輯訊號L1的輸出，例如延遲1 ns。延遲電路D1的輸出耦接第二邏輯電路LC2，第二邏輯電路LC2針對感測致能訊號SE以及延遲電路D1的輸出執行邏輯運算以產生經調整感測致能訊號SE1與經調整感測致能訊號SE2。其中經調整感測致能訊號SE1與經調整感測致能訊號SE2用以調整感測時間。
在另一實施例中，當記憶體裝置100配置於一般模式時，感測時間調整電路540延遲經調整感測致能訊號SE1與經調整感測致能訊號SE2。當記憶體裝置100配置於內置自測試模式時，感測時間調整電路540不延遲經調整感測致能訊號SE1與經調整感測致能訊號SE2。因此，當記憶體裝置100配置於內置自測試模式時，感測時間調整電路540產生的經調整感測致能訊號SE1、SE2其轉態時間相較於配置於一般模式快。
在另一實施例中，第一邏輯電路LC1包括反相器INV4、反相器INV5與反及閘NAND1。反相器INV4與反相器INV5分別將感測致能訊號SE與內置自測試訊號TBIST反相以產生反相感測致能訊號SEB與反相內置自測試訊號TBISTB。反及閘NAND1耦接反相器INV4與反相器INV5的輸出，用以對反相感測致能訊號SEB與反相內置自測試訊號TBISTB執行反及邏輯運算，以產生第一邏輯訊號L1。
舉例而言，當記憶體裝置100配置於一般模式時，內置自測試訊號TBIST為低邏輯準位(在此以0代稱)，因此反相內置自測試訊號TBISTB為高邏輯準位(在此以1代稱)。當感測致能訊號SE從0轉態至1時，反相感測致能訊號SEB從1轉態至0，並且第一邏輯訊號L1從0轉態至1。
相對地，當記憶體裝置100配置於內置自測試模式時，內置自測試訊號TBIST為1，因此反相內置自測試訊號TBISTB為0，如此一來第一邏輯訊號L1固定為1。由於第一邏輯訊號L1固定為1而不發生轉態，延遲電路D1在等效上對第一邏輯訊號L1沒有延遲效果。
第二邏輯電路LC2包括反及閘NAND2、反相器INV6、反相器INV7、反相器INV8、反相器INV9。反及閘NAND2耦接延遲電路D1，反及閘NAND2用以對感測致能訊號SE與延遲電路D1的輸出執行反及邏輯運算，以產生經調整感測致能訊號SEN。反相器INV6與反相器INV7串聯以作為緩衝器，並耦接至反及閘NAND2的輸出，用以接收經調整感測致能訊號SEN而產生經調整感測致能訊號SE1。同樣的，反相器INV8與反相器INV9串聯以作為緩衝器，並耦接至反及閘NAND2的輸出，用以接收經調整感測致能訊號SEN而產生經調整感測致能訊號SE2。其中，經調整感測致能訊號SE2與經調整感測致能訊號SE1相等於經調整感測致能訊號SEN。
舉例來說，當記憶體裝置100配置於一般模式時，由於第一邏輯訊號L1的轉態時間被延遲電路D1往後延遲(例如延遲1ns)，因此經調整感測致能訊號SE1與經調整感測致能訊號SE2的轉態時間也被延遲1ns。相對地，當記憶體裝置100配置於內置自測試模式時，由於第一邏輯訊號L1不發生轉態，因此經調整感測致能訊號SE1與經調整感測致能訊號SE2的轉態時間未被延遲。因此，在另一實施例中，記憶體裝置100配置於內置自測試模式下，其感測時間相較於一般模式為短。內置自測試模式下的感測時間例如可以比一般模式短1ns。
請參考圖7，圖7是依據本發明另一實施例所繪示的內置自測試方法的流程圖。於步驟S710，記憶體裝置100開啟並初始化記憶體裝置100內的訊號與內部參數。於步驟S720，記憶體裝置100載入冗餘位址(redundancy address)，用以提供備援記憶體位址，以便提供記憶體裝置100在內置自測試模式結束之後，於一般模式中將檢測出的不良位元取代掉。備援記憶體位址包括備援字元線位址RWL。於步驟S730，記憶體裝置100調降電源電壓VPP與感測時間，以使測試環境變差，並使不良位元容易被檢測出來。接著，於步驟S740，記憶體裝置100進入內置自測試模式而執行內置自測試。當完成內置自測試後，執行步驟S750，記憶體裝置100調升電源電壓VPP與感測時間至一般模式的數值。接著，於步驟S760，記憶體裝置回到一般模式。
綜上所述，在本發明一實施例中，所述記憶體裝置在內置自測試模式中調降電源電壓產生器產生的電源電壓，以使不良位元相較於一般模式下容易被檢測出來，提高記憶體裝置的可靠性。進一步地，在本發明另一實施例中，所述記憶體裝置更包括感測時間調整電路，用以在內置自測試模式中調降讀取所述記憶胞陣列的感測時間，使不良位元更容易被檢測出來，進一步提高記憶體裝置的可靠性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧記憶體裝置
110‧‧‧自測試電路
120‧‧‧記憶胞陣列
130‧‧‧電源電壓產生器
140‧‧‧記憶體控制電路
150‧‧‧列位址緩衝器與選擇器
160‧‧‧列解碼器
170‧‧‧列備援位址替換電路
180‧‧‧主記憶體陣列
190‧‧‧備援記憶區塊
210‧‧‧電源電壓偵測電路
220‧‧‧電源電壓產生電路
INV1~9‧‧‧反相器
320‧‧‧分壓電路
540‧‧‧感測時間調整電路
RESETB‧‧‧重置訊號
IntCLK‧‧‧時脈訊號
TVPPL‧‧‧電源電壓控制訊號
TBIST‧‧‧內置自測試訊號
BISTDA‧‧‧自測試資料訊號
BISTFAIL‧‧‧自測試失效訊號
RWL‧‧‧備援字元線位址
WL‧‧‧字元線位址
VPP‧‧‧電源電壓
ADB‧‧‧位址緩衝器控制訊號
PTEST‧‧‧測試模式訊號
AMP‧‧‧放大器
TM1‧‧‧傳輸閘
RS‧‧‧電阻串
R1、R2、R3‧‧‧電阻
GND‧‧‧接地電壓
VREF‧‧‧參考電壓
VINV1‧‧‧第一控制訊號
VINV2‧‧‧第二控制訊號
V1‧‧‧第一電壓
VPPUP‧‧‧電源電壓調整訊號
LC1‧‧‧第一邏輯電路
D1‧‧‧延遲電路
LC2‧‧‧第二邏輯電路
NAND1、NAND2‧‧‧反及閘
SE‧‧‧感測致能訊號
TBIST‧‧‧內置自測試訊號
SEB‧‧‧反相感測致能訊號
TBISTB‧‧‧反相內置自測試訊號
L1‧‧‧第一邏輯訊號
SEN、SE1、SE2‧‧‧經調整感測致能訊號
S410、S420、S430、S440、S710、S720、730、S740、S750、760‧‧‧步驟
圖1是依據本發明一實施例所繪示的記憶體裝置的方塊示意圖。 圖2是依據本發明一實施例所繪示的電源電壓產生器的方塊示意圖。 圖3是依據本發明一實施例所繪示的電源電壓偵測電路的電路示意圖。 圖4是依據本發明一實施例所繪示的內置自測試方法的流程圖。 圖5是依據本發明另一實施例所繪示的記憶體控制電路的方塊示意圖。 圖6是依據本發明另一實施例所繪示的感測時間調整電路的電路示意圖。 圖7是依據本發明另一實施例所繪示的內置自測試方法的流程圖。

Claims (11)

  1. 一種記憶體裝置，包括：自測試電路，被配置為產生自測試資料訊號與電源電壓控制訊號，所述自測試電路依據一重置訊號被啟用，使所述記憶體裝置自一般模式切換為內置自測試模式；記憶胞陣列，耦接至所述自測試電路，接收所述自測試資料訊號，並輸出自測試失效訊號；以及電源電壓產生器，耦接至所述自測試電路，依據所述電源電壓控制訊號產生字元線電源電壓，列備援位址替換電路，接收所述字元線電源電壓與所述自測試失效訊號，並提供備援字元線位址至所述記憶胞陣列，其中，所述電源電壓產生器被配置為使所述字元線電源電壓在所述內置自測試模式小於所述一般模式。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述電源電壓產生器包括：電源電壓偵測電路，耦接至所述自測試電路，依據所述電源電壓控制訊號以產生電源電壓調整訊號；以及電源電壓產生電路，耦接至所述電源電壓偵測電路，依據所述電源電壓調整訊號以產生所述字元線電源電壓。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中所述電源電壓偵測電路包括：分壓電路，依據所述電源電壓控制訊號對所述字元線電源電壓分壓以產生第一電壓；以及放大器，耦接所述分壓電路，用以放大所述第一電壓與參考電壓的差值以產生所述電源電壓調整訊號。
  4. 如申請專利範圍第3項所述的記憶體裝置，其中所述分壓電路包括：電阻串，用以提供分壓電阻；傳輸閘，與所述電阻串中的至少一電阻相互並聯，依據所述電源電壓控制訊號以調整所述分壓電阻並調整所述第一電壓。
  5. 如申請專利範圍第4項所述的記憶體裝置，其中所述電源電壓偵測電路更包括：第一反相器，用以反相所述電源電壓控制訊號以產生第一控制訊號；及第二反相器，用以反相所述第一控制訊號以產生第二控制訊號，其中，所述傳輸閘接收所述第一控制訊號與所述第二控制訊號。
  6. 如申請專利範圍第1項至第5項中的任一項所述的記憶體裝置，其中所述記憶體裝置更包括：記憶體控制電路，耦接於所述自測試電路與所述記憶胞陣列之間，所述記憶體控制電路被配置為接收所述自測試電路產生的內置自測試訊號，包括：感測時間調整電路，被配置為根據感測致能訊號與所述內置自測試訊號提供第一經調整感測致能訊號與第二經調整感測致能訊號至所述記憶胞陣列，使讀取所述記憶胞陣列的感測時間在所述內置自測試模式中小於所述一般模式。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中所述感測時間調整電路包括：第一邏輯電路，被配置為針對所述感測致能訊號以及所述內置自測試訊號執行邏輯運算以產生第一邏輯訊號；延遲電路，耦接所述第一邏輯電路，被配置為延遲所述第一邏輯訊號的輸出；第二邏輯電路，耦接所述延遲電路，被配置為針對所述感測致能訊號以及所述延遲電路的輸出執行邏輯運算以產生所述第一經調整感測致能訊號及所述第二經調整感測致能訊號。
  8. 一種記憶體裝置的內置自測試方法，所述記憶體裝置包括記憶胞陣列、自測試電路、電源電壓產生器與列備援位址替換電路，所述內置自測試方法包括：藉由所述自測試電路產生自測試資料訊號與電源電壓控制訊號，使所述記憶體裝置自一般模式切換為內置自測試模式；藉由所述記憶胞陣列接收所述自測試資料訊號並輸出自測試失效訊號；藉由所述電源電壓產生器依據所述電源電壓控制訊號產生字元線電源電壓，所述字元線電源電壓在所述內置自測試模式小於所述一般模式；以及藉由所述列備援位址替換電路接收所述字元線電源電壓與所述自測試失效訊號以提供備援字元線位址至所述記憶胞陣列。
  9. 如申請專利範圍第8項所述的內置自測試方法，其中所述產生字元線電源電壓的步驟包括：依據所述電源電壓控制訊號以產生電源電壓調整訊號；以及依據所述電源電壓調整訊號以產生所述字元線電源電壓。
  10. 如申請專利範圍第8項或第9項所述的內置自測試方法，其中所述內置自測試方法更包括：調整讀取所述記憶胞陣列的感測時間，使所述感測時間在所述內置自測試模式中小於所述一般模式。
  11. 如申請專利範圍第10項所述的內置自測試方法，其中調整讀取所述記憶胞陣列的感測時間更包括：對感測致能訊號以及所述自測試電路產生的內置自測試訊號執行邏輯運算以產生第一邏輯訊號；延遲所述第一邏輯訊號的輸出；對所述感測致能訊號以及所述延遲的輸出執行邏輯運算以產生第一經調整感測致能訊號及第二經調整感測致能訊號；提供所述第一經調整感測致能訊號與所述第二經調整感測致能訊號至所述記憶胞陣列。
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