CN104412327A - 内建自测试以及修复装置及方法 - Google Patents

Abstract

一种具有后台内建自测试BBIST的存储器装置包含：多个存储器块；存储器缓冲器，其用以暂时从所述多个存储器块中的一者卸载数据；及存储器块应力控制器，其用以在暂时将所述数据卸载于所述存储器缓冲器上时控制施加到所述存储器块中的所述一者的应力测试。所述应力测试针对所述多个所述存储器块中的所述一者中的错误进行测试。

Description

内建自测试以及修复装置及方法

相关申请案交叉参考

本申请案主张由本迪克·克莱夫兰(Bendik Kleveland)在2012年1月1日申请的标题为“隐藏式存储器修复(Hidden Memory Repair)”的第61/582,365号同在申请中美国临时专利申请案(代理人档案号MP-1213-PR1)的优先权及权益，所述申请案也以全文引用的方式并入本文中。

本申请案还主张由本迪克·克莱夫兰在2013年1月2日申请的标题为“具有后台内建自测试及后台内建自修复的存储器装置(MEMORY DEVICE WITH BACKGROUNDBUILT-IN SELF-TESTING AND BACKGROUND BUILT-IN SELF-REPAIR)”的第13/732,783号同在申请中美国非临时专利申请案(代理人档案号MP-1213)的优先权及权益，所述申请案也以全文引用的方式并入本文中。

背景技术

参考现有技术图1，展示使用刷洗来校正所检测错误的现有技术存储器的功能框图。刷洗是一种使用添加到数据本身的额外信息位(即，冗余信息)来识别数据是否具有任何错误且提供借助后台任务校正所述错误的机会的方法，所述后台任务周期性地检验存储器以找出错误且接着使用数据的副本来校正所述错误。其减小单一可校正错误将积累的可能性；因此，减小不可校正错误的风险。冗余信息的实例包含与所述数据相关联的奇偶位及错误校正码(ECC)位。汉明码是可用于检测并校正字中的单错误(单错误校正，SEC)且执行双错误检测(DET)的流行ECC码。此码无法执行双错误校正，因为ECC中不存在足以确切地定位哪些位具有错误的信息。举例来说，汉明(7，4)码将4个数据位编码成总共7个位，例如，其中3个奇偶位用于SECDEC ECC。刷洗利用ECC来进行SEC。可检查存储器以通过读取具有奇偶位的数据并操作ECC算法以检测并校正单位错误来找出错误。接着可将经校正数据连同奇偶位一起写回到存储器中以作为经校正数据，因此刷掉原始数据错误。

刷洗对于检查存储器以找出单位错误係有用的，但其对于校正与其相关联的数据的一个以上单位并不有效。单位错误可由于弱存储器单元(例如，泄漏栅极)或由于单一倒转事件(例如随机α粒子击中(APH)，其通过使一位翻转而导致软错误)而出现。刷洗有助于对因随机软错误所致的这些经随机翻转位进行复位。然而，尽管可能是间歇的，但弱存储器单元将重复地返回有错误数据。即使ECC可校正单一弱存储器单元，也存在以下风险：随机软错误可在刷洗校正错误中的任一者之前出现在也具有弱存储器单元的字中。此可导致对于与ECC相关联的数据串发生两个或两个以上位错误，从而导致不可恢复的错误。此时，所述给定数据部分的错误将为不可校正的，且可舍弃一帧或包，或者可需要中断或再发送请求，或在最坏情况中，系统可崩溃。双位错误的实例包含在与遭受APH的另一存储器单元相同的存储器部分中或在与新出现的第二弱单元相同的存储器部分中的一个弱单元。

在此情形中，可通过使芯片下线并执行测试来测试存储器，从而导致系统中断及停机时间。芯片可通过测试，但被认为不具有充足可靠性来继续服务。否则，其可由于其性能的不可预测性、对所需系统可靠性及运行时间的所感知未来降级威胁或简单地由于缺乏冗余存储器资源(RMR)(因先前对RMR的消耗或RMR的不充足能力)而被判断为无法工作。

发明内容

本发明呈现用于后台内建自测试(BBIST)的系统、方法及设备。另外，本发明呈现用于使用BBIST的结果进行后台内建自诊断(BBISD)的系统、方法及设备。此外，本发明还呈现用于后台内建自修复(BBISR)的系统、方法及设备以修理在BBIST及BBISD中发现的问题及故障。可单独地或共同地利用称为弹性存储器的这些不同实施例。当聚集在一起时，这三种能力共同地称为内建自测试/诊断/修复(BBISTDR)或“BBIST-DR”或“BBIST-修正程序”套件，对于提供独立且自足、非中断、高可靠性及长寿命存储器是极其有效的。

内建自测试/诊断/修复/刷洗为自监视及自管理的以在后台中实时地且与存储器的正常数据操作并行地透明地操作，而不会有任何性能降级或系统中断。此操作在对不满足其规格的失效存储器组件及使用超出规格要求(例如，应力测试)的经边际化参数进行应力测试的弱存储器组件两者的测试时继续。目的是在所估计、所预测或实际故障之前极早地以预防性维护(PM)方式识别、诊断及替换失效或弱组件。对整个芯片或模块的局部化受测试电路(CUT)部分实施经边际化参数，同时在不添加等待时间的情况下在规格参数内同时、独立及可靠地操作邻近及周围存储器。除BBIST-DR功能性的累积益处之外，任选地使用ECC刷洗存储器也结合BBIST-DR套件一起使用以识别单事件倒转，例如α粒子击中。这是因为甚至无故障且从弱单元选出的存储器也可经受α粒子击中。本发明设备、系统及方法的所得益处包含：存储器本身(无论是独立的模块还是集成于较大芯片中，例如，单芯片系统(SOC))以及线卡、卡盘、服务器及通信基础结构的后续组合件的倍增可靠性、延长的寿命、经改进的合格率、减少的停机时间、较准确的预测分析及长交货前置时间PM、减少的成本、经改进的服务等。

本发明适用于任何类型的存储器而不管形状因子如何，其中实例包含：独立式、商品、智慧型、智能RAM、嵌入式、高速缓存式、堆叠式、基于模块等类型的存储器，且不管构造类型如何，例如：动态随机存取存储器(DRAM)、静态RAM(SRAM)、嵌入式DRAM(eDRAM或1T-SRAM)、磁性存储器(MRAM)、非易失性存储器(NVM)(例如快闪)、相变存储器(PRAM)、单次可编程存储器(OTP)等。本发明也适用于其它数据存储装置，例如接口锁存器、寄存器、触发器等，无论是位于芯片的核心中还是在一些情形中位于可结合联合测试行动群组(JTAG)协议进行应力测试、诊断及修复的接口处。

系统的第一部分BBIST可用作独立设备/方法或可由主机管理。作为独立单元，可在内部存储测试结果直到非操作故障较确信或即将来临为止。或者，可将结果传递到主机或离线预防性维护(PM)管理器。BBIST还可结合BBISD一起使用以提供测试结果的评估。最终，BBIST可与BBISD及BBISR一起使用以提供修复机制的全部套件。

重要地，在一个实施例中，测试、诊断及修复功能中的一或多者可以任何组合编程以用于程序、算法、阈值、报告协议等的后续产生或现场更新。结果为“可编程”内建自测试(P-BBIST)、可编程内建自诊断(P-BBISD)及/或可编程内建自修复(P-BBISR)。共同地，功能的可编程套件称为P-BBIST-DR或“P-BBIST修正程序”。

顾名思义，测试、诊断及修复(TDR)的三个选项可配置以(例如)原位地(在正常数据操作的后台中)进行。也就是说，TDR操作在操作期间对于主机为透明的且难以辨认的，除非主机期望结果及状态。在操作中，线卡上的操作实施本描述的存储器的主机可能并不知晓所述存储器中曾存在问题，因为所提供数据的时序、数量及质量显现为未改变的，甚至在测试、诊断及/或修复可能正在进展中。所述主机还具有连续地监视后台修复操作的状态的选项。鉴于此能力，TDR系统防止在现场一部分的重大或灾难性故障的不受欢迎的意外事件。而是，本发明提供现场替换的极早预测，其中预测算法考虑到故障的速率(无论是线性的还是几何的)、启发法及资源管理，借此允许可靠且具成本效益的经调度PM替换。

通过具有高速缓冲存储器、可调整装置参数设定及用以实施程序及算法的逻辑提供BBIST。高速缓冲存储器为来自经拟定用于测试的主存储器(MM)部分(例如，也称为“目标”受测试存储器(TMUT)的CUT)的数据的暂时储区。使用可调整硬件(例如可调整PLL、DLL、多电压电平源、可变电荷泵)且使用传感器，可调整参数设定可为所要的任何类别，例如时间、电压、温度等。其用于调整或从中进行选择及/或用于感测对在存取期间所涉及的性能操作的边际，例如刷新周期、驱动电压及时间、感测电压及时间、转换速率、循环速率及时间以及操作温度。可调整设备参数设定应用于所要的任何粒度基础，例如，位、字、多个字、字线等，这按照允许其在所述基础上的选择性的架构。举例来说，字大小的存储器单元部分可具有可经由多路复用或经由门控启用或旗标位配置或选择的驱动电压设定，所述驱动电压设定仅仅对拟定用于测试的存储器单元字部分进行应力或边际测试。

用于P-BBIST-DR的任何部分的程序及算法的逻辑可为实施为定制或RTL逻辑的有限状态机(FSM)或使用基于固件或软件的指令的控制器/处理器实施方案。在操作中，在TMUT周围存取的数据使用时间及电压等的规格设定操作，而针对所述TMUT将时间及电压的可选择边际设定边际化。对通常在TMUT中的数据的存取通过极稳健高速缓冲存储器提供以减小测试本身易于受任何错误影响的可能性。BBISD由具有若干阈值水平及用以实施程序及算法的逻辑以及用于执行诊断的决策点的设备提供。BBISD从BBIST接收测试数据结果。基于启发法、统计、线性二次估计(LQE)(例如卡尔曼滤波及用于预测的各种其它滤波技术)而使用逻辑及参数设定连同可用修复资源的库存，BBISD做出诊断且将修复指令提供到BBISR。BBISD还考虑故障的型式，例如接近性、时间、原因及其它相关变量。诊断设备具有用以存储这些型式及结果的存储器。

BBISR在芯片上包含一或多个修复资源，包含传统冗余存储器(RM)，例如，具有与主存储器相同的构造，且任选地包含一种其它形式的替换存储器资源，例如，相同或不同构造类型的所要粒度的层次或共享存储器(SM)资源。在一个实施例中，MM为以若干行(R)及若干列(C)布置以形成R*C大小的存储器的存储器单元矩阵。同样地，RM为一或多个冗余存储器行(RMR)×一或多个冗余存储器列(RMC)的阵列或矩阵，其提供RMR*RMC的冗余存储器大小。最终，SM为具有冗余共享行(RSR)乘以冗余共享列(RSC)的大小的存储器阵列/矩阵，其具有RSR*RSC形式的冗余共享存储器大小的大小。

用于BBIST、BBISD及/或BBISR的后台操作为机会式的，因为其等待其中可执行一或多个操作的时隙(例如开式循环)，所述一或多个操作例如为：拷贝、设定旗标、调整计数器、操作测试、诊断结果、更新地址表及指针、重新加载数据、启用替换存储器及激活替换存储器。为了使得后台TDR操作对于主机为透明的，在重复过程中的自由循环期间一次一个部分地移动TMUT(例如字线)，例如，一次一个字地。因此，TMUT的部分可在其在主存储器或冗余存储器中的储区与用于容纳数据的暂时高速缓冲存储器之间分裂，同时稍后测试物理主存储器及冗余存储器。逻辑追踪TMUT的个别部分的进展及位置，以使得可将外部存取引导到所要的实际数据的正确位置。通过与不和TDR相关联的典型存储器操作并行地执行TDR操作，可减少或消除与TDR相关联的等待时间。

附图说明

实例性实施例是以图解的方式图解说明且并不受附图的各图限制，附图中：

图1是使用刷洗来校正经检测错误的现有技术存储器的功能框图。

图2A是根据一或多个实施例具有后台内建自测试(BBIST)的集成电路的框图。

图2B是根据一或多个实施例具有带有集成式后台内建自诊断(BBISD)的BBIST且具有后台内建自修复(BBISR)的集成电路的框图。

图2C是根据一或多个实施例具有可编程的BBIST且具有刷洗操作的集成电路的框图。

图2D是根据一或多个实施例具有包含BBIST、BBISD、BBISR、可编程性及刷洗操作的特征的超集的集成电路的框图。

图3A是根据一或多个实施例用于引导对适当物理存储器位置的存取的仲裁器的框图。

图3B到3C是根据一或多个实施例用于对测试操作进行定序的分别呈不可编程及可编程配置两者的后台BIST控制器(BBC)的框图。

图3D到3E是根据一或多个实施例用于诊断BBIST的结果的分别呈不可编程及可编程配置两者的后台内建自诊断模块(BBISDM)的框图。

图3F到3G为根据一或多个实施例用于修复存储器的分别呈不可编程及可编程配置两者的后台内建自修复模块(BBISRM)的框图。

图4是根据一或多个实施例的多分区存储器芯片上的分布式BBIST的框图。

图5A是根据一或多个实施例具有可调整参数设定的存储器芯片的多库分区上的分布式BBIST的图。

图5B到5C分别为根据一或多个实施例具有针对可选择电力供应及可选择刷新周期的可调整或可选择性能水平的存取电路的图。

图5D是根据一或多个实施例用于测试存储器单元及相关硬件的响应时间的可选择延迟信号电路的图。

图6A是根据一或多个实施例的并排(SBS)多芯片模块(MCM)的框图，所述MCM带有具有BBIST的一个芯片及具有BBISTR的另一芯片。

图6B是根据一或多个实施例的SBS MCM的框图，所述SBS MCM具有独立芯片BBISTR且具有不具有BBIST、BBISD、BBISR的遗留存储器芯片。

图6C是一或多个实施例的MCM的框图，所述MCM具有独立芯片冗余存储器资源且具有带有BBIST或BBISTR的存储器芯片。

图6D是根据一或多个实施例具有多个芯片的混合堆叠式MCM的框图，所述多个芯片在其之间具有穿硅通孔(TSV)，其中所述芯片中的至少一者具有BBIST。

图6E是根据一或多个实施例具有中介层的混合堆叠式层叠封装(POP)MCM的框图。

图7A是根据一或多个实施例具有独立BBISTR芯片的线卡的框图，所述独立BBISTR芯片耦合到遗留主机及不具有BBISTR的遗留存储器芯片及/或遗留MCM。

图7B是根据一或多个实施例具有一或多个弹性存储器芯片及/或MCM(其中至少一者具有BBISTR)及遗留主机的线卡的框图。

图7C是根据一或多个实施例具有带有BBISTR的主机及不具有BBISTR的遗留存储器芯片及/或遗留MCM的线卡的框图。

图7D是根据一或多个实施例的线卡的框图，其中所有组件均具有BBISTR，包含主机及存储器芯片及/或MCM。

图7E是根据一或多个实施例的线卡的框图，其中所有组件均具有BBISTR，包含主机及存储器芯片及/或MCM，且所述线卡具有汇编级共享存储器资源(SMR)。

图8是根据一或多个实施例图解说明与经边际化参数水平相交以在存储器单元的预期寿命期间提早识别弱单元的存储器单元的降级的曲线图。

图9A是根据一或多个实施例图解说明在弹性存储器中的不同位置中并行发生的BBIST、BBISD、BBISR及刷洗的可配置操作的流程图。

图9B是根据一或多个实施例图解说明随时间可配置地在示范性存储器单元上发生的BBIST、BBISD、BBISR及刷洗的可配置操作的流程图。

图9C是根据一或多个实施例用于存取具有BBIST及BBISR的存储器装置中的物理或虚拟存储器的不同部分的流程图。

图10A及10B是根据一或多个实施例图解说明对存储器的BBIST的管理操作的流程图。

图10C是根据一或多个实施例图解说明对存储器的BBIST的测试部分的操作的流程图。

图11是根据一或多个实施例图解说明对存储器的BBISD的操作的流程图。

图12是根据一或多个实施例图解说明BBISR的操作的流程图。

图13是示根据一或多个实施例图解说明使用ECC对存储器的刷洗操作的流程图。

图14A是根据一或多个实施例不具有修复特征的存储器IC的双对数曲线图，所述存储器IC由于来自早期故障率及来自降级位的故障而未能满足其预期寿命。

图14B是根据一或多个实施例具有BBIST、BBISD及BBISR的存储器IC的双对数曲线图，所述存储器IC通过对早期故障率及降级位的故障进行后台测试及修复而满足其预期寿命。

除非具体指出，否则此描述中所参考的图式应理解未按比例绘制，以便更清晰地展示本发明的细节。在所有数个视图中，图式中的相同参考编号指示相似元件。通过参考结合各图考虑的详细描述，本发明的其它特征及优点将显而易见。

具体实施方式

现在将详细参考本技术的实施例，其实例在附图中加以图解说明。尽管将结合各种实施例来描述本技术，但将理解，所述实施例并非意欲将本技术限制于这些实施例。相反，本技术意欲涵盖可包含于如所附权利要求书所界定的各种实施例的精神及范围内的替代方案、修改形式及等效形式。

此外，在以下对实施例的描述中，陈述众多特定细节以便提供对本技术的透彻理解。然而，可在不具有这些特定细节的情况下实践本技术。在其它实例中，为不使本发明实施例的方面模糊而未详细描述众所周知的方法、程序、组件及电路。

架构组合

图2A到2D图解说明半导体芯片中的具有任选可编程性、层次共享存储器资源及刷洗功能的后台测试、诊断及修复块的各种示范性组合。图2A到2D均由具有彼此耦合的主存储器(MM)块204及任选冗余存储器(RM)块205的集成电路(IC)200-A到200-D的共用基线组成。所关注数据线展示为实心箭头，而所关注命令与指令线由线式箭头展示。

RM 205为可配置而以任何所要粒度(例如，字、页、字线、列或块)且在任何时间(例如，在生产测试及烧入中或后来在现场操作中作为离线内建自测试(BIST)或作为在线后台BIST(BBIST))替换MM 204中的失效存储器单元的额外存储器单元块。RM 205通常为与MM 204相同的存储器单元构造(例如，DRAM、SRAM、eDRAM等)，但在另一实施例中可为不同存储器单元构造。可视额外开销及可靠性权衡的需要而将RM 205的粒度架构化为任何大小，其中RM 205的一个实施例具有1个列宽度及存储器模块MEMMOD深度的一半(例如，72位宽/字及32个字线深，达总共2304个位)的粒度。

仲裁器块300耦合到MM 204、RM 205及暂时存储器(TM)214以便路由对MM 204、RM 205或TM 214的正确物理存储器位置的外部存取。仲裁器块300包含用于查找表或映射的比较器、逻辑与存储器以实施在图9C中描述的用于存取的流程图操作。在后续图3中也进一步图解说明仲裁器300。

在本实施例中，将BBIST模块(BBISTM)350-A、350-B及P-BBISTM 351-A、351-B展示为用于MM 204及RM 205的集中式单一测试块，但其非常适合于分布式架构，如后续图4及5中所图解说明。BBISTM 350-A、350-B及P-BBISTM 351-A、351-B耦合到ARB 300、MM 204中的存储器存取控制器(MAC)及RM 205以便执行后续流程图图10A到10B中所描述的多个测试功能，例如：确定何时存在时隙或自由循环以执行测试算法的离散部分、从MM 204或RM 205检索目标受测试存储器(TMUT)及对MM 204或RM 205中的物理存储器执行测试。

在一个实施例中，TM 214为与MM 204相同的存储器单元构造及大小，而另一实施例利用不同的较稳健存储器单元大小或构造以便免于单事件倒转，例如APH。也就是说，稳健TM 214为与MM 204相同的构造，但较大，例如MM 204及TM 214两者均为eDRAM，但TM 214具有较大电容器，从而提供较多电荷以保持逻辑电平且因此提供对APH或其它扰动的较大抵抗性。或者，稳健TM 214像MM 204一样为SRAM，但具有较厚栅极氧化物及较宽沟道。在又一实施例中，TM 214为比MM 204稳健或稳健得多的不同存储器单元构造或类型以便免于单事件倒转(例如APH)，例如，MM 204为eDRAM、DRAM或SRAM，而TM 214为触发器、寄存器或锁存器。取决于正测试的存储器的粒度大小，TM 214可由于其较高可靠性要求及其少得多的存储器单元而证明大小稳健性的权衡是合理的。在一个实施例中，MM 204的每一分区的每一块中的目标受测试存储器(TMUT)的部分为具有16个列或字的单一字线，其中每一字具有72个位，借此导致存储相同数量的位的1152个存储器单元的TMUT。相比之下，从其测试给定TMUT的MM 204的库部分具有32个存储器模块(MEMMOD)，其中每一MEMMOD具有64个字线，其中每一字线具有16个字，且其中每一字具有72位，达相当于2.359兆位的存储器单元。换句话说，由于TM 214所需的额外开销为MM 204的约1/64*1/32或约0.5％。因此，裸片面积不因在TM 214中具有为MM 204的存储器单元的两倍或甚至比其大一数量级(所述量值由提供稳健性的经验数据决定)的存储器单元而受显著影响。

由TDR后台组件(无论是后台BBIST、BBISD及/或BBIST)造成的对外部存取的等待时间影响可配置以通过与现有数据存取及相关操作(例如，冗余存储器查找、字线预充电等)并行地(例如，在后台中)耦合及操作后台组件来最小化或消除。因此，后台组件对于用户透明地进行操作。在另一实施例中，后台组件的任何部分可通过使后台组件部分地或完全地与现有数据存取操作连续地操作而以部分等待时间增加或完全等待时间增加来操作。机会式地(也就是说，当开式循环或时隙可用时)执行仅与后台测试及修复相关联的操作，以便不在接收到外部存取时形成忙碌状态。其还可经架构化以使得内部存取速率高于针对用户规定的速率，因此保证后台BIST将具有循环来进行测试及修复，而不会有用户带宽的任何降级。

IC 200-A到200-D可包括使用存储器的任何应用，例如：具有嵌入式存储器的微处理器、微控制器等；具有嵌入式存储器的可重新配置装置，例如现场可编程逻辑装置(FPGA)、可编程逻辑装置(PLD)等；存储器高速缓冲存储器，例如L1或L2高速缓冲存储器。或者，IC 200-A到200-D可为：使用商品MM 204及RM 20的定制存储器芯片；具有例如统计、读取-修改-写入(RMW)等板上操作的“弹性存储器”、内容可寻址存储器(CAM)等；或其它专门存储器芯片。IC 200-A到200-D还可在模块中彼此以任何组合使用，因为其可彼此独立地操作，如后续图6A到6E中所图解说明。

不可编程TDR后台组件(例如BBIST 350、BBISD 360及/或BBISR 370)具有编程于其中的默认指令及阈值。相比之下，可编程TDR组件(例如P-BBIST 351、P-BBISD 361及/或P-BBISR 371)包含用于可编程指令、阈值设定及/或结果的存储器存储装置，例如寄存器或NVM。其还可包含经由专用指令线或经由帧的控制包或通过专用端口(例如串行外围接口(SPI))的外部通信链路。

所有BBISTM 350-A、350-B及P-BBISTM 351-A、351-B具有实施在图10A到10C中所描述的BBIST的流程图操作的逻辑(定制或RTL)及任选寄存器。下文中描述图2A到2D之间的差异。

现在参考图2A，展示根据一或多个实施例具有基线BBISTM 350-A的集成电路的框图。基线BBISTM 350-A包含定制逻辑或RTL的FSM，所述FSM执行在后续图3B到3E及图5中所描述的与MM 204(包含其内建存储器存取控制器(MAC))介接的操作序列。基线BBISTM 350-A不包含诊断块BBISD或修复块BBISR，且因此作为以下任一者而操作：作为具有需要修理的故障或弱点的地址的识别符，或当阈值(例如，待处理弱点的数量)将导致不可恢复的数据(例如，通过ECC保护的给定存储器部分的两位故障)时作为对用户的早期警告PM机制。通过向用户/主机报告失效/将失效地址，用户/主机可具有较小的地址群要检查以进行校正，例如，并非针对来自存储器的每一数据部分使用EDC，而是用户/主机仅需要每存储器BBIST针对具有弱或失效存储器单元的经识别数据部分使用EDC，借此节省电力且减少主机处的每秒操作(OPS)。经由中断或经由数据线/总线上的嵌入式CMD或单独控制线(未展示)来实现向主机(用户)报告。BBISTM305-A任选地可配置以在数量及/或地址位置方面记录芯片上NVM中的故障以用于后续事后分析，例如，其中在后续图中所展示的BBISTM中的寄存器为非易失性的。

现在参考图2B，展示根据一或多个实施例具有带有集成式后台内建自诊断(BBISD)及后台内建自修复(BBISR)的BBIST的集成电路的框图。BBISTM 350-B在其中并入有嵌入式BBISD 360且耦合到BBISRM 370。BBISDM 360包含额外逻辑及任选寄存器以实施如图10C中所描述的BBISD的额外流程图操作。诊断特征提供对来自BBISTM350-B的弱及失效存储器单元的测试结果的智能分析。举例来说，冗余存储器资源的配给可基于失效/弱单元数据，例如：弱点或故障的质量、数量、严重性、接近性、分组、时间性、降级速率等及那些因子之间的相互作用。结果为IC(例如，存储器)的较准确诊断、预测、修复及最终较长使用寿命。BBISD 360针对低等待时间实施例使用硬编码逻辑来实现图10C中的流程图的操作以寻找如后续图3D中所描述的图案，但也可使用基于微控制器的码来实施本发明。

另外，图2B包含称为全局位冗余(GBR)250的层次全局共享存储器资源，其耦合到BBISRM 370、ARB 300及任选全局地址存储表(AST)220。简单地说，GBR 250包含仲裁器252及全局存储器资源或GBR存储器(GM)254。在本实施例中，GM 254为单位分辨率修复，但在其它实施例中，可为更大分辨率，例如，多个位、一字等。GMR 254中的所存储位及地址的数量可按应用针对在其寿命内的预期故障数量而修整。BBISRM370耦合到GBR 250以指示哪些失效/弱存储器单元将通过在AST 220中存储及存取其地址而在传出数据业务中替换。也就是说，对于外部存取，在读取MM 204且指向TM 214或RM 205的任何指针代入由生产或现场修复引起的虚拟存储器值之后，GBR 250对输出数据流的最终筛选可个别地匹配具有有错误位的地址且代入准确数据位。此GBR修复可保存在其它方面完全发挥作用的IC，所述IC具有使得其变得不可靠的一或多个单位错误，例如，对于不具有用于现场的离线测试的带宽或已消耗所有其拟定用于给定存储器库的RM资源的IC。存储器修复的层次是首先RM 205在块基础上替换有错误MM204存储器单元且其次GBR 250使用GM 254在位基础上替换有错误MM 204或有错误RM 205。在后续图4中及在由迪帕克·西科达(Dipak Sikdar)等人在2012年9月18日申请的标题为“共享存储器冗余(Shared Memory Redundancy)”的第61/702,253号同在申请中美国临时专利申请案(代理人档案号MP-1214-PR1)中提供更多细节，所述申请案也以全文引用的方式并入本文中。

现在参考图2C，展示根据一或多个实施例具有为可编程的BBIST且具有任选刷洗操作的集成电路的框图。P-BBIST块或模块(P-BBISTM)351-A耦合到类似于图2A的仲裁器300及TM 214。耦合于用户与P-BBISTM 351-A之间的任选控制线(CTRL)209允许程序指令、阈值、参数等从用户到IC 200-C的机会式传递，或使用户起始BBIST、BBISD及/或BBISR，例如，在用户注意到一连串坏数据且希望调查存储器的情况下。P-BBISTM 351-A的可编程方面允许在不中断正对MM 204及RM 205执行的测试的情况下进行灵活且即时或实时调整以便适应于改变的现场条件或来自用户的需要。

图2C及2D中的刷洗操作为检索存储器部分的操作，机会式地读取且接着通过错误检测与校正(EDC)算法处理所述存储器部分，并将其与原始存储的数据进行比较以识别并替换任何有错误位。刷洗操作通常经执行以识别任何单事件倒转，例如APH。除由本文中所图解说明的以下各项的配置及组合提供的错误检测及/或校正层以外，还在本发明中包含刷洗操作来作为任选层次错误检测及/或校正层：BBISTM 350-A、350-B；BBISDM360；BBISRM 370；P-BBISTM 351-A、351-B；P-BBISDM 361；及P-BBISRM 371，以进一步确保可靠数据。这是因为即使本发明的后台测试及修复设备以及方法确保无失效及弱存储器单元的存储器，刷洗对于检测及/或校正来自APH的单事件倒转仍为有用的。代替针对例如APH的稀有事件使用ECC位，在一个实施例中使用较低额外开销单奇偶位来提供对单事件倒转的检测但非校正。使用MM 204中的MAC或替代地使用不可编程或可编程BBIST 350-A或MM 204中的专用逻辑来实施刷洗操作。

现在参考图2D，展示根据一或多个实施例具有包含以下各项的特征的超集的集成电路的框图：P-BBIST、P-BBISD、P-BBISR、可编程性及刷洗操作。此实施例包含如在先前各图中提供的适用块及描述。P-BBISRM 371任选地耦合到刷洗功能210及RM 205以实现增加的控制及功能性，借此允许正对可具有进一步弱化单元的倾向的原始存储器及经替换存储器进行的修复与后随刷洗操作之间的接口。

尽管图2C及2D中图解说明使用ECC的刷洗操作，但本实施例不需要使用刷洗且能够避免在不必要时使用ECC位(假定早期检测及修复了弱存储器单元)，因此避免失效存储器单元的出现。因此，将存储器的额外开销减少原本用于给定数据部分的ECC位的数量，例如，消除用于64位数据的ECC码的八(8)个额外位，实现额外开销的10％减少。此可转变成针对给定裸片大小的较大可用存储器大小或针对给定可用存储器大小的较小裸片。然而，本发明不排除ECC，且可任选地使用在有或无边际的情况下读取的此信息来早期地检测、校正及修复错误，借此确保数据完整性而无用户读取/写入故障。

仲裁器

现在参考图3A，展示根据一或多个实施例用于引导对适当物理存储器位置的存取的仲裁器300的框图。仲裁器300包含并列耦合的比较器304、306以接收外部地址并将所述外部地址与IC上的物理存储器地址位置进行比较以找出命中，也就是说，匹配。在比较器304中，将外部地址与来自其内容已由冗余存储器205的对应内容替换的主存储器204的地址进行比较。其内容现在存储于冗余存储器中的主存储器中的地址暂时存储于易失性存储器中或永久存储于eFUSE阵列中，此两者的地址存在于eFUSE MAPADDR 303中。第二比较器306接收外部地址并将其与BBIST的目标受测试存储器(TMUT)的地址(例如，存储于BBIST地址存储器307中的对应于在测试TMUT时暂时从MM 204或RM 205移动到TM 214的数据的地址)进行比较。因此，选择器308经耦合以接收两个比较器304、306的结果且经耦合以驱动交换器(例如，多路复用器310及312)。这些多路复用器选择最高优先级地址及供数据到正确物理位置(例如，到MM204/RM 205或到TM 214)的适当路由。选择器308具有以下优先级排序：i)如果存在匹配，那么TM 214存储器为最高优先级，因为TMUT可为MM 204或RM 205；ii)如果存在匹配，那么RM 205为第二优先级，因为其取代其所替换的MM 204地址；iii)MM204为最低优先级，因为是通常存储数据的原始存储器位置(展示为TM＞RM＞MM)。重申，如果外部地址未受测试且尚未修复于冗余存储器中，那么通过消除过程，物理地址处于MM 204中。通过使用于TM 214的比较器306与用于MM 204/RM 205的比较器304并行操作，本实施例使得对TMUT的此BBIST检查对于用户为透明的。

假定(例如)如后续图5中所图解说明的分段式存储器架构，其具有MOD 0到MOD N的存储器模块(MEMMOD)，其中N≥1且在本实施例中为32，且其中每一存储器模块具有M个字线(WL)，其中M≥1且在本实施例中为64，且其中每一字线包括C个列或字，其中C≥1且在本实施例中为16，且其中每一字由W个位构成，其中W≥1且在本实施例中为72个位，则ARB 300对于存储器的给定分区及给定库为特定的。因此，比较器304、306仅需要将外部地址的MEMMOD[4：0]、WL[5：0]及字[3：0]与eFUSE映射地址及来自BIST的TMUT地址进行比较以确定是否存在匹配。如果TMUT未完全从MM 204或RM 205传送到TM 214中，那么确实需要比较地址的列部分以确定数据驻存于MM 204还是TM 214中，此取决于传送操作是在何处停止的。如果TMUT完全从MM 204或RM 205传送到TM 214中，那么不需要比较列地址，因为WL的所有数据均位于TM 214中。当TMUT完全传送到TM 214时，将BBIST地址块307中的重新引导校验位设定为高，因此消除列比较且节省电力及时间。为了帮助减少等待时间，如果MEMMOD在其开始比较操作时且在其完成所述操作之前在RM地址比较器304及TM地址比较器306两者中具有命中，那么对RM及TM两者中的适当字线的存取可在完成304、306中的比较操作之前并行开始。此减少字线的均衡及预充电所需的等待时间。

后台测试模块

现在参考图3B到3C，展示根据一或多个实施例用于对测试操作进行定序的后台BIST控制器(BBC)模块(BBISTM)350及可编程BBISTM(P-BBISTM)351的框图。BBC350及351的共用基线部分包含用于状态及设定的寄存器352，其耦合到用于计数通过待测试的存储器部分(例如，字线中的多个字及(例如)给定MM 204中的多个字线以及最后MM 204的给定分区的库内部的多个MEMMOD)的计数器353。比较器355耦合到将数据存储于存储器中的查找表(LUT)354及计数器353以确定TMUT的范围内的当前地址位置。逻辑356耦合到所展示的组件以实现在图9C及10A到10C中所描述的流程图的操作。BBISTM(BBC)350具有包含以下各项的I/O：图5A的REMAP REGS 506-0到506-N(等效于图3A的BBIST ADDR 307)，其用于存储TMUT的地址，接着将所述地址提供到图3A的比较器306。BBISTM 350具有用于接收外部存取信息的I/O 350-Z、用于介接MM 204的MAC的I/O 350-B以便规定MAC在来自外部存取的自由循环期间对MM或RM中的TMUT的存取及刷新操作。因此，来自BBISTM 350的操作与外部存取及管理物理存储器MM 204、RM 205及TM 214的MAC操作交错。BBIST 350还具有用于可调整参数(例如，有效或旗标位)、实现可调整或可选择参数水平的选择或启用信号的输出350-D。寄存器可含有默认参数设定(例如待选择的电压电平)或针对不同测试类型的不同刷新周期(例如，针对具有低现场小时数的存储器的较严格刷新周期或针对具有高现场小时数的存储器的较不严格刷新周期，此两者均超出规格刷新周期)。计数器353及LUT 354指示进展通过若干个可能连续及/或组合测试参数(例如，电压测试、刷新测试、循环时间测试等)中的一者的TMUT的目前状态。举例来说，LUT可列出地址及存储器模块及线编号以及已测试何种编号的测试，例如测试1-欠电压＝通过，测试2-过电压＝通过，测试3-扩展刷新周期＝在过程中，字线4失效，字线5为TMUT等。BBISTM350识别(例如)选自LUT 354的给定可调整参数及参数水平并在适于将其施加到TMUT的时序将其以可调整或可选择参数水平传递到适当电路，如后续图5B及5C中所展示。举例来说，供应电压及经减小供应电压选项为可用的，且当机会式地选择TMUT以用于写入时，接着与TMUT WL地址相关联的选择位挑选经减小Vdd而非规格Vdd以便对TMUT进行应力测试。可从主机接收外部命令350-M以按照主机的决定来起始测试。

现在参考图3C，图解说明根据一或多个实施例的BBIST模块(P-BBISTM)351的可编程版本。未标示与BBIST 350的输入/输出(I/O)相同的输入/输出(I/O)，而将独特I/O标示为PRGM INSTR 350-F、BBISTM/BBISDM 350-E及BBISTM/BBISR 350-1。PRGMINSTR 305-F接收如用户经由通道(例如串行端口，例如，SPI或JTAG端口；总线；或在主机与IC之间经由通信协议的SERDES链路)提供的指令、参数设定、阈值、测试序列及/或等等。可编程数据存储于P-BBISTM 351上的局部存储器中，例如，在耦合到逻辑356-1的配置或参数寄存器357、358中，逻辑356-1除基线逻辑356以外还具有额外电路以适应输入及可选择性(例如，多路复用器)以适应可编程数据。可编程配置可提供用于变更逻辑的设定，例如，到多路复用器的用于选择或停用例如在图9A到9C及10A到10C中的后续流程图操作中所提供的测试中的分支的输入值。可编程阈值还可改变二进制设定，例如，从以下两个子Vdd值中的一者挑选：Vdd-y或Vdd-x，其中x＞y。或者，可编程数据可为经配置以进行测试的参数中的任一者的定量值(例如，图5B中所展示的局部偏置572的值)或用于抑制刷新TMUT的启用信号的循环的可变数目，如图5C中所展示。在后续图中，用于BBISTM/BBISDM 350-E的I/O提供BBISTM 350或P-BBISTM 351与BBISDM 360或P-BBISDM 361之间的通信。I/O 350-I将测试及诊断结果提供到BBISRM 370以用于实施修复。

在以下专利申请案中提供关于可编程特征及其它架构的更多细节：由拉杰什·乔普拉(Rajesh Chopra)等人在2012年9月18日申请的标题为“可编程存储器内建自修复电路(PROGRAMMABLE MEMORY BUILT IN SELF REPAIR CIRCUIT)”的第61/702,732号同在申请中美国临时专利申请案(代理人档案号MP-1240-PR1)，及由拉杰什·乔普拉等人在2011年2月18日申请的标题为“可编程测试引擎(PROGRAMMABLE TEST ENGINE)”的第13/030,358号美国专利申请案(代理人档案号MP-1147)，及由迈克尔·米勒(MichaelMiller)等人在2012年6月6日申请的标题为“具有写入高速缓冲存储器、BIST及统计功能的高利用率多分区存储器(HIGH UTILIZATION MULTI-PARTITIONED MEMORYWITH WRITE CACHE，BIST，AND STATISTICS FUNCTIONS)”的第61/702,732号同在申请中美国临时专利申请案(代理人档案号mpl237-PR1)，其中所有所述申请案也以全文引用的方式并入本文中。

后台诊断模块

现在参考图3D到3E，其为根据一或多个实施例用于诊断BBIST的结果的分别呈不可编程及可编程配置两者的后台内建自诊断模块(BBISDM)的框图。BBISDM 360及P-BBISDM 361的共用基线部分包含用于局部诊断结果的寄存器362及通过I/OBBIST/BBISD 350-E到BBISTM 350或P-BBISTM 351的接口。BBISDM 360及P-BBISDM 361的逻辑部分按照图11实施用于诊断的流程图操作。类似于图3C，BBISDM的可编程版本(P-BBISDM)361具有用于PRGM INSTR 350-G的I/O，其用于接收呈存储于配置寄存器367或参数寄存器368中的配置或参数/阈值的形式的可编程指令。

BBISDM 360及P-BBISDM 361针对低等待时间实施例使用硬编码逻辑365及365-1以按照来自图11的流程图操作基于多路复用器中的树状选项而寻找导致预定倾向的图案，例如，多路复用器阵列。可编程阈值可识别诊断准则，例如在图11中所提供的准则，例如可接受边际因子、降级速率、基于经验数据的所计划冗余存储器资源模型、故障模式与效应分析(FMEA)等。举例来说，第一组多路复用器可按照LUT中的位设定确定由BBISTM 350识别的存储器单元是否为弱或失效存储器单元。此后，另一组经级联的多路复用器可基于比较器分类、继而基于具有弱或失效存储器单元的经记录地址位置的查找表的比较操作而查询是否存在弱或失效的邻近存储器单元。不同故障或弱点图案可决定每后台诊断模块的不同修复模式，其将通过后台修复模块及/或对主机的通知来执行。对主机的通知可呈任何形式，例如错误寄存器中的旗标、握手协议、中断信号等。或者，微控制器可执行按照图11实施诊断的流程图操作的代码。

后台修复模块

图3F到3G为根据一或多个实施例用于修复存储器的分别呈不可编程及可编程配置两者的后台内建自修复模块(BBISRM)的框图。BBISRM 370及BBISRM的可编程版本(P-BBISRM)371的共用基线部分包含用于局部修复结果的寄存器372及通过I/OBBIST/BBISR 350-1到BBISTM 350或P-BBISTM 351的接口。共用I/O还包含存储器资源1(MEM RSRC 1)350-J、局部冗余存储器及任选存储器资源2(MEM RSRC 2)350-H、GBR存储器。BBISRM 370及P-BBISRM 371的逻辑部分376及376-1分别按照图12实施修复的流程图操作。类似于图3C，P-BBISRM 371具有用于接收呈存储于配置寄存器377或参数寄存器378中的配置或参数/阈值的形式的可编程指令的I/O PRGMINSTR 350-L。举例来说，单位修复为不可编程BBISRM 370的默认修复。然而，可编程P-BBISRM 371可经编程以通过提供不同修复层次而对在生产时未预期的新故障模式做出响应，例如，利用冗余存储器块来按照经验数据修复主存储器的特定位置或部分中的早期故障，借此导致使用存储器块的较高效修复。或者，主机可按照图3F的外部命令350-K提供对主机已识别为弱或失效的地址执行修复的外部请求。

BBISRM 370、P-BBISRM 371针对低等待时间实施例使用硬编码逻辑376及376-1来实施用以实施修复的操作序列。此逻辑还可基于来自BBISDM(诊断)及/或BBISTM(测试)的输入而决定应利用多个可能修复资源中的哪一者。后续图4中提供BBISR的一个实施例。或者，微控制器可执行按照图12实施修复的流程图操作的代码。

层次共享存储器资源

现在参考图4，展示根据一或多个实施例的多分区存储器芯片上的分布式BBISTM的框图。IC 400为图2B的IC 200-B的一个实施例，其中IC 400具有BBISR 370、BBIST350-B、RM 205、MM 204及GBR 250功能性的实施方案。存储器核心404包含多个存储器分区，分区P0500-0到分区PN 500-N，其中N＞1。在后续图5中更全面地图解说明示范性存储器库P0。分割存储器对于流水线化存储器存取为有用的，借此允许较慢存储器并行化于较快接口，例如，到存储器的SERDES接口。每一分区500-0到500-N包含专用后台内建自测试/修复模块(BBISTR)模块550-0到550-N及专用局部冗余存储器RM 530-0到530-N，借此允许每一分区具有独立的测试及修复设备以及彼此并行的操作。

BISR引擎430为图3G的P-BBISRM 371的一个实施例，其具有来自BBIST 426及/或ECC操作422的IC 400内部输入，从而体现BBIST/BBISR输入305-I，且具有经由SPI端口输入424来自用户及/或外部故障(EXT FAULT)428的外部输入，从而体现来自用户的外部输入350-K。BISR引擎430将修复信息保持于体现寄存器372的易失性存储器439中，以用于来自每一存储器分区的冗余存储器530-0到530-N且用于针对所有存储器分区输入使用GBR 452进行修复。BISR引擎430可通过在IC 400现场操作期间采用电荷泵(CP)442将修复信息编程到eFUSE 440中而使得修复为永久的。永久地捕获修复信息的决策可基于内部准则(在停机之前起始)或基于外部用户决策(例如，经由输入428的程式指令350-L)。作为eFUSE的替代方案，嵌入式快闪存储器可用于捕获易失性存储器中的所有软修复且使得其为永久的。

将来自IC 400中的并行分割存储器的输出向下多路复用到经由数据输出(DOUT)多路复用器454展示的两个端口。全局位替换块452提供在所有分区500-0到500-N当中共享的全局存储器修复以便以所有传出数据可用的单位替换的粒度提供最终层次修复筛选。GBR可取决于修复存储器的分辨率及由块452提供的多路复用而采用任何大小的粒度，例如，一对位、一字等，且也如在先前所并入的专利申请案“共享存储器冗余”中所描述。

现在参考图5A，展示根据一或多个实施例具有可调整参数设定的存储器芯片的多库分区上的分布式BBIST的框图。存储器分区P0500-0为图4的IC 400中的多个分区中的一者，所述分区的数目取决于架构、所要的总体存储器大小及所要的存取速率。存储器分区500-0包含多个存储器库B0到BN(如图4中所提及，其中N＞1且在一个实施例中为N＝31)且包含在逐分区基础上分布或针对对整个IC的服务为集中式的可调整参数块540。

可调整参数块540可包含具有与存储器的操作及存取相关的可调整(ADJ)或可选择参数的所列电路中的一或多者：延迟锁定环路(DLL)541、定时器542、偏置543、刷新544(REFR)、电力545(PWR)、延迟546等以及传感器，例如，温度传感器547(TEMPSENS)等。后续图5A中图解说明可选择电力供应电平电路的实例，而后续图5B中图解说明可调整刷新电路的实例。在一种状态中，可调整参数块540中的电路满足对外部存储器存取的规格要求。在另一状态(测试状态)中，可调整参数块540中的电路有意地不满足规格要求以便量化表明(识别并量化)弱或将失效/失效存储器单元所需的不同参数的边际及/或筛选出并修复处于由经验数据提供的预定阈值的存储器部分以确保存储器在其整个操作使用寿命中的操作。也就是说，可调整参数块540中的电路具有拥有规格性能水平边际的性能水平以便在比规格更苛刻的条件(所述条件可为任何条件，例如，较低驱动电压、较长刷新周期等)下对存储器进行应力测试。作为一实例，操作可寻求给定分区中或整个存储器中的最弱存储器单元所需的最短刷新周期。另外，BBISTM中的寄存器可存储及/或传递统计信息，例如测试结果分布的方差或标准偏差。

BBC 550-0为图3B的基线BBISTM 350的一个实施例，其耦合到：冗余重映射寄存器506-0，其体现I/O 350-A；MAC 504-0，通过其影响包含冗余单元模块530-0的模块MOD 0到MOD N中的TMUT，其体现I/O 350-B；暂时存储器缓冲器522-0，其体现I/O 350-C；及可调整参数540，其体现I/O 350-D。多路复用器523-0、523-N选择性地捕获其相应库的TMUT。BBC 550具有实施如应用于图4的图9C及10A到10C的修复操作的逻辑。

可调整测试电路

图5B到5C分别为根据一或多个实施例具有可调整或可选择性能水平(例如可选择电力供应及可选择刷新周期)的存取电路的图。测试电路的用途是控制TMUT的周围环境(电或其它方面)及诱发泄漏、边际化单元的性能、形成写入或读取干扰、形成电感性字线间或位线间耦合效应等。存储器的物理图案将决定适于TMUT及邻近单元的测试配置值。字线上的门582(仅针对TMUT展示)控制每BBISTM启用哪一字线且任选地接收每BBISTM何种可选择参数值，例如，规格内参数或或应力参数。

在图5B中，可选择电力供应电路544包含耦合到电力Vdd及多路复用器574的局部偏置电路572。多路复用器574在由局部偏置提供的若干个不同电压选项之间进行选择，包含规格内电压电平Vdd、次规格欠电压电平Vdd-B及超规格过电压电平Vdd+A。所属领域的技术人员知晓局部偏置功能，例如，DC-DC转换器、电阻性电压降等，基于从BBISTM(例如，BBC 550-0)到受测试电路(例如，图5A的库B0中的存储器模块MOD1的WL 1(未展示))的控制信号。电路544的电压电平由MAC或由BBISTM按照以下各表在正确线序列处作为到多路复用器574的输入而提供。

可针对TMUT以及未由主机存取的一或多个邻近存储器单元、字线、位线等挑选任何电压型式以便以所要方式对TMUT加应力或对其进行干扰。举例来说，以下实施例图解说明如何使TMUT在存储器部分(例如，未受测试的WL)之间交错。TMUT(WL+1)经受具有不同于用于未受测试的存储器的剩余部分(例如，WL、WL+2等)的那个参数的值的值的参数，例如，电压、刷新周期等。也就是说，TMUT经受对TMUT的性能加应力且不对周围未受测试存储器的性能加应力的参数值，例如，较低驱动电压、较长刷新周期等。此甚至在存取操作可正发生时也成立，而不管是在未受测试存储器部分内部还是外部发生。举例来说，在以下表1中，如果字线WL+1为TMUT且WL为在其上面的邻近字线而WL+2为在其下面的邻近字线，那么WL及WL+2具有规格(SPEC)内电压，而WL+1具有欠条件或欠电压条件。表1提供所提及线的接通电压，例如，以使邻近WL双态切换以诱发对TMUT的耦合及干扰。

表1-电压测试型式1

状态	字线	电压
			未测试	WL	规格电压
测试	WL+1	欠电压
			未测试	WL+2	规格电压

在另一实施例中，不仅TMUT经受经变更电压，而且周围存储器也经受相同或不同经变更电压，例如，至少一个邻近字线及/或位线。因此，在以下表2中，邻近于TMUTWL+1的字线WL及WL+2经受为过电压的规格外电压，而TMUT WL+1经受为欠电压的规格外电压。也可同时在不同存储器部分上使用不同电压电平的组合，例如，同时变更邻近位线及邻近字线两者上的电压电平以在TMUT上形成较高应力条件。在此实施例中，如果将邻近存储器上的参数取到规格外而非恰好在规格限制内(此也为有价值的应力测试)，那么任选地也将来自被取到规格外的邻近存储器的数据保存到暂时存储器中，以在邻近存储器用于测试中时提供从邻近存储器单元对数据的可靠将来存取。

表2-电压测试型式2

状态	字线	电压
			未测试	WL	过电压
测试	WL+1	欠电压
			未测试	WL+2	过电压

相比之下，图5C图解说明由可调整刷新电路545提供的可选择刷新速率电路，可调整刷新电路545包含门582刷新信号及从BBISTM到门582的启用线，所述启用线计数已针对TMUT跳过多少刷新循环，例如，“C”循环。类似地，在MAC序列到达TMUT的WL达存储于寄存器352中且由计数器353计数(352及353两者均为图3B的)的所要数目个刷新循环时，MAC可抑制电路545的刷新ENABLE。可将用于刷新的可选择电压电平添加到电路545(类似于电路544中所展示的可选择电压电平)以在TMUT确实接收到刷新时进一步对TMUT加应力。

表3-刷新测试型式

状态	字线	刷新速率
			未测试	WL	每一循环
测试	WL+1	绕过“C”刷新循环
			未测试	WL+2	每一循环

作为最终实例，图5D图解说明用于测试存储器单元及相关硬件的响应时间的可选择延迟信号电路546。抽头延迟电路590具有处于所要的任何分辨率及范围的可变延迟选择，例如，延迟+Z、推进-Z、零延迟等。多抽头延迟电路590可为全局分布的信号或来自参考信号的局部产生的信号。举例来说，延迟可在规格的边缘、标称规格或规格外处。经由到多路复用器592的用于适当字线的BBISTM选择信号来选择每测试协议所要的适当延迟。可关于一或多个定时操作(例如预充电、均衡、列选择、通过感测放大器的感测等)规定延迟。

表4-延迟测试型式

状态	字线	定时
			未测试	WL	标称
测试	WL+1	延迟“D”抽头
			未测试	WL+2	标称

具有可调整或可选择性能水平的存取电路(例如电路544、545及546)安置于类似于非BIST存储器块的整个存储器块中。可选择性允许针对目标受测试存储器(TMUT)的粒度，例如，在本实施例中，一次测试一字线，且在所述基础上提供经调整参数。在另一实施例中，粒度可基于多个字线(耦合到共用供应电路或刷新)或可基于位线、列、列群组等。来自在现场使用期间实现同时BBIST及存取的门操作的任何附带等待时间在总体存取方案中并不显著(例如，小于时钟循环的1％)，且可借助定时对准、并行化操作等来补偿。

实施此后台测试并不导致任何视在等待时间影响，且并不使周围电路(例如，存储器)受TMUT的应力参数的影响，因为单独地将未受测试存储器部分的操作参数控制在规格范围内。作为一实例，基本上不存在用于对TMUT实施增加的刷新周期测试的中断，因为已需要MAC来循序通过存储器模块及块中的所有WL，且测试由基于按照582的门控信号简单地绕过刷新组成。类似地，不存在用于表1中的测试序列的中断，其中与在规格内的邻近线相比，TMUT具有规格外电压电平。

尽管对TMUT的测试以与邻近存储器交错的方式发生，但其也与其它存储器部分并行地发生。也就是说，对多个存储器库及/或其它分区中的TMUT存储器部分的测试操作可同时操作，因为存储器经架构化以具有独立操作的分区且因为库经架构化以独立操作，其中分区内的至少两个库还可具有同时存取。

用于操作/存取TMUT的参数的值不同于用于操作/存取未受测试存储器部分的参数的值。举例来说，用于操作/存取未受测试存储器部分的参数的值将在规格限制内以便产生可靠数据。然而，用于操作TMUT的参数的值可在规格限制内，但偏斜到对TMUT的性能加应力的限制或可在将致使TMUT被加应力且较可能表明为弱存储器单元的方向上在规格限制之外。另外，可使用操作参数的值的拐角情况来对TMUT进行应力测试。也就是说，一个以上操作参数的值可偏斜到使TMUT受来自累积效应的应力的规格限制。举例来说，将驱动器电压减小到低限制且将其与缩短的存取时间组合将比单独地对那些参数中的任一者进行应力测试更可能表明弱单元。类似地，组合具有在规格限制之外的值的参数还可形成对TMUT的较严格应力测试。未受测试电路将在规格限制内且在标称设定(例如中值)下操作。

模块与线卡

图6A到6C及7A到7E提供在多芯片模块(MCM)及线卡应用两者中的其中具有及不具有BBIST、BBISD及/或BBISR(TDR)功能性的存储器及裸片的不同组合。不同数据应用具有可容忍不同错误水平的不同性能水平，其中最敏感应用需要TDR功能性且其中其它应用不需要TDR功能性。类似地，不同应用具有不同价格点，其中一些应用需求低成本商品存储器。因此，一种解决方案是借助模块来修整存储器的性能及成本，所述模块将不同成本及能力存储器组合在一起且通过其地址将数据路由到适用性能存储器。本发明非常适合于具有不同功能性的芯片的宽广范围的组合，其中以下图解说明仅提供示范性子集。

现在参考图6A，展示根据一或多个实施例的并排(SBS)多芯片模块(MCM)600-A的框图，MCM 600-A带有具有BBIST 605的一个存储器芯片604及具有BBISTR 607的另一存储器芯片606。多个芯片可包含于MCM中，其中所述多个芯片中的每一者具有关于BBIST、BBISD及/或BBISR的相同或不同配置。配置为存取(描述符)功能的第一存储器芯片604具有BBIST 605块。配置为仪表与统计芯片的第二存储器芯片606用于追踪网络的多个用户的速率及使用。存储器芯片606具有带有额外修复功能性的BBISTR607块，因为仪表与统计为较关键的且因为其对相同存储器位置的存取速率较高及因此磨损速率较高。借助BBISTR 607块，仪表/统计芯片606将与存取(描述符)芯片604的使用寿命均匀地匹配，且因此将确保规定的MCM寿命。

现在参考图6B，展示根据一或多个实施例的SBS MCM 600-B的框图，SBS MCM600-B具有独立芯片BBISTR且具有不具有BBIST、BBISD、BBISR的遗留存储器芯片。MCM 600-B提供用于通过利用具有BBISTR功能性611、614的独立芯片来增加遗留或商品存储器610、612的使用寿命及可靠性的解决方案。芯片611、614利用例如图3B的350的BBISTM及/或例如图3F的370的BBISRM，其上具有冗余存储器以提供将来自610、612中的主存储器的TMUT卸载的全部套件。从BBISTR 611、614到遗留存储器610、612的控制信号分别将能力卸载数据从商品存储器610或612提供到BBISTR 611或614的TM，从而使得TM为充足大小以捕获商品存储器610或612中的所有数据。此后，BBISTR 611或614将具有在如下意义下调整在商品存储器610或612上的参数的可控制性：在BBISTR 611或614为所述商品存储器提供控制位的意义下，或在BBISTR611或614可变更提供到商品存储器610或612的外部参考(例如Vdd、参考时钟信号、请求定时、测试型式等)的意义下。测试的粒度在最坏情况下将是在整个芯片基础上，且如果商品存储器610或612提供了所述粒度及控制那么在经切分存储器部分基础上。

现在参考图6C，展示根据一或多个实施例的MCM 600-C的框图，MCM 600-C具有独立芯片冗余存储器资源且具有带有BBIST或BBISTR的存储器芯片。MCM 600-C利用如图6A中所展示分别具有内建BBIST 605及BBISTR 607的芯片604及606，且还分别包含直插式NVM裸片621及622以提供单独冗余存储器或为存在于604或606中的冗余存储器提供额外冗余存储器以由于其非易失性而用于永久修复。BBIST块605及BBISTR块607为604及606提供芯片上测试及/或修复功能，但将修复信息卸载到耦合到存储器芯片604及606的NVM芯片621、622。

现在参考图6D，展示根据一或多个实施例具有多个芯片的混合堆叠式MCM 630的框图，所述多个芯片在其之间具有穿硅通孔(TSV)641，其中所述芯片中的至少一者具有BBIST。本描述非常适合于具有TSV的堆叠式裸片，因为下部芯片630-2可为整个MCM提供BBIST及/或BBISTR功能性，借此允许堆叠于其上的一或多个裸片630-1为较低成本商品基础，而不具有BBIST或BBISTR。TSV意味着用于上部裸片630-1的信号从下部裸片630-2通过TSV 641。定址方案将识别寻求对其的存取的裸片，且因此，下部裸片630-2可充当两个裸片的仲裁器。另外，GBR层次存储器修复模块可位于下部裸片630-2上且将充当最终数据输出，从而筛选来自上部裸片630-1及下部裸片630-2两者的输出数据。

现在参考图6E，展示根据一或多个实施例具有中介层640-3的混合堆叠式层叠封装(POP)MCM 640的框图。此实施例类似于图6D的TSV MCM，其中本图中的底部裸片640-2具有用于较高可靠性存储器存储的内建BBISTR功能性，且顶部存储器为用于较不关键存储的不具有任何BBIST及/或BBISR功能性的商品存储器。顶部裸片640-1经由数据线643(通孔)耦合到下部裸片640-2。

图7A到7E展示在线卡上耦合的多个芯片P，其中P≥1。具体参考图7A，展示根据一或多个实施例具有独立BBISTRM芯片的线卡700-A的框图，所述独立BBISTRM芯片耦合到遗留主机及无BBISTRM的一或多个遗留存储器芯片及/或无BBISTRM的一或多个遗留MCM。此实施例是TDR功能性在独立芯片中的初级使用，其中不必对主机702-A、现有商品单裸片存储器704-A0或并排或堆叠式MCM存储器704-AP进行改变。BBISTRM芯片710-A0、711-A0含有在图2A到2D中的任一者中提供的模块减去MM 204且任选地减去RM 205。可通过流水线化来抵消数据通过BBISTRM芯片710-A0、711-A0的等待时间增加。在替代实施例中，给定BBISTRM芯片(例如，710-A0)可耦合到多个存储器芯片。在本描述通篇中，当指示测试及修复功能性时，暗示了诊断功能性，但其为任选的。

现在参考图7B，展示根据一或多个实施例具有一或多个存储器芯片及/或MCM(其中至少一者具有BBISTR)及遗留主机702-B的线卡700-B的框图。在本实施例中，且在本描述通篇中，主机702-B不需要对从具有BBISTR的芯片(例如具有BBISTRM块705-B0到BP的MEM 704-B0到BM)接收的数据执行EDC。这是因为BBISTRM功能识别并修复失效存储器单元，且在弱或将失效存储器单元损毁数据之前识别并修复所述存储器单元。

现在参考图7C，展示根据一或多个实施例具有带有BBISTR的主机及不具有BBISTR的遗留存储器芯片及/或遗留MCM的线卡700-C的框图。为了成功地对IC进行应力测试，即使仅仅针对DRAM或eDRAM的刷新时间，其也需要某一可调整参数设定块705-C0到705-CP，例如，通过调整刷新周期或电压。在另一实施例中，主机702-C具有对到MEM 704-C0及/或704-CP的可变电力供应的控制达延长的时间周期(例如，单一存取循环以上)，此将使得能够(例如)在停机之前或在初始化时或某一其它测试周期时间在应力电力供应电平下对存储器的至少合理部分进行专用存储器测试。另外，主机702-C具有其中具有BBISTR 703-C的内建存储器以用于其裸片上高速缓冲存储器，及/或其具有额外遗留存储器芯片以在个别遗留存储器芯片的BBISTR期间用作TM。

现在参考图7D，展示根据一或多个实施例的线卡700-D的框图，其中所有所图解说明的组件均具有BBISTR，包含主机及存储器芯片及/或MCM。主机702-D具有ECC表703-D，即使芯片MEM 704-D0上的所有冗余存储器资源已被失效或弱存储器单元消耗，ECC表703-D也能够利用块705-D0的BBIST的结果。通过离散地识别具有弱位的地址，主机702-D可在其裸片上提供重映射或复制备份存储器。

现在参考图7E，展示根据一或多个实施例的线卡700-E的框图，其中所图解说明的组件具有BBISTR，包含主机及存储器芯片及/或MCM，且所述线卡具有汇编级共享存储器资源(SMR)。线卡700-E类似于线卡700-D，但添加有安置于存储器MEM 704-E0及MCM 704-EP与主机702-E之间的数据路径中的汇编级共享存储器资源(SMR)708-E。SMR 708-E充当图5A的GBR以筛选从存储器到主机702-E的传出数据。另外，主机702-E具有其中具有BBISTR 703-E的内建存储器以用于其裸片上高速缓冲存储器。

经边际化测试

现在参考图8，展示根据一或多个实施例图解说明与经边际化参数水平相交以在存储器单元的预期寿命期间提早识别弱单元的存储器单元的降级的曲线图800。BBIST筛选水平为在规格水平以上的参数边际以使得随着存储器单元在其寿命(例如，十年寿命)内降级，其可作为弱存储器单元与BBIST筛选水平交叉且因此提供在规格性能水平以上的安全边际。可利用一或多个多种可调整参数(例如针对图5A中的可调整参数块540所描述的可调整参数)的任何组合或排列来形成所提及的边际。

方法的流程图

以下流程图图解说明借以利用来自图2A到图8的前述设备及概念来实现可靠数据存取的目标的过程。椭圆形状充当从一个流程图移动到另一流程图及返回的指针，其中椭圆内部的名称指示待执行的动作。本文中用于测试、诊断及修复的过程存在而用于存储器单元本身以及支持及启用电路(例如字线驱动器、位线驱动器、感测放大器等)，条件是其在与测试及冗余存储器相关联的粒度级上提供。

现在参考图9A，展示根据一或多个实施例图解说明在存储器中的不同位置中并行发生的BBIST、BBISD、BBISR及刷洗的可配置操作的流程图900。特定来说，在存储器的初始化或启动之后，可针对不同存储器部分并行地执行以下功能：对主存储器的用户存取980；对主存储器或冗余存储器的目标部分的BBIST 1020，具有对其在暂时存储器(TM)中的数据的相关联存取；对存储于RM及全局位替换(GBR)存储器(GM)中的来自经修复存储器的数据的BBISD 1100及BBISR 1200功能；及最终在未被存取或测试的存储器上发生的存储器刷洗1300。用于选择针对正确数据值图解说明的多个数据存储物理位置中的适当一者的多路复用器902将提供所得可靠数据输出904。假定可在给定存储器芯片中同时操作的所提及测试及修复过程且将存储器的多个层次位置假定为其中可存储数据的MM、RM、TM或GM，图9C中的流程图980-1图解说明用于识别用于外部存取的数据的物理位置的逻辑。

现在参考图9B，展示根据一或多个实施例图解说明随时间可配置地在给定存储器单元上发生的BBIST、BBISD、BBISR及刷洗的可配置操作的流程图910。位于主存储器912中的给定假设性存储器单元首先经历生产测试及烧入操作914，其中在冗余存储器(RM)及GM中发生潜在修复。接下来，按照图9C借助外部存取于操作916中在现场操作存储器单元。对在现场操作的给定存储器单元的潜在同时操作为BBIST 1020-A，即，可按照图9C及10A到10C将给定存储器单元作为TMUT访问，其中将其数据存储转发到TM。如果在给定存储器单元中出现弱点或故，那么其可经历来自如图11中所描述的BBISD 1100-A的诊断，且可能经历来自如图12中所描述的任选BBISR 1200-A的修复，其中将其数据存储于GM或RM中。当未存取或测试给定存储器单元时，也可间歇地在所述给定存储器单元上发生按照图13的任选刷洗操作1300-A。任选BBISR 1200-B可为对RM发生的全局位修复，在RM本身具有故障且必须由GM替换的情况下，所述修复替换MM中的给定假设性存储器单元。最终，在操作904-A中从用于给定存储器单元的物理或虚拟存储器输出的数据为可靠且可信赖的。

现在参考图9C，展示根据一或多个实施例用于存取具有BBIST及BBISR的存储器装置中的物理或虚拟存储器的不同部分的流程图980-1。按照操作981，存取功能流程图980-1以存取请求(无论是针对BBIST或刷洗操作在内部产生的还是在外部从用户产生的)开始。假定经分割及库切分存储器(例如图4及5中所提供的实例)，将所述请求路由到适当分区及库。接着在本实施例中针对等待时间节省并行地或者以交错或循序方式发生数个查询。

举例来说，查询982确定外部地址是否匹配目标受测试存储器(TMUT)的地址，如在图3A中的并列比较器306中所实施。如果所寻求的地址为受测试存储器区段，那么查询994确定是否：i)已完成每自由循环一个字地逐段使数据从TMUT过渡到暂时存储器(TM)，此时将RF旗标设定为1；或ii)来自TMUT的数据的任何部分仍在主存储器(MM)中，使得存储于图3B的寄存器352中的重新引导旗标(RF)值等于0。对查询994的肯定响应(例如，RF＝1)意味着来自TMUT的所有原始数据均在TM中，因此指针仅仅指向TM。对查询994的否定响应(例如，RF＝0)产生关于外部地址列是否具有在TM的相同列中检查的有效位的查询996。对查询996的否定响应指示尚未完成考虑中的特定字从TMUT到TM的过渡，且因此，正确数据位的物理位置需要通过查询997来确定，查询997确定TMUT是RM还是MM。如果是RM，那么产生RM存取RM操作988。如果是MM，那么产生存取MM操作987。对查询996的肯定响应指示已完成考虑中的特定字从TMUT到TM的过渡，且因此，物理位置在TM中，此致使操作989存取TM。注意，在正针对最初存储于TMUT中的数据存取TM时，TMUT同时同时经历测试。因此，在对用户透明且不具有等待时间或具有低等待时间的情况下，TMUT物理存储器可用于测试，且来自TMUT的原始或经更新数据可用于内部或外部存取。

如果查询982的确定为否定的(例如，外部地址不匹配TMUT的地址)，那么操作983开始从MM读取数据。接下来，查询984确定MM本身是否正指向RM，例如，根据先前生产或现场修复。如果不存在从MM到RM的指针，那么数据将在MM中，且操作987存取MM。然而，如果查询984确定MM正指向RM，那么操作985开始从RM读取，后续接着关于所寻求的RM是否受测试的查询986。同样，在MM未受测试的情况下但当MM指向可受测试的RM时，此情景出现。如果对986的回答是肯定的，即所寻求的RM受测试，那么过程继续进行到操作994，如上文所描述，以确定TM是否已从RM捕获原始数据。如果对查询986的回答是否定的，那么RM未受测试，且操作988存取RM。

与查询982并行地，查询997确定外部地址是否匹配由全局位冗余(GBR)存储器(GM)修复的地址。肯定响应继续进行到操作998，操作998存取GM且从对应于由外部存取寻求的地址的GM地址读取或向所述GM地址写入。此后，操作999施加读取操作，其中将GM数据与所读取的TM、RM或MM数据合并。举例来说，如果MM接收到外部存取，且所要字线的字3指向RM(其本身在字中具有单一错误位)，那么操作将合并包含未指向RM的MM部分、所指向的RM的整个部分及拟定替换来自RM的坏位的GM。来自查询997的否定响应继续进行到操作991，操作991按如在先前操作中所提及的所述优先级序列输出先前存取的数据，无论是从TM、RM还是MM。在991及999的输出之后，流程图980-1返回到开始且等待另一存取。所提及逻辑流程实现执行测试及诊断的冗余存储器架构。此流程也修复外部存取的后台，且特定来说，也具有多层层次基础(例如，MM、RM、TM及GM)的后台及/或也具有多个粒度(例如，针对RM的字×32线块替换粒度及针对GM的单位替换粒度)的后台及/或也具有多个接近程度(例如，RM作为局部冗余存储器及GM作为全局冗余存储器)的后台。

现在参考图10A及10B，展示根据一或多个实施例图解说明对存储器的BBIST的管理操作的流程图1020-1及1020-2。流程图1020-1及1020-2为图9A的BBIST 1020及BBIST 1020-A 9B的一个实施例，其管理执行测试及请求诊断及/或修复的步骤及逻辑的定序。流程图1020-1及1020-2由图3B的BBISTM 350或图3C的P-BBISTM 351实施，其中计数器353及寄存器352追踪地址进展，且寄存器352或查找表(LUT)354提供给定测试参数及/或值或选择，而逻辑356管理与图5A的MAC 504-0的交互，MAC504-0对存储器且具体来说TMUT执行测试操作。在本文中的BBIST操作期间的任何点处发生的存取由图9C中的流程图980-1处置。

BIST流程图1020-1以外部请求1021-A或内部请求1021-B开始。内部请求1021-B可为默认BIST方案，其中所规定规则间隔测试在给定数目个循环、逝去某时间、事件(例如中断、初始化或停机)及/或这些项目的任何组合时发生。外部请求1021-A可由主机依其自身的特权提供，此针对主机中的相同因子中的任一者而发生，如针对内部请求所提及。目前IC可经由正常数据路径(例如，使用GCI通信协议或使用另一端口，例如，SPI端口)中的CMD或指令接收来自主机1021-A的经历测试的外部请求。

操作1024选择主存储器(MM)中用于BIST操作的所要目标存储器，称为目标受测试存储器(TMUT)。目标存储器大小为针对应力参数期间的隔离架构化的部分，以使得存储器的其余部分不受用于TMUT的规格外参数影响。在本实施例中，挑选具有多个字(例如，每字具有72个位的16个字)的单一字线或页作为TMUT，但本发明非常适合于宽广范围的存储器部分，例如，隔离用于测试的列、字或位而非行。

可使用宽广范围的方法来选择所要块：例如：基于地址循序地，基于存储器或IC中的物理位置接近地，基于使用频率的优先级、基于历史性能及过去弱单元倾向的优先级、外部请求、其中存储高优先级数据的存储器等。一旦选择目标存储器位置，操作1026便将重新引导旗标(RF)设定为零，接着机会式地开始将目标受测试存储器(TMUT)逐部分地阴影拷贝到暂时存储器(TM)。机会式操作仅在自由循环期间(例如，当不发生较高优先级外部存取时)发生。使用RF来管理在自由循环期间将存储器从TMUT中拷贝到TM中的循序且通常间歇的操作。如果RF＝0，那么在TMUT与TM之间分裂TMUT的数据，且对所述数据的存取将必须检验列地址以无疑地确定数据是位于TM还是TMUT中。如果RF＝1，如在操作1028中，那么已将所有数据从TMUT中拷贝到TM，且对最初存储于TMUT中的数据的任何外部存取将重新引导到或指向TM。

在操作1030中，选择用于测试的一或多个操作参数。作为最低等待时间实施方案，在例如图3B的逻辑356的逻辑中提供待运行的测试及那些测试的序列。然而，其还可使用可重新配置电路(例如，FPGA或代码的基于处理器的实施方案)来实施。使用可调整或可选择电路(例如图5的可调整参数块540中所展示的电路)来实施示范性测试，所述可调整或可选择电路将受测试存储器暴露于所要的任何适用性能类别，例如应力刷新周期、循环时间、电力供应电压、偏置电压、感测电压及时间、转换速率、预充电电压、预充电时间、电流速率等。另一测试因子可为由内部或外部传感器提供的IC的操作温度，或被定时到已知最坏条件，例如，周围温度为夏季工作日的中午及峰值通信时间。任选地，可编程参数及测试方案可为从外部源到可编程BBIST(例如图3C中所展示的P-BBISTM 351)的输入1030-A。一旦选择测试(例如，偏置电压)且挑选了参数水平(例如，比规格偏置电压低5％、10％、15％等)，过程便继续进行到图10C中所图解说明且下文中所描述的测试操作例程。测试操作在给定应力参数下存取或刷新TMUT且确定所述TMUT是通过还是未通过所述测试。在完成给定应力参数的测试例程之后，如测试与BBIST1之间的虚线所展示，图10C的过程返回到图10A的椭圆BBIST1处，BBIST1向操作1030中反馈。此循环结束较大测试方案的所述特定离散测试部分且因此继续进行到查询1032。在替代实施例中，任何应力测试中的故障可直接跳跃到步骤1036且随后跳跃到指针BBIST2，而非继续测试方案以跨越全部测试方案确定存储器单元的全部范围及性能。

查询1032确定测试方案是否完成。也就是说，测试方案可由一到多个离散测试组成，例如加长的刷新周期、后续接着减小的偏置电压、后续接着缩短的感测放大器定时、后续接着经调整的预充电电压或加长的刷新周期等。还可以组合方式执行两个或两个以上离散测试，例如，加长的刷新周期与减小的偏置电压的组合。可循序地对给定TMUT执行测试方案中的个别测试，之后将WL变址到下一TMUT，或替代地，可针对第一测试(例如，加长的刷新周期)来测试块中的所有存储器，且当完成时，可针对下一测试关于不同应力参数来测试块中的所有存储器，等等。在一个实施例中，对TMUT的单一失败测试即可结束BBIST测试方案且继续进行到诊断及/或修复，例如，针对低及高电压的1号及2号测试通过，但针对经延迟刷新的3号测试失败，接着由于通过存储器的高业务量等而中断4号到10号后续测试。然而，在另一实施例中，完成全部测试方案之后才处置TMUT。这是因为测试水平可在规格限制内，但被推到极限范围，或测试水平可测试为用于操作存储器的多个参数的极限范围的组合的拐角条件。在另一情况中，参数水平明显地在规格之外，且在那些实例中，任何单一测试的故障较可能结束测试方案且立即继续进行到诊断及/或修复。

对查询1032的否定响应继续进行到操作1034，操作1034选择新应力参数或先前应力参数的新边际且将控制返回给操作1026。举例来说，如果完成的测试是针对低于规格5％的经减小的偏置电压，那么操作1034可将偏置电压进一步减小到(例如)10％或15％或可继续移动到新测试参数(例如经减小的循环时间)。特定测试、在规格之外的参数水平(取决于参数而为高或低)、序列次序及特定组合均非常适合于本发明。在一个实施例中，这些变量作为默认硬编码于BBISTM 350中，而在另一实施例中，其可基于到图3B到3C中所描述的P-BBISTM 351的用户输入且如先前所描述而编程。如果对查询1032的响应为肯定的，那么操作移动到1036。

查询1036确定任何存储器是否具有来自测试方案的错误。如果存储器单元未通过至少一个应力测试参数，那么回答是肯定的，且操作继续进行到下文中所描述的图10B中的操作的BBIST2指针。如果对查询1036的响应是否定的，那么操作1038将重新引导旗标(RF)设定为零，且在外部存取业务准许时，通过每循环一个字地阴影写入数据而机会式地将数据从TM恢复到MM。处于零的RF旗标设定指示，在TMUT的部分具有指向RM的先前修复的情况中，在TM与MM或RF之间分裂数据值。在操作1039中，在将所有数据从TM恢复到MM或RM之后，接着TMUT地址被从受测试存储器的表移除且无来自当前测试的任何修复要求。接下来，操作1040递增到下一待测试存储器部分(例如，依照图3B，按照计数器块353使来自寄存器352的地址递增)且返回到流程图1020-1的顶部于块1026处以重复所述过程直到使用离散测试及/或全部测试方案完成所有待测试存储器(例如，MM及/或RM)为止。一旦在所有所要测试内测试了库中的所有存储器，其中起始及完成了任何诊断或修复，在可能的情况下，整个测试过程便可停止且等待新BIST指令或可从头重新开始，直到给定数目个循环或给定时间周期或给定事件暂时指示测试的停止为止。

现在参考图10B，BBIST过程按照指针BBIST2而从对图10A的查询1036的肯定响应继续。操作1042按照对局部冗余存储器的地址(例如，存储于图4的BISR引擎430的存储器439中或例如图2D的集中式地址存储表220的存储器或查找表的另一实施例中或图3F的LUT 374中)的搜索查询先前是否修复了受测试存储器。先前修复可针对按照生产烧入或按照现场BBISR借助局部冗余存储器修复的主存储器，或其可针对借助另一冗余存储器(例如，全局冗余资源(GBR))修复的冗余存储器。如果先前未修复具有故障的受测试存储器，那么操作1046查询TMUT在RM中还是在MM中。如果在MM中，那么按照图11，BBISD指针指示对考虑中的MM地址的诊断程序。如果待修复的存储器为RM，那么查询1048确定RM是否有效地用作冗余存储器。如果RM未被使用且作为在将来使用的资源而处于闲置状态，那么操作1049基于替换部分的粒度而将RM的未通过测试的所述部分从列表中除去。以此方式，可用于修复MM的RM部分可能已被移除错误且具有高可靠性，以使得当其被调用以进行修复时，修复本身肯定将不具有错误。在从列表中除去之后，指针BBIST3在操作1040处重新开始后台测试。如果RM正有效地用作冗余存储器，那么操作1050将识别指向RM的物理地址，例如，通过做出对TMUT的部分的虚拟请求且按照操作1052捕获发生从其到失效RM的转发操作的MM地址。接着将所述MM地址提供到GBR以用于GBR修复，，且诊断操作按照BBISD指针继续。如果IC仅作为BBIST功能操作而不具有BBISD或BBISR，那么代替BBIST2指针继续进行到操作1042，BBIST2将指向将错误结果报告给主机的操作(未展示)。

对BBIST的请求可由在正常连续BBIST测试序列之外的源产生。举例来说，在EDC后台测试中检测到的错误可提示对失效存储器地址的BBIST。或者，来自主机的检测错误位型式的外部请求可给供BBIST进行测试的给定存储器地址加旗标。本发明可通过以下方式在经正常排队及循序BBIST操作中适应这些中断：中断，其中现有BBIST操作在完成目前测试且将数据恢复到TMUT之后舒缓地退出；或可在周期时间或事件(例如通过存储器块的循序BBIST的经完成循环)中检查及存取的特殊经请求测试的队列。可针对图12中的对修复的外部请求使用类似协议。

现在参考图10C，展示根据一或多个实施例图解说明对存储器的BBIST的测试部分的操作的流程图1060。流程图1060的测试操作按照图10A的操作1030发生，所述测试操作可为其中所描述的可调整或可选择参数中的任一者或其组合。或者，还可执行存储器的无应力操作以借助应力测试性能来确认规格内性能。操作1062查询所要的测试是否与刷新相关。对于多参数测试，此查询针对待测试的列表的第一参数。否定结果(例如，测试参数不与刷新相关)继续进行到操作1074。在操作1074中，如果待测试的参数是基于写入的，那么将与写入相关的参数调整到边际水平，且按照操作1076将测试型式机会式地写入到TMUT物理单元中。在一个实施例中，在测试方案的此部分中测试的仅有参数为基于写入的参数。在一个实施例中，测试型式在“A”[1010]与“5”[0101]的重复型式之间循环以使每一位双态切换且每隔一个位具有不同值。因此，单元在这两个循环内经历在规格限制内的轨到轨电压摆幅。即使先前在生产或先前BBISR中修复了TMUT，也测试所述TMUT的物理存储器单元。如果测试并非基于写入的测试，那么使用规格参数将测试型式写入到TMUT中。在操作1077中，如果测试为基于读取的测试，那么将与读取相关的参数调整到边际水平。注意，在一个实施例中，可能进行具有基于写入的测试与基于读取的测试的组合以测试参数的拐角情况。

查询1078确定是否将组合读取及/或写入测试与刷新测试。肯定响应移动到操作1062，操作1062第二次询问刷新相关测试现在是否为测试的部分。在操作1062处的第二遍次允许在测试的刷新部分之前设置测试的读取及写入部分。无论是在第一遍次还是第二遍次，对操作1062的肯定响应均继续进行到操作1064。

操作1064机会式地将测试型式写入到整个受测试存储器中，例如，在本实施例中，将先前所提及的测试型式写入到整个字线中。操作1066关断刷新。如图5C中所图解说明，当刷新电路随着其循序通过存储器的连续字线而到达TMUT WL时，抑制来自BBISTM 350或P-BBISTM 351的启用。在操作1067中，抑制刷新达所要时间或循环量。按照在逻辑356中的默认设计中提供或如由用户编程到配置寄存器357或参数寄存器358中的限制及设定，针对TMUT跳过刷新操作的循环数量由测试的严重性确定。因此，如果针对通过存储器的B个连续循环中的每一者不启用刷新，那么TMUT正在经历为正常规格的B倍的刷新应力测试。如此，可由于延长的保留周期而检测到电压泄漏(达边际位)。举例来说，存储器块包含具有通过门晶体管的电容器。当门关断而电压从电容器中泄漏出时会检测到位错误。操作1068将刷新接通回去且刷新TMUT。现在将在整个规格水平刷新中维持存储器单元保持或未保持的无论哪个逻辑电平。

在针对读取/写入测试的操作1078之后及/或在针对刷新测试的操作1068之后，方法继续进行到其中从TMUT读取数据的操作1082。操作1084接着将最后读取的数据与测试型式进行比较，例如，使用图3B或3C的比较器355。由于测试型式为确定性的，因此所有位错误可位于TMUT中，而不管数量如何，且即使每个单一位均具有错误。查询1086接着确定TMUT对于正针对其进行测试的经修改参数是否具有任何错误。指示无错误的否定响应接着继续进行到指针BBIST1，其将操作返回到图10A中的块1030，因此完成测试方案的所述测试部分。对查询1086的肯定响应继续进行到操作1088，其中针对给定参数及TMUT记下错误(例如，在图3B或3C的寄存器352中)，且操作继续进行到指针BBIST1，其将操作返回到图10A中的块1030，因此可评估测试结果。

现在参考图11，展示根据一或多个实施例图解说明对存储器的BBISD的操作的流程图1100-1。诊断为随着BBIST发生的所暗示过程，但在本发明的一些实施例中，其为任选的，且不必包含用以执行诊断的逻辑及指令。诊断方法通过从测试过程的另一部分(例如，从图10B中的BBIST操作1046及1052)转接而开始。操作1102在例如以下各项的输入因子方面评估由测试操作提供的故障或弱点：降级速率、边际因子、不满足的参数的类型、不满足的参数的数量、可用的资源、所计划资源消耗速率、对原因的FMEA、时间/接近度/布局/外部源/等等方面的型式或分组。举例来说，类似于以低烧入或现场操作小时数在IC上发生的早期故障率或类似于位降级的型式可提供对应进行何种修复或IC的所计划寿命的不同响应。BBIST及BBISD的用途之一是为用户提供一部分可能在将来的某一时间(而不是现在)失效的早期警告。还可通过将故障结果向外传递到主机或能够进行较复杂的分析的另一IC而在外部提供对故障或弱点的评估。操作1102由图3D及3E的P-BBISD 351中的BBISD 350及365-1中的逻辑365实施，其可从BBIST计数器353中的计数器检索关于故障频率的数据并通过按照不同地址位置(例如，模块基础、列基础、WL基础等)对故障进行分类来评估地址分组。

在诊断之后，查询1109确定是否存在用于所述部分的预期使用寿命的充足资源。如果不存在用于所述部分的使用寿命的充足资源，那么操作1111为用户提供指出所述部分当前正在操作但预测并不满足其使用寿命的维护报告，且任选地提供冗余存储器及/或预期寿命的定量状态。可按照应用将此报告的细节设计到BBISD中。在操作1111之后且在对查询1109的肯定响应之后，过程继续进行到根据图12的修复操作的指针BBISR。

可将用于使用寿命的充足资源界定为处于给定速率及/或处于经预测速率的故障的所计划时间量的充足资源。因此，如果在500小时时消耗了为现场修复分配的存储器资源的80％，那么总体上IC的故障可能在IC的预期寿命之前发生。在设计基础上且基于芯片的经验及测试数据来确定所消耗冗余存储器的特定故障阈值(无论是局部冗余存储器还是全局位冗余存储器)以给用户提供充足时间来进行所述部分的预防性维护替换。此为用户从芯片接收合理使用量与用户不受可影响线卡及/或系统的可靠性的早期损害或灾难性故障危害之间的平衡。这些阈值及值可作为默认值提供于用于BBISD 360的芯片上或可由用户针对图3D的可编程BBISD 361在外部更新。

以上诊断程序可受益于从典型故障模式与效应分析(FMEA)识别型式。其可用于诊断由BIST报告且传递到BBISDM及任选地传递到用户的故障。在嵌入式DRAM存储器的最频繁故障模式当中存在以下六个实例。第一故障模式为由TDDB(时间相依电介质击穿)机制造成的MIM间泄漏。此主要归因于由于处理在冠层的CMP期间或在于第一电极沉积之前对所形成冠部的清洁期间形成的缺陷而存在的弱点。弱点可能在长时间内并不显露，但最终其在由存储于相邻单元中的不同数据形成的电应力下变为泄漏的。因此，确保在邻近存储器单元中的相反位值的应力测试连同延长的刷新周期可帮助表明MIM间泄漏故障模式。第二类型的故障为栅极氧化物的TDDB。此包含通过门及逻辑晶体管的栅极氧化物。第三类型的故障为晶体管的阈值电压(VT)移位，特定来说感测放大器及通过门的VT移位。此故障主要在感测放大器VT由于感测放大器n-MOSFET的栅极氧化物中的电子陷获而变得较高、其用于感测的余裕变得较小且需要较长时间进行感测时发生。当与弱单元组合时，感测放大器可能不能在给定读取时间内正确地感测数据。晶体管的VT移位故障其次在通过门VT由于p-MOS通过门的栅极氧化物中的电子陷获而减小、沟道泄漏(在未选时)增加且位线信号可干扰所存储数据时发生。第四类型的故障为尤其是穿过触点及通孔的电迁移。故障模式的第五实例是热载流子效应，其中晶体管的泄漏及性能随时间而降级。故障模式的第六且最终实例为在原始晶片中的或在处理期间引入的一般缺陷或污染，其导致特性随时间改变。在现场利用关于芯片的此故障模式信息将帮助识别替换芯片可经历的环境及替换芯片应具有的特性，且也提供对将来各代芯片的洞察以克服这些故障。如果未利用单独诊断过程及设备，那么代替BBISD，图10B中的操作1046及1052将指向BBISR。

现在参考图12，展示根据一或多个实施例图解说明BBISR的操作的流程图1200-1。BBISR过程可由主机1241在通信链路(例如GCI)中或通过专用链路(例如SPI端口)经由命令或指令来起始。所述BBISR过程还可在芯片内部通过按照图11从BBISD始发的指针BBISR起始。BBISR过程以接收(例如)从BBIST或BBISD过程转发的失效地址的操作1202开始。查询1204确定是否将用局部冗余存储器替换失效存储器，在本实施例中，所述局部冗余存储器替换宽度等于一个字(其为72个位)且深度为一半模块(其为16个线)的存储器块。此查询的默认值可在生产时或由用户设定，例如，对于现场修复，GBR在一个应用中相比于局部冗余存储器块更有利。决策可取决于例如历史故障模式及其最佳修复方式及例如故障的粒度的输入，例如，GBR单位分辨率对于经隔离的单一存储器单元故障为较佳的，等等。对于肯定响应，查询1206接下来确定冗余存储器资源是否为可用的。如果其为可用的，那么操作1207机会式地形成、更新并激活对局部冗余或替换存储器的修复。如果RM资源不可用，那么操作1214查询第二类型的冗余存储器是否为可用的，特定来说，全局位冗余存储器。如果GBR存储器为可用的，那么操作1207再次机会式地形成、更新并激活修复，但这次是针对全局位资源冗余存储器(GM)。

在操作1207之后，BBIST3指针返回到图10A的操作1040，在当前修复已完成时，操作1040递增到下一待测试存储器部分。对查询1214的否定响应意味着所有冗余存储器资源已被消耗或不可用，例如，其本身具有错误，且操作12256为用户提供维护报告，后续接着按照指针BBIST3返回到图10A中的BBIST操作1040。操作1040使待测试存储器部分变址且继续BBIST操作。这是因为即使不存在用以修复IC的充足资源，找到并向用户/主机报告错误仍具有价值，例如，主机可在错误周围标绘，继续监视降级等。与操作1226并行地，任选操作1220可允许主机按照操作1222替换或跳过有错误地址，或使主机按照操作1224存储与失效位相关的信息且本身执行校正。如果存储器IC可识别出字或WL中的每一(些)坏位，那么将所述信息提供给主机允许主机实施所述校正，因为其将知晓已坏的特定位。在一个实施例中，使IC在无BBIST且无BBISD而仅具有BBISR的情况下操作。后台EDC检查及存储器刷洗也可任选地为不作用的。在此情景中，IC仍将可用于从主机接收错误检测及校正。如果主机正在运行EDC，那么主机可识别错误并规定所需要的修复，尤其是将在修复机制及选项提供给主机以进行智能选择的情况下。

现在参考图13，展示根据一或多个实施例图解说明使用ECC对存储器的刷洗操作的流程图1300-1。可在后台中在任何时间(连续地运行、以预定间隔或在事件发生时，例如初始化或当BBIST检测到错误时或在主机请求时)执行对未在使用中的存储器操作错误校正码及任何相关刷洗。操作1032选择存储器的一部分来执行EDC，无论是在MM还是RM中及任选地无论是在TM还是GM中。操作1306查询存储器的选定部分目前是否正在经历BBIST。如果其正在经历BBIST，那么过程继续进行到变址到下一待测试存储器部分的操作1330。如果其未在经历BBIST，那么存储器按照操作1310自由地机会式地读取目标数据并运行EDC。在操作1311中，查询确定是否已出现错误。如果无错误，那么过程继续进行到变址到下一待测试存储器部分的操作1330。如果错误确实出现，那么操作1312查询数据是否为可校正的。如果数据为不可校正的，例如，数据串中存在使得位的身份为不确定性的两个或两个以上坏，那么按照操作1315-1将维护报告提供给用户，所述维护报告将失效数据及不确定性位通知给用户，以使得主机可任选地并行执行补救措施。另外，将具有故障的所指出地址提供到BBIST以用于图10A中按照指针BBIST的评估。如果可重现错误，那么BBIST测试可识别任何数量的坏数据位。在将地址传递到BBIST之后，后台刷洗过程继续到变址到下一待测试存储器部分的操作1330。因此，尽管在EDC检查期间将测试及可能修复失效地址，但EDC后台测试将在后续存储器地址上继续。如果按照操作1312数据是可校正的，那么操作1313用经校正数据刷洗存储器，以使得如果用户将存取所述存储器，那么其将接收经校正数据。此减小用户可接收到具有将不能够校正的两个坏位的数据的可能性。

在操作1314中，查询确定失效存储器单元是否为重复位置。如果其为新位置而非重复位置，那么操作1322以比尚未具有第一故障的存储器剩余部分短的间隔对用于重复刷洗的地址进行排队。记录所述地址还允许过程识别出重复故障。如果错误为重复位置，那么操作1315-2将维护报告提供给用户以使得用户也可监视所述地址或任选地本身采取补救行动。一个可能根本原因可为由于称为可变保留时间(VRT)或随机电报噪声(RTN)的现象而失效的单元或感测放大器。此导致随时间改变的特性，其中所述特性在随机时间在两个或两个以上状态之间游移。通过刷洗找到的重复错误可归因于有时进入导致故障的‘坏’状态的存储器单元。来自1315-2的通知并不像来自1315-1的通知一样严重，因为1315-1中的故障是可使用EDC恢复的。操作1318查询应测试还是修复有错误存储器单元。如果将测试存储器，那么指针BBIST将有错误存储器地址引导到图10A中的操作1024。如果将修复存储器，那么指针BBISR将有错误存储器地址引导到图12中的操作1202。如果按照查询1318既未挑选BBISR又未挑选BBIST，那么将既不测试又不修复存储器，而是将重新测试存储器，例如，在其中怀疑错误的另一原因的情况中，例如发现的电压尖峰等。相比于BBIST，错误的重复位置更可能遵从BBISR。任选地，结合按照图11的诊断操作可辅助这些决策。不管来自查询1318的结果如何，过程均继续进行到变址到下一存储器部分以继续测试的操作1330。

FMEA

现在参考图14A，展示根据一或多个实施例不具有修复特征的存储器IC的双对数曲线图1400-A，所述存储器IC由于来自早期故障率及来自降级位的故障而未能满足其预期寿命。在实例性图解说明中，早期故障率保留时间在高温操作寿命(HTOL)的前四个小时内快速降低，在HTOL的大约六小时处降到低于100微秒(μsec)的规格要求，且接着贯穿芯片的预期使用寿命的剩余部分变平。相比之下，降级位性能贯穿HTOL的约120个小时具有平得多的曲线，此后，其斜率变陡峭且在HTOL的约400小时处降到低于100μsec的规格要求。

现在参考图14B，展示根据一或多个实施例具有BBIST、BBISD及BBISR的存储器IC的双对数曲线图1400-B，所述存储器IC通过对早期故障率及降级位的故障进行后台测试及修复而满足其预期寿命。本IC不具有早期故障率发生率及附带的降级位，其中此两者均具有下降的保留时间，此为弱或将失效单元的迹象。然而，BBIST检测到这些性能降级，例如，通过增加刷新周期并对存储器单元进行应力测试。在本实例中，在点AA处，识别出早期故障率降级，而在点BB处，识别出降级位性能下降。通过用具有接近1000μsec保留时间的良好存储器单元替换这些单元两者而对所述存储器单元的修复由所述曲线返回到接近1000μsec且贯穿1000小时(对应于10年的IC使用寿命)的预期加速HTOL保持平坦而图解说明。

本描述提供并不知晓接口类型、存储器单元构造或类型、制造工艺等的可编程及不可编程配置中的BBIST、BBISD及/或BBISR。

本文中所描述的方法及操作可呈不同于本文中所描述的示范性方法及操作的顺序，例如，呈不同次序。因此，根据给定应用，可将一或多个额外新操作插入于额外操作内或可省略或消除一或多个操作。

将从附图及从详细描述明了本发明实施例的其它特征。另外，将了解，可至少部分地由处理器及电用户接口控件在存储于计算机可使用存储媒体上的计算机可读且计算机可执行指令的控制下执行本文中所揭示的各种操作、过程及方法。举例来说，计算机可读且计算机可执行指令驻存于例如计算机可使用易失性及非易失性存储器的数据存储特征中且为非暂时的。然而，非暂时计算机可读且计算机可执行指令可驻存于任何类型的计算机可使用存储媒体中。

已出于图解说明及描述的目的呈现了本发明的特定实施例的前述描述。其并非意欲为穷尽性的或将本发明限制于所揭示的精确形式。可鉴于以上教示做出许多修改及变化形式，此并不背离各种实施例的较宽广精神及范围。挑选并描述所述实施例以便最佳地解释本发明的原理及其实际应用，且借此使得所属领域的其他技术人员能够以适合于所涵盖的特定使用的各种修改最佳地利用本发明及各种实施例。应了解，如本文中所描述的实施例可独立地或彼此结合地利用或实施。尽管已在特定实施例中描述了本发明，但应了解，本发明不应解释为受此类实施例限制，而是应根据所附权利要求书及其等效内容来解释。

优选地包含所有元件、部件及步骤。应理解，这些元件、部件及步骤中的任一者可由其它元件、部件及步骤替换或完全删除，如所属领域的技术人员将明了。

广泛地，本文揭示一种具有后台内建自测试及后台内建自修复的存储器装置。

更详细地说，本文揭示一种具有后台内建自测试(BBIST)的存储器装置，其包含：多个存储器块；存储器缓冲器，其用以暂时从所述多个存储器块中的一者卸载数据；及存储器块应力控制器，其用以在暂时将所述数据卸载于所述存储器缓冲器上时控制施加到所述存储器块中的所述一者的应力测试。所述应力测试针对所述多个所述存储器块中的所述一者中的错误进行测试。

概念

本文揭示了至少以下概念。

概念1.一种集成电路装置(IC)，其包括：

主存储器，其包括多个存储器单元；

暂时存储器；

后台内建自测试模块(BBISTM)，其经配置以选择所述主存储器的一部分作为目标受测试存储器(TMUT)、将来自所述TMUT的数据高速缓存到所述暂时存储器中，且对所述TMUT施加测试；且

其中所述BBISTM在所述IC于现场操作期间操作以执行外部存取时同时操作。

概念2.根据概念1所述的IC，其进一步包括：

仲裁器，其耦合到所述主存储器及所述BBISTM，所述仲裁器经配置以在外部存取指向受测试存储器块的所述选定部分时提供对暂时存储器块的存取，且在所述外部存取指向主存储器中除受应力测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

概念3.根据概念1或2所述的IC，其进一步包括：

存储器存取控制器(MAC)；且

其中：

所述BBISTM执行BIST操作；

所述MAC执行外部存取；且

所述BIST操作与所述外部存取交错。

概念4.根据概念3所述的IC，其中所述BBISTM在所述MAC于现场操作期间执行对所述主存储器的外部存取时对所述主存储器执行BIST操作。

概念5.根据概念4所述的IC，其中所述BBISTM并行地执行BIST操作。

概念6.根据概念4所述的IC，其中所述BIST操作与所述存储器存取交错。

概念7.根据前述概念中任一概念所述的IC，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

概念8.根据概念7所述的IC，其中所述主存储器经分割，其中每一分区具有彼此耦合的专用暂时存储器及专用BBISTM以用于彼此并行地执行BIST。

概念9.根据概念7所述的IC，其中所述多个存储器分区中的至少两者中的BIST操作的至少一部分是并行执行的。

概念10.根据前述概念中任一概念所述的IC，其进一步包括：

冗余存储器，其耦合到所述主存储器，所述冗余存储器用于在生产测试期间修复所述主存储器。

概念11.根据概念10所述的IC，其中：

所述冗余存储器耦合到所述BBISTM；且

所述BBISTM在所述IC于所述现场操作期间操作以执行对冗余存储器的外部存取时同时操作。

概念12.根据概念10所述的IC，其中：

所述BBISTM操作以对冗余存储器执行BIST与MAC操作以对主存储器或冗余存储器执行外部存取是并行的。

概念13.根据前述概念中任一概念所述的IC，其中：

所述后台内建自测试模块进一步经配置以与所述仲裁器提供对所述暂时存储器块的存取并行地施加所述应力测试。

概念14.根据前述概念中任一概念所述的IC，其中：

所述暂时存储器具有第一存储器构造或类型，且所述主存储器具有第二存储器构造或类型，其中所述第一存储器构造或类型相比于所述第二存储器构造或类型较不易受单位数据错误影响。

概念15.根据前述概念中任一概念所述的IC，其中：

所述暂时存储器类型选自由以下各项组成的存储器类型群组：用于存储所述经高速缓存数据的静态随机存取存储器、锁存器及触发器。

概念16.根据前述概念中任一概念所述的IC，其中：

主存储器架构提供所述存储器部分作为为字线或列的可选择性。

概念17.根据前述概念中任一概念所述的IC，其进一步包括：

存取电路，其耦合到所述主存储器，所述存取电路具有供在对所述TMUT进行应力测试中使用的可调整或可选择性能水平。

概念18.根据概念17所述的IC，其中：

具有可调整或可选择性能水平的所述存取电路选自由以下各项组成的可调整或可选择电路群组：可调整或可选择定时器；可调整或可选择感测放大器；可调整或可选择延迟锁定环路(DLL)；可调整或可选择偏置电压；可调整或可选择电流泵；及可调整或可选择电力供应器。

概念19.根据概念17所述的IC，其进一步包括：

至少一个传感器，其耦合到所述BBISTM，所述传感器用于提供供在BIST中使用的性能或操作条件。

概念20.根据前述概念中任一概念所述的IC，所述选定存储器块包含校验位，且所述后台内建自测试模块进一步经配置以基于所述校验位而检测并校正所述选定存储器块中所含有的所述数据中的单数据位错误。

概念21.根据概念2所述的IC，其进一步包括：

映射表，其耦合到所述仲裁器，所述映射表用于存储TMUT及RM的地址以供与外部存取的地址进行比较。

概念22.根据前述概念中任一概念所述的IC，其进一步包括经配置以确定是否将替换所述选定存储器块的后台内建自诊断模块(BBISDM)。

概念23.根据前述概念中任一概念所述的IC，其中所述BBISTM在所述IC于现场操作期间执行外部存取时同时执行BIST操作。

概念24.根据前述概念中任一概念所述的IC，其中：

所述集成电路装置选自由以下各项组成的IC群组：处理器、协处理器、微控制器、嵌入式处理器、现场可编程逻辑装置(FPGA)、可编程逻辑装置(PLD)、第二级高速缓冲存储器、单芯片系统(SoC)、多处理器及多处理器SoC。

概念25.根据前述概念中任一概念所述的IC，其中所述IC进一步包括：

线性反馈移位寄存器(LFSR)，其用于对错误校正码(ECC)执行错误检测与校正(EDC)；及

存储器单元，其用于存储ECC。

概念26.根据前述概念中任一概念所述的IC，其中所述后台内建自测试模块含在第一集成电路裸片中，且其中所述主存储器含在与所述第一集成电路裸片相异且分离并耦合到所述第一集成电路裸片的第二集成电路裸片中。

概念27.根据前述概念中任一概念所述的IC，其中所述IC含在存储器模块中。

概念28.根据概念1到26中任一概念所述的IC，其中所述IC包含存储器模块中的多个集成电路裸片。

概念29.根据概念1到26中任一概念所述的IC，其中所述IC包含堆叠在存储器模块中的多个集成电路裸片。

概念30.根据前述概念中任一概念所述的IC，其中所述主存储器分布成多个存储器分区，其中每一存储器分区具有彼此耦合的专用暂时存储器及专用BBISTM以用于执行BIST。

概念31.一种测试集成电路装置的存储器的方法，所述方法包括：

选择存储器的一部分作为目标受测试存储器(TMUT)；

对所述TMUT操作测试；

在所述测试之外操作所述存储器的至少一部分；且

其中所述操作所述测试及所述在所述测试之外操作所述存储器的至少一部分在大致相同时间发生。

概念32.根据概念31所述的方法，其中：

其中所述操作所述测试及所述在所述测试之外操作所述存储器的至少一部分同时发生。

概念33.根据概念31所述的方法，其中：

其中所述操作所述测试及所述在所述测试之外操作所述存储器的至少一部分交错发生。

概念34.根据概念31所述的方法，其中：

所述在所述测试之外操作所述存储器的至少一部分是针对不与对所述TMUT的所述测试相关联的内部或外部存取。

概念35.根据概念31所述的方法，其中：

以具有第一值的至少一个参数执行所述对所述TMUT操作所述测试；且

以具有第二值的所述至少一个参数执行所述在所述测试之外操作所述存储器的至少所述部分；且

所述第一值不同于所述第二值。

概念36.根据概念31所述的方法，其中：

以多个参数执行所述对所述TMUT操作所述测试，以使得所述多个参数中的每一参数具有相应第一值；且

以所述多个参数执行所述在所述测试之外操作所述存储器的至少所述部分，以使得所述多个参数中的每一参数具有相应第二值；且

所述多个参数中的每一参数的所述第一值不同于所述参数的所述第二值。

概念37.根据概念36所述的方法，其中所述多个参数界定包含所述存储器的集成电路裸片的PVT拐角。

概念38.根据概念36所述的方法，其中：

所述至少一个参数选自由以下各项组成的参数群组：刷新周期、循环时间、电力供应电压、偏置电压、感测电压、感测时间、转换速率、预充电电压、预充电时间、电流速率；及这些参数的任何组合。

概念39.根据概念35所述的方法，其中：

第一水平在规格范围的标称设定之外；且

第二水平处于所述规格范围的标称设定。

概念40.根据概念35所述的方法，其中：

所述第一水平处于所述规格范围的极限限制；且

所述第二水平处于所述规格范围的标称设定。

概念41.根据概念35所述的方法，其中：

所述第一水平在所述规格范围之外；且

所述第二水平在所述规格范围内。

概念42.根据概念31所述的方法，其中

所述对所述TMUT操作所述测试在所述存储器于现场操作中操作以进行外部存取时发生。

概念43.根据概念31所述的方法，其进一步包括：

将来自所述TMUT的数据高速缓存到暂时存储器中；及

在所述测试之外存取所述存储器的所述至少一部分的数据；其中由后台内建自测试模块(BBISTM)执行对所述TMUT操作所述测试。

概念44.根据概念42所述的方法，其中：

来自所述TMUT的数据可从所述暂时存储器存取；

所述TMUT经历测试；且

对来自所述TMUT的数据的所述存取及所述TMUT的所述测试在大致相同时间发生。

概念45.根据概念42所述的方法，其中所述BBISTM将BIST操作彼此并行地执行。

概念46.根据概念43所述的方法，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述存储器中所含有的所述数据的存取的等待时间。

概念47.根据概念31所述的方法，其进一步包括在主存储器的生产测试期间通过使用耦合到所述主存储器的冗余存储器来修复所述主存储器。

概念48.根据概念47所述的方法，其进一步包括：

与存取所述冗余存储器中的数据同时地对所述TMUT执行测试。

概念49.根据概念31所述的方法，其中所述主存储器的所述选定部分包含校验位，所述方法进一步包括：

检测所述TMUT中所含有的所述数据中的单数据位错误；及

校正所述TMUT中所含有的所述数据中的所述信号数据位错误。

概念50.根据概念31所述的方法，其进一步包括：

将来自所述TMUT的数据高速缓存到暂时存储器中；

将所述暂时存储器的存储器地址设定为所述主存储器的所述选定部分的存储器地址；

接收包含存储器地址的第一存储器存取请求；

确定所述第一存储器存取请求的所述存储器地址匹配所述暂时存储器的所述存储器地址，其中所述在所述测试之外操作所述存储器的至少所述部分包括在对所述TMUT操作所述测试期间基于所述第一存储器请求的所述存储器地址而从所述暂时存储器存取所述经高速缓存数据。

概念51.一种集成电路装置(IC)，其包括：

主存储器；

暂时存储器；

冗余存储器；

后台内建自测试模块(BBISTM)，其经配置以选择所述主存储器的一部分作为目标受测试存储器(TMUT)、将来自所述TMUT的数据高速缓存到所述暂时存储器中且对所述TMUT施加测试，其中所述BBISTM在所述IC于现场操作期间操作以执行外部存取时同时操作；及

后台内建自修复模块(BBISRM)，其经配置以通过将所述经高速缓存数据存储到冗余存储器块的选定部分中并将所述TMUT的存储器地址映射到所述冗余存储器块的所述选定部分来修复所述TMUT。

概念52.根据概念51所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的写入存取存储器请求、确定所述写入存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址，且将所述写入存取存储器请求的数据写入到所述冗余存储器的所述选定部分。

概念53.根据概念51所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的读取存取存储器请求、确定所述读取存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址，且从所述冗余存储器的所述选定部分读取数据。

概念54.根据概念51所述的IC，其进一步包括：

全局位注册表(GBR)，其中所述BBISTM进一步经配置以识别所述TMUT的易受乱真数据错误影响的弱位、将所述TMUT的所述存储器地址作为全局存储器地址写入到所述GBR中、将所述弱位的位识别符写入到所述GBR中，且将所述弱位的正确位值写入到所述GBR中，以使得所述弱位的所述位识别符及所述弱位的所述正确位值与所述全局存储器地址相关联。

概念55.根据概念54所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的读取存取存储器请求、确定所述读取存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址、基于所述读取存取请求的所述存储器地址而从所述主存储器或冗余存储器存取数据、用所述GBR中的与所述全局存储器地址相关联的所述正确位值更新所述经存取数据的位值。

概念56.根据概念54所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的写入存取存储器请求、确定所述写入存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址、基于所述写入存取请求的所述存储器地址而将来自所述写入存取存储器请求的数据写入到所述主存储器或冗余存储器、用所述写入存储器请求中的对应数据位的位值更新所述GBR中的与所述全局存储器地址相关联的所述正确位值。

概念57.根据概念51所述的IC，其中：

对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

概念58.根据概念51所述的IC，其中所述主存储器的所述选定部分包含校验位，且其中所述BBISR进一步经配置以检测并校正存储于所述TMUT中的所述数据中的单数据位错误。

概念59.根据概念51所述的IC，其进一步包括经配置以确定是否将替换所述主存储器的所述选定部分的后台内建自诊断模块(BBISDM)。

概念60.根据概念51所述的IC，其进一步包括：

仲裁器，其耦合到所述主存储器及所述BBISTM，所述仲裁器经配置以在外部存取指向受测试存储器块的所述选定部分时提供对所述暂时存储器的存取，且在所述外部存取指向主存储器中除受测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

概念61.一种集成电路装置(IC)，其包括：

主存储器；

暂时存储器；

全局位注册表(GBR)；

后台内建自测试模块(BBISTM)，其经配置以选择所述主存储器的一部分作为目标受测试存储器(TMUT)、将来自所述TMUT的数据高速缓存到所述暂时存储器中且对所述TMUT施加测试，其中所述BBISTM在所述IC于现场操作期间操作以执行外部存取时同时操作；及

后台内建自修复模块(BBISRM)，其经配置以识别所述TMUT的易受乱真数据错误影响的弱位、将所述TMUT的存储器地址作为全局存储器地址写入到所述GBR中、将所述弱位的位识别符写入到所述GBR中，且将所述弱位的正确位值写入到所述GBR中，以使得所述弱位的所述位识别符及所述弱位的所述正确位值与所述全局存储器地址相关联。

概念62.根据概念61所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的读取存取存储器请求、确定所述读取存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址、基于所述读取存取请求的所述存储器地址而从所述主存储器或冗余存储器存取数据、用所述GBR中的与所述全局存储器地址相关联的所述正确位值更新所述经存取数据的位值。

概念63.根据概念61所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的写入存取存储器请求、确定所述写入存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址、基于所述写入存取请求的所述存储器地址而将来自所述写入存取存储器请求的数据写入到所述主存储器或冗余存储器、用所述写入存储器请求中的对应数据位的位值更新所述GBR中的与所述全局存储器地址相关联的所述正确位值。

概念64.根据概念61所述的IC，其进一步包括冗余存储器，其中所述BBISRM进一步经配置以通过将所述经高速缓存数据存储到冗余存储器块的选定部分中并将所述TMUT的存储器地址映射到所述冗余存储器块的所述选定部分来修复所述TMUT。

概念65.根据概念64所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的写入存取存储器请求、确定所述写入存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址，且将所述写入存取存储器请求的数据写入到所述冗余存储器的所述选定部分。

概念66.根据概念64所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的读取存取存储器请求、确定所述读取存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址，且从所述冗余存储器的所述选定部分读取数据。

概念67.根据概念61所述的IC，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

概念68.根据概念61所述的IC，其中所述主存储器的所述选定部分包含校验位，且其中所述BBISR进一步经配置以检测并校正存储于所述TMUT中的所述数据中的单数据位错误。

概念69.根据概念61所述的IC，其进一步包括：

后台内建自诊断模块(BBISDM)，其经配置以确定是否将替换所述主存储器的所述选定部分。

概念70.根据概念61所述的方法，其进一步包括：

仲裁器，其耦合到所述主存储器及所述BBISTM，所述仲裁器经配置以在外部存取指向受测试存储器块的所述选定部分时提供对所述暂时存储器的存取，且在所述外部存取指向主存储器中除受测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

概念71.一种修复集成电路装置的存储器的方法，所述方法包括：

选择主存储器的一部分作为目标受测试存储器(TMUT)；

将来自所述TMUT的数据高速缓存到暂时存储器中；

确定是否将替换所述TMUT；及

通过将所述经高速缓存数据存储到冗余存储器块的选定部分中并将所述TMUT的存储器地址映射到所述冗余存储器块的所述选定部分来替换所述TMUT。

概念72.根据概念71所述的方法，其进一步包括：

接收包含存储器地址的写入存取存储器请求；

确定所述写入存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址；及

将所述写入存取存储器请求的数据写入到所述冗余存储器的所述选定部分。

概念73.根据概念71所述的方法，其进一步包括：

接收包含存储器地址的读取存取存储器请求；

确定所述读取存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址；及

从所述冗余存储器的所述选定部分读取数据。

概念74.根据概念71所述的方法，其进一步包括：

识别所述TMUT的易受乱真数据错误影响的弱位；

将所述TMUT的所述存储器地址作为全局存储器地址写入到CGBR中；

将所述弱位的位识别符写入到所述GBR中；及

将所述弱位的正确位值写入到所述GBR中，以使得所述弱位的所述位识别符及所述弱位的所述正确位值与所述全局存储器地址相关联。

概念75.根据概念74所述的方法，其进一步包括：

接收包含存储器地址的读取存取存储器请求；

确定所述读取存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址；

基于所述读取存取请求的所述存储器地址而从所述主存储器或冗余存储器存取数据；及

用所述GBR中的与所述全局存储器地址相关联的所述正确位值更新所述经存取数据的位值。

概念76.根据概念74所述的方法，其进一步包括：

接收包含存储器地址的写入存取存储器请求；

确定所述写入存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址；

基于所述写入存取请求的所述存储器地址而将来自所述写入存取存储器请求的数据写入到所述主存储器或冗余存储器；及

用所述写入存储器请求中的对应数据位的位值更新所述GBR中的与所述全局存储器地址相关联的所述正确位值。

概念77.根据概念71所述的方法，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

概念78.根据概念71所述的方法，其中所述主存储器的所述选定部分包含校验位，所述方法进一步包括：

检测存储于所述TMUT中的所述数据中的单位错误；及

校正存储于所述TMUT中的所述数据中的所述单数据位错误。

概念79.根据概念71所述的方法，其进一步包括：

在外部存取指向受测试存储器块的所述选定部分时提供对所述暂时存储器的存取，及

在所述外部存取指向主存储器中除受测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

概念80.一种修复集成电路装置的存储器的方法，所述方法包括：

选择主存储器的一部分作为目标受测试存储器(TMUT)；

将来自所述TMUT的数据高速缓存到暂时存储器中；

识别所述TMUT的易受乱真数据错误影响的弱位；

将所述TMUT的存储器地址作为全局存储器地址写入到CGBR中；

将所述弱位的位识别符写入到所述GBR中；及

将所述弱位的正确位值写入到所述GBR中，以使得所述弱位的所述位识别符及所述弱位的所述正确位值与所述全局存储器地址相关联。

概念81.根据概念80所述的方法，其进一步包括：

接收包含存储器地址的读取存取存储器请求；

确定所述读取存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址；

基于所述读取存取请求的所述存储器地址而从所述主存储器或冗余存储器存取数据；及

用所述GBR中的与所述全局存储器地址相关联的所述正确位值更新所述经存取数据的位值。

概念82.根据概念80所述的方法，其进一步包括：

接收包含存储器地址的写入存取存储器请求；

确定所述写入存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址；

基于所述写入存取请求的所述存储器地址而将来自所述写入存取存储器请求的数据写入到所述主存储器或冗余存储器；及

用所述写入存储器请求中的对应数据位的位值更新所述GBR中的与所述全局存储器地址相关联的所述正确位值。

概念83.根据概念80所述的方法，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

概念84.根据概念80所述的方法，其中所述主存储器的所述选定部分包含校验位，所述方法进一步包括：

检测存储于所述TMUT中的所述数据中的单位错误；及

校正存储于所述TMUT中的所述数据中的所述单数据位错误。

概念85.根据概念80所述的方法，其进一步包括：

在外部存取指向受测试存储器块的所述选定部分时提供对所述暂时存储器的存取，及

在所述外部存取指向主存储器中除受测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

Claims (85)

1.一种集成电路装置IC，其包括：

主存储器，其包括多个存储器单元；

暂时存储器；

后台内建自测试模块BBISTM，其经配置以选择所述主存储器的一部分作为目标受测试存储器TMUT、将来自所述TMUT的数据高速缓存到所述暂时存储器中，且对所述TMUT施加测试；且

其中所述BBISTM在所述IC于现场操作期间操作以执行外部存取时同时操作。

2.根据权利要求1所述的IC，其进一步包括：

仲裁器，其耦合到所述主存储器及所述BBISTM，所述仲裁器经配置以在外部存取指向受测试存储器块的所述选定部分时提供对暂时存储器块的存取，且在所述外部存取指向主存储器中除受应力测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

3.根据权利要求1所述的IC，其进一步包括：

存储器存取控制器MAC；且

其中：

所述BBISTM执行BIST操作；

所述MAC执行外部存取；且

所述BIST操作与所述外部存取交错。

4.根据权利要求3所述的IC，其中所述BBISTM在所述MAC于现场操作期间执行对所述主存储器的外部存取时对所述主存储器执行BIST操作。

5.根据权利要求4所述的IC，其中所述BBISTM并行地执行BIST操作。

6.根据权利要求4所述的IC，其中所述BIST操作与所述存储器存取交错。

7.根据权利要求1所述的IC，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

8.根据权利要求7所述的IC，其中所述主存储器经分割，其中每一分区具有彼此耦合的专用暂时存储器及专用BBISTM以用于彼此并行地执行BIST。

9.根据权利要求7所述的IC，其中所述多个存储器分区中的至少两者中的BIST操作的至少一部分是并行执行的。

10.根据权利要求1所述的IC，其进一步包括：

冗余存储器，其耦合到所述主存储器，所述冗余存储器用于在生产测试期间修复所述主存储器。

11.根据权利要求10所述的IC，其中：

所述冗余存储器耦合到所述BBISTM；且

所述BBISTM在所述IC于所述现场操作期间操作以执行对冗余存储器的外部存取时同时操作。

12.根据权利要求10所述的IC，其中：

所述BBISTM操作以对冗余存储器执行BIST与MAC操作以对主存储器或冗余存储器执行外部存取是并行的。

13.根据权利要求1所述的IC，其中：

所述后台内建自测试模块进一步经配置以与所述仲裁器提供对所述暂时存储器块的存取并行地施加所述应力测试。

14.根据权利要求1所述的IC，其中：

所述暂时存储器具有第一存储器构造或类型，且所述主存储器具有第二存储器构造或类型，其中所述第一存储器构造或类型相比于所述第二存储器构造或类型较不易受单位数据错误影响。

15.根据权利要求1所述的IC，其中：

所述暂时存储器类型选自由以下各项组成的存储器类型群组：用于存储所述经高速缓存数据的静态随机存取存储器、锁存器及触发器。

16.根据权利要求1所述的IC，其中：

主存储器架构提供将所述存储器部分作为字线或列的可选择性。

17.根据权利要求1所述的IC，其进一步包括：

存取电路，其耦合到所述主存储器，所述存取电路具有供在对所述TMUT进行应力测试中使用的可调整或可选择性能水平。

18.根据权利要求17所述的IC，其中：

具有可调整或可选择性能水平的所述存取电路选自由以下各项组成的可调整或可选择电路群组：可调整或可选择定时器；可调整或可选择感测放大器；可调整或可选择延迟锁定环路DLL；可调整或可选择偏置电压；可调整或可选择电流泵；及可调整或可选择电力供应器。

19.根据权利要求17所述的IC，其进一步包括：

至少一个传感器，其耦合到所述BBISTM，所述传感器用于提供供在BIST中使用的性能或操作条件。

20.根据权利要求1所述的IC，其中所述选定存储器块包含校验位，且所述后台内建自测试模块进一步经配置以基于所述校验位而检测并校正所述选定存储器块中所含有的所述数据中的单数据位错误。

21.根据权利要求2所述的IC，其进一步包括：

映射表，其耦合到所述仲裁器，所述映射表用于存储TMUT及RM的地址以供与外部存取的地址进行比较。

22.根据权利要求1所述的IC，其进一步包括经配置以确定是否将替换所述选定存储器块的后台内建自诊断模块BBISDM。

23.根据权利要求1所述的IC，其中所述BBISTM在所述IC于现场操作期间执行外部存取时同时执行BIST操作。

24.根据权利要求1所述的IC，其中：

所述集成电路装置选自由以下各项组成的IC群组：处理器、协处理器、微控制器、嵌入式处理器、现场可编程逻辑装置FPGA、可编程逻辑装置PLD、第二级高速缓冲存储器、单芯片系统SoC、多处理器及多处理器SoC。

25.根据权利要求1所述的IC，其中所述IC进一步包括：

线性反馈移位寄存器LFSR，其用于对错误校正码ECC执行错误检测与校正EDC；及

存储器单元，其用于存储ECC。

26.根据权利要求1所述的IC，其中所述后台内建自测试模块含在第一集成电路裸片中，且其中所述主存储器含在与所述第一集成电路裸片相异且分离并耦合到所述第一集成电路裸片的第二集成电路裸片中。

27.根据权利要求1所述的IC，其中所述IC含在存储器模块中。

28.根据权利要求1所述的IC，其中所述IC包含存储器模块中的多个集成电路裸片。

29.根据权利要求1所述的IC，其中所述IC包含堆叠在存储器模块中的多个集成电路裸片。

30.根据权利要求1所述的IC，其中所述主存储器分布成多个存储器分区，其中每一存储器分区具有彼此耦合的专用暂时存储器及专用BBISTM以用于执行BIST。

31.一种测试集成电路装置的存储器的方法，所述方法包括：

选择存储器的一部分作为目标受测试存储器TMUT；

对所述TMUT操作测试；

在所述测试之外操作所述存储器的至少一部分；且

其中所述操作所述测试及所述在所述测试之外操作所述存储器的至少一部分在大致相同时间发生。

32.根据权利要求31所述的方法，其中：

其中所述操作所述测试及所述在所述测试之外操作所述存储器的至少一部分同时发生。

33.根据权利要求31所述的方法，其中：

其中所述操作所述测试及所述在所述测试之外操作所述存储器的至少一部分交错发生。

34.根据权利要求31所述的方法，其中：

所述在所述测试之外操作所述存储器的至少一部分是针对不与对所述TMUT的所述测试相关联的内部或外部存取。

35.根据权利要求31所述的方法，其中：

以具有第一值的至少一个参数执行所述对所述TMUT操作所述测试；且

以具有第二值的所述至少一个参数执行所述在所述测试之外操作所述存储器的至少所述部分；且

所述第一值不同于所述第二值。

36.根据权利要求31所述的方法，其中：

以多个参数执行所述对所述TMUT操作所述测试，以使得所述多个参数中的每一参数具有相应第一值；且

以所述多个参数执行所述在所述测试之外操作所述存储器的至少所述部分，以使得所述多个参数中的每一参数具有相应第二值；且

所述多个参数中的每一参数的所述第一值不同于所述参数的所述第二值。

37.根据权利要求36所述的方法，其中所述多个参数界定包含所述存储器的集成电路裸片的PVT拐角。

38.根据权利要求36所述的方法，其中：

所述至少一个参数选自由以下各项组成的参数群组：刷新周期、循环时间、电力供应电压、偏置电压、感测电压、感测时间、转换速率、预充电电压、预充电时间、电流速率；及这些参数的任何组合。

39.根据权利要求35所述的方法，其中：

第一水平在规格范围的标称设定之外；且

第二水平处于所述规格范围的标称设定。

40.根据权利要求35所述的方法，其中：

所述第一水平处于所述规格范围的极限限制；且

所述第二水平处于所述规格范围的标称设定。

41.根据权利要求35所述的方法，其中：

所述第一水平在所述规格范围之外；且

所述第二水平在所述规格范围内。

42.根据权利要求31所述的方法，其中

所述对所述TMUT操作所述测试在所述存储器于现场操作中操作以进行外部存取时发生。

43.根据权利要求31所述的方法，其进一步包括：

将来自所述TMUT的数据高速缓存到暂时存储器中；及

在所述测试之外存取所述存储器的所述至少一部分的数据；其中由后台内建自测试模块BBISTM执行对所述TMUT操作所述测试。

44.根据权利要求42所述的方法，其中：

来自所述TMUT的数据可从所述暂时存储器存取；

所述TMUT经历测试；且

对来自所述TMUT的数据的所述存取及所述TMUT的所述测试在大致相同时间发生。

45.根据权利要求42所述的方法，其中所述BBISTM将BIST操作彼此并行地执行。

46.根据权利要求43所述的方法，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述存储器中所含有的所述数据的存取的等待时间。

47.根据权利要求31所述的方法，其进一步包括在主存储器的生产测试期间通过使用耦合到所述主存储器的冗余存储器来修复所述主存储器。

48.根据权利要求47所述的方法，其进一步包括：

与存取所述冗余存储器中的数据同时地对所述TMUT执行测试。

49.根据权利要求31所述的方法，其中所述主存储器的所述选定部分包含校验位，所述方法进一步包括：

检测所述TMUT中所含有的所述数据中的单数据位错误；及

校正所述TMUT中所含有的所述数据中的所述信号数据位错误。

50.根据权利要求31所述的方法，其进一步包括：

将来自所述TMUT的数据高速缓存到暂时存储器中；

将所述暂时存储器的存储器地址设定为所述主存储器的所述选定部分的存储器地址；

接收包含存储器地址的第一存储器存取请求；

确定所述第一存储器存取请求的所述存储器地址匹配所述暂时存储器的所述存储器地址，其中所述在所述测试之外操作所述存储器的至少所述部分包括在对所述TMUT操作所述测试期间基于所述第一存储器请求的所述存储器地址而从所述暂时存储器存取所述经高速缓存数据。

51.一种集成电路装置IC，其包括：

主存储器；

暂时存储器；

冗余存储器；

后台内建自测试模块BBISTM，其经配置以选择所述主存储器的一部分作为目标受测试存储器TMUT、将来自所述TMUT的数据高速缓存到所述暂时存储器中且对所述TMUT施加测试，其中所述BBISTM在所述IC于现场操作期间操作以执行外部存取时同时操作；及

后台内建自修复模块BBISRM，其经配置以通过将所述经高速缓存数据存储到冗余存储器块的选定部分中并将所述TMUT的存储器地址映射到所述冗余存储器块的所述选定部分来修复所述TMUT。

52.根据权利要求51所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的写入存取存储器请求、确定所述写入存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址，且将所述写入存取存储器请求的数据写入到所述冗余存储器的所述选定部分。

53.根据权利要求51所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的读取存取存储器请求、确定所述读取存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址，且从所述冗余存储器的所述选定部分读取数据。

54.根据权利要求51所述的IC，其进一步包括：

全局位注册表GBR，其中所述BBISTM进一步经配置以识别所述TMUT的易受乱真数据错误影响的弱位、将所述TMUT的所述存储器地址作为全局存储器地址写入到所述GBR中、将所述弱位的位识别符写入到所述GBR中，且将所述弱位的正确位值写入到所述GBR中，以使得所述弱位的所述位识别符及所述弱位的所述正确位值与所述全局存储器地址相关联。

55.根据权利要求54所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的读取存取存储器请求、确定所述读取存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址、基于所述读取存取请求的所述存储器地址而从所述主存储器或冗余存储器存取数据、用所述GBR中的与所述全局存储器地址相关联的所述正确位值更新所述经存取数据的位值。

56.根据权利要求54所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的写入存取存储器请求、确定所述写入存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址、基于所述写入存取请求的所述存储器地址而将来自所述写入存取存储器请求的数据写入到所述主存储器或冗余存储器、用所述写入存储器请求中的对应数据位的位值更新所述GBR中的与所述全局存储器地址相关联的所述正确位值。

57.根据权利要求51所述的IC，其中：

对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

58.根据权利要求51所述的IC，其中所述主存储器的所述选定部分包含校验位，且其中所述BBISR进一步经配置以检测并校正存储于所述TMUT中的所述数据中的单数据位错误。

59.根据权利要求51所述的IC，其进一步包括经配置以确定是否将替换所述主存储器的所述选定部分的后台内建自诊断模块BBISDM。

60.根据权利要求51所述的IC，其进一步包括：

仲裁器，其耦合到所述主存储器及所述BBISTM，所述仲裁器经配置以在外部存取指向受测试存储器块的所述选定部分时提供对所述暂时存储器的存取，且在所述外部存取指向主存储器中除受测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

61.一种集成电路装置IC，其包括：

主存储器；

暂时存储器；

全局位注册表GBR；

后台内建自测试模块BBISTM，其经配置以选择所述主存储器的一部分作为目标受测试存储器TMUT、将来自所述TMUT的数据高速缓存到所述暂时存储器中且对所述TMUT施加测试，其中所述BBISTM在所述IC于现场操作期间操作以执行外部存取时同时操作；及

后台内建自修复模块BBISRM，其经配置以识别所述TMUT的易受乱真数据错误影响的弱位、将所述TMUT的存储器地址作为全局存储器地址写入到所述GBR中、将所述弱位的位识别符写入到所述GBR中，且将所述弱位的正确位值写入到所述GBR中，以使得所述弱位的所述位识别符及所述弱位的所述正确位值与所述全局存储器地址相关联。

62.根据权利要求61所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的读取存取存储器请求、确定所述读取存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址、基于所述读取存取请求的所述存储器地址而从所述主存储器或冗余存储器存取数据、用所述GBR中的与所述全局存储器地址相关联的所述正确位值更新所述经存取数据的位值。

63.根据权利要求61所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的写入存取存储器请求、确定所述写入存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址、基于所述写入存取请求的所述存储器地址而将来自所述写入存取存储器请求的数据写入到所述主存储器或冗余存储器、用所述写入存储器请求中的对应数据位的位值更新所述GBR中的与所述全局存储器地址相关联的所述正确位值。

64.根据权利要求61所述的IC，其进一步包括冗余存储器，其中所述BBISRM进一步经配置以通过将所述经高速缓存数据存储到冗余存储器块的选定部分中并将所述TMUT的存储器地址映射到所述冗余存储器块的所述选定部分来修复所述TMUT。

65.根据权利要求64所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的写入存取存储器请求、确定所述写入存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址，且将所述写入存取存储器请求的数据写入到所述冗余存储器的所述选定部分。

66.根据权利要求64所述的IC，其进一步包括：

仲裁器，其经配置以接收包含存储器地址的读取存取存储器请求、确定所述读取存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址，且从所述冗余存储器的所述选定部分读取数据。

67.根据权利要求61所述的IC，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

68.根据权利要求61所述的IC，其中所述主存储器的所述选定部分包含校验位，且其中所述BBISR进一步经配置以检测并校正存储于所述TMUT中的所述数据中的单数据位错误。

69.根据权利要求61所述的IC，其进一步包括：

后台内建自诊断模块BBISDM，其经配置以确定是否将替换所述主存储器的所述选定部分。

70.根据权利要求61所述的方法，其进一步包括：

仲裁器，其耦合到所述主存储器及所述BBISTM，所述仲裁器经配置以在外部存取指向受测试存储器块的所述选定部分时提供对所述暂时存储器的存取，且在所述外部存取指向主存储器中除受测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

71.一种修复集成电路装置的存储器的方法，所述方法包括：

选择主存储器的一部分作为目标受测试存储器TMUT；

将来自所述TMUT的数据高速缓存到暂时存储器中；

确定是否将替换所述TMUT；及

通过将所述经高速缓存数据存储到冗余存储器块的选定部分中并将所述TMUT的存储器地址映射到所述冗余存储器块的所述选定部分来替换所述TMUT。

72.根据权利要求71所述的方法，其进一步包括：

接收包含存储器地址的写入存取存储器请求；

确定所述写入存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址；及

将所述写入存取存储器请求的数据写入到所述冗余存储器的所述选定部分。

73.根据权利要求71所述的方法，其进一步包括：

接收包含存储器地址的读取存取存储器请求；

确定所述读取存取存储器请求的所述存储器地址匹配映射到所述冗余存储器的所述选定部分的所述存储器地址；及

从所述冗余存储器的所述选定部分读取数据。

74.根据权利要求71所述的方法，其进一步包括：

识别所述TMUT的易受乱真数据错误影响的弱位；

将所述TMUT的所述存储器地址作为全局存储器地址写入到CGBR中；

将所述弱位的位识别符写入到所述GBR中；及

将所述弱位的正确位值写入到所述GBR中，以使得所述弱位的所述位识别符及所述弱位的所述正确位值与所述全局存储器地址相关联。

75.根据权利要求74所述的方法，其进一步包括：

接收包含存储器地址的读取存取存储器请求；

确定所述读取存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址；

基于所述读取存取请求的所述存储器地址而从所述主存储器或冗余存储器存取数据；及

用所述GBR中的与所述全局存储器地址相关联的所述正确位值更新所述经存取数据的位值。

76.根据权利要求74所述的方法，其进一步包括：

接收包含存储器地址的写入存取存储器请求；

确定所述写入存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址；

基于所述写入存取请求的所述存储器地址而将来自所述写入存取存储器请求的数据写入到所述主存储器或冗余存储器；及

用所述写入存储器请求中的对应数据位的位值更新所述GBR中的与所述全局存储器地址相关联的所述正确位值。

77.根据权利要求71所述的方法，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

78.根据权利要求71所述的方法，其中所述主存储器的所述选定部分包含校验位，所述方法进一步包括：

检测存储于所述TMUT中的所述数据中的单位错误；及

校正存储于所述TMUT中的所述数据中的所述单数据位错误。

79.根据权利要求71所述的方法，其进一步包括：

在外部存取指向受测试存储器块的所述选定部分时提供对所述暂时存储器的存取，及

在所述外部存取指向主存储器中除受测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。

80.一种修复集成电路装置的存储器的方法，所述方法包括：

选择主存储器的一部分作为目标受测试存储器TMUT；

将来自所述TMUT的数据高速缓存到暂时存储器中；

识别所述TMUT的易受乱真数据错误影响的弱位；

将所述TMUT的存储器地址作为全局存储器地址写入到CGBR中；

将所述弱位的位识别符写入到所述GBR中；及

将所述弱位的正确位值写入到所述GBR中，以使得所述弱位的所述位识别符及所述弱位的所述正确位值与所述全局存储器地址相关联。

81.根据权利要求80所述的方法，其进一步包括：

接收包含存储器地址的读取存取存储器请求；

确定所述读取存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址；

基于所述读取存取请求的所述存储器地址而从所述主存储器或冗余存储器存取数据；及

用所述GBR中的与所述全局存储器地址相关联的所述正确位值更新所述经存取数据的位值。

82.根据权利要求80所述的方法，其进一步包括：

接收包含存储器地址的写入存取存储器请求；

确定所述写入存取存储器请求的所述存储器地址匹配存储于所述GBR中的所述全局存储器地址；

基于所述写入存取请求的所述存储器地址而将来自所述写入存取存储器请求的数据写入到所述主存储器或冗余存储器；及

用所述写入存储器请求中的对应数据位的位值更新所述GBR中的与所述全局存储器地址相关联的所述正确位值。

83.根据权利要求80所述的方法，其中对所述暂时存储器中的所述经高速缓存数据的存取的等待时间小于或等于对所述主存储器中所含有的所述数据的存取的等待时间。

84.根据权利要求80所述的方法，其中所述主存储器的所述选定部分包含校验位，所述方法进一步包括：

检测存储于所述TMUT中的所述数据中的单位错误；及

校正存储于所述TMUT中的所述数据中的所述单数据位错误。

85.根据权利要求80所述的方法，其进一步包括：

在外部存取指向受测试存储器块的所述选定部分时提供对所述暂时存储器的存取，及

在所述外部存取指向主存储器中除受测试主存储器块的所述部分以外的地址时提供对所述主存储器的存取。