CN115083507A - 一种对存储器ecc校验位存储阵列的测试方法 - Google Patents
一种对存储器ecc校验位存储阵列的测试方法 Download PDFInfo
- Publication number
- CN115083507A CN115083507A CN202210989589.7A CN202210989589A CN115083507A CN 115083507 A CN115083507 A CN 115083507A CN 202210989589 A CN202210989589 A CN 202210989589A CN 115083507 A CN115083507 A CN 115083507A
- Authority
- CN
- China
- Prior art keywords
- written
- ecc check
- storage array
- check bit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
- G11C2029/3602—Pattern generator
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
本发明公开一种对存储器ecc校验位存储阵列的测试方法，属于半导体集成电路领域。在数据位写入由状态机产生的相应的测试pattern，使ecc校验位写入想要写入的值；MBIST中的错误信号需要和ecc校验位中的错误信号相或之后再输出，使得二者有一个发生错误时，就报错。本发明通过高级语言来求解相应ecc位的数据值，然后将其作为测试pattern写入存储器，就能够达到对ecc校验位写入和数据位一样的测试pattern的效果。
Description
技术领域
本发明涉及半导体集成电路技术领域，特别涉及一种对存储器ecc校验位存储阵列的测试方法。
背景技术
在存储器的测试方法中，目前有MBIST（memory build-in-self test，存储器内建自测试）、ATE（Auto-Test-Equipment，自动测试机）及边界扫描，用的最多的还是MBIST。MBIST相比于ATE，有更便宜的测试成本，而且可以较容易实现全速测试；MBIST相比边界扫描，当芯片规模特别大时，有更短的测试时间。MBIST电路直接嵌入在芯片的内部，可以通过相应的指令使芯片进入MBIST模式，开启自测试。它是通过在存储器的数据、地址及使能端增加多路选择器，当芯片进入MBIST模式之后，所有的信号都选择来自于MBIST模块的信号。对于ecc（Error Checking and Correcting，错误检查和纠正）而言，它能够增加数据的稳定性，即使发生1bit错误，也能将数据纠过来，使数据正确传输。
当存储ecc校验位的存储阵列发生故障时，就会发生错误的纠错，使得正确的数据被“纠”为错误数据，所以ecc校验位的存储阵列的检测也是非常重要的。如果将ecc关闭之后进行MBIST检测，那就不能对ecc的存储单元进行读写操作。所以现在的检测方式大多数都是通过开启ecc来进行MBIST检测，但是这样并不能使得ecc校验位存储阵列也写入相应的测试pattern。
发明内容
本发明的目的在于提供一种对存储器ecc校验位存储阵列的测试方法，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种对存储器ecc校验位存储阵列的测试方法，包括：
在数据位写入由状态机产生的相应的测试pattern，使ecc校验位写入想要写入的值；
MBIST中的错误信号需要和ecc校验位中的错误信号相或之后再输出，使得二者有一个发生错误时，就报错。
在一种实施方式中，在所述MBIST中增加对应于数据位的测试pattern，以便对ecc校验位的存储阵列也能进行相应的测试pattern。
在一种实施方式中，所述测试pattern是基于8bit数据位宽的电路，包括：AA，55，FF，00，CKBD和ICKBD。
在一种实施方式中，写全0、读全0、写全1、读全1、写55、读55、写AA、读AA、写CKBD、读CKBD、写ICKBD和读ICKBD，是所述状态机每一个状态的真实校验位存储阵列的操作。
在一种实施方式中，若要ecc校验位存储阵列写入全0，只需要写入数据8’b00000000，然后经过ecc写入阵列即可；若要ecc校验位存储阵列写入全1，写入数据8’b10110000；若要ecc校验位存储阵列写入5，写入数据8’b10010000；若要ecc校验位存储阵列写入A，写入数据8’b00100000；若要ecc校验位存储阵列写入CKBD，只需要按地址交叉写入8’b00000000和8’b10110000即可；若要ecc校验位存储阵列写入ICKBD，只需要按地址交叉写入8’b10110000和8’b00000000即可。
在本发明提供的一种对存储器ecc校验位存储阵列的测试方法中，在数据位写入相应的测试pattern，使ecc校验位写入想要写入的值；MBIST中的错误信号需要和ecc校验位中的错误信号相或之后再输出，使得二者有一个发生错误时，就报错。本发明通过高级语言来求解相应ecc位的数据值，然后将其作为测试pattern写入存储器，就能够达到对ecc校验位写入和数据位一样的测试pattern的效果。
附图说明
图1是开启ecc的MBIST示意图。
图2是ecc校验位测试图形状态机示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种对存储器ecc校验位存储阵列的测试方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种对存储器ecc校验位存储阵列的测试方法，在数据位写入相应的测试pattern，使ecc校验位写入想要写入的值，其中由状态机产生相应的测试pattern；MBIST中的错误信号需要和ecc校验位中的错误信号相或之后再输出，使得二者有一个发生错误时，就报错。
在本实施例中包括6个测试pattern，电路按图1所示连接，构成了一个对ecc校验位存储阵列的完整测试。状态机如图2所示，即写全0，读全0，写全1，读全1，写55，读55，写AA，读AA，写CKBD，读CKBD，写ICKBD，读ICKBD，这些是状态机每一个状态的真实校验位存储阵列的操作；若想要ecc校验位存储阵列写入全0，只需要写入数据8’b00000000，然后经过ecc写入阵列即可；想要ecc校验位存储阵列写入全1，可以写入数据8’b10110000；想要ecc校验位存储阵列写入5，可以写入数据8’b10010000；想要ecc校验位存储阵列写入A，可以写入数据8’b00100000；想要ecc校验位存储阵列写入CKBD，那只需要按地址交叉写入8’b00000000和8’b10110000即可；想要ecc校验位存储阵列写入ICKBD，那只需要按地址交叉写入8’b10110000和8’b00000000即可。
本实施例中的测试pattern，是基于8bit数据位宽的电路，通过写入上述的数据，来对ecc校验位的存储阵列写入全0、全1、5、A、CKBD及ICKBD，以达到对ecc校验位的存储阵列的测试。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (5)
1.一种对存储器ecc校验位存储阵列的测试方法，其特征在于，包括：
在数据位写入由状态机产生的相应的测试pattern，使ecc校验位写入想要写入的值；
MBIST中的错误信号需要和ecc校验位中的错误信号相或之后再输出，使得二者有一个发生错误时，就报错。
2.如权利要求1所述的对存储器ecc校验位存储阵列的测试方法，其特征在于，在所述MBIST中增加对应于数据位的测试pattern，以便对ecc校验位的存储阵列也能进行相应的测试pattern。
3.如权利要求2所述的对存储器ecc校验位存储阵列的测试方法，其特征在于，所述测试pattern是基于8bit数据位宽的电路，包括：AA，55，FF，00，CKBD和ICKBD。
4.如权利要求1所述的对存储器ecc校验位存储阵列的测试方法，其特征在于，所述状态机包括：写全0、读全0、写全1、读全1、写55、读55、写AA、读AA、写CKBD、读CKBD、写ICKBD和读ICKBD，是所述状态机每一个状态的真实校验位存储阵列的操作。
5.如权利要求4所述的对存储器ecc校验位存储阵列的测试方法，其特征在于，若要ecc校验位存储阵列写入全0，只需要写入数据8’b00000000，然后经过ecc写入阵列即可；若要ecc校验位存储阵列写入全1，写入数据8’b10110000；若要ecc校验位存储阵列写入5，写入数据8’b10010000；若要ecc校验位存储阵列写入A，写入数据8’b00100000；若要ecc校验位存储阵列写入CKBD，只需要按地址交叉写入8’b00000000和8’b10110000即可；若要ecc校验位存储阵列写入ICKBD，只需要按地址交叉写入8’b10110000和8’b00000000即可。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210989589.7A CN115083507B (zh) | 2022-08-18 | 2022-08-18 | 一种对存储器ecc校验位存储阵列的测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210989589.7A CN115083507B (zh) | 2022-08-18 | 2022-08-18 | 一种对存储器ecc校验位存储阵列的测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115083507A true CN115083507A (zh) | 2022-09-20 |
| CN115083507B CN115083507B (zh) | 2022-11-01 |
Family
ID=83244608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210989589.7A Active CN115083507B (zh) | 2022-08-18 | 2022-08-18 | 一种对存储器ecc校验位存储阵列的测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115083507B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1421871A (zh) * | 2001-11-22 | 2003-06-04 | 富士通株式会社 | 具有奇偶校验单元阵列的存储电路 |
| CN104412327A (zh) * | 2013-01-02 | 2015-03-11 | 默思股份有限公司 | 内建自测试以及修复装置及方法 |
| CN105976870A (zh) * | 2015-03-13 | 2016-09-28 | 美国亚德诺半导体公司 | 用于ecc保护存储器的mbist设备 |
| CN110289041A (zh) * | 2019-06-25 | 2019-09-27 | 浙江大学 | 一种系统芯片中bist与ecc结合的存储器检测装置 |
| CN114446346A (zh) * | 2020-11-04 | 2022-05-06 | 三星电子株式会社 | 存储器装置、存储器系统及存储器系统的操作方法 |
| CN114678057A (zh) * | 2022-03-28 | 2022-06-28 | 长鑫存储技术有限公司 | 存储器测试修复电路、存储装置和存储器测试修复方法 |
-
2022
- 2022-08-18 CN CN202210989589.7A patent/CN115083507B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1421871A (zh) * | 2001-11-22 | 2003-06-04 | 富士通株式会社 | 具有奇偶校验单元阵列的存储电路 |
| CN104412327A (zh) * | 2013-01-02 | 2015-03-11 | 默思股份有限公司 | 内建自测试以及修复装置及方法 |
| CN105976870A (zh) * | 2015-03-13 | 2016-09-28 | 美国亚德诺半导体公司 | 用于ecc保护存储器的mbist设备 |
| CN110289041A (zh) * | 2019-06-25 | 2019-09-27 | 浙江大学 | 一种系统芯片中bist与ecc结合的存储器检测装置 |
| CN114446346A (zh) * | 2020-11-04 | 2022-05-06 | 三星电子株式会社 | 存储器装置、存储器系统及存储器系统的操作方法 |
| CN114678057A (zh) * | 2022-03-28 | 2022-06-28 | 长鑫存储技术有限公司 | 存储器测试修复电路、存储装置和存储器测试修复方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115083507B (zh) | 2022-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7299400B2 (en) | Error correction circuit | |
| US7506226B2 (en) | System and method for more efficiently using error correction codes to facilitate memory device testing | |
| KR100653296B1 (ko) | 메모리를 구비한 반도체 장치 및 메모리 테스트 방법 | |
| CN110289041B (zh) | 一种系统芯片中bist与ecc结合的存储器检测装置 | |
| US7206988B1 (en) | Error-correction memory architecture for testing production errors | |
| US5142541A (en) | Error-bit generating circuit for use in a non-volatile semiconductor memory device | |
| US9760434B2 (en) | ECC method for double pattern flash memory | |
| KR20020010543A (ko) | Ｅｃｃ 방식 에러 복구 회로를 갖는 반도체 메모리 장치 | |
| US20060253723A1 (en) | Semiconductor memory and method of correcting errors for the same | |
| US4926426A (en) | Error correction check during write cycles | |
| US8281219B2 (en) | Error correction code (ECC) circuit test mode | |
| US8397132B2 (en) | Memory device | |
| JP3935149B2 (ja) | 半導体集積回路 | |
| CN102339647A (zh) | 一种检错/纠错校验模块的检测方法及装置 | |
| US8122320B2 (en) | Integrated circuit including an ECC error counter | |
| JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
| CN102339648B (zh) | 一种检错/纠错校验模块的检测方法及装置 | |
| US20100096629A1 (en) | Multi-chip module for automatic failure analysis | |
| CN112988491B (zh) | 一种内存测试方法、装置及内存控制器 | |
| US10043588B2 (en) | Memory device | |
| CN115083507B (zh) | 一种对存储器ecc校验位存储阵列的测试方法 | |
| JP2008176828A (ja) | エラー検出訂正回路のテスト回路およびテスト方法 | |
| CN115910183A (zh) | 测试方法及测试系统 | |
| US20030182611A1 (en) | Method for verifying error correction code function of a computer system | |
| US11955989B2 (en) | Memory device and test method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |