CN108107867A - 一种复用系统逻辑的存储器自测试控制器实现方法及装置 - Google Patents

Abstract

本发明公开了一种复用系统逻辑的存储器自测试控制器实现方法及装置，该方法的步骤为：S1.追踪存储器指定端口的外围的系统逻辑，并记录相应电路的拓扑关系；S2.分析步骤S1记录下的拓扑关系中哪些端口具有复用性以及其复用实现方式；S3.根据步骤S2所得的端口复用性，设计符合相应时序的存储器自测试控制器并对系统电路做出修改和调整。该装置用来实施上述方法。本发明具有实现方法简单、面积小、功耗低等优点。

Description

一种复用系统逻辑的存储器自测试控制器实现方法及装置

技术领域

本发明主要涉及到集成电路的存储器自测试技术领域，特指一种复用系统逻辑的存储器自测试控制器实现方法及装置，即为一种面积小、低功耗测试方法及装置。

背景技术

目前，嵌入式存储器的面积在芯片总面积中平均已超过了60％，其单元排列紧密，因此故障频发。此外，嵌入式存储器中共用信号复杂多样(如字线，位线等)，比普通系统逻辑模块更易发生故障。因此，对嵌入式存储器的测试需求愈加强烈。由于嵌入式存储器的端口众多且不便于直接引出到系统顶层进行机台测试，因而内建自测试成为现在工业界测试嵌入式存储器的主流方法。然而，当前商业化工具对存储器自测试控制器的生成与插入大都是在寄存器传输级进行，它没有考虑存储器应用的系统电路环境，而只关注存储器自身的读写时序。而事实上，某些嵌入式存储器数据、地址等端口周围的系统逻辑可以被复用为存储器自测试控制器的一部分，从而可以减少总体电路面积、测试功耗以及系统信号通路延时。

如图1所示为当前传统的寄存器传输级生成的存储器自测试拓扑结构，该结构将系统逻辑与存储器自测试逻辑分别对待。

其中存储器自测试模块用于测试存储器，而旁路模块用于测试存储器输入，输出端口的粘连逻辑。

1、其中存储器自测试模块的具体结构如图2所示。可以把该模块视作两部分，第一部分为存储器自测试控制器。该控制器由算法控制器、地址生成器、数据生成器、比较器组成。该模块接受存储器正常工作时的时钟信号作为测试时钟，在自测试使能信号为高时，产生存储器控制、测试数据以及相应的地址序列，并从存储器中读出算法要求的地址中的数据并与算法期望值进行对比，从而判断存储器是否有故障。第二部分为存储器与二选一选择器组共同构成的存储器包裹(wrapper)。Wrapper的功能是实现在自测试使能信号为高时，选择由存储器自测试控制器产生的控制、数据、地址信号；而在自测试使能信号为低时，选择由系统逻辑产生的控制、数据、地址信号。

2、旁路模块由异或门、触发器、二选一选择器构成。其中触发器为可选择配置。但为了提高存储器周围粘连逻辑的故障覆盖率，通常加上触发器。该触发器既可以用于观察存储器输入端口粘连逻辑测试过程中产生的捕获响应，也可以为测试存储器输出端口的粘连逻辑提供测试激励。假设存储器有m个输入端口，n个输出端口，则旁路模块共需n个触发器，以及n个二选一选择器，个异或门。

由上可知，传统的寄存器传输级生成的存储器自测试拓扑结构虽然能够脱离存储器的实际运用场景而独立开发出用于自测试的控制器以及旁路模块，但存在以下缺点：

1、对于多端口存储器，其m与n的差值可能很大，从而造成旁路模块中所需的异或门很多；

2、存储器的输入端口前都被添加了一个二选一选择器用以选择接受系统信号还是测试信号，从而增大了系统通路的延时，不利于高速设计。

3、忽略了存储器周围系统电路的实现情况，为每个存储器都生成完整的自测试控制器，从而可能造成较大的电路资源冗余与浪费。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种实现方法简单、面积小、功耗低的复用系统逻辑的存储器自测试控制器实现方法及装置。

为解决上述技术问题，本发明采用以下技术方案：

一种复用系统逻辑的存储器自测试控制器实现方法，其步骤为：

S1.追踪存储器指定端口的外围的系统逻辑，并记录相应电路的拓扑关系；

S2.分析步骤S1记录下的拓扑关系中哪些端口具有复用性以及其复用实现方式；

S3.根据步骤S2所得的端口复用性，设计符合相应时序的存储器自测试控制器并对系统电路做出修改和调整。

作为本发明方法的进一步改进：所述步骤S1中，对每一个指定的存储器输入端口进行回溯，并记录下回溯过程中所经历的电路单元；回溯过程中在遇到预设指定单元时停止，否则直到遇到触发器或达到预设的最高回溯深度时停止。

作为本发明方法的进一步改进：所述预设指定单元包括：

(a)、回溯到触发器之前，只经历了缓冲器或/和反相器；

(b)、回溯到触发器之前，经历过二选一选择器。

作为本发明方法的进一步改进：所述步骤S3中，具体包括：

S3.1.1若对应端口为栈出且存储器端口处的系统逻辑符合(a)的情况，则直接复用(a)找到的那个触发器；

S3.1.2若对应自测试控制器的输出端口为栈出且存储器端口处的系统逻辑符合(b)的情况，则除了进行S3.1.1的处理以外，还为回溯过程中所经历的每一个二选一的选择端添加一个控制逻辑单元；

S3.1.3若在自测试过程中，存在非栈出的信号作用于存储器，以非栈出信号的变化为触发器条件，添加一个延时电路。

作为本发明方法的进一步改进：所述复用(a)找到的那个触发器是通过将自测试控制器栈出触发器的D端与(a)找到的那个触发器的SI端连接来实现；如考虑到系统逻辑的链测试，则在(a)中找到的那个触发器的SI端前加一个二选一选择器，其数据0支路接系统逻辑的另一个触发器的Q端，而数据1支路接自测试控制器的栈出触发器的D端，数据选择端口接自测试使能信号。同时，在该触发器的SE端前加一个或门，其一数据输入端口接系统扫描测试使能信号，另一数据输入端口接自测试使能信号。

作为本发明方法的进一步改进：所述添加一个控制逻辑单元是通过在二选一选择器的选择端口处添加一个或门或者或非门实现的。

作为本发明方法的进一步改进：所述延时电路包括一个集成门控、一个同或门和一个触发器；以存储器自测试控制器非栈出信号为延时电路触发信号，一旦控制器非栈出信号变化，则将存储器自测试控制器的旧时钟延时一个时钟周期，并从新时钟端口输出。

本发明进一步提供一种复用系统逻辑的存储器自测试控制器实现装置，其特征在于，包括：

系统电路追踪模块，用于回溯并记录每个指定端口的系统逻辑；

复用性分析决策模块，用于分析并记录每个指定端口的系统逻辑复用性，确定相应的复用方案；

存储器自测试硬件优化模块，用于自动生成存储器自测试控制器的verilog代码、相应的综合脚本以及对系统逻辑的修改与连线脚本。

作为本发明装置的进一步改进：所述系统电路追踪模块包括：

回溯模块，用于以广度优先算法回溯每一个指定的存储器输入端口，在遇到除预设指定单元以外的其他单元时停止，否则直到遇到触发器或达到预设的最高回溯深度时停止；

电路拓扑关系记录模块，用于记录下每个端口回溯过程中所经历的单元实例名、单元类型、单元端口、连接关系。

作为本发明装置的进一步改进：所述复用性分析决策模块包括：复用性分析模块，用于根据系统电路追踪模块回溯过程中记录下的电路拓扑关系，分析指定端口是否具有系统逻辑复用性，如果有，是哪种可复用性。

作为本发明装置的进一步改进：所述存储器自测试硬件优化模块包括：

存储器自测试控制器的verilog代码生成器，用于根据复用性分析决策模块指定的复用方案，自动生成满足相应读写时序以及指定自测试算法的存储器自测试控制器verilog代码；

Verilog代码综合脚本生成器，用于根据指定的工艺库路径以及综合要求，自动生成可用于自测试控制器综合的脚本；

系统逻辑的修改器与连线器，用于将综合之后的新型自测试控制器与存储器周围的系统逻辑整合在一起；

旁路模块优化器，用于对符合3(a)情况的存储器输入端口，不必再两两异或，并追加触发器。

与现有技术相比，本发明的优点在于：

1、本发明具有实现方法简单、面积小、功耗低等优点，并能够适用于单个存储器自测试控制器同时测试多个相同类型的存储器实例。

2、本发明通过回溯存储器输入端口处的系统逻辑，分析其系统逻辑的复用性。若存在符合预设定情况且满足测试算法要求的自测试控制器的对应端口也为栈出，则可以节省自测试控制器中的栈出触发器，从而减小面积。

3、本发明通过回溯存储器输入端口处的系统逻辑，如果发现有系统逻辑有符合预设定情况的，则可以直接利用该存储器输入端口处的值来旁路掉该存储器某一输出端口，而不必在旁路模块中增加触发器，从而大大节省了面积。

4、本发明通过将存储器输入端口处的二选一选择器移动到该端口系统逻辑的扫描触发器的SI端口处，为系统数据到达存储器节省了一个二选一选择器的延时，有利于提高芯片的速度。

5、本发明通过将存储器输入端口处的二选一选择器移动到该端口系统逻辑的扫描触发器的SI端口处，若该扫描触发器同时驱动多个存储器实例，则还可以节省多个二选一选择器。

附图说明

图1是传统的商业化工具在寄存器传输级生成的存储器自测试拓扑结构示意图。

图2是存储器自测试模块的结构示意图。

图3是本发明具体实施例复用系统逻辑的存储器自测试控制器设计方法所能自动识别的等效二选一组合电路示意图。

图4是本发明具体实施例复用系统逻辑的存储器自测试控制器设计方法所能复用系统逻辑电路的两种情况示意图。

图5是本发明具体实施例复用系统逻辑的存储器自测试控制器设计方法直接复用系统逻辑中扫描触发器的示意图。

图6是本发明具体实施例复用系统逻辑的存储器自测试控制器设计方法是系统逻辑中二选一选择器添加控制逻辑的示意图。

图7是本发明具体实施例复用系统逻辑的存储器自测试控制器设计方法是既有栈出又有非栈出的自测试控制器添加的延时电路示意图。

图8是本发明具体实施例复用系统逻辑的存储器自测试控制器设计方法测试其中一个存储器时电路拓扑示意图。

图9是本发明具体实施例复用系统逻辑的存储器自测试控制器设计方法同时测试4个存储器的新型自测试总体结构示意图。

图10是本发明方法的具体流程示意图。

具体实施方式

以下将结合说明书附图和具体实施例对本发明做进一步详细说明。

如图10所示，本发明的一种复用系统逻辑的存储器自测试控制器实现方法，其步骤为：

S1.追踪存储器指定端口的外围的系统逻辑，并记录相应电路的拓扑关系；

S2.分析步骤S1记录下的拓扑关系中哪些端口具有复用性以及其复用实现方式；

即，对S1中记录下的回溯电路拓扑关系，分析每个指定存储器输入端口的系统逻辑复用于存储器自测试的可能性。

S3.根据步骤S2所得的端口复用性，设计符合相应时序的存储器自测试控制器并对系统电路做出适当的修改。

在上述步骤S1中，对每一个指定的存储器输入端口进行回溯，并记录下回溯过程中所经历的电路单元。回溯过程中在遇到预设指定单元时停止，否则直到遇到触发器或达到预设的最高回溯深度时停止。

在上述步骤S2中，上述系统逻辑复用于存储器自测试的可能性如图4所示，预设指定单元包括：

(a)、回溯到触发器之前，只经历了缓冲器或/和反相器。

(b)、回溯到触发器之前，经历过二选一选择器。

在上述步骤S3中，具体包括：

S3.1.1在传统存储器自测试控制器的结构中，若对应端口为栈出且存储器端口处的系统逻辑符合(a)的情况，则可以直接复用(a)找到的那个触发器，如图5所示。

所述复用(a)找到的那个触发器是通过将传统自测试控制器栈出触发器的D端与(a)找到的那个触发器的SI端连接来实现。如果考虑到系统逻辑的链测试，则可以在(a)中找到的那个触发器的SI端前加一个二选一选择器，其数据0支路接系统逻辑的另一个触发器的Q端，而数据1支路接自测试控制器的栈出触发器的D端，数据选择端口接自测试使能信号。同时，在该触发器的SE端前加一个或门，其一数据输入端口接系统扫描测试使能信号，另一数据输入端口接自测试使能信号。

S3.1.2在传统存储器自测试控制器的结构中，若对应端口为栈出且存储器端口处的系统逻辑符合(b)的情况，则除了进行S3.1.1的处理以外，还需要为回溯过程中所经历的每一个二选一的选择端添加一个控制逻辑单元，如图6所示。

所述添加一个控制逻辑单元是通过在二选一选择器的选择端口处添加一个或门或者或非门实现的。具体而言，当S2.2找到的触发器在该二选一的数据0支路时，在二选一的选择端插入一个或非门，或非门的一个输入端接之前接到选择器选择端的系统信号，或非门的另一个输入端接存储器自测试使能信号。当S2.1找到的触发器在该二选一的数据1支路时，在二选一的选择端插入一个或门，或门的一个输入端接之前接到选择器选择端的系统信号，或非门的另一个输入端接存储器自测试使能信号。

S3.1.3在传统存储器自测试控制器的结构中，若在自测试过程中，存在非栈出的信号作用于存储器。若自测试控制器的非栈出信号也如栈出信号一样复用系统逻辑的扫描触发器，则必定造成原来的栈出信号领先于非栈出信号一个时钟周期。因此，需要以非栈出信号的变化为触发器条件，添加一个延时电路，如图7所示。

所述延时电路由一个集成门控，一个同或门，一个触发器构成。以存储器自测试控制器非栈出信号为延时电路触发信号，一旦控制器栈出信号变化，则将存储器自测试控制器的旧时钟延时一个时钟周期，并从新时钟端口输出。自测试控制器内部所有时序元件的时钟，都是新时钟。

进一步，本发明提供了一种复用系统逻辑的存储器自测试控制器实现装置，包括：

系统电路追踪模块，用于回溯并记录每个指定端口的系统逻辑；

复用性分析决策模块，分析并记录每个指定端口的系统逻辑复用性，确定相应的复用方案；

存储器自测试硬件优化模块，自动生成存储器自测试控制器的verilog代码(包括延时电路，以及去除冗余的栈出)、相应的综合脚本以及对系统逻辑的修改与连线脚本。

在具体应用实例中，上述系统电路追踪模块包括：

回溯模块：以广度优先算法回溯每一个指定的存储器输入端口，在遇到除(缓冲器，反相器，二选一)以外的其他单元时停止，否则直到遇到触发器或达到预设的最高回溯深度时停止。

电路拓扑关系记录模块：记录下每个端口回溯过程中所经历的单元实例名，单元类型，单元端口，连接关系。

在具体应用实例中，上述复用性分析决策模块包括：

复用性分析模块，用于根据系统电路追踪模块回溯过程中记录下的电路拓扑关系，分析指定端口是否具有系统逻辑复用性，如果有，是哪种可复用性。重点在于对非集成二选一选择器的自动识别；

复用方案决策模块，用于根据各端口的复用性进行复用方案的决策。

上述决策包括：

(1)对各端口复用触发器的定位。

(2)对触发器所在支路的信号正反性的确定，主要是对反相器以及具有反向功能的单元计数。

(3)如果触发器到存储器端口的路径中存在二选一选择器，确定其选择信号的端口。特别是对于非集成二选一选择器，定位决定其信号流向的选择信号端口。

(4)如果触发器到存储器端口的路径中存在二选一选择器，确定复用触发器所在支路的选择信号值，也即确定二选一选择器的数据选择端处应该加或门还是或非门。

在具体应用实例中，上述存储器自测试硬件优化模块包括：

存储器自测试控制器的verilog代码生成器，主要根据复用性分析决策模块指定的复用方案，自动生成满足相应读写时序以及指定自测试算法的存储器自测试控制器verilog代码。其重点在于若测试算法要求下的传统自测试控制器既有栈出，又有非栈出信号，则本模块将自动产生延时电路的verilog代码并去除冗余的栈出。

Verilog代码综合脚本生成器，根据指定的工艺库路径以及综合要求，自动生成可用于自测试控制器综合的脚本。

系统逻辑的修改器与连线器，将综合之后的新型自测试控制器与存储器周围的系统逻辑整合在一起，若存在(b)的情况，在对应系统逻辑中二选一选择器的选择端添加控制逻辑。

旁路模块优化器，对于符合(a)情况的存储器输入端口，不必再两两异或，并追加触发器(该触发器用于观测系统输入逻辑的捕获响应以及为系统输出逻辑施加激励)。而可以直接将该端口的值引向输出端口的二选一选择器的数据1端。

如图9所示，在一个具体应用实例中，本发明包括如下步骤：

S1.追踪存储器指定端口的外围的系统逻辑，并记录相应电路的拓扑关系；

S2.分析S1记录下的拓扑关系中，哪些端口具有复用性以及其复用实现方式；

S3.根据S2所得的端口复用性，设计符合相应时序的存储器自测试控制器并对系统电路做出适当的修改。

其中，步骤S1的具体步骤为：(1)由于本例中的存储器控制信号复杂，且所占比例较小，而数据与地址位宽较大，因此仅指定数据线与地址线为将要回溯的端口，而控制线不做任何处理。(2)由于本实施例采用工业界广发接受的marchC+算法，对存储体进行测试，而marchC+算法的实现电路有较为明显的特点：1、同一数据总线T_Data[67:0]上的不同位在测试过程中，均来自于同一个数据产生点，而该数据产生点是一个组合逻辑的输出。2、所有地址总线T_Addr[11:0]都是栈出。(3)回溯算法采用广度优先算法：由存储器地址输入端口S_Addr[11:0]往前回溯，其最开始经历一系列缓冲器，然后经历了一个等效于二选一选择器功能的组合电路，如图3(a)所示。最终到达12个触发器Addr_dff[67:0]。而由存储器数据输入端口S_Data[67:0]往前回溯，没有经过中间逻辑，就达到了68个触发器Data_dff[67:0]。(4)记录下回溯过程中，每一级回溯深度下所有单元名称、单元类型以及每个单元的输入端口的驱动单元名称、单元类型。注意：在广度优先回溯算法中，如果是回溯到集成二选一选择器，则下一级回溯可以直接略过该二选一的选择端，从而可以加速回溯记录过程。

其中，步骤S2中分析存储器指定端口的系统逻辑复用性具体步骤为：(1)读取S1回溯过程中每一级回溯深度下记录的电路拓扑文件，发现在第1级回溯深度下，S_Data[67:0]端口直接由Data_dff[11:0]驱动，而Data_dff[11:0]的单元类型恰好为扫描触发器，因此该存储器的数据端口S_Data[11:0]符合S2.1所述的可复用情况。(2)发现存储器地址输入端口S_Addr[11:0]的第一级回溯中所记录的单元为一个或门，第二，三级回溯中所记录的单元均为缓冲器，第五级回溯中所记录的单元为一个与门和一个与非门，第六级回溯中所记录的单元为一个反相器A、一个触发器、一个反相器A的驱动单元以及一个组合逻辑。因此该存储器的地址端口S_Addr[67:0]符合S2.2所述的可复用情况。注意：在自动分析算法中，如果是集成二选一选择器，或者已经确定了选择端名称的等效二选一选择器的组合电路，则不必分析其选择端之后回溯记录下的电路单元，从而可以加速分析过程。

其中，步骤S3中存储器自测试硬件优化的具体步骤为：

S3.1：(1)由于marchC+算法自测试控制器的测试地址T_Addr[11:0]本来就是栈出，而存储器地址S_Addr[11:0]的系统逻辑符合S2.2的可复用性。因此，可以在自测试控制器的verilog代码中不写测试地址T_Addr[11:0]的栈出语句。(2)由于marchC+算法自测试控制器的测试数据T_Data[67:0]本来不是栈出，而存储器地址S_Data[67:0]的系统逻辑符合S2.1的可复用性。因此，为满足marchC+算法的时序要求，必须在verilog代码中添加本发明所述的延时电路代码。(3)除以上两点优化以外，其他verilog代码与未优化之前的marchC+自测试控制器代码保持不变。

S3.2：根据实际需要，为S3.1生成的verilog代码自动生成综合代码。比如，本实施例中，采用28nm工艺库，时钟频率1GHZ进行约束综合。

S3.3：在Addr_dff[11:0]与Data_dff[67:0]的SI端前添加二选一选择器，其数据1端口接自测试控制器对应的测试输出；其数据0端与可测性设计时，前级的扫描触发器的Q端相连；其数据选择端与自测试使能信号相连。同时，在Addr_dff[11:0]与Data_dff[67:0]的的SE端前加一个或门，其一数据输入端口接系统扫描测试使能信号，另一数据输入端口接自测试使能信号。由于Addr_dff[11:0]回溯过程经历等效二选一选择器组合电路，而Addr_dff[11:0]所在该等效二选一选择器的数据1端，因此需在等效二选一的选择端，也即等效于图3的S端处添加一个或门作为控制逻辑。或门的一个输入端接之前等效二选一的选择端，另一个输入端接自测试使能信号。

S3.4：在本实施例中，由于存储器数据输入端符合S2.1情况，则可以直接将其引线至存储器数据输出端口处旁路二选一选择器的数据1端，该二选一的选择端接系统测试信号。由于本实施例中的存储器的只有一个数据输出总线QB[67:0]，因此将符合S2.1情况的存储器数据输入端引向QB[67:0]的旁路二选一选择器，刚好合适。因此对于符合S2.2情况的存储器地址输入端S_Addr[11:0]和未经任何处理，依照传统方案连线的存储器控制信号，为保证其系统输入逻辑的故障覆盖率，只需在对应的存储器输入端处加上适当的异或树，并在异或树的输出端挂接一个扫描触发器用于观察系统输入逻辑的捕获响应；在可测性设计阶段，再将各观察触发器串接入扫描链即可。

更为特殊地，在本实施例中，一个自测试控制器同时测试4个完全相同的存储器，如图9所示。这4个存储器共用同一个系统输入逻辑。因此只需增加一个延时电路、针对系统输入逻辑做一次S3.3改进，则可以大大节省传统自测试结构中存储器前端的二选一选择器数目。同理，每个存储器的旁路逻辑都可如S3.4进行改进，从而大大节省旁路模块中异或门的数目以及连线复杂程度。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims (10)

1.一种复用系统逻辑的存储器自测试控制器实现方法，其特征在于，步骤为：

S1.追踪存储器指定端口的外围的系统逻辑，并记录相应电路的拓扑关系；

S2.分析步骤S1记录下的拓扑关系中哪些端口具有复用性以及其复用实现方式；

S3.根据步骤S2所得的端口复用性，设计符合相应时序的存储器自测试控制器并对系统电路做出修改和调整。

2.根据权利要求1所述的复用系统逻辑的存储器自测试控制器实现方法，其特征在于，所述步骤S1中，对每一个指定的存储器输入端口进行回溯，并记录下回溯过程中所经历的电路单元；回溯过程中在遇到预设指定单元时停止，否则直到遇到触发器或达到预设的最高回溯深度时停止。

3.根据权利要求2所述的复用系统逻辑的存储器自测试控制器实现方法，其特征在于，所述预设指定单元包括：

(a)、回溯到触发器之前，只经历了缓冲器或/和反相器；

(b)、回溯到触发器之前，经历过二选一选择器。

4.根据权利要求3所述的复用系统逻辑的存储器自测试控制器实现方法，其特征在于，所述步骤S3中，具体包括：

S3.1.1若对应的自测试控制器输出端口为栈出且存储器端口处的系统逻辑符合(a)的情况，则直接复用(a)找到的那个触发器；

S3.1.2若对应的自测试控制器输出端口为栈出且存储器端口处的系统逻辑符合(b)的情况，则除了进行S3.1.1的处理以外，还为回溯过程中所经历的每一个二选一的选择端添加一个控制逻辑单元；

S3.1.3若在自测试过程中，存在非栈出的信号作用于存储器，以非栈出信号的变化为触发器条件，添加一个延时电路。

5.根据权利要求4所述的复用系统逻辑的存储器自测试控制器实现方法，其特征在于，所述复用(a)找到的那个触发器是通过将自测试控制器栈出触发器的D端与(a)找到的那个触发器的SI端连接来实现；如考虑到系统逻辑的链测试，则在(a)中找到的那个触发器的SI端前加一个二选一选择器，其数据0支路接系统逻辑的另一个触发器的Q端，而数据1支路接自测试控制器的栈出触发器的D端，数据选择端口接自测试使能信号；同时，在该触发器的SE端前加一个或门，其一数据输入端口接系统扫描测试使能信号，另一数据输入端口接自测试使能信号。

6.根据权利要求4所述的复用系统逻辑的存储器自测试控制器实现方法，其特征在于，所述添加一个控制逻辑单元是通过在二选一选择器的选择端口处添加一个或门或者或非门实现的。

7.根据权利要求4所述的复用系统逻辑的存储器自测试控制器实现方法，其特征在于，所述延时电路包括一个集成门控、一个同或门和一个触发器；以存储器自测试控制器非栈出信号为延时电路触发信号，一旦控制器非栈出信号变化，则将存储器自测试控制器的旧时钟延时一个时钟周期，并从新时钟端口输出。

8.一种复用系统逻辑的存储器自测试控制器实现装置，其特征在于，包括：

系统电路追踪模块，用于回溯并记录每个指定端口的系统逻辑；

复用性分析决策模块，用于分析并记录每个指定端口的系统逻辑复用性，确定相应的复用方案；

存储器自测试硬件优化模块，用于自动生成存储器自测试控制器的verilog代码、相应的综合脚本以及对系统逻辑的修改与连线脚本。

9.根据权利要求8所述的复用系统逻辑的存储器自测试控制器实现装置，其特征在于，所述系统电路追踪模块包括：

回溯模块，用于以广度优先算法回溯每一个指定的存储器输入端口，在遇到除预设指定单元以外的其他单元时停止，否则直到遇到触发器或达到预设的最高回溯深度时停止；

电路拓扑关系记录模块，用于记录下每个端口回溯过程中所经历的单元实例名、单元类型、单元端口、连接关系。

10.根据权利要求8所述的复用系统逻辑的存储器自测试控制器实现装置，其特征在于，

所述存储器自测试硬件优化模块包括：

存储器自测试控制器的verilog代码生成器，用于根据复用性分析决策模块指定的复用方案，自动生成满足相应读写时序以及指定自测试算法的存储器自测试控制器verilog代码；

Verilog代码综合脚本生成器，用于根据指定的工艺库路径以及综合要求，自动生成可用于自测试控制器综合的脚本；

系统逻辑的修改器与连线器，用于将综合之后的新型自测试控制器与存储器周围的系统逻辑整合在一起；

旁路模块优化器，用于对符合3(a)情况的存储器输入端口，不必再两两异或，并追加触发器。