CN1475015A - 具有内建自测功能的存储模块和存储部件 - Google Patents

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Abstract

一种具有内建自测功能的存储部件包括存储器阵列。输入/输出接口耦合到存储器阵列并具有反馈回路。提供控制器以向存储器阵列传输存储器阵列测试数据，以便储存存储器阵列测试数据，并从存储器阵列读取存储器阵列测试数据。还提供比较寄存器以便将传输到存储器阵列的存储器阵列测试数据与从存储器阵列读取的存储器阵列测试数据相比较。

Description

具有内建自测功能的存储模块和存储部件
发明背景
1、发明领域
本发明一般涉及存储系统，特别涉及具有内建自测功能的存储模块和存储部件，如存储器件或存储器缓冲器。
2、背景技术
集成电路器件如随机存取存储器(RAM)在制造期间通常经受器件检验测试。通常，设计这种检验测试以检测存储器阵列中的静态和动态缺陷。静态缺陷例如包括集成电路器件中的开路和短路缺陷。动态缺陷包括如产生计时灵敏缺陷的弱高导通或低导通晶体管等缺陷。
通常采用专用的集成电路器件测试器以进行制造检验测试。例如，这种集成电路器件测试器可用于对存储器阵列进行读/写检验周期测试。通常相对低速(例如20MHz)、低成本集成电路器件测试器足够用于检测存储器阵列中的静态缺陷。然而，需要极其昂贵的集成电路测试器来检测超高速存储器阵列中的动态缺陷。这种昂贵的高速集成电路测试器增加了这种器件的总制造成本。此外，对于包括大存储器阵列的集成电路器件，进行这种读/写测试所需要的周期时间与阵列的尺寸成比例增加。
为克服涉及测试集成电路器件的困难而做的尝试包括实现内建自测功能(BIST)电路。例如，集成电路高速缓冲存储器阵列可包含在存储器阵列上进行标准静态随机存取存储器(SRAM)13N March测试算法的电路。通常采用状态机随着采样数据输出的电路产生13N March测试算法并产生结果的信号。然后该信号再次与期望值比较以确定存储器阵列中是否存在缺陷。这种BIST电路通常在避免使用昂贵高速测试器的同时也能进行高速测试。
不幸的是，这些BIST例程一般只能对存储器阵列施加预编程的测试序列。随着这种存储器阵列的制造工艺的发展，制造测试技术人员通常研制了用于检测存储器阵列中的静态和动态缺陷的一种改进策略。
而且，这种用于检测缺陷的改进策略只能应用于将器件放入昂贵集成电路器件测试器中时进行的测试。因此，在不用昂贵测试器的情况下或在不重新设计电路器件的情况下，技术人员不能实现改进测试策略的优点。由于存储器技术的发展，特别是在窄的高速总线领域的发展(这通常以约1.6GHz的速度运行，用于与动态随机存取存储器(DRAM)一起使用)，为获得能以这种高操作频率测试存储模块或存储部件的高速测试器是很昂贵的。因此，昂贵高速硬件测试器的附加使用增加了确定硬件故障所需要的时间，更不必说大大增加了这些存储模块和存储部件的总制造成本。
附图说明
图1示出了根据本发明实施例的具有内建自测功能的存储模块；和
图2示出了根据本发明实施例的具有内建自测功能的存储部件。
具体实施方式
图1表示根据本发明实施例的具有内建自测功能(BIST)的存储模块。利用图1的存储模块100，不需要昂贵的外部高速测试器用于测试存储模块100。存储模块100如此构成，以便在不需要任何外部设备的情况下使用BIST。
图1中所示的存储模块100利用一组缓冲器130、140、150，以便提供与处理器部件如存储控制器(未示出)的接口，它们可能在不同于存储器件110、120如动态随机存取存储器(DRAM)器件的电压和/或频率下工作。在图1的实施例中，存储模块100采用了三个缓冲器结构：两个数据缓冲器1st130、2nd140、以及地址和指令缓冲器150。然而，第一与第二数据缓冲器130、140以及地址和指令缓冲器150可以安装到单个缓冲器件中，或者可同样使用附加的缓冲器部件。
在一个实施例中，内建自测功能(BIST)逻辑和电路结合了地址和指令缓冲器150。地址和指令缓冲器优选包括地址和指令发生器154，以便产生要传输给存储器件110、120用于测试的地址和指令以及测试数据，并且代替产生测试数据，BIST逻辑可利用从数据总线的存储控制器提取的已有数据作为测试数据。随着产生测试数据，地址和指令发生器154还产生比较测试数据，其用于将从存储器件110、120读取的测试数据与开始从地址和指令发生器154传输到存储器件110、120用于储存的测试数据(与比较测试数据相同)相比较。
在一个实施例中，由地址/指令发生器154产生的测试数据被传输到存储器件110、120并储存在其中。然后，从存储器件110读取被储存(写)在存储器件110、120中的测试数据并与比较测试数据相比较，该比较测试数据与测试数据相同也是由地址和指令发生器154产生的。可以在每一个数据缓冲器130、140中提供比较器145如“异或”(XOR)比较器，以便将从存储器件110、120读取的测试数据与由地址/指令发生器154提供的比较测试数据相比较。由比较器145确定该比较是否是匹配的或有失败的，然后结果优选传输给可设置在地址和指令缓冲器150内的测试结果/状态寄存器156。然后测试结果/状态寄存器156向外部器件如存储控制器提供测试状态或结果信号。由测试结果/状态寄存器156产生的测试状态/结果信号可利用两位信息组，表示例如下列状态：不能执行BIST(00)；执行BIST(01)；BIST无效(10)；BIST通过(11)。虽然图1示出了具有两个存储器件110、120的存储模块100，存储模块100不限于只有两个存储器件，可以采用任何合适数量的存储器件。
此外，不采用高速时钟信号进行测试，存储模块100可采用慢速时钟信号，只产生一个时钟，并利用在地址和指令缓冲器150中时钟倍增器152，以便倍增和向存储器件110、120分配时钟信号。因而，通过图1中所示的存储模块100，可独立于其它系统而测试存储模块100，并且不需要昂贵的高速测试器以测试存储器件110、120和在存储模块100本身内部的它们的连接。
图2表示根据本发明实施例的具有BIST的存储部件。如图2所示，BIST逻辑可完全设置在一个存储部件如缓冲器210和存储器件220内。即，每个存储部件可以独立于任何其它部件使用并对其自身进行测试。缓冲器210可以是地址和指令缓冲器150，或数据缓冲器130、140，如上面参照图1所述的。
BIST逻辑包括控制器260以进行BIST操作。控制器260优选接收时钟信号，并且还提供来自存储部件如缓冲器210或存储器件220的测试结果信号。与图1的地址和指令发生器154一样，控制器260适于产生测试数据并比较测试数据以测试缓冲器部件210的功能逻辑或存储器阵列250(这取决于存储部件的类型，例如缓冲器或存储器件)、或存储器件220。测试数据优选提供给功能逻辑或存储器阵列250，然后该测试数据传输到输入/输出接口230、240。测试数据还可以从控制器260直接传输到输入/输出接口230、240以测试输入/输出接口230、240。
输入/输出接口230、240设有反馈回路(loopback)，因而测试数据可以从输入/输出接点返回到比较寄存器270，以便比较来自输入/输出接口230、240的测试数据，最后达到测试功能逻辑或存储器阵列250的目的。控制器260适于产生比较测试数据并将其提供给比较寄存器270，以便比较寄存器270可比较从输入/输出接口230、240接收的测试数据与比较测试数据，从而确定是否匹配和测试是否成功。因而，比较寄存器270根据测试结果做出决定，并优选通过控制器260报告测试结果。比较寄存器270和控制器260可以在一单个器件内或公共电路内实现。
因此，通过采用带有BIST的存储部件如缓冲器210和存储器件220，在制造缓冲器210和存储器件220之后可进行本地自测试。然而，部件-级内建自测功能可以在制造和封装的各个阶段进行，包括在晶片探测阶段、在后封装期间、以及甚至在后组装期间。相应地，图2的存储部件210、220可以独立于其它部件进行测试，并且在测试存储部件210、220时不需要昂贵的高速测试器。
前面已经参照本发明的具体实施例进行了说明，应该理解在不脱离本发明的精神的情况下可以做很多修改。所附权利要求书趋于覆盖落入本发明的范围和精神范围内的这些修改。因此这里公开的实施例只是示意性的并不是限制性的，本发明的范围由所附权利要求书表示，而不是由前述说明表示，因此落入权利要求书的等效含义和范围内的所有修改都将包含在本发明。

Claims (53)

1、一种具有内建自测功能的存储部件，包括：
耦合到存储器阵列并具有反馈回路的输入/输出接口；
控制器，其向输入/输出接口传输输入/输出测试数据，并从输入/输出接口的反馈回路接收输入/输出测试数据；和
比较寄存器，将传输给输入/输出接口的输入/输出测试数据与从输入/输出接口接收的输入/输出测试数据进行比较。
2、根据权利要求1的存储部件，其中该存储部件是动态随机存取存储器(DRAM)。
3、根据权利要求1的存储部件，其中该存储部件是缓冲器。
4、根据权利要求3的存储部件，其中该缓冲器是地址和指令缓冲器。
5、根据权利要求3的存储部件，其中该缓冲器是数据缓冲器。
6、根据权利要求3的存储部件，其中该缓冲器是地址和指令以及数据缓冲器。
7、根据权利要求1的存储部件，其中比较寄存器根据传输给输入/输出接口的输入/输出测试数据与从该输入/输出接口接收的输入/输出测试数据的比较而产生一个测试结果。
8、根据权利要求1的存储部件，其中控制器适于向存储器阵列传输存储器阵列测试数据以在其中储存测试数据，并且从存储器阵列读取存储器阵列测试数据，以及比较寄存器适于将传输到存储器阵列的存储器阵列测试数据与从存储器阵列读取的存储器阵列测试数据相比较。
9、一种具有内建自测功能的存储部件，包括：
存储器阵列；
耦合到存储器阵列并具有反馈回路的输入/输出接口；
控制器，其向存储器阵列传输存储器阵列测试数据以储存存储器阵列测试数据，并从存储器阵列读取存储器阵列测试数据；和
比较寄存器，将传输给存储器阵列的的存储器阵列测试数据与从存储器阵列读取的存储器阵列测试数据进行比较。
10、根据权利要求9的存储部件，其中该存储部件是动态随机存取存储器(DRAM)。
11、根据权利要求9的存储部件，其中该存储部件是缓冲器。
12、根据权利要求11的存储部件，其中该缓冲器是地址和指令缓冲器。
13、根据权利要求11的存储部件，其中该缓冲器是数据缓冲器。
14、根据权利要求11的存储部件，其中该缓冲器是地址和指令以及数据缓冲器。
15、根据权利要求9的存储部件，其中比较寄存器根据传输给存储器阵列的存储器阵列测试数据与从存储器阵列读取的存储阵列测试数据的比较而产生一个测试结果。
16、一种测试具有内建自测功能的存储部件的方法，包括：
向具有反馈回路的输入/输出接口传输输入/输出测试数据；
从输入/输出接口的反馈回路接收输入/输出测试数据；和
将传输到输入/输出接口的输入/输出测试数据与从输入/输出接口接收的输入/输出测试数据相比较。
17、根据权利要求16的方法，其中该存储部件是动态随机存取存储器(DRAM)。
18、根据权利要求16的方法，其中该存储部件是缓冲器。
19、根据权利要求18的方法，其中该缓冲器是地址和指令缓冲器。
20、根据权利要求18的方法，其中该缓冲器是数据缓冲器。
21、根据权利要求18的方法，其中该缓冲器是地址和指令以及数据缓冲器。
22、根据权利要求16的方法，其中比较寄存器根据传输给输入/输出接口的输入/输出测试数据与从该输入/输出接口接收的输入/输出测试数据的比较而产生一个测试结果。
23、根据权利要求16的方法，还包括：
向存储器阵列传输存储器阵列测试数据；
在存储器阵列中储存存储器阵列测试数据；
从存储器阵列读取存储器阵列测试数据；和
将传输到存储器阵列的存储器阵列测试数据与从存储器阵列读取的存储器阵列测试数据相比较。
24、一种测试具有内建自测功能的存储部件的方法，包括：
向存储器阵列传输存储器阵列测试数据；
在存储器阵列中储存存储器阵列测试数据；
从存储器阵列读取存储器阵列测试数据；和
将传输到存储器阵列的存储器阵列测试数据与从存储器阵列读取的存储器阵列测试数据相比较。
25、根据权利要求24的方法，其中该存储部件是动态随机存取存储器(DRAM)。
26、根据权利要求24的方法，其中该存储部件是缓冲器。
27、根据权利要求26的方法，其中该缓冲器是地址和指令缓冲器。
28、根据权利要求26的方法，其中该缓冲器是数据缓冲器。
29、根据权利要求26的方法，其中该缓冲器是地址和指令以及数据缓冲器。
30、根据权利要求24的方法，其中比较寄存器根据传输给存储器阵列的存储器阵列测试数据与从存储器阵列读取的存储阵列测试数据的比较而产生一个测试结果。
31、一种具有内建自测功能的存储模块，包括：
至少一个存储部件；
适于向至少一个存储部件传输地址和指令数据以及测试数据的地址和指令缓冲器，其中地址和指令缓冲器包括寄存器以接收测试结果；和
至少一个数据缓冲器，以便从地址和指令缓冲器接收测试数据、从至少一个存储部件接收测试数据、并将从地址和指令缓冲器接收的测试数据与从该至少一个存储部件接收的测试数据相比较以便产生测试结果。
32、根据权利要求31的存储模块，其中地址和指令缓冲器以及数据缓冲器位于一个缓冲器芯片内。
33、根据权利要求31的存储模块，其中至少一个存储部件是动态随机存取存储器(DRAM)。
34、根据权利要求31的存储模块，其中地址和指令缓冲器包括时钟倍增器，以便接收时钟信号并使传输给至少一个存储部件和至少一个数据缓冲器的时钟信号倍增。
35、根据权利要求31的存储模块，其中地址和指令缓冲器包括地址和指令发生器以产生地址和指令数据。
36、根据权利要求31的存储模块，其中测试数据是通过存储控制器从数据总线获得的。
37、根据权利要求31的存储模块，其中寄存器从该至少一个数据缓冲器接收测试结果并作为以下状态之一报告测试结果：没有启动内建自测功能，启动内建自测功能，内建自测功能失败，以及内建自测功能通过。
38、根据权利要求31的存储模块，其中至少一个数据缓冲器利用异或(XOR)比较器将从地址和指令缓冲器接收的测试数据与从至少一个存储部件接收的测试数据相比较。
39、一种测试具有内建自测功能的存储模块的方法，该方法包括：
从地址和指令缓冲器向存储部件传输地址和指令数据以及测试数据；
从地址和指令缓冲器接收测试数据；
从存储部件接收测试数据；和
将从地址和指令缓冲器接收的测试数据与从存储部件接收的测试数据相比较，以便产生测试结果。
40、根据权利要求39的方法，其中在数据缓冲器中执行从地址和指令缓冲器接收测试数据、从存储部件接收测试数据以及比较测试数据。
41、根据权利要求40的方法，其中数据缓冲器以及地址和指令缓冲器位于一个缓冲器芯片内。
42、根据权利要求39的方法，其中存储部件是动态随机存取存储器(DRAM)。
43、根据权利要求39的方法，还包括：
通过地址和指令缓冲器的时钟倍增器接收时钟信号；
倍增时钟信号；和
向存储部件和数据缓冲器传输时钟信号。
44、根据权利要求39的方法，还包括：
从地址和指令缓冲器的地址和指令数据发生器产生地址和指令数据。
45、根据权利要求39的方法，还包括：
通过存储器控制器从数据总线获得测试数据。
46、根据权利要求39的方法，还包括：
在地址和指令缓冲器的寄存器中接收测试结果；和
作为以下状态之一报告来自寄存器的测试结果：没有启动内建自测功能，启动内建自测功能，内建自测功能失败，以及内建自测功能通过。
47、根据权利要求39的方法，其中将从地址和指令缓冲器接收的测试数据与从存储部件接收的测试数据相比较是通过利用异或(XOR)比较器的数据缓冲器执行的。
48、一种具有内建自测功能的存储模块，包括：
至少一个存储部件；
适于向至少一个存储部件传输地址和指令数据以及测试数据的地址和指令缓冲器，其中地址和指令缓冲器包括：
接收测试结果的寄存器，
接收时钟信号和倍增时钟信号用于传输的时钟倍增器，和
产生地址和指令数据的地址和指令发生器；和
至少一个数据缓冲器，以便从地址和指令缓冲器接收测试数据，从至少一个存储部件接收测试数据，以及将从地址和指令缓冲器接受的测试数据与从至少一个存储部件接收的测试数据相比较，由此产生测试结果。
49、根据权利要求48的存储模块，其中地址和指令缓冲器以及数据缓冲器位于一个缓冲器芯片内。
50、根据权利要求48的存储模块，其中该至少一个存储部件是动态随机存取存储器(DRAM)。
51、根据权利要求48的存储模块，其中测试数据是通过存储控制器从数据总线获得的。
52、根据权利要求48的存储模块，其中寄存器从至少一个数据缓冲器接收测试结果并作为以下状态之一报告测试结果：没有启动内建自测功能，启动内建自测功能，内建自测功能失败，以及内建自测功能通过。
53、根据权利要求48的存储模块，其中至少一个数据缓冲器利用异或(XOR)比较器将从地址和指令缓冲器接收的测试数据与从至少一个存储部件接收的测试数据相比较。
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