CN114968910A - 一种电路功能可裁剪的数字信号处理芯片 - Google Patents

一种电路功能可裁剪的数字信号处理芯片 Download PDF

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Abstract

本申请涉及一种电路功能可裁剪的数字信号处理芯片。所述处理芯片包括：主电路模块、多个内核子电路模块、多个高速外设子电路模块、多个低速外设子电路模块和多个输出选择电路；内核子电路模块、高速外设子电路模块和低速外设子电路模块分别连接对应的输出选择电路，每一输出选择电路连接主电路模块；输出选择电路包括多个二选一电路，每一二选一电路的第一输入端连接对应子电路模块的输出端，第二输入端连接固定的0电位或1电位，选择端连接主电路模块的使能端，输出端连接主电路模块；每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的供电端口。采用本发明芯片能够实现电路可裁剪功能，并降低处理器功耗。

Description

一种电路功能可裁剪的数字信号处理芯片
技术领域
本申请涉及集成电路技术领域，特别是涉及一种电路功能可裁剪的数字信号处理芯片。
背景技术
数字信号处理器是用来完成某种信号处理任务的处理器，其广泛应用于通信与信息系统、信号与信息处理、自动控制、雷达、航空航天、医疗、家用电器等许多领域。数字信号处理器可以快速实现信号的采集、变换、滤波、估值、增强、压缩、识别等，以得到符合使用者需要的信号形式。数字信号处理器由于仅仅执行信号处理任务，因此其功能结构单一，多款数字信号处理器之间往往具备统一的逻辑功能结构。通常来说，一个数字信号处理器芯片主要具备多个数字信号处理器内核、片上共享存储电路、片上数据网络电路、片上控制网络电路、DDR等高速外设电路、SPI等低速外设电路。芯片使用者主要根据信号处理任务所需的处理器内核数量、高低速外设种类选择不同型号的数字信号处理器芯片。
然而，由于芯片使用者对信号处理的需求是多样的，在选取数字信号处理器芯片时往往难以选取刚好满足使用者需求的芯片。例如，芯片使用者在进行某项数字信号处理时需要两个数字信号处理器内核和两个SRIO高速外设接口。A款数字信号处理器芯片包含两个数字信号处理器内核和一个SRIO高速外设接口，B款数字信号处理器芯片包含四个数字信号处理器内核和两个SRIO高速外设接口。芯片使用者选择A款数字信号处理器时将难以达到功能需求，而选择B款数字信号处理器时又会造成两个数字信号处理器内核功能浪费。此外，由于B款芯片存在两个额外的数字信号处理器内核，芯片使用者若选取B款芯片将导致整体数字信号处理系统的功耗显著增加，难以满足系统的功耗指标。因此，如何设计实现一款可裁剪电路功能的数字信号处理器芯片，将成为满足信号处理多样性需求的关键技术。
发明内容
基于此，有必要针对上述技术问题，提供一种电路功能可裁剪的数字信号处理芯片、装置、计算机设备和存储介质。
一种电路功能可裁剪的数字信号处理芯片，所述数字信号处理芯片包括：
主电路模块、多个内核子电路模块、多个高速外设子电路模块、多个低速外设子电路模块和多个输出选择电路；每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的输出选择电路，每一所述输出选择电路连接主电路模块；
所述输出选择电路包括多个二选一电路，每一所述二选一电路的第一输入端连接对应子电路模块的输出端，第二输入端连接固定的0电位或者1电位，选择端连接主电路模块的使能端，输出端连接主电路模块；
每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的供电端口。
在其中一个实施例中，还包括：所述主电路模块的使能端输出使能信号连接至对应输出选择电路的二选一电路的选择端。
在其中一个实施例中，还包括：所述二选一电路的选择端控制二选一电路的输出端；当选择端接收到有效的使能信号时，所述输出端将所述第一输入端的输入信号输出至主电路模块；当选择端接收到无效的使能信号时，所述输出端将所述第二输入端的输入信号输出至主电路模块。
在其中一个实施例中，还包括：所述多个高速外设子电路模块包括不同种类的高速外设子电路模块；所述高速外设子电路模块的种类包括DDR、SRIO、XGMAC、USB和PCIE。
在其中一个实施例中，还包括：所述多个低速外设子电路模块包括不同种类的低速外设子电路模块；所述低速外设子电路模块的种类包括EMIF、SPI、I2C、串口和UART。
在其中一个实施例中，还包括：所述二选一电路的第二输入端连接的固定电位与所述二选一电路的输出端在复位状态下的电位相同。
在其中一个实施例中，还包括：所述供电端口包括电源接口和地接口。
在其中一个实施例中，还包括：获取芯片使用者的信号处理需求；解析所述信号处理需求，得到所需要的内核处理器数量、高速外设种类及数量以及低速外设种类及数量，根据所述所需要的内核处理器数量、高速外设种类及数量以及低速外设种类及数量，得到所述数字信号处理芯片的需求子电路模块和待裁剪子电路模块；在主电路模块中将所述需求子电路模块的选择端设置为有效使能信号，并对所述需求子电路模块供电；在主电路模块中将所述待裁剪子电路模块的选择端设置为无效使能信号，并不对所述待裁剪子电路模块供电，得到所述芯片使用者所需要的数字信号处理芯片。
在其中一个实施例中，还包括：将所述需求子电路模块的电源端口连接电源、地端口接地。
在其中一个实施例中，还包括：将所述待裁剪子电路模块的电源端口和地端口悬空。
一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
主电路模块、多个内核子电路模块、多个高速外设子电路模块、多个低速外设子电路模块和多个输出选择电路；每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的输出选择电路，每一所述输出选择电路连接主电路模块；
所述输出选择电路包括多个二选一电路，每一所述二选一电路的第一输入端连接对应子电路模块的输出端，第二输入端连接固定的0电位或者1电位，固定电位的选择与输出端在复位状态下的电位相同，选择端连接主电路模块的使能端，输出端连接主电路模块；
每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的供电端口。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：
主电路模块、多个内核子电路模块、多个高速外设子电路模块、多个低速外设子电路模块和多个输出选择电路；每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的输出选择电路，每一所述输出选择电路连接主电路模块；
所述输出选择电路包括多个二选一电路，每一所述二选一电路的第一输入端连接对应子电路模块的输出端，第二输入端连接固定的0电位或者1电位，选择端连接主电路模块的使能端，输出端连接主电路模块；
每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的供电端口。
上述电路功能可裁剪的数字信号处理芯片、计算机设备和存储介质，通过对数字信号处理芯片的子电路划分为主电路模块、多个内核子电路模块、多个高速外设子电路模块、多个低速外设子电路模块，从而对各个子电路模块的输出端连接对应的输出选择电路，并将输出选择电路连接至主电路模块，并对各个子电路模块设置分配对应的供电端口，得到电路功能可裁剪的数字信号处理芯片，裁剪功能是通过主模块将二选一电路的选择端设置无效使能信号，并不对待裁剪子电路模块进行供电实现的。本发明实施例，针对多核数字信号处理芯片的功能结构特性，将数字信号处理器内核、高速外设和慢速外设等部件进行独立划分和独立供电，从而芯片使用者可根据所需的数字信号处理器内核数量、高速及低速外设所需的种类和数量调整芯片的部件使能信号以及电源供电，从而实现裁剪多核信号处理器芯片电路功能，降低芯片实际工作功耗。
附图说明
图1为一个实施例中电路功能可裁剪的数字信号处理芯片的电路结构示意图；
图2为一个实施例中为子电路模块连接电源端口的电路结构示意图；（a）为内核子电路模块连接电源端口的电路结构示意图，（b）为高速外设子电路模块连接电源端口的电路结构示意图，（c）为低速外设子电路模块连接电源端口的电路结构示意图；
图3为一个实施例中子电路模块输出端连接输出选择电路的电路结构示意图；（a）为内核子电路模块输出端连接输出选择电路的电路结构示意图，（b）为高速外设子电路模块输出端连接输出选择电路的电路结构示意图，（c）为低速外设子电路模块输出端连接输出选择电路的电路结构示意图；
图4为另一个实施例中在需求A下的数字信号处理芯片的电路功能裁剪示意图；
图5为一个实施例中在需求B下的数字信号处理芯片的电路功能裁剪示意图；
图6为一个实施例中计算机设备的内部结构图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本发明提出一种可裁剪电路功能的数字信号处理芯片。得到该芯片的方法是基于数字信号处理器功能结构将各个子电路模块进行划分，然后对处理器内核和高速、低速外设进行单独物理设计并分配单元供电端口，最后将各子电路部分与主电路部分进行集成。在保证满足数字信号处理需求的基础上，尽可能裁剪冗余的功能电路逻辑，降低多核数字信号处理器的功耗。
在一个实施例中，如图1所示，提供了一种电路功能可裁剪的数字信号处理芯片，包括：
主电路模块、多个内核子电路模块、多个高速外设子电路模块、多个低速外设子电路模块和多个输出选择电路；每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的输出选择电路，每一输出选择电路连接主电路模块；
输出选择电路包括多个二选一电路，每一二选一电路的第一输入端连接对应子电路模块的输出端，第二输入端连接固定的0电位或者1电位，选择端连接主电路模块的使能端，输出端连接主电路模块；
每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的供电端口。
在本实施例中，多个高速外设子电路模块包括不同种类的高速外设子电路模块；高速外设子电路模块的种类包括DDR、SRIO、XGMAC、USB和PCIE。多个低速外设子电路模块包括不同种类的低速外设子电路模块；低速外设子电路模块的种类包括EMIF、SPI、I2C、串口和UART。
上述电路功能可裁剪的数字信号处理芯片中，通过对数字信号处理芯片的子电路划分为主电路模块、多个内核子电路模块、多个高速外设子电路模块、多个低速外设子电路模块，从而对各个子电路模块的输出端连接对应的输出选择电路，并将输出选择电路连接至主电路模块，并对各个子电路模块设置分配对应的供电端口，得到电路功能可裁剪的数字信号处理芯片，裁剪功能是通过主模块将二选一电路的选择端设置无效使能信号，并不对待裁剪子电路模块进行供电实现的。本发明实施例，针对多核数字信号处理芯片的功能结构特性，将数字信号处理器内核、高速外设和慢速外设等部件进行独立划分和独立供电，从而芯片使用者可根据所需的数字信号处理器内核数量、高速及低速外设所需的种类和数量调整芯片的部件使能信号以及电源供电，从而实现裁剪多核信号处理器芯片电路功能，降低芯片实际工作功耗。
本发明的电路功能可裁剪的数字信号处理芯片的物理实现包括：
S10:基于多核数字信号处理电路功能结构将子电路进行划分，每一个处理器内核划分为一个单独的内核子电路模块，每一个高速外设子电路划分为单独的高速外设子电路模块，每一个低速外设子电路划分为单独的低速外设子电路模块，其余的片上共享存储电路、片上数据网络电路、片上控制网络电路，数据IO子电路等划分为主电路模块；
S20:针对主电路模块进行物理设计，并分配独立的供电端口；
S30:针对内核子电路模块进行物理设计，并为每一个内核子电路模块分配独立的供电端口；
S40:针对高速外设子电路模块进行物理设计，并为每一个高速外设子电路模块分配独立的供电端口；
S50:针对低速外设子电路模块进行物理设计，并为每一个低速外设子电路模块分配独立的供电端口；
S60:将内核子模块的输出端与对应的输出选择电路相连，输出选择电路的输出端与主电路相连；
S70:将高速外设子模块的输出端与对应的输出选择电路相连，输出选择电路的输出端与主电路相连；
S80:将低速外设子模块的输出端与对应的输出选择电路相连，输出选择电路的输出端与主电路相连；
S90:将单独完成物理设计的内核子电路模块，高速外设子电路模块，低速外设子电路模块与主电路模块进行物理集成，完成整体芯片的物理实现。
S100:芯片使用者根据数字信号处理的设计需求自由选择处理器内核数量、高速外设种类及数量、低速外设种类及数量，并在主电路模块中将上述需求子模块连接的输出选择电路中的二选一电路使能端设置为有效信号，并对所选取的模块进行供电。将未选取的内核子模块以及外设子模块视作待裁剪子电路模块，在主电路模块中将待裁剪子电路模块连接的输出选择电路中的二选一电路使能端置为无效信号，并不对上述模块进行供电。
输出选择电路中二选一电路的数量由输出选择电路对应连接的子电路模块的输出端端口数量决定。子电路模块连接输出选择电路，输出选择电路包括多个二选一电路，每一子电路模块包括多个输出端，二选一电路的第一输入端连接子电路模块的输出端，子电路模块输出端的数量即二选一电路的数量。
以图1对应的数字信号处理芯片为例，对芯片的物理实现以及有益效果作出说明：
1）首先基于芯片功能结构将处理器划分为内核子电路（内核0子电路、内核1子电路、内核2子电路、内核3子电路）、高速外设子电路（DDR0子电路、DDR1子电路、SRIO0子电路、SRIO1子电路、PCIE子电路）、低速外设子电路（EMIF子电路、SPI子电路、UART子电路）、主电路模块（其他子电路）四个部分；
2）针对内核0子电路进行单独的物理实现设计,并为内核0子电路分配电源端口VDD-C0，分配地端口VSS-C0；同理，为内核1-3子电路进行物理设计，并分配电源端口VDD-C1到VDD-C3，分配地端口VSS-C1到VSS-C3。
3）将内核0子电路的输出端与输出选择电路相连，输出选择电路的输出端与主模块电路相连，输出选择电路使能信号EN-C0由主模块电路产生，同理，将内核1至内核3子电路的输出端与输出选择电路相连，输出选择电路的输出端与主模块电路相连，选择电路使能信号EN-C1至EN-C3由主模块电路产生。
4）针对高速外设DDR0子电路进行单独的物理实现设计，并为DDR0子电路分配电源端口VDD-DDR0，分配地端口VSS-DDR0；同理，对DDR1、SRIO0、SRIO1、PCIE子电路进行物理设计实现，并分配电源端口VDD-DDR1、VDD-SRIO0、VDD-SRIO1、VDD-PCIE，分配地端口VSS-DDR1、VSS-SRIO0、VSS-SRIO1、VSS-PCIE；
5）将DDR0子电路的输出端与输出选择电路相连，输出选择电路的输出端与主模块电路相连，选择电路使能信号EN-DDR0由主模块电路产生，同理，将DDR1子电路、SRIO0子电路、SRIO1子电路、PCIE子电路的输出端与输出选择电路相连，输出选择电路的输出端与主模块电路相连，选择电路使能信号EN-DDR1、EN-SRIO0、EN-SRIO1、EN-PCIE由主模块电路产生。
6）针对低速外设子电路进行单独的物理实现设计。为EMIF子电路分配电源端口VDD-EMIF，分配地端口VSS-EMIF；为SPI子电路分配电源端口VDD-SPI，分配地端口VSS-SPI；为UART子电路分配电源端口VDD-UART，分配地端口VSS-UART；
7）将EMIF子电路的输出端与输出选择电路相连，输出选择电路的输出端与主模块电路相连，选择电路使能信号EN-EMIF由主模块电路产生；同理，将SPI子电路、UART子电路的输出端与输出选择电路相连，输出选择电路的输出端与主模块电路相连，选择电路使能信号EN-SPI、EN-UART由主模块电路产生。
8）针对主模块电路进行单独的物理实现设计，为主模块电路分配电源端口VDD，分配地端口VSS。将已完成的物理实现的各子模块集成到主模块中，完成整体芯片的物理实现。
通过有选择地对子电路模块进行组合和供电，实现电路可裁剪功能，并能够降低处理器功耗。
应该理解的是，虽然本发明的电路功能可裁剪的数字信号处理芯片的物理实现的各个步骤按照序号的顺序依次进行，但是这些步骤并不是必然按照序号指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，S10-S100中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，如图2所示，提供了一种子电路模块连接电源端口的电路结构示意图，供电端口包括电源接口（VDD）和地接口（VSS）。
在一个实施例中，如图3所示，提供了一种子电路模块输出端连接输出选择电路的电路结构示意图，主电路模块的使能端输出使能信号至对应连接的二选一电路的选择端，二选一电路的选择端控制二选一电路的输出端；当选择端接收到有效使能信号时，输出端将第一输入端的输入信号输出至主电路模块；当选择端接收到无效使能信号时，输出端将第二输入端的输入信号输出至主电路模块。在图3中，EN-C0即内核0子电路对应连接的二选一电路的选择端，即内核0子电路的使能端。
在一个实施例中，二选一电路的第二输入端连接的固定电位与二选一电路的输出端在复位状态下的电位相同。
在一个实施例中，数字信号处理芯片的电路裁剪方法包括：获取芯片使用者的信号处理需求；解析信号处理需求，得到所需要的内核处理器数量、高速外设种类及数量以及低速外设种类及数量，根据所需要的内核处理器数量、高速外设种类及数量以及低速外设种类及数量，得到数字信号处理芯片的需求子电路模块和待裁剪子电路模块；在主电路模块中将需求子电路模块的选择端设置为有效使能信号，并对需求子电路模块供电；在主电路模块中将待裁剪子电路模块的选择端设置为无效使能信号，并不对待裁剪子电路模块供电，得到芯片使用者所需要的数字信号处理芯片。对需求子电路模块供电包括：将需求子电路模块的电源端口连接电源、地端口接地。不对待裁剪子电路模块供电包括：将待裁剪子电路模块的电源端口和地端口悬空。
基于图1所示的数字信号处理芯片，以图4和图5对应的电路功能裁剪实施例对本发明的数字信号处理芯片的有益效果做出进一步的说明：
在一个实施例中，如图4所示，提供了一种在需求A下的数字信号处理芯片的电路功能裁剪示意图，芯片使用者A在进行某项数字信号处理时的需求A为：需要2个处理器内核，2个DDR高速接口，1个SRIO高速接口，1个EMIF低速接口。该使用者可通过如下配置对芯片进行裁剪：将芯片的VDD-C0、VDD-C1、VDD-DDR0、VDD-DDR1、VDD-SRIO0、VDD-EMIF连接VDD电源端口，VSS-C0、VSS-C1、VSS-DDR0、VSS-DDR1、VSS-SRIO0、VSS-EMIF连接VSS地端口，其他电源和地端口悬空，通过主模块电路将EN-C0、EN-C1、EN-DDR0、EN-DDR1、EN-SRIO0、EN-EMIF使能信号设置为有效，将其他使能信号设置为无效。通过上述步骤即可将处理器芯片裁剪为只包含使用者所需功能电路的芯片。
在一个实施例中，如图5所示，提供了一种在需求B下的数字信号处理芯片的电路功能裁剪示意图，芯片使用者B在进行某项数字信号处理时的需求B为：需要4个处理器内核，1个PCIE高速接口，1个SRIO高速接口，1个EMIF低速接口，1个SPI低速接口。该使用者可通过如下配置对芯片进行裁剪：将整体芯片的VDD-C0、VDD-C1、VDD-C2、VDD-C3、VDD-SRIO0、VDD-PCIE、VDD-EMIF、VDD-UART连接VDD电源，VSS-C0、VSS-C1、VSS-C2、VSS-C3、VSS-SRIO0、VSS-PCIE、VSS-EMIF、VSS-UART连接VSS地，通过主模块电路将EN-C0、EN-C1、EN-C2、EN-C3、EN-PCIE、EN-SRIO0、EN-EMIF、EF-UART使能信号设置为有效，将其他使能信号设置为无效。通过上述步骤即可将处理器芯片裁剪为只包含使用者所需功能电路的芯片。
通过上述实施例可以看出本发明可对芯片进行自由裁剪，在满足芯片使用者功能需求的前提下减少芯片的冗余电路，从而降低芯片的功耗。
在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图6所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种电路功能可裁剪的数字信号处理芯片。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
本领域技术人员可以理解，图6中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
在一个实施例中，提供了一种计算机设备，包括存储器和处理器，该存储器存储有计算机程序，该处理器执行计算机程序时实现上述实施例中方法的步骤。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述实施例中方法的步骤。
本领域普通技术人员可以理解实现上述实施例数字信号处理芯片中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各数字信号处理芯片的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种电路功能可裁剪的数字信号处理芯片，其特征在于，所述芯片包括：
主电路模块、多个内核子电路模块、多个高速外设子电路模块、多个低速外设子电路模块和多个输出选择电路；每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的输出选择电路，每一所述输出选择电路连接主电路模块；
所述输出选择电路包括多个二选一电路，每一所述二选一电路的第一输入端连接对应子电路模块的输出端，第二输入端连接固定的0电位或者1电位，选择端连接主电路模块的使能端，输出端连接主电路模块；
每一内核子电路模块、每一高速外设子电路模块和每一低速外设子电路模块分别连接对应的供电端口。
2.根据权利要求1所述的数字信号处理芯片，其特征在于，所述主电路模块的使能端输出使能信号连接至对应输出选择电路的二选一电路的选择端。
3.根据权利要求1所述的数字信号处理芯片，其特征在于，所述二选一电路的选择端控制二选一电路的输出端；
当选择端接收到有效使能信号时，所述输出端将所述第一输入端的输入信号输出至主电路模块；
当选择端接收到无效使能信号时，所述输出端将所述第二输入端的输入信号输出至主电路模块。
4.根据权利要求1所述的数字信号处理芯片，其特征在于，所述多个高速外设子电路模块包括不同种类的高速外设子电路模块；所述高速外设子电路模块的种类包括DDR、SRIO、XGMAC、USB和PCIE。
5.根据权利要求1所述的数字信号处理芯片，其特征在于，所述多个低速外设子电路模块包括不同种类的低速外设子电路模块；所述低速外设子电路模块的种类包括EMIF、SPI、I2C、串口和UART。
6.根据权利要求1所述的数字信号处理芯片，其特征在于，所述数字信号处理芯片还包括：
所述二选一电路的第二输入端连接的固定电位与所述二选一电路的输出端在复位状态下的电位相同。
7.根据权利要求1所述的数字信号处理芯片，其特征在于，所述供电端口包括电源接口和地接口。
8.根据权利要求1-7任一项所述的数字信号处理芯片，其特征在于，所述数字信号处理芯片的电路裁剪方法包括：
获取芯片使用者的信号处理需求；
解析所述信号处理需求，得到所需要的内核处理器数量、高速外设种类及数量以及低速外设种类及数量，根据所述所需要的内核处理器数量、高速外设种类及数量以及低速外设种类及数量，得到所述数字信号处理芯片的需求子电路模块和待裁剪子电路模块；
在主电路模块中将所述需求子电路模块的选择端设置为有效使能信号，并对所述需求子电路模块供电；
在主电路模块中将所述待裁剪子电路模块的选择端设置为无效使能信号，并不对所述待裁剪子电路模块供电，得到所述芯片使用者所需要的数字信号处理芯片。
9.根据权利要求8所述的数字信号处理芯片，其特征在于，所述对所述需求子电路模块供电包括：
将所述需求子电路模块的电源端口连接电源、地端口接地。
10.根据权利要求8所述的数字信号处理芯片，其特征在于，所述不对所述待裁剪子电路模块供电包括：
将所述待裁剪子电路模块的电源端口和地端口悬空。
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