KR102132540B1 - 메모리 디바이스 및 그것의 내장 셀프 테스트 방법 - Google Patents

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Abstract

[목적] 본 발명은 메모리 디바이스 및 그것의 내장 셀프 테스트 방법을 제공한다.
[해결 수단] 메모리 디바이스는, 셀프 테스트 회로와, 메모리 셀 어레이와, 전원 전압 발생기와, 로우 리던던트 어드레스 치환 회로를 포함한다. 셀프 테스트 회로는, 셀프 테스트 데이터 신호와 전원 전압 제어 신호를 생성하는데 이용된다. 메모리 셀 어레이는, 셀프 테스트 데이터 신호를 수신해, 셀프 테스트 에러 신호를 출력한다. 전원 전압 발생기는, 전원 전압 제어 신호에 근거해 전원 전압을 생성한다. 로우 리던던트 어드레스 치환 회로는, 전원 전압과 셀프 테스트 에러 신호를 수신해, 리던던트 워드 라인 어드레스를 메모리 셀 어레이에 제공한다. 전원 전압 발생기는, 전원 전압이 내장 셀프 테스트 모드에 있어서 일반 모드 보다 작아지도록 배치된다.

Description

메모리 디바이스 및 그것의 내장 셀프 테스트 방법{MEMORY DEVICE AND BUILT-IN SELF TEST METHOD THEREOF}
본 발명은 반도체 디바이스에 관한 것이며, 특히 메모리 디바이스 및 그것의 내장 셀프 테스트 방법에 관한 것이다.
메모리 테스트에 있어서, 동작 초기화 후에, 로우 리던던트 어레이의 병행 테스트 모드에 의해, 내장 셀프 테스트(built-in　self-test, BIST)에서 검출된 불량 비트를 치환해, 메모리의 신뢰성을 향상시킬 수 있다. 그러나, 공지의 내장 셀프 테스트는, 통상 동작에서 사용되는 전원 전압 및 검출 시간을 이용하고 있어 불량 비트가 용이하게 검출되지 않는다.
본 발명은, 내장 셀프 테스트 기간의 전원 전압을 내려, 불량 비트의 검출율을 향상시키는 메모리 디바이스 및 그것의 내장 셀프 테스트 방법을 제공한다.
본 발명은, 셀프 테스트 회로와, 메모리 셀 어레이와, 전원 전압 발생기와, 로우 리던던트 어드레스 치환 회로를 포함하는 메모리 디바이스를 제공한다. 셀프 테스트 회로는, 셀프 테스트 데이터 신호와 전원 전압 제어 신호를 생성하는데 이용된다. 메모리 셀 어레이는, 셀프 테스트 회로에 결합되어 셀프 테스트 데이터 신호를 수신해, 셀프 테스트 에러 신호를 출력한다. 전원 전압 발생기는, 셀프 테스트 회로에 결합되어 전원 전압 제어 신호에 근거해 전원 전압을 생성한다. 로우 리던던트 어드레스 치환 회로는, 전원 전압과 셀프 테스트 에러 신호를 수신해, 리던던트 워드 라인 어드레스를 메모리 셀 어레이에 제공한다. 전원 전압 발생기는, 전원 전압이 내장 셀프 테스트 모드에 있어서 일반 모드 보다 작아지도록 배치된다.
본 발명은, 메모리 셀 어레이와, 셀프 테스트 회로와, 전원 전압 발생기와, 로우 리던던트 어드레스 치환 회로를 포함하는 메모리 디바이스의 내장 셀프 테스트 방법을 제공한다. 내장 셀프 테스트 방법은, 상기 셀프 테스트 회로에 의해 셀프 테스트 데이터 신호와 전원 전압 제어 신호를 생성하는 단계와, 상기 메모리 셀 어레이에 의해 셀프 테스트 데이터 신호를 수신해 셀프 테스트 에러 신호를 출력하는 단계와, 상기 전원 전압 발생기에 의해 전원 전압 제어 신호에 근거해 전원 전압을 생성하는 단계와, 상기 로우 리던던트 어드레스 치환 회로에 의해 전원 전압과 셀프 테스트 에러 신호를 수신해 리던던트 워드 라인 어드레스를 메모리 셀 어레이에 제공하는 단계를 포함한다. 전원 전압은, 내장 셀프 테스트 모드에 있어서 일반 모드 보다 작다.
상술한 바에 기초하여, 본 발명의 실시 형태에 있어서, 상기 메모리 디바이스는, 내장 셀프 테스트 모드에 있어서, 전원 전압 발생기에서 생성한 전원 전압을 내려, 불량 비트를 비교적 용이하게 검출하여 메모리 디바이스의 신뢰성을 향상시킨다.
본 발명의 상술한 특징과 이점을 더욱 명확화 하기 위해서, 이하에, 실시예를 들어 도면과 함께 상세한 내용을 설명한다.
[도 1] 본 발명의 실시 형태에 근거해 도시되는 메모리 디바이스의 블록 모식도이다.
[도 2] 본 발명의 실시 형태에 근거해 도시되는 전원 전압 발생기의 블록 모식도이다.
[도 3] 본 발명의 실시 형태에 근거해 도시되는 전원 전압 검출 회로의 회로 모식도이다.
[도 4] 본 발명의 실시 형태에 근거해 도시되는 내장 셀프 테스트 방법의 플로우 차트이다.
[도 5] 본 발명의 다른 실시 형태에 근거해 도시되는 메모리 제어 회로의 블록 모식도이다.
[도 6] 본 발명의 다른 실시 형태에 근거해 도시되는 검출 시간 조정 회로의 회로 모식도이다.
[도 7] 본 발명의 다른 실시 형태에 근거해 도시되는 내장 셀프 테스트 방법의 플로우 차트이다.
도 1을 참조하면, 본 실시 형태에 있어서, 메모리 디바이스(100)는, 셀프 테스트 회로(110)와, 메모리 셀 어레이(120)와, 전원 전압 발생기(130)와, 메모리 제어 회로(140)와, 로우 어드레스 버퍼 및 셀렉터(150)와, 로우 디코더(160)와, 로우 리던던트 어드레스 치환 회로(170)를 포함한다. 셀프 테스트 회로(110)는, 리셋 신호 RESETB와 클록 신호 IntCLK에 근거해, 셀프 테스트 데이터 신호 BISTDA를 메모리 셀 어레이(120)에 제공하고, 전원 전압 제어 신호 TVPPL를 전원 전압 발생기(130)에 제공하고, 내장 셀프 테스트 신호 TBIST를 메모리 제어 회로(140)와 로우 어드레스 버퍼 및 셀렉터(150)에 제공하도록 배치된다. 메모리 셀 어레이(120)는, 예를 들면, 복수의 다이나믹 RAM 셀을 포함하고, 본 발명은, 메모리 셀 어레이(120)의 종류 및 구조를 한정하지 않는다. 메모리 셀 어레이(120)는, 메인 메모리 셀 어레이(180)와 리던던트 메모리 블록(190)을 포함하고, 리던던트 메모리 블록(190) 내에 리던던트 로우 및 리던던트 칼럼이 배치되고, 리던던트 로우 및 리던던트 칼럼은, 리던던트 메모리 셀을 갖고, 메인 메모리 셀 어레이(180)의 불량 또는 고장난 메모리 셀을 치환하여, 메모리 디바이스(100)의 통상 기능을 유지하는데 이용한다. 메모리 셀 어레이(120)는, 셀프 테스트 데이터 신호 BISTDA를 수신해, 에러를 나타내는 셀프 테스트 에러 신호 BISTFAIL를 로우 리던던트 어드레스 치환 회로(170)에 제공한다. 로우 리던던트 어드레스 치환 회로(170)는, 셀프 테스트 에러 신호 BISTFAIL에 근거해, 리던던트 워드 라인 어드레스 RWL를 출력해, 메인 메모리 셀 어레이(180)의 에러가 검출된 워드 라인 어드레스 WL를 리던던트 메모리 블록(190)의 리던던트 워드 라인 어드레스 RWL로 치환한다. 전원 전압 발생기(130)는, 셀프 테스트 회로(110)에 결합되어 전원 전압 제어 신호 TVPPL에 근거해 전원 전압 VPP을 생성한다. 로우 디코더(160)와 로우 리던던트 어드레스 치환 회로(170)는, 전원 전압 VPP을 수신해, 로우 디코더(160)와 로우 리던던트 어드레스 치환 회로(170)를 구동해, 각각 메인 메모리 셀 어레이(180)의 워드 라인 어드레스 WL 및 리던던트 워드 라인 어드레스 RWL를 출력한다. 메모리 제어 회로(140)는, 셀프 테스트 회로(110)와 메모리 셀 어레이(120) 사이에 결합되어 내장 셀프 테스트 신호 TBIST에 근거해, 어드레스 버퍼 제어 신호 ADB 및 테스트 모드 신호 PTEST를 제공한다. 로우 어드레스 버퍼 및 셀렉터(150)는, 어드레스 버퍼 제어 신호 ADB를 수신해 로우 어드레스 신호(미도시)를 선택적으로 조정한다. 메모리 셀 어레이(120)는, 테스트 모드 신호 PTEST를 수신해, 테스트 모드 신호 PTEST에 근거해, 메모리 셀 어레이(120)를 일반 모드 또는 내장 셀프 테스트 모드에 배치시킨다.
실시 형태에 있어서, 메모리 디바이스(100)는, 일반 모드 또는 내장 셀프 테스트 모드에 배치할 수 있고, 전원 전압 VPP은, 내장 셀프 테스트 모드에 있어서 일반 모드 보다 작다. 예를 들면, 전원 전압 발생기(130)는, 일반 모드의 전원 전압 VPP을 2.9 V에 배치하고, 내장 셀프 테스트 모드의 전원 전압 VPP을 2.7 V에 배치한다. 실시 형태에 있어서, 하이 논리 레벨의 리셋 신호 RESETB에 의해 메모리 디바이스(100)를 내장 셀프 테스트 모드에 배치한다.
도 2를 참조하면, 전원 전압 발생기(130)는, 전원 전압 검출 회로(210)와 전원 전압 발생 회로(220)를 포함한다. 전원 전압 검출 회로(210)는, 셀프 테스트 회로(110)에 결합되고, 전원 전압 검출 회로(210)는, 셀프 테스트 회로(110)가 제공하는 전원 전압 제어 신호 TVPPL에 근거해 전원 전압 조정 신호 VPPUP를 생성한다. 전원 전압 발생 회로(220)는 전원 전압 조정 신호 VPPUP를 수신해 전원 전압 VPP을 생성한다.
도 3을 참조하면, 전원 전압 검출 회로(210)는, 인버터 INV1와, 인버터 INV2와, 분압 회로(320)와, 증폭기 AMP와, 인버터 INV3를 포함한다. 인버터 INV1는, 전원 전압 제어 신호 TVPPL를 수신해 반전하여, 제1 제어 신호 VINV1를 생성한다. 인버터 INV2는, 인버터 INV1에 결합되어 제1 제어 신호 VINV1를 수신 및 반전하여 제2 제어 신호 VINV2를 생성하도록 배치된다. 분압 회로(320)는, 인버터 INV2에 결합되어 제1 제어 신호 VINV1 및 제2 제어 신호 VINV2에 근거해 전원 전압 VPP을 분압하여 제1 전압 V1을 생성하도록 배치된다. 증폭기 AMP는, 분압 회로(320)에 결합되어 제1 전압 V1과 참조 전압 VREF를 수신한다. 증폭기 AMP는, 제1 전압 V1과 참조 전압 VREF 차이를 증폭해, 전원 전압 조정 신호 VPPUP를 생성하는데 이용된다. 참조 전압 VREF은, 내부에서 생성되는 기준 전위이며, 여기서는, 참조 전압 VREF은, 1.0 V로 설정할 수 있다.
실시 형태에 있어서, 분압 회로(320)는, 전송 게이트 TM1와 저항열RS을 포함하고, 저항열은, 저항 R1와 저항 R2와 저항 R3을 포함한다. 실시 형태에 있어서, 저항 R1을 저항 R3의 1.7배와 같아지도록 배치하고, 저항 R2을 저항 R3의 0. 2배가 되도록 배치해도 괜찮지만, 본 발명은, 저항열의 배치 비율을 한정하지 않는다. 저항 R1, 저항 R2, 저항 R3은 직렬 결합되고, 또한, 전원 전압 VPP와 접지 전압 GND 사이에 직렬로 결합되어 분압 저항을 제공해, 제1 전압 V1를 생성하는데 이용되어도 괜찮다. 전송 게이트 TM1는, 저항열RS 중 적어도 하나의 저항과 서로 병렬 접속되고, 예를 들면, 저항 R2이다. 전송 게이트 TM1는, 제1 제어 신호 VINV1와 제2 제어 신호 VINV2에 근거해 온 또는 오프로 하여, 상기 분압 저항을 조정해 제1 전압 V1을 생성할 수 있다.
예를 들면, 제1 제어 신호 VINV1가 로우 논리 레벨이고, 제2 제어 신호 VINV2가 하이 논리 레벨이면, 전송 게이트 TM1는 온하여 저항 R2의 양단을 단락시켜, 분압 저항이 변경해, 제1 전압 V1을 올린다. 반대로, 제1 제어 신호 VINV1가 하이 논리 레벨이고, 제2 제어 신호 VINV2가 로우 논리 레벨이면, 전송 게이트 TM1는 오프하여, 분압 저항이 변경해, 제1 전압 V1을 내린다.
증폭기 AMP는, 분압 회로(320)에 결합되어 제1 전압 V1과 참조 전압 VREF 차이를 증폭하는데 이용된다. 실시 형태에 있어서, 증폭기 AMP는, 또한 인버터 INV3를 통해 전원 전압 조정 신호 VPPUP를 생성한다. 여기서, 증폭기는 유효 증폭기로 구성되지만, 본 발명은 증폭기의 종류를 한정하지 않는다.
예를 들면, 일반 모드하에서는, 전원 전압 제어 신호 TVPPL는 로우 논리 레벨이며, 전송 게이트 TM1는 온 되지 않아, 저항 R2를 고려해야 한다. 전원 전압이 2.9 V이상일 때, 제1 전압 V1은 1 V이상이며, 증폭기 AMP는 하이 논리 레벨을 출력하고, 전원 전압 조정 신호 VPPUP는 로우 논리 레벨이며, 전원 전압 발생 회로(220)를 무효로 한다. 전원 전압 VPP가 2.9 V미만일 때, 제1 전압 V1은 1 V미만이며, 전원 전압 조정 신호 VPPUP는, 하이 논리 레벨이며, 전원 전압 발생 회로(220)를 유효하게 하여, 전원 전압 VPP을 2.9 V로 올린다.
내장 셀프 테스트 모드하에서는, 전원 전압 제어 신호 TVPPL는 하이 논리 레벨이며, 전송 게이트 TM1는 온인 것으로부터, 저항 R2를 무시할 수 있다. 전원 전압이 2.7 V이상일 때, 제1 전압 V1은 1 V이상이며, 증폭기 AMP는, 하이 논리 레벨을 출력하고, 전원 전압 조정 신호 VPPUP는, 로우 논리 레벨이며, 전원 전압 발생 회로(220)를 무효로 한다. 전원 전압 VPP가 2.7 V미만일 때, 제1 전압 V1은 1 V미만이며, 전원 전압 조정 신호 VPPUP는, 하이 논리 레벨이며, 전원 전압 발생 회로(220)를 유효하게 하여, 전원 전압 VPP을 2.7 V로 올린다.
따라서, 실시 형태에 있어서, 메모리 디바이스(100)가 일반 모드하에 배치될 때, 전원 전압 발생기(130)는, 전원 전압 VPP을 2.9 V에 배치할 수 있다. 메모리 디바이스(100)가 내장 셀프 테스트 모드하에 배치될 때, 전원 전압 발생기(130)는, 전원 전압 VPP을 2.7 V로 내릴 수 있다.
도 4를 참조하면, 스텝 S410에서는, 셀프 테스트 회로(110)는, 내장 셀프 테스트 신호 TBIST와 전원 전압 제어 신호 TVPPL를 생성한다. 이어서, 스텝 S420에서는, 메모리 셀 어레이(120)는, 셀프 테스트 데이터 신호 BISTDA를 수신해, 셀프 테스트 에러 신호 BISTFAIL를 출력한다. 스텝 S430에서는, 전원 전압 발생기(130)는, 전원 전압 제어 신호 TVPPL에 근거해 전원 전압 VPP을 생성한다. 스텝 S440에서는, 로우 리던던트 어드레스 치환 회로(170)는, 전원 전압 VPP와 셀프 테스트 에러 신호 BISTFAIL를 수신해, 리던던트 워드 라인 어드레스 RWL를 메모리 셀 어레이(120)에 제공한다. 여기서, 전원 전압은, 내장 셀프 테스트 모드에 있어서 일반 모드 보다 작다.
도 5를 참조하면, 도 5는, 본 발명의 다른 실시 형태에 근거해 도시되는 메모리 제어 회로의 블록 모식도이다. 다른 실시 형태에 있어서, 메모리 제어 회로(140)는, 검출 시간 조정 회로(540)를 포함한다. 검출 이네이블 신호 SE와 내장 셀프 테스트 신호 TBIST에 근거해, 조정 완료 검출 이네이블 신호 SE1와 조정 완료 검출 이네이블 신호 SE2가 메모리 셀 어레이(120)에 제공되도록 배치된다. 검출 시간 조정 회로(540)에 의해 내장 셀프 테스트 모드에 있어서 메모리 셀 어레이(120)를 읽어내는 검출 시간을 일반 모드의 검출 시간보다 작게 할 수 있다. 여기서, 검출 시간은, 워드 라인 신호 WL가 로우 논리 레벨로부터 하이 논리 레벨까지 필요로 하는 시간의 길이이다.
도 6을 참조하면, 검출 시간 조정 회로(540)는 제1 논리 회로 LC1와, 지연 회로 D1와, 제2 논리 회로 LC2를 포함한다. 제1 논리 회로 LC1는, 검출 이네이블 신호 SE와 내장 셀프 테스트 신호 TBIST에 대해 논리 연산을 실행해, 제1 논리 신호 L1를 생성한다. 지연 회로 D1는, 제1 논리 회로 LC1에 결합되어 제1 논리 신호 L1의 출력을 지연한다, 예를 들면, 1 ns지연하도록 배치된다. 지연 회로 D1의 출력은 제2 논리 회로 LC2에 결합되고, 제2 논리 회로 LC2는 검출 이네이블 신호 SE와 지연 회로 D1의 출력에 대해 논리 연산을 실행해, 조정 완료 검출 이네이블 신호 SE1와 조정 완료 검출 이네이블 신호 SE2를 생성한다. 여기서, 조정 완료 검출 이네이블 신호 SE1와 조정 완료 검출 이네이블 신호 SE2는 검출 시간을 조정하는데 이용된다.
다른 실시 형태에 있어서, 메모리 디바이스(100)가 일반 모드에 배치될 때, 검출 시간 조정 회로(540)는, 조정 완료 검출 이네이블 신호 SE1와 조정 완료 검출 이네이블 신호 SE2를 지연한다. 메모리 디바이스(100)가 내장 셀프 테스트 모드에 배치될 때, 검출 시간 조정 회로(540)는, 조정 완료 검출 이네이블 신호 SE1와 조정 완료 검출 이네이블 신호 SE2를 지연하지 않는다. 따라서, 메모리 디바이스(100)가 내장 셀프 테스트 모드에 배치될 때, 검출 시간 조정 회로(540)에 생성되는 조정 완료 검출 이네이블 신호 SE1, SE2의 천이 시간은, 일반 모드에 배치되는 것보다도 빠르다.
다른 실시 형태에 있어서, 제1 논리 회로 LC1는, 인버터 INV4와 인버터 INV5와 NAND 게이트 NAND1를 포함한다. 인버터 INV4와 인버터 INV5는, 각각 검출 이네이블 신호 SE와 내장 셀프 테스트 신호 TBIST를 반전해 반전 검출 이네이블 신호 SEB와 반전 내장 셀프 테스트 신호 TBISTB를 생성한다. NAND 게이트 NAND1는, 인버터 INV4와 인버터 INV5의 출력에 결합되어 반전 검출 이네이블 신호 SEB와 반전 내장 셀프 테스트 신호 TBISTB에 대해 NAND 논리 연산을 실행해, 제1 논리 신호 L1를 생성하는데 이용된다.
예를 들면, 메모리 디바이스(100)가 일반 모드에 배치될 때, 내장 셀프 테스트 신호 TBIST는 로우 논리 레벨이며(여기서는 0으로 한다), 따라서, 반전 내장 셀프 테스트 신호 TBISTB는 하이 논리 레벨이다(여기서는 1로 한다). 검출 이네이블 신호 SE가 0에서 1로 천이할 때, 반전 검출 이네이블 신호 SEB는 1에서 0으로 천이하고, 제1 논리 신호 L1는, 0에서 1로 천이한다.
반대로, 메모리 디바이스(100)가 내장 셀프 테스트 모드에 배치될 때, 내장 셀프 테스트 신호 TBIST는 1이며, 따라서, 반전 내장 셀프 테스트 신호 TBISTB는 0이다. 이와 같이, 제1 논리 신호 L1는 1로 고정된다. 제1 논리 신호 L1는 1로 고정되기 때문에 천이하지 않고, 지연 회로 D1는, 등가상, 제1 논리 신호 L1에 지연 효과는 없다.
제2 논리 회로 LC2는, NAND 게이트 NAND2와, 인버터 INV6와, 인버터 INV7와, 인버터 INV8와, 인버터 INV9를 포함한다. NAND 게이트 NAND2는, 지연 회로 D1에 결합되고, NAND 게이트 NAND2는, 검출 이네이블 신호 SE와 지연 회로 D1의 출력에 대해 NAND 논리 연산을 실행해, 조정 완료 검출 이네이블 신호 SEN를 생성하는데 이용된다. 인버터 INV6와 인버터 INV7는, 버퍼로서 직렬 결합되고, NAND 게이트 NAND2의 출력에 결합되어, 조정 완료 검출 이네이블 신호 SEN를 수신해 조정 완료 검출 이네이블 신호 SE1를 생성하는데 이용된다. 동일하게, 인버터 INV8와 인버터 INV9는, 버퍼로서 직렬 결합되고, NAND 게이트 NAND2의 출력에 결합되어, 조정 완료 검출 이네이블 신호 SEN를 수신해 조정 완료 검출 이네이블 신호 SE2를 생성하는데 이용된다. 여기서, 조정 완료 검출 이네이블 신호 SE2와 조정 완료 검출 이네이블 신호 SE1는, 조정 완료 검출 이네이블 신호 SEN와 같다.
예를 들면, 메모리 디바이스(100)가 일반 모드에 배치될 때, 제1 논리 신호 L1의 천이 시간은, 지연 회로 D1에 의해 뒤로(예를 들면, 1 ns지연) 지연되고, 따라서, 조정 완료 검출 이네이블 신호 SE1와 조정 완료 검출 이네이블 신호 SE2의 천이 시간도 1 ns지연된다. 반대로, 메모리 디바이스(100)가 내장 셀프 테스트 모드에 배치될 때, 제1 논리 신호 L1는 천이하지 않고, 따라서, 조정 완료 검출 이네이블 신호 SE1와 조정 완료 검출 이네이블 신호 SE2의 천이 시간은 지연되지 않는다. 따라서, 다른 실시 형태에 있어서, 메모리 디바이스(100)가 내장 셀프 테스트 모드하에 배치되면, 그 검출 시간은 일반 모드에 비해 짧다. 내장 셀프 테스트 모드하의 검출 시간은, 예를 들면, 일반 모드 보다 1 ns 짧아도 좋다.
도 7을 참조하면, 도 7은, 본 발명의 다른 실시 형태에 근거해 도시되는 내장 셀프 테스트 방법의 플로우 차트이다. 스텝 710에서는, 메모리 디바이스(100)는 온 하여 메모리 디바이스(100) 내의 신호와 내부 파라미터를 초기화한다. 스텝 720에서는, 메모리 디바이스(100)는, 리던던트 어드레스(redundancy　address)를 읽어 들여, 백업 메모리 어드레스를 제공하는데 이용되고, 메모리 디바이스(100)가 내장 셀프 테스트 모드 종료 후, 일반 모드에서 검출된 불량 비트를 치환하도록 한다. 리던던트 메모리 어드레스는, 리던던트 워드 라인 어드레스 RWL를 포함한다. 스텝 730에서는, 메모리 디바이스(100)는, 전원 전압 VPP와 검출 시간을 내려, 테스트 환경을 악화하여, 불량 비트가 용이하게 검출되도록 한다. 이어서, 스텝 740에서는, 메모리 디바이스(100)는 내장 셀프 테스트 모드로 들어가, 내장 셀프 테스트를 실행한다. 내장 셀프 테스트 완료 후, 스텝 750을 실행해, 메모리 디바이스(100)는, 전원 전압 VPP와 검출 시간을 일반 모드와 동일한 수치까지 올린다. 계속해서, 스텝 760에서는, 메모리 디바이스(100)는 일반 모드로 돌아온다.
이상으로부터, 본 발명의 실시 형태에 있어서, 상기 메모리 디바이스는, 내장 셀프 테스트 모드에 있어서, 전원 전압 발생기에서 생성한 전원 전압을 내려, 일반 모드하에 대해, 불량 비트가 비교적 용이하게 검출되도록 하여, 메모리 디바이스의 신뢰성을 향상시킨다. 또한, 본 발명의 다른 실시 형태에 있어서, 상기 메모리 디바이스는, 검출 시간 조정 회로를 더 포함하고, 내장 셀프 테스트 모드에 있어서, 상기 메모리 셀 어레이를 읽어내는 검출 시간을 내리는데 이용되어 불량 비트가 한층 더 용이하게 검출되도록 하여, 메모리 디바이스의 신뢰성을 한층 더 향상시킨다.
본 명세서는 이상의 실시예와 같이 나타냈지만, 본 발명을 한정하기 위한 것은 아니고, 당업자가 본 발명의 정신 범위로부터 일탈하지 않는 범위에 있어서, 변경 또는 수정하는 것이 가능하기 때문에, 본 발명의 보호 범위는 특허청구범위에서 한정한 것의 기준으로 한다.
본 발명이 제공하는 메모리 디바이스는, 내장 셀프 테스트에 있어서, 전원 전압 발생기에서 생성한 전원 전압을 내리는 것으로, 일반 모드하에 있어서, 불량 비트가 비교적 용이하게 검출되도록 하여, 메모리 디바이스의 신뢰성을 향상시킨다. 또한, 본 발명의 다른 실시 형태에 있어서, 메모리 디바이스는, 검출 시간 조정 회로를 더 포함하고, 내장 셀프 테스트 모드에 있어서, 검출 시간을 내리는데 이용되어 불량 비트가 한층 더 용이하게 검출되도록 하여, 메모리 디바이스의 신뢰성을 한층 더 향상시킨다.
100：메모리 디바이스 120：메모리 셀 어레이
110：셀프 테스트 회로 130：전원 전압 발생기
140：메모리 제어 회로
150：로우 어드레스 버퍼 및 셀렉터
160：로우 디코더 INV1~9：인버터
170：로우 리던던트 어드레스 치환 회로 320：분압 회로
180：메인 메모리 셀 어레이 540：검출 시간 조정 회로
190：리던던트 메모리 블록 RESETB：리셋 신호
210：전원 전압 검출 회로 IntCLK：클록 신호
220：전원 전압 발생 회로 TVPPL：전원 전압 제어 신호
TBIST：내장 셀프 테스트 신호
BISTDA：셀프 테스트 데이터 신호
BISTFAIL：셀프 테스트 에러 신호
RWL：리던던트 워드 라인 어드레스
WL：워드 라인 어드레스
VPP：전원 전압
ADB：어드레스 버퍼 제어 신호
PTEST：테스트 모드 신호
AMP：증폭기
TM1：전송 게이트
RS：저항열
R1, R2, R3：저항
GND：접지 전압
TVPPL：전원 전압 제어 신호
VREF：참조 전압
VINV1：제1 제어 신호
VINV2：제2 제어 신호
V1：제1 전압
VPPUP：전원 전압 조정 신호
LC1：제1 논리 회로
D1：지연 회로
LC2：제2 논리 회로
NAND1, NAND2：NAND 게이트
SE：검출 이네이블 신호
TBIST：내장 셀프 테스트 신호
SEB：반전 검출 이네이블 신호
TBISTB ：반전 내장 셀프 테스트 신호
L1：제1 논리 신호
SEN, SE1, SE2：조정 완료 검출 이네이블 신호
S410, S420, S430, S440, S710, S720, S730, S740, S750, S760：스텝

Claims (11)

  1. 메모리 디바이스이며,
    셀프 테스트 데이터 신호와, 전원 전압 제어 신호를 생성하도록 배치되고, 리셋 신호에 근거해 시동되어, 상기 메모리 디바이스를 일반 모드로부터 내장 셀프 테스트 모드로 치환하는 셀프 테스트 회로와,
    상기 셀프 테스트 회로에 결합되어, 상기 셀프 테스트 데이터 신호를 수신해, 셀프 테스트 에러 신호를 출력하는 메모리 셀 어레이와,
    상기 셀프 테스트 회로에 결합되어, 상기 전원 전압 제어 신호에 근거해 워드 라인 전원 전압을 생성하는 전원 전압 발생기와,
    상기 워드 라인 전원 전압과 상기 셀프 테스트 에러 신호를 수신해, 리던던트 워드 라인 어드레스를 상기 메모리 셀 어레이에 제공하는 로우 리던던트 어드레스 치환 회로
    를 포함하고,
    상기 전원 전압 발생기는, 상기 워드 라인 전원 전압이 내장 셀프 테스트 모드에 있어서 일반 모드보다 작도록 배치되는
    메모리 디바이스.
  2. 제1항에 있어서,
    상기 전원 전압 발생기는,
    상기 셀프 테스트 회로에 결합되고, 상기 전원 전압 제어 신호에 근거해 전원 전압 조정 신호를 생성하는 전원 전압 검출 회로와,
    상기 전원 전압 검출 회로에 결합되어, 상기 전원 전압 조정 신호에 근거해 상기 워드 라인 전원 전압을 생성하는 전원 전압 발생 회로
    를 포함하는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 전원 전압 검출 회로는,
    상기 전원 전압 제어 신호에 근거해 상기 워드 라인 전원 전압을 분압하여 제1 전압을 생성하는 분압 회로와,
    상기 분압 회로에 결합되어, 상기 제1 전압과 참조 전압과의 차이를 증폭하여, 상기 전원 전압 조정 신호를 생성하는데 이용되는 증폭기
    를 포함하는 메모리 디바이스.
  4. 제3항에 있어서,
    상기 분압 회로는,
    분압 저항을 제공하는데 이용되는 저항열과,
    상기 저항열 중 적어도 하나의 저항과 서로 병렬 접속되고, 상기 전원 전압 제어 신호에 근거해 상기 분압 저항을 조정하여, 상기 제1 전압을 조정하는 전송 게이트
    를 포함하는 메모리 디바이스.
  5. 제4항에 있어서,
    상기 전원 전압 검출 회로는,
    상기 전원 전압 제어 신호를 반전해 제1 제어 신호를 생성하는데 이용되는 제1 인버터와,
    상기 제1 제어 신호를 반전해 제2 제어 신호를 생성하는데 이용되는 제2 인버터
    를 더 포함하고,
    상기 전송 게이트는, 상기 제1 제어 신호와 상기 제2 제어 신호를 수신하는
    메모리 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 셀프 테스트 회로와 상기 메모리 셀 어레이 사이에 결합되고, 상기 셀프 테스트 회로가 생성한 내장 셀프 테스트 신호를 수신하도록 배치되는 메모리 제어 회로
    를 더 포함하고,
    상기 메모리 제어 회로는,
    검출 이네이블 신호와 상기 내장 셀프 테스트 신호에 근거해, 제1 조정 완료 검출 이네이블 신호와 제2 조정 완료 검출 이네이블 신호를 상기 메모리 셀 어레이에 제공하여, 상기 내장 셀프 테스트 모드에 있어서 상기 메모리 셀 어레이를 읽어내는 검출 시간을 상기 일반 모드 보다 작게 하도록 배치되는 검출 시간 조정 회로
    를 포함하는 메모리 디바이스.
  7. 제6항에 있어서,
    상기 검출 시간 조정 회로는,
    상기 검출 이네이블 신호와 상기 내장 셀프 테스트 신호에 대해 논리 연산을 실행해, 제1 논리 신호를 생성하도록 배치되는 제1 논리 회로와,
    상기 제1 논리 회로에 결합되어, 상기 제1 논리 신호를 지연하도록 배치되는 지연 회로와,
    상기 지연 회로에 결합되어 상기 검출 이네이블 신호와 상기 지연 회로의 출력에 대해 논리 연산을 실행해, 상기 제1 조정 완료 검출 이네이블 신호와 상기 제2 조정 완료 검출 이네이블 신호를 생성하도록 배치되는 제2 논리 회로
    를 포함하는 메모리 디바이스.
  8. 메모리 셀 어레이와, 셀프 테스트 회로와, 전원 전압 발생기와, 로우 리던던트 어드레스 치환 회로를 포함하는 메모리 디바이스의 내장 셀프 테스트 방법이며,
    상기 셀프 테스트 회로에 의해 셀프 테스트 데이터 신호와 전원 전압 제어 신호를 생성하는 단계와,
    상기 메모리 셀 어레이에 의해 상기 셀프 테스트 데이터 신호를 수신해, 셀프 테스트 에러 신호를 출력하는 단계와,
    상기 전원 전압 발생기에 의해 상기 전원 전압 제어 신호에 근거해 워드 라인 전원 전압을 생성하는 단계와,
    상기 로우 리던던트 어드레스 치환 회로에 의해 상기 워드 라인 전원 전압과 상기 셀프 테스트 에러 신호를 수신해, 리던던트 워드 라인 어드레스를 상기 메모리 셀 어레이에 제공하는 단계
    를 포함하고,
    상기 워드 라인 전원 전압은, 내장 셀프 테스트 모드에 있어서 일반 모드보다 작은
    내장 셀프 테스트 방법.
  9. 제8항에 있어서,
    상기 워드 라인 전원 전압을 생성하는 단계는,
    상기 전원 전압 제어 신호에 근거해 전원 전압 조정 신호를 생성하는 단계와,
    상기 전원 전압 조정 신호에 근거해 상기 워드 라인 전원 전압을 생성하는 단계
    를 포함하는 내장 셀프 테스트 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 메모리 셀 어레이를 읽어내는 검출 시간을 조정하여, 상기 검출 시간을 상기 내장 셀프 테스트 모드에 있어서 상기 일반 모드 보다 작게 하는 단계
    를 더 포함하는 내장 셀프 테스트 방법.
  11. 제10항에 있어서,
    상기 메모리 셀 어레이를 읽어내는 검출 시간을 조정하는 단계는,
    검출 이네이블 신호와 상기 셀프 테스트 회로가 생성한 내장 셀프 테스트 신호에 대해 논리 연산을 실행해 제1 논리 신호를 생성하는 단계와,
    상기 제1 논리 신호의 출력을 지연하는 단계와,
    상기 검출 이네이블 신호와 상기 지연의 출력에 대해 논리 연산을 실행해 제1 조정 완료 검출 이네이블 신호와 제2 조정 완료 검출 이네이블 신호를 생성하는 단계와,
    상기 제1 조정 완료 검출 이네이블 신호와 상기 제2 조정 완료 검출 이네이블 신호를 상기 메모리 셀 어레이에 제공하는 단계
    를 더 포함하는 내장 셀프 테스트 방법.
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