CN111292795B

CN111292795B - 存储器的内建自测试系统

Info

Publication number: CN111292795B
Application number: CN201910435177.7A
Authority: CN
Inventors: 彭涛
Original assignee: Spreadtrum Communications Shanghai Co Ltd
Current assignee: Spreadtrum Communications Shanghai Co Ltd
Priority date: 2019-05-23
Filing date: 2019-05-23
Publication date: 2022-02-01
Anticipated expiration: 2039-05-23
Also published as: CN111292795A

Abstract

一种存储器的内建自测试系统，包括：N个存储器接口模块及一一对应耦接的N个存储器，且N个存储器接口模块相同，其中：第i个存储器接口模块包括：自测试控制器、第一选择器、第二选择器、第三选择器、第四选择器、第五选择器及自测试结果寄存器，所述第四选择器适于接收外部控制信号，并根据所述外部控制信号选择输出所述第四选择器的第一输入端的数据或者所述第四选择器的第二输入端的数据；所述第五选择器适于接收外部控制信号，并根据所述外部控制信号输出所述第五选择器的第一输入端的数据或者所述第五选择器的第二输入端的数据。采用上述方案，能够减小存储器的内建自测试系统对芯片的面积的占用，进而减小芯片面积，降低芯片的成本。

Description

存储器的内建自测试系统

技术领域

本发明实施例涉及通信技术领域，尤其涉及一种存储器的内建自测试系统。

背景技术

目前，存储器的内建自测试(Mmemory Built-in Self Test，MBIST)中，在芯片设计时加入芯片内部的测试专用逻辑电路，采用测试专用逻辑电路测试芯片内部的存储器。LV Flow为对芯片存储器附近插入MBIST电路的集成环境，将LV Flow加入至芯片的具体电路中后，需在测试专用逻辑电路中增加一个用于提高存储器附近组合逻辑测试覆盖率的旁路寄存器。

然而，旁路寄存器的数量与存储器的数据位宽一致，当芯片中使用的存储器较多时，旁路寄存器的数目较多，占用较大的芯片面积。

发明内容

本发明实施例解决的技术问题是旁路寄存器占用的芯片面积较大。

为解决上述技术问题，本发明实施例提供一种存储器的内建自测试系统，包括：N个存储器接口模块及一一对应耦接的N个存储器，且N个存储器接口模块相同，其中：第i个存储器接口模块包括：自测试控制器、第一选择器、第二选择器、第三选择器、第四选择器、第五选择器及自测试结果寄存器，1≤i≤N；所述自测试控制器分别与所述第一选择器的第二输入端、所述第二选择器的第二输入端、所述第三选择器的第二输入端、所述自测试结果寄存器的输出端耦接；所述第一选择器的输出端与第i个存储器的地址输入端耦接；所述第二选择器的输出端分别与所述第i个存储器的数据输入端以及所述第四选择器的第二输入端耦接；所述第三选择器的第一输入端与所述第五选择器的输出端耦接，所述第三选择器的输出端与所述第四选择器的第一输入端耦接；所述第四选择器的输出端与所述自测试结果寄存器的输入端耦接；所述第四选择器适于接收外部控制信号，并根据所述外部控制信号选择输出所述第四选择器的第一输入端的数据或者所述第四选择器的第二输入端的数据；所述第五选择器的第一输入端与所述第i个存储器的输出端耦接；所述第五选择器的第二输入端与所述自测试结果寄存器输出端耦接；所述第五选择器适于接收外部控制信号，并根据所述外部控制信号输出所述第五选择器的第一输入端的数据或者所述第五选择器的第二输入端的数据。

可选的，所述自测试控制器适于向所述第三选择器的第二输入端输入移进信号，以将外部数据移进自测试逻辑以及接收所述自测试结果寄存器输出第i个存储器的自测试结果，并将所述第i个存储器的自测试结果扫描至芯片外。

可选的，所述第一选择器的第一输入端适于接收功能地址。

可选的，所述第二选择器的第一输入端适于接收功能数据。

可选的，在芯片测试阶段，所述外部控制信号为低电平信号，所述第四选择器输出所述第二选择器输出的数据，所述第五选择器输出所述第i个存储器输出的数据；所述自测试结果寄存器用于存储所述第i个存储器的测试结果，并在测试结束时，将所述第i个存储器的测试结果扫描至所述芯片外。

可选的，在芯片扫描测试时，所述外部控制信号为低电平信号，所述第四选择器输出所述第二选择器输出的数据，所述第五选择器输出所述第i个存储器输出的数据；所述自测试结果寄存器用于观测所述自测试结果寄存器输入端的组合逻辑，以及所述自测试结果寄存器的输出端的组合逻辑；当所述外部控制信号为高电平信号时，所述自测试结果寄存器用于观测所述第i个存储器的数据输入端的组合逻辑以及控制所述第i个存储器的输出逻辑。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

存储器的内建自测试系统中包括N个存储器接口模块及与其一一对应耦接的N个存储器，N个存储器接口模块相同，且每个存储器接口模块包括自测试控制器、若干个选择器及自测试结果寄存器，自测试结果寄存器的输入端与第四选择器的输出端耦接，自测试结果寄存器的输出端分别与自测试控制器及第五选择器的第二输入端耦接。第四选择器以及第五选择器，均适于接收外部控制信号，第四选择器可以根据外部控制信号选择输出第四选择器的第一输入端的数据或者第四选择器的第二输入端的数据；第五选择器可以根据外部控制信号选择输出第五选择器的第一输入端的数据或者第五选择器的第二输入端的数据，从而通过外部控制信号，可以控制自测试结果寄存器在存储器的内建自测试系统的不同的阶段实现复用，既可以实现现有技术中的自测试结果寄存器的功能，又可以实现现有技术中的旁路寄存器的功能。每个存储器对应的存储器接口模块相比现有技术中减少一个旁路寄存器，增加一个选择器，由于选择器占用芯片的面积小于旁路寄存器占用芯片的面积，从而可以减小存储器的内建自测试系统对芯片的面积的占用，进而减小芯片面积，降低芯片的成本。

附图说明

图1是现有技术中的存储器的内建自测试系统的结构示意图；

图2是本发明实施例中的一种存储器的内建自测试系统的结构示意图。

具体实施方式

现有技术中的存储器的内建自测试系统中，将LV Flow加入到芯片的具体电路中后，LV Flow用于对芯片存储器附近插入MBIST电路的集成环境。自测试结果寄存器(Go_ID_Reg，下文简称为Go_ID寄存器)仅作为MBIST功能电路中的一部分，LV Flow会专门在电路中增加用于提高存储器附近组合逻辑测试覆盖率的旁路寄存器。

参照图1所给出的现有技术中的一种存储器的内建自测试系统的结构示意图。存储器15的数据输入端DATA和输出端Q并联一组旁路寄存器Mem_bp Reg。通过外部控制信号Memory Bypass可以控制二选一选择器13选择输出存储器的输出端Q的数据或者输出旁路寄存器Mem_bp Reg输出端Q的数据。

旁路寄存器Mem_bp Reg包括时钟信号输入端Clk。Go_ID寄存器包括时钟信号输入端Clk。

在芯片正常工作时，二选一选择器11选择输出第一输入端0接收的功能地址Func_Addr，二选一选择器12选择输出第一接收端0接收的功能数据Func_Data。

在芯片测试阶段，自测试控制器18可以输出自测试控制信号Bist mode至二选一选择器11和二选一选择器12，控制二选一选择器11输出自测试控制器18输入的自测试地址Bist_Addr，并将自测试地址Bist_Addr输入存储器15的地址输入端ADDR，以及通过自测试控制信号Bist_mode控制二选一选择器12输出自测试控制器18输入的自测试数据Bist_Data，并将自测试数据Bist_Data输入至存储器15的数据输入端DARA。二选一选择器13输出的存储器测试结果经二选一选择器14输入至Go_ID寄存器17，Go_ID寄存器17用于存储存储器测试结果，并在测试结束时将存储器测试结果扫描至芯片外(Shift_out)，此时旁路寄存器Mem_bp Reg闲置。

此外，自测试控制器18还可以通过输入移入信号Shift_in，将与自测试相关的数据写入自测试逻辑。

进入芯片扫描阶段时，Go_ID寄存器17用于观测Go_ID寄存器17的输入端的组合逻辑和Go_ID寄存器17的输出端的组合逻辑。旁路寄存器Mem_bp Reg16用于观测存储器15的数据输入端DATA的组合逻辑，以及在外部控制信号Memory bypass拉高，也即外部控制信号Memory bypass为高电平信号时，控制存储器15的输出端Q的输出逻辑。

综上，旁路寄存器Mem_bp Reg16仅在芯片扫描时工作，若存储器15数目较多的情景下，需要需要较多的旁路寄存器Mem_bp Reg16，从而旁路寄存器Mem_bp Reg16需要占用较大的芯片面积。

在本发明实施例中，通过外部控制信号，可以控制自测试结果寄存器在存储器的内建自测试系统的不同的阶段实现复用，既可以实现现有技术中的自测试结果寄存器的功能，又可以实现现有技术中的旁路寄存器的功能。每个存储器对应的存储器接口模块相比现有技术中减少一个旁路寄存器，增加一个选择器，由于选择器占用芯片的面积小于旁路寄存器占用芯片的面积，从而可以减小存储器的内建自测试系统对芯片的面积的占用，进而减小芯片面积，降低芯片的成本。

为使本发明实施例的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图2，给出了本发明实施中的一种存储器的内建自测试系统的结构示意图。

在具体实施中，存储器的内建自测试系统可以包括N个存储器接口模块，与N个存储器接口模块分别一一对应耦接的N个存储器。N个存储器接口模块结构相同，下面以第i个存储器接口模块为例，对存储器接口模块的结构进行具体说明，1≤i≤N。

在具体实施中，第i个存储器接口模块20可以包括：自测试控制器26、第一选择器21、第二选择器22、第三选择器23、第四选择器24、第五选择器25及自测试结果寄存器(GO_ID_Reg，可简称为GO_ID寄存器)28，其中：

所述自测试控制器26分别与所述第一选择器21的第二输入端1、所述第二选择器22的第二输入端1、所述第三选择器23的第二输入端1、所述GO_ID寄存器28的输出端Q耦接。

所述第一选择器21的输出端与第i个存储器27的地址输入端ADDR耦接。

所述第二选择器22的输出端分别与所述第i个存储器27的数据输入端DATA以及所述第四选择器24的第二输入端1耦接。

所述第三选择器23的第一输入端0与所述第五选择器25的输出端耦接，所述第三选择器23的输出端与所述第四选择器24的第一输入端0耦接。

所述第四选择器24的输出端与GO_ID寄存器28的输入端D耦接；所述第四选择器24适于接收外部控制信号Memory bypass，并可以根据外部控制信号Memory bypass选择输出第四选择器24的第一输入端0的数据或者所述第四选择器24的第二输入端1的数据。

例如，当外部控制信号为高电平信号时，第四选择器24选择输出第二输入端1的数据。又如，当外部控制信号Memory bypass为低电平信号时，第四选择器24选择输出第一输入端0的数据。

所述第五选择器25的第一输入端0与所述第i个存储器27的输出端Q耦接；所述第五选择器25的第二输入端1与GO_ID寄存器28输出端Q耦接；所述第五选择器25适于接收外部控制信号Memory bypass，并可以根据所述外部控制信号Memory bypass输出所述第五选择器25的第一输入端0的数据或者所述第五选择器25的第二输入端1的数据。

例如，当外部控制信号Memory bypass为高电平信号时，第五选择器25选择输出第二输入端1的数据。又如，当外部控制信号Memory bypass为低电平信号时，第五选择器25选择输出第一输入端0的数据。

在具体实施中，GO_ID寄存器28包括时钟信号输入端Clk。

在存储器的内建自测试过程中，当处于芯片测试阶段，自测试控制器26向第一选择器21和第二选择器22输入自测试控制信号Bist_mode，以控制第一选择器21输出第二输入端1的自测试地址Bist_Addr，第一选择器21将自测试地址Bist_Addr输入至第i个存储器27的地址输入端ADDR；以及控制第二选择器22输出第二输入端1的自测试数据Bist_Data输入至第i个存储器27的数据输入端DATA。外部控制信号Memory bypass拉低，也即外部控制信号Memory bypass为低电平信号，第五选择器25选择输出第一输入端0的数据，也即输出第i个存储器27的输出端Q输出的存储器测试结果。第三选择器23选择输出第一输入端0的输入数据，第四选择器24在外部控制信号拉低时，选择输出第一输入端0的数据，从而存储器测试结果输入至GO_ID寄存器28，GO_ID寄存器28可以用于存储存储器测试结果。

此外，自测试控制器26可以发送移进信号(Shift_in)至第三选择器23的第二输入端1，以将自测试相关的一些外部数据移进自测试逻辑。自测试控制器26还可以在芯片测试结束之后，将存储器测试结果从GO_ID寄存器28扫描至芯片外(Shift_out)。

在进入扫描测试时，外部控制信号Memory bypass拉低，也即外部控制信号Memorybypass为低电平信号，GO_ID寄存器28用于观测GO_ID寄存器28的输入端D的组合逻辑，以及GO_ID寄存器28的输出端Q的输出的组合逻辑。当外部控制信号Memory bypass拉高，也即外部控制信号Memory bypass为高电平信号时，GO_ID寄存器28用于观测第i个存储器27的数据输入端DATA的组合逻辑，以及控制第i个存储器27的输出端Q的输出逻辑。

在具体实施中，第一选择器21、第二选择器22、第三选择器23、第四选择器24及第五选择器25均可以采用二选一选择器。

由上述方案可知，存储器的内建自测试系统中包括N个存储器接口模块及与其一一对应耦接的N个存储器，N个存储器接口模块相同，且每个存储器接口模块包括自测试控制器、若干个选择器及自测试结果寄存器，自测试结果寄存器的输入端与第四选择器的输出端耦接，自测试结果寄存器的输出端分别与自测试控制器及第五选择器的第二输入端耦接。第四选择器以及第五选择器，均适于接收外部控制信号，第四选择器可以根据外部控制信号选择输出第四选择器的第一输入端的数据或者第四选择器的第二输入端的数据；第五选择器可以根据外部控制信号选择输出第五选择器的第一输入端的数据或者第五选择器的第二输入端的数据，从而通过外部控制信号，可以控制自测试结果寄存器在存储器的内建自测试系统的不同的阶段实现复用，既可以实现现有技术中的自测试结果寄存器的功能，又可以实现现有技术中的旁路寄存器的功能。每个存储器对应的存储器接口模块相比现有技术中减少一个旁路寄存器，增加一个选择器，由于选择器占用芯片的面积小于旁路寄存器占用芯片的面积，从而可以减小存储器的内建自测试系统对芯片的面积的占用，进而减小芯片面积，降低芯片的成本。

在第i个存储器27正常工作时，第一选择器21可以选择输出第一输入端0接收的功能地址Func_Addr。第二选择器22可以选择输出第一输入端0接收的功能数据Func_Data。此时，第五选择器25选择输出第一输入端0接收的数据，也即将存储器27的输出端Q输出的数据输出，存储器27的输出端的数据输出(Memory output)。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种存储器的内建自测试系统，其特征在于，包括：N个存储器接口模块及一一对应耦接的N个存储器，且N个存储器接口模块相同，其中：第i个存储器接口模块包括：自测试控制器、第一选择器、第二选择器、第三选择器、第四选择器、第五选择器及自测试结果寄存器，1≤i≤N；

所述自测试控制器分别与所述第一选择器的第二输入端、所述第二选择器的第二输入端、所述第三选择器的第二输入端、所述自测试结果寄存器的输出端耦接；

所述第一选择器的输出端与第i个存储器的地址输入端耦接；

所述第二选择器的输出端分别与所述第i个存储器的数据输入端以及所述第四选择器的第二输入端耦接；

所述第三选择器的第一输入端与所述第五选择器的输出端耦接，所述第三选择器的输出端与所述第四选择器的第一输入端耦接；

所述第四选择器的输出端与所述自测试结果寄存器的输入端耦接；所述第四选择器用于接收外部控制信号，并根据所述外部控制信号选择输出所述第四选择器的第一输入端的数据或者所述第四选择器的第二输入端的数据；

所述第五选择器的第一输入端与所述第i个存储器的输出端耦接；所述第五选择器的第二输入端与所述自测试结果寄存器输出端耦接；所述第五选择器用于接收外部控制信号，并根据所述外部控制信号输出所述第五选择器的第一输入端的数据或者所述第五选择器的第二输入端的数据。

2.根据权利要求1所述的存储器的内建自测试系统，其特征在于，所述自测试控制器用于向所述第三选择器的第二输入端输入移进信号，以将外部数据移进自测试逻辑以及接收所述自测试结果寄存器输出第i个存储器的自测试结果，并将所述第i个存储器的自测试结果扫描至芯片外。

3.根据权利要求1所述的存储器的内建自测试系统，其特征在于，所述第一选择器的第一输入端用于接收功能地址。

4.根据权利要求1所述的存储器的内建自测试系统，其特征在于，所述第二选择器的第一输入端用于接收功能数据。

5.根据权利要求1～4任一项所述的存储器的内建自测试系统，其特征在于，在芯片测试阶段，所述外部控制信号为低电平信号，所述第四选择器输出所述第二选择器输出的数据，所述第五选择器输出所述第i个存储器输出的数据；所述自测试结果寄存器用于存储所述第i个存储器的测试结果，并在测试结束时，将所述第i个存储器的测试结果扫描至所述芯片外。

6.根据权利要求1～4任一项所述的存储器的内建自测试系统，其特征在于，在芯片扫描测试时，所述外部控制信号为低电平信号，所述第四选择器输出所述第二选择器输出的数据，所述第五选择器输出所述第i个存储器输出的数据；所述自测试结果寄存器用于观测所述自测试结果寄存器输入端的组合逻辑，以及所述自测试结果寄存器的输出端的组合逻辑；当所述外部控制信号为高电平信号时，所述自测试结果寄存器用于观测所述第i个存储器的数据输入端的组合逻辑以及控制所述第i个存储器的输出逻辑。