CN106205692B - 存储器控制器与存储器模块 - Google Patents

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Abstract

本发明提供一种存储器控制器与存储器模块，本发明的存储器控制器，耦接在一外部装置与一存储器之间。该存储器控制器包括用以与该存储器进行沟通的一第一界面、用以与该外部装置进行沟通的一第二界面以及一控制逻辑。控制逻辑用以控制该第一界面与该第二界面，其中该控制逻辑设定该第二界面为一接收模式，以接收该外部装置输入的一测试数据，且设定该第一界面为一传送模式，以传送该测试数据给该存储器；该控制逻辑在一预定时间后，设定该第一界面为该接收模式，以接收该存储器回传的一测试结果，并设定该第二界面为该传送模式，以将该测试结果传送给该外部装置。

Description

存储器控制器与存储器模块
技术领域
本发明为一种存储器控制器与一种存储器模块，特别是具有同步机制的一种存储器控制器与一种存储器模块。
背景技术
现今数据储存装置常以快闪存储器(FLASH memory)为储存媒体，常用作：记忆卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬盘碟(SSD)…等产品。另外有一种应用是采多芯片封装、将快闪存储器芯片与控制芯片包装在一起--称为嵌入式快闪存储器模块(eMMC)。
内嵌式多媒体卡的封装方式一般采用球格阵列(BGA)的封装型式，近来则因为多芯片封装(multi-chip package,eMCP)的出现，使得嵌入式快闪存储器模块多采用此种封装。内嵌式多芯片封装整合存储器，如双倍速率(double data rate,DDR)动态随机存取存储器，于内嵌式多媒体卡(eMMC)的同一封装结构内。多芯片封装(MCP)的架构可让存储器更薄，更适用于行动电子装置之中。
以多芯片封装的嵌入式快闪存储器模块，或是具有双倍速率动态随机存取存储器的内嵌式多芯片封装的芯片，在测试上必须从电路板上额外拉出一个测试点，以便测试的机台可以进行测试，而这样的测试方式会造成测试速度无法提升，而且为了节省输入输出(Input/Output)端的数量，会采用共用界面的方式，而为了避免造成界面时序的错误，会使得测试的速度降低，以免造成测试错误。此外，传统内嵌式多芯片封装的嵌入式快闪存储器模块的除错电路(debug circuit)是设计在最后一级的电路，容易造成数据抖动的错误，也会影响了测试的效率。
发明内容
为解决已知的问题，本发明提供具有同步机制的一种存储器控制器与一种存储器模块。
本发明的一实施例提供一种存储器控制器，耦接在一外部装置与一存储器之间。该存储器控制器包括用以与该存储器进行沟通的一第一界面、用以与该外部装置进行沟通的一第二界面以及一控制逻辑。控制逻辑用以控制该第一界面与该第二界面，其中该控制逻辑设定该第二界面为一接收模式，以接收该外部装置输入的一测试数据，且设定该第一界面为一传送模式，以传送该测试数据给该存储器；该控制逻辑在一预定时间后，设定该第一界面为该接收模式，以接收该存储器回传的一测试结果，并设定该第二界面为该传送模式，以将该测试结果传送给该外部装置。
本发明的另一实施例提供一种存储器控制器，透过一第二界面耦接一外部装置以及透过一第一界面耦接一存储器之间。存储器控制器包括一第一缓冲级、一第一同步单元、一第二缓冲级、一第二同步单元以及一控制逻辑。该第一缓冲级，透过该第一界面耦接该存储器。该第一同步单元，耦接该第一缓冲级。该第二缓冲级，透过该第二界面耦接该外部装置。该第二同步单元，耦接该第二缓冲级。该控制逻辑设定该第二缓冲级为一接收模式，以将来自该外部装置的一测试数据传送给该第一同步单元，该控制逻辑设定该第一缓冲级为一传送模式以将该测试数据传送该存储器；在一预定时间后，该控制逻辑设定该第一缓冲级为该接收模式，以将一测试结果传送给该第二同步单元，该控制逻辑设定该第二缓冲级为该传送模式以将该测试结果传送该外部装置。
本发明的另一实施例提供一种存储器模块，透过一第二界面耦接一外部装置。该记忆模块包括一存储器与一存储器控制器。该存储器控制器包括一第一缓冲级、一第一同步单元、一第二缓冲级、一第二同步单元以及一控制逻辑。该第一缓冲级，透过该第一界面耦接该存储器。该第一同步单元，耦接该第一缓冲级。该第二缓冲级，透过该第二界面耦接该外部装置。该第二同步单元，耦接该第二缓冲级。该控制逻辑设定该第二缓冲级为一接收模式，以将来自该外部装置的一测试数据传送给该第一同步单元，该控制逻辑设定该第一缓冲级为一传送模式以将该测试数据传送该存储器；在一预定时间后，该控制逻辑设定该第一缓冲级为该接收模式，以将一测试结果传送给该第二同步单元，该控制逻辑设定该第二缓冲级为该传送模式以将该测试结果传送该外部装置。
附图说明
图1为一嵌入式快闪存储器模块的操作示意图。
图2为一嵌入式快闪存储器模块的测试示意图。
图3为一种具有同步机制的嵌入式快闪存储器模块的示意图。
图4为图3的嵌入式快闪存储器模块的波形示意图。
图5为具有时脉同步机制的存储器控制器的电路示意图。
图6为根据本发明的一存储器模块内的一存储器控制器的一实施例的示意图。图7为根据本发明的一存储器控制器的另一实施例的示意图。
符号说明
11～主机端；
13～嵌入式快闪存储器模块；
15～控制器；
17～NAND快闪存储器；
21～主机端；
23～嵌入式快闪存储器模块；
25～控制器；
27～NAND快闪存储器；
29～测试装置；
TP～测试接点；
31～嵌入式快闪存储器模块；
32～控制器；
33～控制逻辑；
34～NAND快闪存储器；
35～输入/输出脚位；
501～反相器；
502～缓冲级；
503～多工器；
504～多工器；
505～第一同步单元；
506～多工器；
507～第二同步单元；
61～存储器控制器；
62～控制逻辑；
63～第一同步单元；
64～第一缓冲级；
65～第二同步单元；
66～第二缓冲级；
71～控制器；
72～存储器；
73～外部装置；
74～控制逻辑。
具体实施方式
图1为一嵌入式快闪存储器模块的操作示意图。在图1中，以嵌入式快闪存储器模块为例说明，但并非将本发明限制于此，图1的说明同样可是用在各种存储器模块中，特别是存储器模块中的控制器具有两种不同界面。在本实施例中，控制器15透过eMMC界面与主机端11进行沟通，透过NF(NAND Flash)界面对NAND快闪存储器17进行读取或写入的动作。
在图1中，主机端(HOST)11透过eMMC界面传送指令或数据给嵌入式快闪存储器模块13。当控制器15接收到主机端11传送的指令时，会决定要将数据写入NAND快闪存储器17，或是从NAND快闪存储器17中读取数据并回传给主机端11。
因为嵌入式快闪存储器模块13是多芯片封装的装置，因此要确认嵌入式快闪存储器模块13的运作是否正常，必须依赖额外的测试装置，以测试写入或自NAND快闪存储器17读出的数据是否正确。
图2一嵌入式快闪存储器模块的测试示意图。在本实施例中，控制器25透过eMMC界面与主机端21进行沟通，透过NF(NAND Flash)界面对NAND快闪存储器27进行读取或写入的动作。为了确保嵌入式快闪存储器模块23的运作正常，在控制器25与NAND快闪存储器17之间的传输路径中，设计一测试接点(test point，TP)，透过测试装置29来确认嵌入式快闪存储器模块23的运作是否正常。
当主机端(HOST)21透过eMMC界面传送指令或数据给嵌入式快闪存储器模块23以将数据写入NAND快闪存储器27时，控制器25接收到主机端11传送的指令与数据，并对NAND快闪存储器27进行写入的动作。测试装置29透过测试接点TP读取控制器25写入NAND快闪存储器27的数据，以确认写入的数据是否正确。当当主机端(HOST)21透过eMMC界面传送指令给嵌入式快闪存储器模块23以将数据自NAND快闪存储器27读出时，测试装置29透过测试接点TP读取NAND快闪存储器27回传的数据，接着比对主机端21接收的数据，以确认读出的数据是否正确。
在图2中以及下文中所提的界面，如eMMC界面与NF界面指的是控制器25提供给测试装置29与NAND快闪存储器27的沟通机制，其可以是由实体电路所实现，也可以是软件或固件所实现。
图2的测试方式是简单有效的方式，但是测试装置从测试接点TP读取数据时容易产生不同步的状况，而且当嵌入式快闪存储器模块23的操作频率越高时，越容易发生数据抖动(jitter)的情况，造成测试装置29的误判。此外，如果控制器25与测试装置29之间的时脉无法同步的话，更容易发生测试装置29的误判的情形。为解决这样的问题，请参考图3的实施例。
图3为一种具有同步机制的嵌入式快闪存储器模块的示意图。嵌入式快闪存储器模块31包括一控制器32，一NAND快闪存储器34以及一输入/输出脚位35。控制器32透过eMMC界面与连接输入/输出脚位35的装置进行沟通，透过NF(NAND Flash)界面对NAND快闪存储器34进行读取或写入的动作。
控制器32还包括一控制逻辑33，该控制逻辑33可能为一逻辑电路或是由控制器32执行的固件所实现。当对嵌入式快闪存储器模块31进行测试时，控制器32运作在一侦错模式(debug mode)，此时的控制逻辑33透过输入/输出脚位35接收外部的测试数据，并将测试的结果透过输入/输出脚位35传送给外部的测试装置。控制逻辑33除了传送测试数据与测试结果外，还会针对eMMC界面与NF(NAND Flash)界面进行时脉同步的动作，而且可增快测试的速度。一般来说，NAND快闪存储器34的操作时脉是高于嵌入式快闪存储器模块31的操作时脉。假设嵌入式快闪存储器模块31的操作可在时脉的上缘与下缘皆可触发，当嵌入式快闪存储器模块31在时脉的上缘接收到测试数据，逻辑电路33将该数据透过NF(NANDFlash)界面传送给NAND快闪存储器34，因为NAND快闪存储器34的操作时脉较快的原因，逻辑电路33可使得嵌入式快闪存储器模块31在时脉的下缘时就接收到测试结果。详细的说明请参考图4的时脉示意图。
图4为图3的嵌入式快闪存储器模块的波形示意图。图4中的eMMC时脉指的是嵌入式快闪存储器模块31的操作时脉，而NF时脉指的是NAND快闪存储器34的操作时脉，而NF界面数据指的是控制器33与NAND快闪存储器34之间传送的数据。在时间点T1时，嵌入式快闪存储器模块31被触发以接受外部装置输入的测试数据，因此在时间点T1与T2之间，输入/输出脚位35接收到测试数据。控制逻辑33接收到数据后马上透过NF界面传送给NAND快闪存储器34，因此NF界面数据的D1即是测试数据。在时间点T3的时候，NAND快闪存储器34回传了测试结果(即为D2)，而此时eMMC的时脉仍在高逻辑电平，因此控制逻辑33会等到时间点T2的时候，才将数据D2透过输入/输出脚位35回传给外部装置。透过这样的方式，控制逻辑33可以加快嵌入式快闪存储器模块31的测试速度，也可避免直接由测试接点(如图2的TP)读取数据可能造成的错误情形。
图5为具有时脉同步机制的存储器控制器的一实施例的电路示意图。图5中仅以存储器控制器的部分电路结构说明，已知技艺者当可根据图5的电路，依据实际电路需求进行修改，并能达到相同的效果。在图5中，同步侦错信号可用以控制数据由eMMC界面传送到NF界面，或是由NF界面传送到eMMC界面。在本实施例中，同步侦错信号为缓冲级502的输出致能信号(OE2)，而同步侦错信号被反相器501进行反相后，变成缓冲级503的输出致能信号(OE1)。
当进行侦错程序时，同步侦错信号为一第一逻辑电平。输出致能信号OE2控制缓冲级502，使得缓冲级502不能输出数据，只能接收外部的输入数据。外部的测试数据X1透过输入输出端I/O_2与eMMC界面传送给缓冲级502。接着，缓冲级502将数据X1透过内部传送端(CI)传送至多工器504。在本实施例中，当侦错程序被执行时，存储器控制器运作在一侦错模式，因此侦错信号D1控制多工器503输出数据X1给第一同步单元505。第一同步单元505的操作时脉是相同于eMMC界面运作的eMMC时脉，且第一同步单元505根据eMMC时脉与侦错信号D1，将数据X1传送至缓冲级503的外部传送端(I)。因为此时输出致能信号OE1控制缓冲级503将外部传送端(I)接收到的数据X1透过输入输出端I/O_1与NF界面输出至存储器。
当同步侦错信号为一第二逻辑电平时，输出致能信号OE1控制缓冲级503不能输出数据，只能接收外部的输入数据。此时，测试结果X2透过输入输出端I/O_2与NF界面传送给缓冲级503。接着，缓冲级503将测试结果X2透过内部传送端(CI)传送至多工器506，且侦错信号D1控制多工器506输出测试结果X2给第二同步单元507。
第二同步单元507的操作时脉是相同于NF界面运作的NF时脉，且第二同步单元507根据NF时脉与侦错信号D1，将数据X1传送至缓冲级502的外部传送端(I)。因为此时输出致能信号OE2控制缓冲级502将外部传送端(I)接收到的测试结果X2透过输入输出端I/O_2与eMMC界面输出至外部的测试装置。
图6为根据本发明的一存储器模块内的一存储器控制器的一实施例的示意图。存储器控制器61耦接至一存储器(图上未绘出)，且可与一外部装置(图上未绘出)进行沟通。在本实施例中，时脉CLK1为存储器的操作时脉，时脉CLK2为存储器模块的操作时脉，且时脉CLK1的频率高于时脉CLK2的频率。当存储器运作在侦错模式时，一侦错信号D1被产生。侦错信号D1可能由外部输入或是由控制逻辑62所产生。
输出致能信号OE2控制第二缓冲级66。当输出致能信号OE2为一第一逻辑电平时，第二缓冲级66只能接收数据，不能输出数据。当输出致能信号OE2为一第二逻辑电平时，第二缓冲级66只能输出数据，不能接收数据。输出致能信号OE1控制第一缓冲级64。当输出致能信号OE1为第二逻辑电平时，第一缓冲级64只能接收数据，不能输出数据。当输出致能信号OE1为第一逻辑电平时，第一缓冲级64只能输出数据，不能接收数据。
当输出致能信号OE2为第一逻辑电平时，第二缓冲级66接收来自输入输出端I/O_2的测试数据，并透过内部输出端CI_2将该测试数据传送给第一同步单元63。第一同步单元63根据时脉信号CLK2与侦错信号D1，将测试数据传送至第一缓冲级64的第一外部输出端I_1。因为此时输出致能信号OE1为第二逻辑电平，第一缓冲级64便将第一外部输出端I_1接收到的测试信号传送给输入输出端I/O_1。
当输出致能信号OE1为第一逻辑电平时，第一缓冲级64接收来自输入输出端I/O_1的测试结果，并透过内部输出端CI_1将该测试结果传送给第二同步单元65。第二同步单元65根据时脉信号CLK1与侦错信号D1，将测试结果传送至第二缓冲级66的第一外部输出端I_2。因为此时输出致能信号OE1为第二逻辑电平，第二缓冲级66便将第二外部输出端I_2接收到的测试结果传送给输入输出端I/O_2。
图7为根据本发明的一存储器控制器的另一实施例的示意图。控制器71透过第一界面耦接存储器72，且透过输入输出端I/O与第二界面耦接外部装置73。当外部装置要对存储器72进行测试时，控制逻辑74设定该第二界面为接收模式，以接收外部装置73输入的测试数据，且设定该第一界面为传送模式，以传送测试数据给存储器72。接着，在一预定时间后，控制逻辑设定该第一界面为接收模式，以接收存储器72回传的测试结果，并设定该第二界面为传送模式，以将测试结果传送给外部装置73。
在一实施例中，该第一界面包括了一第一缓冲级与一第一同步单元，该第二界面包括了一第二缓冲级与一第二同步单元。关于第一缓冲级、第二缓冲级、第一同步单元与第二同步单元可参考图6的说明。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当由权利要求书界定为准。

Claims (4)

1.一种存储器控制器，耦接于一外部装置以及一存储器之间，包括：
一第一界面，用以与该存储器进行沟通，该第一界面包括：
一第一缓冲级，耦接该存储器；
一第一同步单元，耦接该第一缓冲级；
一第二界面，用以与该外部装置进行沟通，该第二界面包括：
一第二缓冲级，透过该第二界面耦接该外部装置；
一第二同步单元，耦接该第二缓冲级；以及
一控制逻辑，
其中当一同步侦错信号为一第一逻辑电平，该控制逻辑依据该同步侦错信号设定该第二界面的该第二缓冲级为一接收模式，以将来自该外部装置的一测试数据传送给该第一同步单元，且该控制逻辑依据一反相同步侦错信号设定该第一界面的该第一缓冲级为一传送模式以将该测试数据从该第一同步单元传送至该存储器；
其中在一预定时间后，当该同步侦错信号为一第二逻辑电平，该控制逻辑设定该第一界面的该第一缓冲级为该接收模式，以将来自该存储器的一测试结果传送给该第二同步单元，且该控制逻辑依据该反相同步侦错信号设定该第二缓冲级为该传送模式以将该测试结果从该第二同步单元传送至该外部装置；
其中该第一同步单元与该第二缓冲器共用一第二时脉信号，该第二同步单元与该第一缓冲器共用一第一时脉信号，
其中该第一时脉信号的频率高于该第二时脉信号，且该预定时间为该第一时脉信号的一半频率周期。
2.一种存储器模块，透过一第二界面耦接一外部装置，包括：
一存储器；以及
如权利要求1所述的存储器控制器。
3.如权利要求2所述的存储器模块，其特征在于，该第二缓冲级透过一同步侦错信号被设定为该传送模式或该接收模式，该第一缓冲级透过一反相同步侦错信号被设定为该传送模式或该接收模式。
4.如权利要求2所述的存储器模块，其特征在于，该第一同步单元与该第二界面共用一第二时脉信号，该第二同步单元与该第一界面共用一第一时脉信号。
CN201610063813.4A 2015-05-27 2016-01-29 存储器控制器与存储器模块 Active CN106205692B (zh)

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