CN203644036U - 基于存储器接口的扩展设备 - Google Patents

Abstract

本实用新型提供了一种基于存储器接口的扩展设备，该扩展设备包括：时钟相位调节部件，用于产生具有相同频率及不同相位的多个时钟信号；时钟开关矩阵，对所述多个时钟信号进行选择输出；存储器接口模块，包括多个接口部件，各接口部件分别工作在第一时钟域和/或不同于第一时钟域的其他时钟域；功能单元，在第一时钟域内对所述时钟开关矩阵进行控制并与所述存储器接口模块进行数据交互。本实用新型无需进行异步时钟域处理即可保证数据的正常交互，实现方式简单，效率很高。

Description

基于存储器接口的扩展设备

技术领域

本实用新型涉及一种基于存储器接口的扩展设备。

背景技术

随着大规模集成电路技术的发展，系统级芯片（SOC，又称为片上系统）得到了广泛的应用，SOC通常可以集成有处理器核、接口模块、运算模块等多种模块。为了能与诸如SDRAM存储器等片外存储器进行数据交互，SOC通常集成有相应的存储器接口。

SOC可以通过基于SDRAM总线的扩展设备访问SDRAM存储器，这对扩展设备的时钟设计、调试方法提出了挑战.

实用新型内容

本实用新型要解决的技术问题是提供一种基于存储器接口的扩展设备，能够在较为简单的设计原则下很好地解决上述时钟设计和调试中的困难，无需进行异步时钟域处理即可保证数据的正常交互。

为解决上述技术问题，本实用新型提供了一种基于存储器接口的扩展设备，包括：

时钟相位调节部件，用于产生具有相同频率及不同相位的多个时钟信号；

时钟开关矩阵，对所述多个时钟信号进行选择输出；

存储器接口模块，包括多个接口部件，各接口部件分别工作在第一时钟域和/或不同于第一时钟域的其他时钟域；

功能单元，在第一时钟域内对所述时钟开关矩阵进行控制并与所述存储器接口模块进行数据交互；

其中，所述时钟开关矩阵在外部的时钟拨码开关信号控制下，将所述多个时钟信号其中之一选择为所述第一时钟域的工作时钟；所述时钟开关矩阵在所述功能单元产生的时钟控制开关信号控制下，将所述多个时钟信号中的一个或多个分别选择为所述其他时钟域的工作时钟。

根据本实用新型的一个实施例，所述的存储器接口模块包括：

I/O复用器；

存储器从控制器，在所述第一时钟域内与所述功能单元进行数据交互，在第二时钟域内与外部的主控部件进行数据交互，在第三时钟域内经由所述I/O复用器与外部的存储器进行数据交互；

存储器主控制器，在所述第一时钟域内与所述功能单元进行数据交互，在所述第三时钟域内经由所述I/O复用器与外部的存储器进行数据交互；

总线仲裁申请单元，在第四时钟域内执行预设的测试功能。

根据本实用新型的一个实施例，所述功能单元包括相位配置寄存器，用于控制所述总线仲裁申请单元进入测试使能状态并执行所述预设的测试功能。

根据本实用新型的一个实施例，所述功能单元包括多个测试寄存器，所述存储器从控制器在第二时钟域内从所述主控部件接收数据，并在第一时钟域内将该数据传输至所述测试寄存器。

根据本实用新型的一个实施例，所述功能单元包括两个测试寄存器，并且所述两个测试寄存器满足按位取反的逻辑关系。

根据本实用新型的一个实施例，所述预设的测试功能包括：所述总线仲裁申请单元发送预设的测试数据序列至所述主控部件，并接收所述主控部件反馈的测试结果信号。

根据本实用新型的一个实施例，所述存储器为SDRAM存储器。

根据本实用新型的一个实施例，所述时钟相位调节部件产生4个相同频率的时钟信号，所述4个时钟信号的相位分别是0°、90°、180°以及270°。

根据本实用新型的一个实施例，所述时钟相位调节部件为锁相环或者数字时钟管理器。

与现有技术相比，本实用新型具有以下优点：

本实用新型实施例的扩展设备利用时钟开关矩阵将多个同频不同相的时钟信号选择输出为不同时钟域的工作时钟，只要进行适当的相位选择，功能单元以及存储器接口模块都可以正常工作，不同时钟域的逻辑设计都可以认为是同步设计，无需进行异步时钟域处理，实现方式简单，效率较高，可以大大简化基于存储器接口的扩展设备的设计以及调试流程。

附图说明

图1是本实用新型实施例的扩展设备的结构框图；

图2是本实用新型实施例的扩展设备的时钟调试方法的流程示意图；

图3是图2中步骤2的详细流程示意图。

具体实施方式

下面结合具体实施例和附图对本实用新型作进一步说明，但不应以此限制本实用新型的保护范围。

本实施例提供了一种基于存储器接口的扩展设备，外部的主控部件可以经由该扩展设备访问存储器。作为一个非限制性的例子，该主控部件例如可以是SOC，该存储器例如可以是SDRAM存储器。当然，本领域技术人员应当理解，该主控部件还可以是其他适当的部件，该存储器还可以是其他适当类型的存储器。

参考图1，在一非限制性的实例中，扩展设备10与系统级芯片（SOC）11相连以及SDRAM存储器12相连，系统级芯片11可以经由扩展设备10访问SDRAM存储器12。

进一步而言，扩展设备10可以包括：时钟相位调节部件101、时钟开关矩阵102、功能单元103以及存储器接口模块104。

其中，时钟相位调节部件101用于产生具有相同频率及不同相位的多个时钟信号。时钟相位调节部件101例如可以是锁相环（PLL）或者数字时钟管理器（DCM）。时钟相位调节部件101产生的时钟信号的数量至少是2个，各个时钟信号具有相同的频率以及不同的相位，不同时钟信号的相位可以根据实际需要进行设定。作为一个优选的实施例，时钟相位调节部件101产生4个时钟信号，其相位分别是0°、90°、180°以及270°。

本领域技术人员应当理解，以上仅是优选的方案，该时钟相位调节部件101产生的时钟信号还可以是其他情况，例如可以是3个时钟信号，相位分别是0°、120°和240°。

时钟开关矩阵102与时钟相位调节部件101相连，对时钟相位调节部件101输出的多个时钟信号进行选择输出，将其分别传输至功能模块103以及存储器接口模块104内的多个接口部件。

功能单元103在第一时钟域内对时钟开关矩阵102进行控制并与存储器接口模块104进行数据交互。存储器接口模块104中的各接口部件分别工作在第一时钟域和/或不同于第一时钟域的其他时钟域。

进一步而言，时钟开关矩阵102在外部的时钟拨码开关信号控制下，将时钟相位调节部件101输出的多个时钟信号其中之一选择为第一时钟域的工作时钟；时钟开关矩阵102在功能单元103产生的时钟控制开关信号控制下，将时钟相位调节部件101输出的多个时钟信号中的一个或多个分别选择为其他时钟域的工作时钟。

本实施例中，存储器接口模块104可以包括：SDRAM从控制器105、SDRAM主控制器106、总线仲裁申请单元107以及I/O复用器（I/O MUX）108。

其中，SDRAM从控制器105在第一时钟域内与功能单元103进行数据交互，在第二时钟域内与系统级芯片11进行数据交互，在第三时钟域内经由I/O复用器108与SDRAM存储器12进行数据交互；SDRAM主控制器106在第一时钟域内与功能单元103进行数据交互，在第三时钟域内经由I/O复用器108与外部的SDRAM存储器12进行数据交互；总线仲裁申请单元107在第四时钟域内执行预设的测试功能。另外，总线仲裁申请单元107还可以在第四时钟域内执行总线的申请和认可信号的处理，从而对SDRAM存储器12的访问请求进行仲裁。

时钟开关矩阵102将4个不同相位的时钟信号选择输出，分别作为第一时钟域的工作时钟Clk1，第二时钟域的工作时钟Clk2，第三时钟域的工作时钟Clk3以及第四时钟域的工作时钟Clk4。

进一步而言，功能单元103可以包括相位配置寄存器（phase_cfg_reg），该相位配置寄存器用于控制总线仲裁申请单元107进入测试使能状态并执行预设的测试功能。另外，该相位配置寄存器还可以用于控制时钟开关矩阵102，以进行时钟的相位选择。

功能单元103还可以包括相位状态寄存器(phase_status_reg)，用于记录总线仲裁申请单元107执行的测试功能的测试结果。更加具体而言，当总线仲裁申请单元107进入测试使能状态时，总线仲裁申请单元107可以发送预设的测试数据序列至系统级芯片11，例如，可以通过ExtBusReq端口发送测试数据序列（如11110101010110101010）至系统级芯片11；系统级芯片11检测接收到的序列，如果正确，则系统级芯片11通过ExtBusAck端口发送一个确认测试正确的确认信号，例如一个周期的高电平信号，否则默认为低电平；该测试结果的正确与否可以被记录在相位状态寄存器(phase_status_reg)中。系统级芯片11可以读取该相位状态寄存器，以确认总线仲裁申请单元107使用的是否是合适的时钟相位。

另外，功能单元103可以包括多个测试寄存器，SDRAM从控制器105可以在第二时钟域内从系统级芯片11接收数据，并在第一时钟域内将该数据传输至功能单元103内的测试寄存器。作为一个优选的实施例，功能单元103可以包含2个测试寄存器test1_reg和test2_reg，这两个测试寄存器满足按位取反的逻辑关系(test1_reg=～test2_reg)，例如test1_reg=0x5aa55aa5,test2_reg=0xa55aa55a。

下面对图1从各个模块的时钟选择策略方面进行说明。

功能单元103工作在第一时钟域，其工作时钟为Clk1。功能单元103的时钟输入通过外部的时钟拨码开关信号来选择，该时钟拨码开关信号可以由时钟拨码开关产生。在上电时，由外部的时钟拨码开关信号决定选择0°时钟、90°时钟、180°时钟和270°时钟中的哪一个时钟作为其工作时钟Clk1，第一时钟域的工作时钟Clk1在这里又称为本地系统时钟。

SDRAM从控制器105工作在第一时钟域、第二时钟域和第三时钟域中，也就是SDRAM从控制器105的工作时钟有3个：Clk1、Clk2和Clk3。

其中，第一时钟域的工作时钟Clk1对于SDRAM从控制器105而言是同步时钟，将来自第二时钟域的总线数据、控制信号同步到本地系统时钟，与功能单元103进行数据交互。

第二时钟域的工作时钟Clk2对于SDRAM从控制器105而言是采样时钟，用于对来自系统级芯片11的总线数据进行采样并锁存，继而可以传输给第一时钟域内的寄存器。第二时钟域的工作时钟Clk2的选择是由功能单元103控制的，其可以是0°时钟、90°时钟、180°时钟和270°时钟其中之一。

第三时钟域的工作时钟Clk3对于SDRAM从控制器105而言是用于I/O处理的时钟，SDRAM从控制器105经由I/O复用器108并采用该工作时钟Clk3访问SDRAM存储器12。第三时钟域的工作时钟Clk3的选择是由功能单元103控制的，其可以是0°时钟、90°时钟、180°时钟和270°时钟其中之一。需要说明的是，I/O复用器108在访问SDRAM时采用的时钟IO_CLK可以不同于工作时钟Clk3，而且实际应用中通常也不同于工作时钟Clk3。

SDRAM主控制器106工作在第一时钟域和第三时钟域中，也就是SDRAM主控制器106的工作时钟有2个：Clk1和Clk3。

其中，第一时钟域的工作时钟Clk1对于SDRAM主控制器106而言是系统时钟，SDRAM主控制器106采用该工作时钟Clk1与功能单元103进行数据交互。

第三时钟域的工作时钟Clk3对于SDRAM主控制器106而言是用于I/O处理的时钟，SDRAM主控制器106经由I/O复用器108并采用该工作时钟Clk3访问SDRAM存储器12。如前所述，第三时钟域的工作时钟Clk3的选择是由功能单元103控制的，其可以是0°时钟、90°时钟、180°时钟和270°时钟其中之一。

总线仲裁申请单元107工作在第四时钟域，也就是总线仲裁申请单元107的工作时钟为Clk4。第四时钟域的工作时钟Clk4也是由功能单元103输出的时钟控制开关控制信号确定，其可以是0°时钟、90°时钟、180°时钟和270°时钟其中之一。

参考图2，上述实施例给出的扩展设备的时钟调试方法可以包括如下步骤：

步骤1，通过所述时钟拨码开关信号设定第一时钟域的工作时钟的相位；

步骤2，通过所述功能单元输出的时钟控制开关信号选择其他时钟域的工作时钟的相位，以使所述存储器接口模块中的各接口部件都正常工作；

步骤3，如果所述步骤2失败，则返回所述步骤1，更换所述第一时钟域的工作时钟的相位，并重新执行所述步骤2。

参考图3，更加具体而言，对于图1所示的具体实例，该步骤2可以包括如下步骤：

步骤21，通过所述功能单元输出的时钟控制开关信号选择所述第二时钟域的工作时钟的相位，以使所述主控部件能经由所述存储器从控制器与所述功能单元正常进行数据交互；

步骤22，通过所述功能单元输出的时钟控制开关信号选择所述第三时钟域的工作时钟的相位，以使所述主控部件能经由所述存储器从控制器与所述存储器正常进行数据交互，并且所述存储器主控制器能与所述存储器正常进行数据交互；

步骤23，通过所述功能单元输出的时钟控制开关信号选择所述第四时钟域的工作时钟的相位，以使所述总线仲裁申请单元能正常执行所述预设的测试功能且测试结果正确；

其中，如果所述步骤21、步骤22和步骤23都成功则所述步骤2成功，否则所述步骤2失败。

下面结合图1至图3进行详细说明。

首先执行步骤1，确定第一时钟域的工作时钟Clk1的相位。例如，可以通过外部的时钟拨码开关对时钟开关矩阵102进行控制，随机选择一个相位的时钟信号，例如0°相位时钟。Clk1的相位确定后，在一次调试过程中不会再做改变。

之后执行步骤21，确定第二时钟域的工作时钟Clk2，该工作时钟Clk2的相位需要确保外部的系统级芯片11与扩展设备10之间的数据读写链路正常，更加具体而言，需要保证系统级芯片11能够经由SDRAM从控制器105与功能单元103之间正常进行数据交互。例如，系统级芯片11可以对功能单元103中的测试寄存器test_reg1和test_reg2进行大量不同的读写操作，并依照test_reg1和test_reg2之间预设的逻辑关系来判断读写操作是否正确。测试过程中，可以通过功能单元103中的相位配置寄存器phase_cfg_reg来选择工作时钟Clk的相位，以确定工作时钟Clk2的最佳相位。

然后执行步骤22，确定第三时钟域的工作时钟Clk3的相位。该工作时钟Clk3主要用于SDRAM从控制器105和SDRAM主控制器106与SDRAM存储器12之间的I/O处理，不但需要保证系统级芯片11能够与SDRAM存储器12正常进行数据交互（也就是旁路扩展设备10），还需要保证SDRAM主控制器106也能够和SDRAM存储器12正常进行数据交互。例如，系统级芯片11可以经由SDRAM从控制器105对SDRAM存储器12进行数据读写，以验证读写是否正常；SDRAM主控制器106也可以对SDRAM存储器12进行数据读写，以验证读写是否正常。

接下来执行步骤23，确定第四时钟域的工作时钟Clk4的相位，以使总线仲裁申请单元107能正常执行预设的测试功能且测试结果正确。首先可以通过功能单元103使得总线仲裁申请单元107进入测试使能状态，总线仲裁申请单元107通过ExtBusReq端口循环发送测试数据序列，假如总线仲裁申请单元107在ExtBusAck端口上连续检测到若干个高电平时就表明测试结果成功，也就是确认工作时钟Clk4的相位正确，否则视为不正确。在测试过程中，将工作时钟Clk4的相位依次循环选择为0°、90°、180°以及270°相位并进行测试，并分别在相位状态寄存器（phase_status_reg）中记录下来测试结果，至此工作时钟Clk4的时钟相位也被确定下来。

如果上述步骤21、步骤22和步骤23中的任何一个步骤失败，也就是不存在能确保上述逻辑功能正常的正确相位，那么返回步骤1，更换第一时钟域的工作时钟Clk1的相位，重新执行上述步骤21、步骤22和步骤23，直至四个时钟域的工作时钟的相位都能够使得扩展设备10的逻辑功能正常。

需要说明的是，虽然上述实施例是以四个时钟域为例进行说明，并且四个时钟域可以选择的工作时钟的相位分别是0°、90°、180°以及270°，但本领域技术人员应当理解，时钟域的数量与时钟相位调节部件产生的时钟信号的数量是没有必然联系的。根据实际设计的需要，时钟域的数量可以是其他适当的数字，时钟相位调节部件产生的时钟信号的数量也可以是其他适当的数字，而且各个时钟信号的相位也可以是其他适当的相位，不限于上述具体例子。

以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制。因此，凡是未脱离本实用新型技术方案的内容，只是依据本实用新型的技术实质对以上实施例所做的任何简单的修改、等同的变换，均仍属于本实用新型技术方案的保护范围内。

Claims (9)

1.一种基于存储器接口的扩展设备，其特征在于，包括：

时钟相位调节部件，用于产生具有相同频率及不同相位的多个时钟信号；

时钟开关矩阵，对所述多个时钟信号进行选择输出；

存储器接口模块，包括多个接口部件，各接口部件分别工作在第一时钟域和/或不同于第一时钟域的其他时钟域；

功能单元，在第一时钟域内对所述时钟开关矩阵进行控制并与所述存储器接口模块进行数据交互；

其中，所述时钟开关矩阵在外部的时钟拨码开关信号控制下，将所述多个时钟信号其中之一选择为所述第一时钟域的工作时钟；所述时钟开关矩阵在所述功能单元产生的时钟控制开关信号控制下，将所述多个时钟信号中的一个或多个分别选择为所述其他时钟域的工作时钟。

2.根据权利要求1所述的扩展设备，其特征在于，所述的存储器接口模块包括：

I/O复用器；

存储器从控制器，在所述第一时钟域内与所述功能单元进行数据交互，在第二时钟域内与外部的主控部件进行数据交互，在第三时钟域内经由所述I/O复用器与外部的存储器进行数据交互；

存储器主控制器，在所述第一时钟域内与所述功能单元进行数据交互，在所述第三时钟域内经由所述I/O复用器与外部的存储器进行数据交互；

总线仲裁申请单元，在第四时钟域内执行预设的测试功能。

3.根据权利要求2所述的扩展设备，其特征在于，所述功能单元包括相位配置寄存器，用于控制所述总线仲裁申请单元进入测试使能状态并执行所述预设的测试功能。

4.根据权利要求2所述的扩展设备，其特征在于，所述功能单元包括多个测试寄存器，所述存储器从控制器在第二时钟域内从所述主控部件接收数据，并在第一时钟域内将该数据传输至所述测试寄存器。

5.根据权利要求4所述的扩展设备，其特征在于，所述功能单元包括两个测试寄存器，并且所述两个测试寄存器满足按位取反的逻辑关系。

6.根据权利要求2所述的扩展设备，其特征在于，所述预设的测试功能包括：所述总线仲裁申请单元发送预设的测试数据序列至所述主控部件，并接收所述主控部件反馈的测试结果信号。

7.根据权利要求2所述的扩展设备，其特征在于，所述存储器为SDRAM存储器。

8.根据权利要求1至7所述的扩展设备，其特征在于，所述时钟相位调节部件产生4个相同频率的时钟信号，所述4个时钟信号的相位分别是0°、90°、180°以及270°。

9.根据权利要求1至7所述的扩展设备，其特征在于，所述时钟相位调节部件为锁相环或者数字时钟管理器。

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