CN112259152A - Mram阵列的测试电路 - Google Patents

Abstract

本发明提供一种MRAM阵列的测试电路，包括：列译码器、列选择器、字线译码器、行选择器以及测试阵列，测试阵列的一条对角线上的存储单元为测试单元，所述测试单元的MTJ底电极连接至晶体管漏极，且所述测试单元的MTJ底电极连接至所述测试单元所在行的的测试信号线，除所述测试单元以外的全部存储单元的MTJ底电极与晶体管漏极处于断开状态，且MTJ底电极和晶体管漏极浮空；通过列译码器和列选择器，将位线信号端和源线信号端选择连接至测试单元所在列的位线和源线；通过字线译码器和行选择器，将测试单元所在行的测试信号线选择连接至测试信号端。本发明能够对MRAM阵列中的一条对角线上的多个存储单元进行参数测试。

Description

MRAM阵列的测试电路

技术领域

本发明涉及磁性存储器技术领域，尤其涉及一种MRAM阵列的测试电路。

背景技术

近年来，采用MTJ(Magnetic Tunnel Junction，磁性隧道结)的磁电阻效应的MRAM(Magnetic Random Access Memory，磁性随机存储器)被认为是未来的固态非易失性记忆体，相比于目前其他类型的存储器，具有读写速度快、可实现无限次擦写、易于与目前的半导体工艺相兼容等优点。

在现有的工艺流程中，MRAM通过一定的工艺手段制备出来后，需要通过测试电路对制造出来的MRAM阵列进行相关参数测试，如存储单元的翻转电压、存储单元的等效电阻等，以评判该制造工艺是否满足要求。

而MTJ作为MRAM存储单元的核心器件，MTJ的相关参数，如MTJ的翻转电压和电阻，也是一个很重要的参数。但是，目前的测试电路一般都无法测量MTJ的翻转电压和电阻，即使能测试，也只是针对MRAM阵列中的一个存储单元的MTJ参数进行测试，样本数量过少，无法进行相关的统计分析，从而导致无法对阵列的参数均一性进行分析。

发明内容

为解决上述问题，本发明提供一种MRAM阵列的测试电路，能够对MRAM阵列中的其中一条对角线上的多个存储单元进行测试，得到多个存储单元的测试参数，也就获得了阵列的统计分布情况，便于进行统计分析，从而对阵列的参数均一性进行分析，对制造工艺的优劣进行评判。

第一方面，本发明提供一种MRAM阵列的测试阵列，包括：N行N列的多个存储单元，其中N为大于等于2的整数，所述测试阵列的每个存储单元包括晶体管和MTJ，

所述测试阵列的每一行均设置有字线和测试信号线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一行的全部存储单元的MOS管栅极连接至每一行各自的字线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线，所述测试阵列的每一列的全部存储单元的MOS管源极连接至每一列各自的源线；

所述测试阵列的其中一条对角线上的存储单元作为测试单元，所述测试单元的MTJ底电极连接至晶体管漏极，且所述测试单元的MTJ底电极连接至所述测试单元所在行的的测试信号线，除所述测试单元以外的全部存储单元的MTJ底电极与晶体管漏极处于断开状态，且MTJ底电极和晶体管漏极浮空；

所述测试阵列的每一行的字线用于输入字线电压信号，所述测试阵列的每一行的测试信号线用于输出测试信号，所述测试阵列的每一列的位线用于输入位线电压信号，所述测试阵列的每一列的源线用于输入源线电压信号。

第二方面，本发明提供一种MRAM阵列的测试电路，包括：列译码器、列选择器、字线译码器、行选择器以及如权利要求1所述的测试阵列，其中，

所述列译码器和所述字线译码器输入同一个地址信号，所述列选择器与位线信号端和源线信号端连接，所述位线信号端用于输入位线电压信号，所述源线信号端用于输入源线电压信号，所述行选择器与测试信号端连接，所述测试信号端用于输出测试信号，所述测试阵列的每一行的字线与所述字线译码器连接，所述测试阵列的每一行的字线以及每一行的测试信号线与所述行选择器连接，所述测试阵列的每一列的位线以及每一列的源线与所述列选择器连接；

所述列译码器，用于根据输入的地址信号，输出列选择线信号；

所述列选择器，用于根据所述列选择线信号，将所述位线信号端和所述源线信号端选择连接至所述测试阵列的其中一列的位线和源线；

所述字线译码器，用于根据输入的地址信号，选中所述测试阵列的其中一行的字线，该字线在选中后被拉高；

所述行选择器，用于根据所述字线译码器的选择结果，将选中的行的测试信号线选择连接至所述测试信号端。

可选地，所述列选择器至少为N选1的列选择器。

可选地，所述列译码器至少为

位的译码器，其中

表示向上取整。

可选地，所述行选择器至少为N选1的行选择器。

可选地，所述字线译码器至少为

位的译码器，其中

表示向上取整。

本发明提供的MRAM阵列的测试电路，能够对测试阵列中的一条对角线上的多个存储单元进行参数测试，不仅能够测量存储单元的翻转电压、等效电阻，还能够测量MTJ的翻转电压和电阻，进而可以获得阵列的统计分布情况，便于进行统计分析，从而对阵列的参数均一性进行分析，对制造工艺的优劣进行评判。

附图说明

图1为本发明一实施例的MRAM阵列的测试阵列的结构示意图；

图2为本发明一实施例的MRAM阵列的测试电路的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明一实施例提供一种MRAM阵列的测试阵列，如图1所示，所述测试阵列包括：N行N列的多个存储单元，其中N为大于等于2的整数，所述测试阵列的每个存储单元包括晶体管和MTJ，

所述测试阵列的每一行均设置有字线和测试信号线，字线从上至下依次记为WL<0>，WL<1>，……，WL<N-2>，WL<N-1>，测试信号线从上至下依次记为SL_MTJ<0>，SL_MTJ<1>，……，SL_MTJ<N-2>，SL_MTJ<N-1>，所述测试阵列的每一列均设置有位线和源线，位线从左至右依次记为BL<0>，

BL<1>，……，BL<N-2>，BL<N-1>，源线从左至右依次记为SL<0>，SL<1>，……，SL<N-2>，SL<N-1>，所述测试阵列的每一行的全部存储单元的MOS管栅极连接至每一行各自的字线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线，所述测试阵列的每一列的全部存储单元的MOS管源极连接至每一列各自的源线；

所述测试阵列的主对角线上的存储单元作为测试单元，如图1中的虚线框内的存储单元即为测试单元，因为测试阵列为N阶方阵，共有N个测试单元。每个测试单元的MTJ底电极连接至晶体管漏极，且每个测试单元的MTJ底电极连接至各自所在行的的测试信号线，除所述测试单元以外的全部存储单元的MTJ底电极与晶体管漏极处于断开状态，且MTJ底电极和晶体管漏极浮空；

所述测试阵列的每一行的字线用于输入字线电压信号，所述测试阵列的每一行的测试信号线用于输出测试信号，所述测试阵列的每一列的位线用于输入位线电压信号，所述测试阵列的每一列的源线用于输入源线电压信号。

本发明实施例提供的测试阵列，所述测试阵列为N阶方阵，其一条对角线上的存储单元为测试单元，这些测试单元可被测量，以便得到测试阵列的分布特性。

基于上述测试阵列，本发明一实施例提供一种MRAM阵列的测试电路，如图2所示，包括：列译码器101、列选择器102、字线译码器103、行选择器104以及上述的测试阵列105，其中，

列译码器101的输入信号包括地址信号ADD<log₂N-1:0>、使能信号EN以及列选择线电压信号VCSL，

列选择器102的输入信号包括列译码器101的输出信号CSL<N-1:0>和列选择线电压信号VCSL，列选择器102与位线信号端和源线信号端连接，所述位线信号端用于输入位线电压信号BLDRV，所述源线信号端用于输入源线电压信号SLDRV，

字线译码器103的输入信号包括地址信号ADD<log₂N-1:0>、使能信号EN以及字线电压信号VWL，

行选择器104的输入信号包括字线电压信号VWL，行选择器104与测试信号端连接，所述测试信号端用于输出测试信号SLDRV_MTJ，

所述测试阵列105的每一行的字线与所述字线译码器101连接，所述测试阵列105的每一行的字线以及每一行的测试信号线与所述行选择器104连接，所述测试阵列105的每一列的位线以及每一列的源线与所述列选择器102连接；

所述列译码器101，用于根据输入的地址信号ADD<log₂N-1:0>，输出列选择线信号CSL<N-1:0>；

所述列选择器102，用于根据所述列选择线信号CSL<N-1:0>，将所述位线信号端和所述源线信号端选择连接至所述测试阵列105的其中一列的位线和源线；

所述字线译码器103，用于根据输入的地址信号ADD<log₂N-1:0>，选中所述测试阵列的其中一行的字线，该字线在选中后被拉高；

所述行选择器104，用于根据所述字线译码器103的选择结果，将选中的行的测试信号线选择连接至所述测试信号端。

进一步地，为了满足测试阵列的接口需求，所述列选择器102至少为N选1的列选择器，所述列译码器101至少为

位的译码器，其中

表示向上取整，所述行选择器104至少为N选1的行选择器，所述字线译码器103至少为

位的译码器，其中

表示向上取整。

具体地，以测试阵列105为一个128X128的阵列为例，列译码器101和字线译码器103为7-128译码器，输入地址信号ADD<6:0>，输出列选择线信号CSL<127:0>，列选择器102和行选择器104均为128选1。该测试电路可以对测试阵列中的一条对角线上的128个存储单元及其MTJ进行参数测试。

具体的测试方法可以按照下面的步骤进行：

1、将列选择线电压信号VCSL和字线电压信号VWL拉高；

2、施加地址信号ADD<6:0>；

3、在BLDRV和SLDRV之间施加存储单元读写所需要的电压；

4、再将EN拉高，此时测试电路工作；

5、在SLDRV_MTJ上测试其电压或电流；

6、测量BLDRV和SLDRV_MTJ两端的电压差，即可得到读写操作时施加在MTJ上的电压；

7、重复2-6，每次输入不同的地址，即可实现对不同地址的测试单元及其MTJ的特性进行测试。

本发明实施例提供的MRAM阵列的测试电路，能够对测试阵列中的一条对角线上的多个存储单元进行测试，不仅能够测量存储单元的翻转电压、等效电阻，还能够测量MTJ的翻转电压和电阻，进而可以获得阵列的统计分布情况，便于进行统计分析，从而对阵列的参数均一性进行分析，对制造工艺的优劣进行评判。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (6)

1.一种MRAM阵列的测试阵列，其特征在于，所述测试阵列包括：N行N列的多个存储单元，其中N为大于等于2的整数，所述测试阵列的每个存储单元包括晶体管和MTJ，

所述测试阵列的每一行均设置有字线和测试信号线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一行的全部存储单元的MOS管栅极连接至每一行各自的字线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线，所述测试阵列的每一列的全部存储单元的MOS管源极连接至每一列各自的源线；

所述测试阵列的其中一条对角线上的存储单元作为测试单元，所述测试单元的MTJ底电极连接至晶体管漏极，且所述测试单元的MTJ底电极连接至所述测试单元所在行的的测试信号线，除所述测试单元以外的全部存储单元的MTJ底电极与晶体管漏极处于断开状态，且MTJ底电极和晶体管漏极浮空；

所述测试阵列的每一行的字线用于输入字线电压信号，所述测试阵列的每一行的测试信号线用于输出测试信号，所述测试阵列的每一列的位线用于输入位线电压信号，所述测试阵列的每一列的源线用于输入源线电压信号。

2.一种MRAM阵列的测试电路，其特征在于，包括：列译码器、列选择器、字线译码器、行选择器以及如权利要求1所述的测试阵列，其中，

所述列译码器和所述字线译码器输入同一个地址信号，所述列选择器与位线信号端和源线信号端连接，所述位线信号端用于输入位线电压信号，所述源线信号端用于输入源线电压信号，所述行选择器与测试信号端连接，所述测试信号端用于输出测试信号，所述测试阵列的每一行的字线与所述字线译码器连接，所述测试阵列的每一行的字线以及每一行的测试信号线与所述行选择器连接，所述测试阵列的每一列的位线以及每一列的源线与所述列选择器连接；

所述列译码器，用于根据输入的地址信号，输出列选择线信号；

所述列选择器，用于根据所述列选择线信号，将所述位线信号端和所述源线信号端选择连接至所述测试阵列的其中一列的位线和源线；

所述字线译码器，用于根据输入的地址信号，选中所述测试阵列的其中一行的字线，该字线在选中后被拉高；

所述行选择器，用于根据所述字线译码器的选择结果，将选中的行的测试信号线选择连接至所述测试信号端。

3.根据权利要求2所述的测试电路，其特征在于，所述列选择器至少为N选1的列选择器。

4.根据权利要求2所述的测试电路，其特征在于，所述列译码器至少为

位的译码器，其中

表示向上取整。

5.根据权利要求2所述的测试电路，其特征在于，所述行选择器至少为N选1的行选择器。

6.根据权利要求2所述的测试电路，其特征在于，所述字线译码器至少为

位的译码器，其中

表示向上取整。

Images