CN116417056A - Mram芯片及mram芯片阵列短路位置的测试方法 - Google Patents

Mram芯片及mram芯片阵列短路位置的测试方法 Download PDF

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CN116417056A CN202111681318.7A CN202111681318A CN116417056A CN 116417056 A CN116417056 A CN 116417056A CN 202111681318 A CN202111681318 A CN 202111681318A CN 116417056 A CN116417056 A CN 116417056A
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Abstract

本发明提供一种MRAM芯片，包括一个或多个阵列，每个阵列包括行列分布的存储单元以及与存储单元相连接的多条字线、多条位线和多条源线，每个阵列还包括缺陷检测电路，缺陷检测电路用于控制被测试位线的连接方式，将被测试位线间的漏电流与基准电流作比较，或者，将被测试位线间的漏电压与基准电压作比较，以便检测所述阵列内部各条位线之间是否存在短路故障。

Description

MRAM芯片及MRAM芯片阵列短路位置的测试方法
技术领域
本发明涉及存储器技术领域，尤其涉及一种MRAM芯片及MRAM芯片阵列短路位置的测试方法。
背景技术
磁性随机存储器(Magnetic Random Access Memory，MRAM)是一种极具潜力的新型存储器，该存储器具有电路设计简单，读写速度快，无限次擦写、掉电不丢失等优点。
MRAM的核心存储单元包括1个磁性隧道结(MTJ)、1个场效应管(CMOS)。其中，MTJ的相关制造工艺可能出现部分相邻位置的接触短路现象，称为底部短路(Bottom short)，则短路的两MTJ所在的BL上的所有MTJ(短路的两MTJ除外)发生误读，同时短路的MTJ则会存在误写问题，导致测试结果不准确，影响良率判断。例如，图1示出了MRAM的阵列结构，通过SL、BL、WL的关断来控制对MTJ的读、写操作。图中①、②、③、④表示四个MTJ，①、②号MTJ之间发生Bottom Short，此时会出现以下问题：
对③号MTJ写0时，BL<1>接写电压VW，SL<1>接GND，WL<2>选通，未选中的SL、BL接地，则①、②号MTJ可能会被误写；
对①号MTJ写1时，BL<1>接GND，SL<1>接写电压VW，WL<1>选通，未选中的SL、BL接地，则②号MTJ可能会被误写；
对③号MTJ进行读操作时，BL<1>接读电压VR，SL<1>接GND，WL<2>选通，未选中的SL、BL接地，则读到的电阻为③//①+②，①、②的状态影响③读出结果，存在读错的可能性。
为便于理解，图2a示出了对③号MTJ写0时，改写的等效电路图。图2b示出了对①号MTJ写1时，改写的等效电路图。图2c示出了对③号MTJ读0或1时，误读的等效电路图。支路A为正常写入MTJ的通路，支路B为由于Bottom Short多出来的通路引起的改写通路。
由此可以看出，如果两个MTJ之间发生底部短路，会直接影响芯片的正常工作。因此，在实际测试工作中，如何快速定位MRAM芯片阵列中短路MTJ所在位置，是一个必须解决的问题。
发明内容
为解决上述问题，本发明提供了一种MRAM芯片，能够快速定位MRAM芯片阵列中短路MTJ所在位置，及时使用冗余电路修复，提升MRAM芯片的稳定性。
一方面，本发明提供一种MRAM芯片，包括一个或多个阵列，每个阵列进一步包括：
行列分布的存储单元，每个存储单元包括串联的磁性隧道结和MOS晶体管；
多条字线；
成对的多条位线和多条源线；以及，
缺陷检测电路，所述缺陷检测电路用于控制被测试位线的连接方式，将被测试位线间的漏电流与基准电流作比较，或者，将被测试位线间的漏电压与基准电压作比较，以便检测所述阵列内部各条位线之间是否存在短路故障。
可选地，所述缺陷检测电路包括：
电流型比较器，其第一输入端输入基准电流；
连接于各条位线与所述电流型比较器第二输入端之间的多个上拉控制晶体管，用于控制是否向被测试位线提供电源，以便在第二输入端产生漏电流；
连接于各条源线与地线之间的多个源线控制晶体管，用于控制源线是否接地；
连接于各条位线与地线之间的多个位线控制晶体管，用于控制位线是否接地；
所述电流型比较器通过比较所述基准电流和所述漏电流，判断被测试位线之间是否存在短路故障。
可选地，所述上拉控制晶体管为NMOS晶体管，漏极与对应位线相连，源极与所述电流型比较器第二输入端相连，栅极输入选通控制信号；
所述源线控制晶体管为NMOS晶体管，漏极与地线相连，源极与对应源线相连，栅极输入选通控制信号；
所述位线控制晶体管为NMOS晶体管，漏极与地线相连，源极与对应位线相连，栅极输入选通控制信号。
可选地，所述基准电流的表达式为：
Figure BDA0003445724810000031
其中Iref表示基准电流，VDD为电流型比较器内部电源电压，Rap表示存储单元的磁性隧道结为反平行态时的电阻值，n≥2。
可选地，所述缺陷检测电路包括：
电压型比较器，其第一输入端输入基准电压，其第二输入端通过上拉电阻连接至电源；
连接于各条位线与所述电压型比较器第二输入端之间的多个上拉控制晶体管，用于控制是否向被测试位线提供电源，以便在第二输入端产生漏电压；
连接于各条源线与地线之间的多个源线控制晶体管，用于控制源线是否接地；
连接于各条位线与地线之间的多个位线控制晶体管，用于控制位线是否接地；
所述电压型比较器通过比较所述基准电压和所述漏电压，判断被测试位线之间是否存在短路故障。
可选地，所述上拉控制晶体管为NMOS晶体管，漏极与对应位线相连，源极与所述电压型比较器第二输入端相连，栅极输入选通控制信号；
所述源线控制晶体管为NMOS晶体管，漏极与地线相连，源极与对应源线相连，栅极输入选通控制信号；
所述位线控制晶体管为NMOS晶体管，漏极与地线相连，源极与对应位线相连，栅极输入选通控制信号。
可选地，所述基准电压的表达式为：
Figure BDA0003445724810000032
其中Vref表示基准电压，VDD为电源电压，n>1。
可选地，所述MRAM芯片还包括：列地址选择器和列地址译码器，用于根据列地址选中要测试的位线。
可选地，所述MRAM芯片还包括：冗余电路，用于对存在短路的位线所连接的存储单元进行修复。
另一方面，本发明提供一种MRAM芯片阵列短路位置的测试方法，包括：
依次选中阵列中相邻的两条位线，控制其中一条位线与电流型比较器第二输入端连通，另一条位线与地线连通，全部源线与地线连通；
电流型比较器将两条位线间的漏电流与第一输入端输入的基准电流作比较，若输出为0，则说明两条位线不存在短路，继续测试；若输出为1，则说明两条位线存在短路，记录失效位线地址，继续测试；
所有位线测试结束后，使用冗余电路进行修复。
另一方面，本发明提供一种MRAM芯片阵列短路位置的测试方法，包括：
控制阵列中所有偶数位线与电流型比较器第二输入端连通，所有奇数位线与地线连通，全部源线与地线连通，电流型比较器将第二输入端输入的漏电流与第一输入端输入的基准电流作比较，若输出为0，则说明位线不存在短路，测试结束；若输出为1，则说明位线存在短路，继续测试；
若位线存在短路，将全部位线拆分成两组进行测试，每组位线内的偶数位线与电流型比较器第二输入端连通，奇数位线与地线连通，电流型比较器将每组位线内的偶数位线与奇数位线间的漏电流与基准电流作比较，定位存在短路的位线组合；
将存在短路的位线组合继续拆分成两组进行测试；
依次循环，直至测试出失效的位线，记录失效位线地址，使用冗余电路修复。
本发明提供的一种MRAM芯片，在其在阵列结构中加入缺陷检测电路，可快速测试BL间的短路失效，提高测试效率；且不仅可以筛除BL之间的桥接短路，还筛除MTJ间BottomShort失效。
附图说明
图1为现有技术中MRAM芯片的阵列结构；
图2a为图1阵列结构①、②号MTJ之间短路后，对③号MTJ写0等效电路图；
图2b为图1阵列结构①、②号MTJ之间短路后，对①号MTJ写1等效电路图；
图2c为图1阵列结构①、②号MTJ之间短路后，对③号MTJ进行读操作等效电路图；
图3为本发明的基本原理图；
图4为本发明一实施例MRAM芯片的阵列结构；
图5为本发明另一实施例MRAM芯片的阵列结构。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本申请中，术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”、“中”、“竖直”、“水平”、“横向”、“纵向”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。
并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。
此外，术语“安装”、“设置”、“设有”、“连接”、“相连”、“套接”应做广义理解。例如，可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
对于工艺良好的阵列结构，任意相邻的两条位线BL间均为断路，理论电流为0uA；若发生短路，则会产生一定的漏电流，可直接通过比较该漏电流和一个基准电流，筛选存在短路失效的BL。图3示出了本发明的基本原理图。
基于上述原理，本发明一实施例提供一种MRAM芯片，该MRAM芯片包括一个或多个阵列，如图4所示，每个阵列进一步包括：
行列分布的存储单元，每个存储单元包括串联的磁性隧道结和MOS晶体管，磁性隧道结一端与MOS晶体管的漏极连接；
多条字线WL<0>～WL<n>，每条字线分别连接至其中一行多个存储单元包含的MOS晶体管的栅极；
成对的多条位线BL<0>～BL<n>和多条源线SL<0>～SL<n>，每条位线分别连接至其中一列多个存储单元包含的磁性隧道结的另一端，每条源线分别连接至其中一列多个存储单元包含的MOS晶体管的源极；以及，
缺陷检测电路，该缺陷检测电路用于控制被测试位线的连接方式，将被测试位线间的漏电流与基准电流作比较，或者，将被测试位线间的漏电压与基准电压作比较，以便检测阵列内部各条位线之间是否存在短路故障。
可选地，作为一种实施方式，图4的阵列结构具体示出了缺陷检测电路的一种可行的电路结构。该缺陷检测电路包括：
电流型比较器SA，其内部有电源VDD，第一输入端输入基准电流；
连接于各条位线BL<0>～BL<n-1>与电流型比较器第二输入端之间的多个上拉控制晶体管M03～M(n-1)3，用于控制是否向被测试位线提供电源，以便在第二输入端产生漏电流，该漏电流是被测试位线间发生短路引起的电流；
连接于各条源线SL<0>～SL<n>与地线GND之间的多个源线控制晶体管M01～Mn1，用于控制源线是否接地；
连接于各条位线BL<0>～BL<n>与地线GND之间的多个位线控制晶体管M02～Mn2，用于控制位线是否接地；
所述电流型比较器通过比较第一输入端的基准电流和第二输入端的漏电流，判断被测试位线之间是否存在短路故障。
这里也可以看出，位线BL<n>与电流型比较器第二输入端之间不需要设置上拉控制晶体管。
进一步地，为了电路易于实现，本实施例中用到的晶体管均为NMOS晶体管，其连接关系如下：
连接于各条源线与地线之间的源线控制晶体管M01～Mn1，漏极与地线相连，源极与对应源线相连，栅极输入选通控制信号；
连接于各条位线与地线之间的位线控制晶体管M02～Mn2，漏极与地线相连，源极与对应位线相连，栅极输入选通控制信号；
连接于各条位线与电流型比较器第二输入端之间的上拉控制晶体管M03～M(n-1)3，漏极与对应位线相连，源极与电流型比较器第二输入端相连，栅极输入选通控制信号。
可选地，电流型比较器在比较基准电流与漏电流时，基准电流的设置也很关键。本实施例中，基准电流的表达式为：
Figure BDA0003445724810000071
其中Iref表示基准电流，VDD为电流型比较器内部电源电压，Rap表示存储单元的磁性隧道结为反平行态时的电阻值，n≥2。
可选地，作为另一种实施方式，图5的阵列结构示出了缺陷检测电路的另一种可行的电路结构。该缺陷检测电路包括：
电压型比较器SA，其第一输入端输入基准电压，其第二输入端通过上拉电阻连接至电源VDD；
连接于各条位线BL<0>～BL<n-1>与电压型比较器第二输入端之间的多个上拉控制晶体管M03～M(n-1)3，用于控制是否向被测试位线提供电源，以便在第二输入端产生漏电压，该漏电压是被测试位线间发生短路引起的电压；
连接于各条源线SL<0>～SL<n>与地线GND之间的多个源线控制晶体管M01～Mn1，用于控制源线是否接地；
连接于各条位线BL<0>～BL<n>与地线GND之间的多个位线控制晶体管M02～Mn2，用于控制位线是否接地；
所述电压型比较器通过比较第一输入端的基准电压和第二输入端的漏电压，判断被测试位线之间是否存在短路故障。
为了电路易于实现，本实施例中用到的晶体管均为NMOS晶体管，其连接关系如下：
上拉控制晶体管M03～M(n-1)3，漏极与对应位线相连，源极与电压型比较器第二输入端相连，栅极输入选通控制信号；
源线控制晶体管M01～Mn1，漏极与地线相连，源极与对应源线相连，栅极输入选通控制信号；
位线控制晶体管M02～Mn2，漏极与地线相连，源极与对应位线相连，栅极输入选通控制信号。
可选地，本实施例中用到的基准电压的表达式为：
Figure BDA0003445724810000081
其中Vref表示基准电压，VDD为电源电压，n>1。
另外说明的是，MRAM芯片还可以包括列地址选择器和列地址译码器，用于根据列地址选中要测试的位线。以及冗余电路，用于对存在短路的位线所连接的存储单元进行修复。
本发明实施例提供的MRAM芯片，通过在阵列中增加缺陷检测电路，可快速测试BL间的短路失效，提高测试效率；且不仅可以筛除BL之间的桥接短路，还筛除MTJ间BottomShort失效。
另一方面，应用上述MRAM芯片，本发明实施例提供一种MRAM芯片阵列短路位置的测试方法，包括：
依次选中阵列中相邻的两条位线，控制其中一条位线与电流型比较器第二输入端连通，另一条位线与地线连通，全部源线与地线连通；
电流型比较器将两条位线间的漏电流与第一输入端输入的基准电流作比较，若输出为0，则说明两条位线不存在短路，继续测试；若输出为1，则说明两条位线存在短路，记录失效位线地址，继续测试；
所有位线测试结束后，使用冗余电路进行修复。
具体地，测试顺序可以按地址顺序由低到高或由高到低依次测试，记录失效位线地址。例如，从BL<0>到BL<n>依次测试，首先选中BL<0>和BL<1>，BL<0>与电流比较器第二输入端连通，BL<1>接GND，其余BL浮空，所有SL接GND，所有WL接GND，使阵列处于关断状态，图4示出了当前测试条件下各晶体管的状态；电流型比较器将BL<0>和BL<1>之间的漏电流与第一输入端的基准电流作比较，基准电流的表达式为：
Figure BDA0003445724810000082
其中Iref表示基准电流，VDD为电流型比较器内部电源电压，Rap表示存储单元的磁性隧道结为反平行态时的电阻值，n≥2。
若两条BL间漏电流小于基准电流，电流型比较器输出为0，说明两条BL不存在短路,若两条BL间漏电流大于基准电流，电流型比较器输出为1，说明两条BL存在短路，记录失效BL地址。
继续测试，选中BL<1>和BL<2>，BL<1>与电流比较器第二输入端连通，BL<2>接GND，电流型比较器比较BL<1>和BL<2>之间的漏电流，若两条BL间漏电流小于基准电流，电流型比较器输出为0，说明两条BL不存在短路,若两条BL间漏电流大于基准电流，电流型比较器输出为1，说明两条BL存在短路，记录失效BL地址。
后续的各条位线按照上面的测试方法依次进行测试，当测试完BL<n-1>和BL<n>之后，测试流程结束。因此，位线BL<n>和电流型比较器第二输入端之间不需要设置选通晶体管。
定位到所有失效BL后，可通过测试筛除，或标记失效BL地址，使用冗余电路修复。
该测试方法通过针对相邻两条BL，1条BL加恒定电压，另一条BL接地，通过电流型比较器将两条BL间的漏电流与1个基准电流作比较，判断相邻两条BL是否存在短路；若两条BL之间存在短路，则可以定位到发生Bottom Short的MTJ。
另一方面，本发明另一实施例提供一种MRAM芯片阵列短路位置的测试方法，包括：
将阵列中所有偶数位线与电流型比较器第二输入端连通，所有奇数位线与地线连通，全部源线与地线连通，电流型比较器将第二输入端输入的漏电流与第一输入端输入的基准电流作比较，若输出为0，则说明位线不存在短路，测试结束；若输出为1，则说明位线存在短路，继续测试；
若位线存在短路，将全部位线拆分成两组进行测试，每组位线内的偶数位线与电流型比较器第二输入端连通，奇数位线与地线连通，电流型比较器将每组位线内的偶数位线与奇数位线间的漏电流与基准电流作比较，定位存在短路的位线组合；
将存在短路的位线组合继续拆分成两组进行测试；
依次循环，直至测试出失效的位线，记录失效位线地址，使用冗余电路修复。
例如，若位线存在短路，一共有n条位线，n为偶数，前n/2的BL中，偶数BL与电流型比较器第二输入端连通，奇数BL接GND，电流型比较器比较第二输入端输入的漏电流和第一输入端输入的基准电流，判断是否存在短路失效，之后，后n/2的BL中，偶数BL与电流型比较器第二输入端连通，奇数BL接GND，电流型比较器比较第二输入端输入的漏电流和第一输入端输入的基准电流，判断是否存在短路失效；定位到前n/2的BL或后n/2的BL存在短路，继续拆分成两组进行测试；直至测试出失效的位线。当然不排除拆分的两组BL都存在短路失效的情况，这时要分别拆分成两组进行测试。
本发明实施例的测试方法是基于二分法测试，相比于相邻两条位线的循环测试，可以提高测试效率。
当然，需要说明的是，当使用电压型比较器进行上述测试时，实现步骤是相同的，可参照实现，不再展开叙述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (11)

1.一种MRAM芯片，其特征在于，包括一个或多个阵列，每个阵列进一步包括：
行列分布的存储单元，每个存储单元包括串联的磁性隧道结和MOS晶体管；
多条字线；
成对的多条位线和多条源线；以及，
缺陷检测电路，所述缺陷检测电路用于控制被测试位线的连接方式，将被测试位线间的漏电流与基准电流作比较，或者，将被测试位线间的漏电压与基准电压作比较，以便检测所述阵列内部各条位线之间是否存在短路故障。
2.根据权利要求1所述的MRAM芯片，其特征在于，所述缺陷检测电路包括：
电流型比较器，其第一输入端输入基准电流；
连接于各条位线与所述电流型比较器第二输入端之间的多个上拉控制晶体管，用于控制是否向被测试位线提供电源，以便在第二输入端产生漏电流；
连接于各条源线与地线之间的多个源线控制晶体管，用于控制源线是否接地；
连接于各条位线与地线之间的多个位线控制晶体管，用于控制位线是否接地；
所述电流型比较器通过比较所述基准电流和所述漏电流，判断被测试位线之间是否存在短路故障。
3.根据权利要求2所述的MRAM芯片，其特征在于，
所述上拉控制晶体管为NMOS晶体管，漏极与对应位线相连，源极与所述电流型比较器第二输入端相连，栅极输入选通控制信号；
所述源线控制晶体管为NMOS晶体管，漏极与地线相连，源极与对应源线相连，栅极输入选通控制信号；
所述位线控制晶体管为NMOS晶体管，漏极与地线相连，源极与对应位线相连，栅极输入选通控制信号。
4.根据权利要求2所述的MRAM芯片，其特征在于，所述基准电流的表达式为：
Figure FDA0003445724800000021
其中Iref表示基准电流，VDD为电流型比较器内部电源电压，Rap表示存储单元的磁性隧道结为反平行态时的电阻值，n≥2。
5.根据权利要求1所述的MRAM芯片，其特征在于，所述缺陷检测电路包括：
电压型比较器，其第一输入端输入基准电压，其第二输入端通过上拉电阻连接至电源；
连接于各条位线与所述电压型比较器第二输入端之间的多个上拉控制晶体管，用于控制是否向被测试位线提供电源，以便在第二输入端产生漏电压；
连接于各条源线与地线之间的多个源线控制晶体管，用于控制源线是否接地；
连接于各条位线与地线之间的多个位线控制晶体管，用于控制位线是否接地；
所述电压型比较器通过比较所述基准电压和所述漏电压，判断被测试位线之间是否存在短路故障。
6.根据权利要求5所述的MRAM芯片，其特征在于，
所述上拉控制晶体管为NMOS晶体管，漏极与对应位线相连，源极与所述电压型比较器第二输入端相连，栅极输入选通控制信号；
所述源线控制晶体管为NMOS晶体管，漏极与地线相连，源极与对应源线相连，栅极输入选通控制信号；
所述位线控制晶体管为NMOS晶体管，漏极与地线相连，源极与对应位线相连，栅极输入选通控制信号。
7.根据权利要求5所述的MRAM芯片，其特征在于，所述基准电压的表达式为：
Figure FDA0003445724800000022
其中Vref表示基准电压，VDD为电源电压，n>1。
8.根据权利要求1所述的MRAM芯片，其特征在于，所述MRAM芯片还包括：列地址选择器和列地址译码器，用于根据列地址选中要测试的位线。
9.根据权利要求1所述的MRAM芯片，其特征在于，所述MRAM芯片还包括：冗余电路，用于对存在短路的位线所连接的存储单元进行修复。
10.一种MRAM芯片阵列短路位置的测试方法，其特征在于，所述测试方法包括：
依次选中阵列中相邻的两条位线，控制其中一条位线与电流型比较器第二输入端连通，另一条位线与地线连通，全部源线与地线连通；
电流型比较器将两条位线间的漏电流与第一输入端输入的基准电流作比较，若输出为0，则说明两条位线不存在短路，继续测试；若输出为1，则说明两条位线存在短路，记录失效位线地址，继续测试；
所有位线测试结束后，使用冗余电路进行修复。
11.一种MRAM芯片阵列短路位置的测试方法，其特征在于，所述测试方法包括：
控制阵列中所有偶数位线与电流型比较器第二输入端连通，所有奇数位线与地线连通，全部源线与地线连通，电流型比较器将第二输入端输入的漏电流与第一输入端输入的基准电流作比较，若输出为0，则说明位线不存在短路，测试结束；若输出为1，则说明位线存在短路，继续测试；
若位线存在短路，将全部位线拆分成两组进行测试，每组位线内的偶数位线与电流型比较器第二输入端连通，奇数位线与地线连通，电流型比较器将每组位线内的偶数位线与奇数位线间的漏电流与基准电流作比较，定位存在短路的位线组合；
将存在短路的位线组合继续拆分成两组进行测试；
依次循环，直至测试出失效的位线，记录失效位线地址，使用冗余电路修复。
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