CN116417032A - Mram芯片 - Google Patents

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Abstract

本发明提供一种MRAM芯片，包括一个或多个阵列，该阵列包括行列分布的存储单元以及与存储单元相连接的多条字线、多条位线和多条源线，在阵列结构每条位线和每条源线的供电端设置供电端控制电路，供电端控制电路具有三条不同的通路，对任一存储单元写0、写1或读操作时，用于改变各条位线和源线的供电方式。

Description

MRAM芯片
技术领域
本发明涉及存储器技术领域，尤其涉及一种MRAM芯片。
背景技术
磁性随机存储器(Magnetic Random Access Memory，MRAM)是一种极具潜力的新型存储器，该存储器具有电路设计简单，读写速度快，无限次擦写、掉电不丢失等优点。
MRAM的核心存储单元包括1个磁性隧道结(MTJ)、1个场效应管(CMOS)。其中，MTJ的相关制造工艺可能出现部分相邻位置的接触短路现象，称为底部短路(Bottom short)，则短路的两MTJ所在的BL上的所有MTJ(短路的两MTJ除外)发生误读，同时短路的MTJ则会存在误写问题，导致测试结果不准确，影响良率判断。例如，图1示出了MRAM的阵列结构，通过SL、BL、WL的关断来控制对MTJ的读、写操作。图中①、②、③、④表示四个MTJ，①、②号MTJ之间发生Bottom Short，此时会出现误写或误读的问题。
为便于理解，图2a示出了对③号MTJ写0时，改写的等效电路图。对③号MTJ写0时，BL<1>接写电压VW，SL<1>接GND，WL<2>选通，未选中的SL、BL接地，则①、②号MTJ可能会被误写。图2b示出了对①号MTJ写1时，改写的等效电路图。对①号MTJ写1时，BL<1>接GND，SL<1>接写电压VW，WL<1>选通，未选中的SL、BL接地，则②号MTJ可能会被误写。图2c示出了对③号MTJ读0或1时，误读的等效电路图。对③号MTJ进行读操作时，BL<1>接读电压VR，SL<1>接GND，WL<2>选通，未选中的SL、BL接地，则读到的电阻为③//①+②，①、②的状态影响③读出结果，存在读错的可能性。支路A为正常写入MTJ的通路，支路B为由于Bottom Short多出来的通路引起的改写通路。
由此可以看出，如果两个MTJ之间发生底部短路，会直接影响芯片的正常工作。但是，仅仅由于底部短路失效，就将整个MRAM芯片报废，又会造成很大浪费。
发明内容
为解决上述问题，本发明提供了一种MRAM芯片，能够容忍部分MTJ之间发生底部短路失效，避免出现相关MTJ被误写、误读的问题，使存储芯片可正常工作。
本发明提供一种MRAM芯片，包括一个或多个阵列，每个阵列进一步包括：
行列分布的存储单元，每个存储单元包括串联的磁性隧道结和MOS晶体管；
多条字线；
成对的多条位线和多条源线；以及，
多个供电端控制电路，连接于每条位线以及每条源线的供电端，所述供电端控制电路具有三条不同的通路，对任一存储单元写0、写1或读操作时，用于改变各条位线和源线的供电方式。
可选地，连接于其中一条位线的所述供电端控制电路包括：
第一选通晶体管，连接于该条位线与电源线之间，所述电源线用于输入写电压或者读电压；
第二选通晶体管，连接于该条位线与地线之间；
串联的第三选通晶体管和第一阻性器件，连接于该条位线与地线之间；
连接于该条位线对应源线的所述供电端控制电路具有相同的电路结构，包括：
第四选通晶体管，连接于该条源线与电源线之间，所述电源线用于输入写电压或者读电压；
第五选通晶体管，连接于该条源线与地线之间；
串联的第六选通晶体管和第二阻性器件，连接于该条源线与地线之间。
可选地，所述第一选通晶体管和所述第四选通晶体管为PMOS晶体管；
所述第二选通晶体管、所述第三选通晶体管、所述第五选通晶体管、所述第六选通晶体管为NMOS晶体管。
可选地，所述第一阻性器件和所述第二阻性器件由多晶硅电阻或者磁性隧道结实现。
可选地，所述第一阻性器件和所述第二阻性器件的阻值为n*Rap，n≥2，Rap表示存储单元的磁性隧道结为反平行态时的电阻值。
可选地，还包括：列地址选择器和列地址译码器，用于在写操作和读操作时，根据列地址选中目标存储单元的位线和源线。
可选地，还包括：行地址选择器和行地址译码器，用于在写操作和读操作时，根据行地址选中目标存储单元的字线。
本发明提供的一种MRAM芯片，其在阵列结构每条位线和每条源线的供电端设置供电端控制电路，当对阵列的任意一个存储单元写0时，选中的位线接写电压，选中的源线接地，其余未选中的位线和源线通过阻性器件接地；当对阵列的任意一个存储单元写1时，选中的位线接地，选中的源线接写电压，其余未选中的位线和源线通过阻性器件接地；当对阵列的任意一个存储单元进行读操作时，选中的位线接读电压，选中的源线接地，其余未选中的位线和源线通过阻性器件接地。与现有技术相比，本发明阵列结构可以容忍部分MTJ之间发生底部短路失效，避免出现相关MTJ误写、误读的问题，使存储芯片可正常工作。
附图说明
图1为现有技术中MRAM芯片的阵列结构；
图2a为图1阵列结构一种写操作的等效电路示意图；
图2b为图1阵列结构一种写操作的等效电路示意图；
图2c为图1阵列结构一种读操作的等效电路示意图；
图3为本发明一实施例MRAM芯片的阵列结构；
图4a为本发明一实施例一种写操作的阵列结构示意图；
图4b为本发明一实施例一种写操作的阵列结构示意图；
图4c为本发明一实施例一种读操作的阵列结构示意图；
图5a为图4a写操作的等效电路图；
图5b为图4b写操作的等效电路图；
图5c为图4c读操作的等效电路图；
图6为本发明另一实施例MRAM芯片的阵列结构。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本申请中，术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”、“中”、“竖直”、“水平”、“横向”、“纵向”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。
并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。
此外，术语“安装”、“设置”、“设有”、“连接”、“相连”、“套接”应做广义理解。例如，可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本发明一实施例提供一种MRAM芯片，该MRAM芯片包括一个或多个阵列，如图3所示，每个阵列进一步包括：
行列分布的存储单元，每个存储单元包括串联的磁性隧道结和MOS晶体管，磁性隧道结一端与MOS晶体管的漏极连接；
多条字线WL<0>～WL<n>，每条字线分别连接至其中一行多个存储单元包含的MOS晶体管的栅极；
成对的多条位线BL<0>～BL<n>和多条源线SL<0>～SL<n>，每条位线分别连接至其中一列多个存储单元包含的磁性隧道结的另一端，每条源线分别连接至其中一列多个存储单元包含的MOS晶体管的源极；以及，
多个供电端控制电路，连接于每条位线以及每条源线的供电端，所述供电端控制电路具有三条不同的通路，对任一存储单元写0、写1或读操作时，用于改变各条位线和源线的供电方式。
具体地，所述供电端控制电路用于控制每条位线以及每条源线具有如下的供电方式：
当对阵列的任意一个存储单元写0时，选中的位线接写电压，选中的源线接地，其余未选中的位线和源线通过阻性器件接地；
当对阵列的任意一个存储单元写1时，选中的位线接地，选中的源线接写电压，其余未选中的位线和源线通过阻性器件接地；
当对阵列的任意一个存储单元进行读操作时，选中的位线接读电压，选中的源线接地，其余未选中的位线和源线通过阻性器件接地。
作为一种实施方式，图3具体示出了供电端控制电路的一种电路结构。每条位线和每条源线连接的供电端控制电路具有相同的电路结构。以其中一条位线和源线进行说明。
连接于位线BL<0>的供电端控制电路包括：
第一选通晶体管M1，连接于该条位线与电源线之间，电源线用于输入写电压VW或者读电压VR，即写电压和读电压共用一条电源线，通过读写控制电路使电源线上的电压不同；
第二选通晶体管M2，连接于该条位线与地线之间；
串联的第三选通晶体管M3和第一阻性器件R1，连接于该条位线与地线之间；
连接于源线SL<0>的供电端控制电路包括：
第四选通晶体管M4，连接于该条源线与电源线之间，电源线用于输入写电压VW或者读电压VR；
第五选通晶体管M5，连接于该条源线与地线之间；
串联的第六选通晶体管M6和第二阻性器件R2，连接于该条源线与地线之间。
本实施例中，M1和M4采用PMOS晶体管，M2、M3、M5、M6采用NMOS晶体管。
虽然位线和源线的供电端控制电路的结构是一样的，但是，选通晶体管的控制信号是不同的。具体地，M1、M2栅极输入信号DATA，M4、M5栅极输入DATA_N，DATA_N是与DATA电平相反的信号，因此该电路对BL<0>和SL<0>上的存储单元写0时，M1和M5导通，写1时，M4和M2导通。BL_N、SL_N是低电平，M3和M6断开，其他列上的控制信号BL、SL是高电平，位线和源线通过阻性器件接地。另外，M3栅极输入信号BL_N，M6栅极输入信号SL_N，当对其他列的存储单元写数据时，M3和M6导通。
另外说明的是，其他位线和源线上的供电端控制电路的控制过程是类似的，不再赘述。
总之，上述电路结构可以实现：对任意MTJ写0时，选中该MTJ的BL接写电压VW，SL接GND，WL选通，其余存储单元的SL、BL串联阻性器件接GND，WL接GND；
对任意MTJ写1时，选中该MTJ的SL接写电压VW，BL接GND，WL选通，其余存储单元的SL、BL串联阻性器件接GND，WL接GND；
对任意MTJ执行读操作时，选中该MTJ的BL接读电压VR，SL接GND，WL选通，其余的SL、BL串联阻性器件接GND，WL接GND。
为了说明本发明的效果，仍以图1的阵列结构为例。
如图4a所示，基于本发明对阵列中③号MTJ写0时，选中的BL<1>接写电压VW，选中的SL<1>接GND，未选中的SL、BL通过阻性器件接地；
如图4b所示，基于本发明对阵列中①号MTJ写1时，选中的BL<1>接GND，选中的SL<1>接写电压VW，未选中的SL、BL通过阻性器件接地；
如图4c所示，对阵列中③号MTJ读取数据时，选中的BL<1>接读电压VR，选中的SL<1>接GND，未选中的SL、BL通过阻性器件接地。
对应地，图5a示出了图4a对阵列中③号MTJ写0时等效电路图，图5b示出了图4b对阵列中①号MTJ写1时等效电路图，图5c示出了图4c对③号MTJ进行读操作等效电路图。分析图5a和图5b，在未被选中的SL、BL对地处串联1个大电阻，使支路B通过极小的电流。对③号MTJ写0时，①、②号MTJ由于分压不够不会被改写，对①号MTJ写1时，②号MTJ由于分压不够不会被改写。另外，如图5c，对③号MTJ进行读操作时，若串联的电阻足够大，则读到的电阻为③//①+②+R≈③。
本发明实施例提供的一种MRAM芯片，其阵列结构可以容忍部分MTJ之间发生底部短路失效，避免出现相关MTJ误写、误读的问题，使存储芯片可正常工作。
进一步地，上述实施例中，供电端控制电路使用的阻性器件可以由多晶硅电阻或者磁性隧道结MTJ实现。且阻性器件的阻值为n*Rap，n≥2，Rap表示存储单元的磁性隧道结为反平行态时的电阻值。
另外，在另一实施例中，如图6所示，MRAM芯片还可以包括列地址选择器和列地址译码器，用于在写操作和读操作时，根据列地址选中目标存储单元的位线和源线。以及，行地址选择器和行地址译码器，用于在写操作和读操作时，根据行地址选中目标存储单元的字线。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (7)

1.一种MRAM芯片，其特征在于，包括一个或多个阵列，每个阵列进一步包括：
行列分布的存储单元，每个存储单元包括串联的磁性隧道结和MOS晶体管；
多条字线；
成对的多条位线和多条源线；以及，
多个供电端控制电路，连接于每条位线以及每条源线的供电端，所述供电端控制电路具有三条不同的通路，对任一存储单元写0、写1或读操作时，用于改变各条位线和源线的供电方式。
2.根据权利要求1所述的MRAM芯片，其特征在于，
连接于其中一条位线的所述供电端控制电路包括：
第一选通晶体管，连接于该条位线与电源线之间，所述电源线用于输入写电压或者读电压；
第二选通晶体管，连接于该条位线与地线之间；
串联的第三选通晶体管和第一阻性器件，连接于该条位线与地线之间；
连接于该条位线对应源线的所述供电端控制电路具有相同的电路结构，包括：
第四选通晶体管，连接于该条源线与电源线之间，所述电源线用于输入写电压或者读电压；
第五选通晶体管，连接于该条源线与地线之间；
串联的第六选通晶体管和第二阻性器件，连接于该条源线与地线之间。
3.根据权利要求2所述的MRAM芯片，其特征在于，所述第一选通晶体管和所述第四选通晶体管为PMOS晶体管；
所述第二选通晶体管、所述第三选通晶体管、所述第五选通晶体管、所述第六选通晶体管为NMOS晶体管。
4.根据权利要求2所述的MRAM芯片，其特征在于，所述第一阻性器件和所述第二阻性器件由多晶硅电阻或者磁性隧道结实现。
5.根据权利要求2所述的MRAM芯片，其特征在于，所述第一阻性器件和所述第二阻性器件的阻值为n*Rap，n≥2，Rap表示存储单元的磁性隧道结为反平行态时的电阻值。
6.根据权利要求1所述的MRAM芯片，其特征在于，还包括：列地址选择器和列地址译码器，用于在写操作和读操作时，根据列地址选中目标存储单元的位线和源线。
7.根据权利要求1所述的MRAM芯片，其特征在于，还包括：行地址选择器和行地址译码器，用于在写操作和读操作时，根据行地址选中目标存储单元的字线。
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