JPS59153183A - 集積回路 - Google Patents
集積回路Info
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- JPS59153183A JPS59153183A JP58028374A JP2837483A JPS59153183A JP S59153183 A JPS59153183 A JP S59153183A JP 58028374 A JP58028374 A JP 58028374A JP 2837483 A JP2837483 A JP 2837483A JP S59153183 A JPS59153183 A JP S59153183A
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- JP
- Japan
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- circuit
- high voltage
- integrated circuit
- word
- transistor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、小規模な回路ブロック又は記憶セルを繰り返
し配列することによって構成される集積回路に関し、詳
しくは、その試験を容易にするための検査回路を具備し
た集積回路に関するものである。
し配列することによって構成される集積回路に関し、詳
しくは、その試験を容易にするための検査回路を具備し
た集積回路に関するものである。
小規模な回路ブロックを繰り返し配列して構成される論
理集積回路や記憶セルを繰り返し配列して構成される記
憶集積回路において、該回路ブロック又は記憶セルを相
互接続するのに、当眩集積回路を製造する技術で許容で
きる最小又は最小に近い線幅と線間隔の配線が使われる
ため、その配線の断線及び隣接配線のショートが起こる
場合がしばしば発生する。
理集積回路や記憶セルを繰り返し配列して構成される記
憶集積回路において、該回路ブロック又は記憶セルを相
互接続するのに、当眩集積回路を製造する技術で許容で
きる最小又は最小に近い線幅と線間隔の配線が使われる
ため、その配線の断線及び隣接配線のショートが起こる
場合がしばしば発生する。
従来、このような配列構成された集積回路の試験は、例
えば記憶集積回路を例として説明すれば、記憶データの
曹込み及び読出しを独々の順序で行い、読出されたデー
タが期待されるデータに一致するかどうかによって行わ
れていた。しかし、多量の記憶セルとそれを接続する配
線を内部に有する複雑な集積回路を、１個又は数個の出
力端子から出力されるデータで検査する方法は、次にあ
げるような欠点があることが知られている。
えば記憶集積回路を例として説明すれば、記憶データの
曹込み及び読出しを独々の順序で行い、読出されたデー
タが期待されるデータに一致するかどうかによって行わ
れていた。しかし、多量の記憶セルとそれを接続する配
線を内部に有する複雑な集積回路を、１個又は数個の出
力端子から出力されるデータで検査する方法は、次にあ
げるような欠点があることが知られている。
（４） 集積回路内部に故障（配線の断線やショート
を含む）があることを知ることができるが、どの部分に
どのような故障があるかは判別できない。
を含む）があることを知ることができるが、どの部分に
どのような故障があるかは判別できない。
（２）試験を行うために、多量の入力データとアドレス
信号（試験バタンデータという）を必要とし、試験に長
い時間がかかる。
信号（試験バタンデータという）を必要とし、試験に長
い時間がかかる。
（３）すべての故障を検出できる試験バタンは知られて
おらず、内部に故障があっても検出できない場合がある
。
おらず、内部に故障があっても検出できない場合がある
。
（４）複雑な試験パタンを発生することは、試験装置の
制約により不可能な場合がある。
制約により不可能な場合がある。
（５）複雑な試験バタンを発生するためのハードウェア
を試験装置に付加することは、集積回路の製造コストを
高める。
を試験装置に付加することは、集積回路の製造コストを
高める。
また、このような欠点を解決するため、内部配線に小さ
な端子を設け、直接、該配線の電圧を観察する技術もあ
るが、大量の端子が必要となり、端子の面積により、集
積回路のチップ面積の増大を招（問題がある。
な端子を設け、直接、該配線の電圧を観察する技術もあ
るが、大量の端子が必要となり、端子の面積により、集
積回路のチップ面積の増大を招（問題がある。
本発明は、複・数の配線の駆動手段の故障や複数の配線
間のショート及び断線を容易に検出する手段を付加する
ことにより、集積回路の故障の検出を容易にするもので
ある。以下、図示の実施例を用いて詳細に説明する。
間のショート及び断線を容易に検出する手段を付加する
ことにより、集積回路の故障の検出を容易にするもので
ある。以下、図示の実施例を用いて詳細に説明する。
第１図は本発明の一実施例の構成図である。本集積回路
はＮ行Ｎ列のマトリックス状に配列されタメモリセルよ
り成るメモリセルアレイＭＡ、Ｎ本ノワート線ＷＬ１．
ＷＬ２． ・−■・、 ＷＬＭ、 Ｎ 本ｆ） ヒツ
ト線ＢＬ１．ＢＬ２．・・川・、ＢＬＮ、ワード選択回
路ＷＤ、マルチプレクサ回路ＭＵＸ、ワード線検査回路
ＴＷ、ビット線検査回路ＴＢにより構成されており、ワ
ード線とビット線は互に直交するよう罠配列されており
、ワード線とビット線の交点にはメモリセルが配置され
ている。本実施例は記憶集積回路の例であり、メモリセ
ルが選択される動作は次の通りである。
はＮ行Ｎ列のマトリックス状に配列されタメモリセルよ
り成るメモリセルアレイＭＡ、Ｎ本ノワート線ＷＬ１．
ＷＬ２． ・−■・、 ＷＬＭ、 Ｎ 本ｆ） ヒツ
ト線ＢＬ１．ＢＬ２．・・川・、ＢＬＮ、ワード選択回
路ＷＤ、マルチプレクサ回路ＭＵＸ、ワード線検査回路
ＴＷ、ビット線検査回路ＴＢにより構成されており、ワ
ード線とビット線は互に直交するよう罠配列されており
、ワード線とビット線の交点にはメモリセルが配置され
ている。本実施例は記憶集積回路の例であり、メモリセ
ルが選択される動作は次の通りである。
まず、Ｎ本のワード線ＷＬ工〜ＷＬ、のうちの一本（Ｗ
Ｌ７ｉ’す、る）・が選択され・屁゛電圧にされると、
該ワード線ＷＬｉに接続されたメモリセル（Ｎ個）がＮ
本のビット線ＢＬ１〜ＢＬＮそれぞれと電気的に接続さ
れる。一方、Ｎ本のビット線ＢＬ、〜ＢＬ、のうちの１
本（ＢＬｊとする）がマルチプレクサ回路ＭＵＸにより
データ入出力回路ＤＩＯに′電気的に接続され、選択さ
れたワー゛ド線ＷＬ・１とビット線ＢＬｊの交点に対応
するメモリセルがＤＩＯと電気的に接続され、該メモリ
セルに対してデータを誉き込んだり読み出したりできる
状態になる。１本のワード線が選択された状態では、他
のワード線は低電圧に設定されている。ワード線検査回
路ＴＷはＮ本のワード線ＷＬ１〜ＷＬＮに接続されてお
り、これらのワード線のうち１本だけが高電圧で残りは
低電圧であるか、又はすべてθワード線が低電圧である
か、又は２本以上のワード線が高電圧になっているかを
検出するように構成されているので、ワード線選択が正
常に行われているか、ショートあるいは断線などの故障
がワード線にあるかどうかを検出することができる。
Ｌ７ｉ’す、る）・が選択され・屁゛電圧にされると、
該ワード線ＷＬｉに接続されたメモリセル（Ｎ個）がＮ
本のビット線ＢＬ１〜ＢＬＮそれぞれと電気的に接続さ
れる。一方、Ｎ本のビット線ＢＬ、〜ＢＬ、のうちの１
本（ＢＬｊとする）がマルチプレクサ回路ＭＵＸにより
データ入出力回路ＤＩＯに′電気的に接続され、選択さ
れたワー゛ド線ＷＬ・１とビット線ＢＬｊの交点に対応
するメモリセルがＤＩＯと電気的に接続され、該メモリ
セルに対してデータを誉き込んだり読み出したりできる
状態になる。１本のワード線が選択された状態では、他
のワード線は低電圧に設定されている。ワード線検査回
路ＴＷはＮ本のワード線ＷＬ１〜ＷＬＮに接続されてお
り、これらのワード線のうち１本だけが高電圧で残りは
低電圧であるか、又はすべてθワード線が低電圧である
か、又は２本以上のワード線が高電圧になっているかを
検出するように構成されているので、ワード線選択が正
常に行われているか、ショートあるいは断線などの故障
がワード線にあるかどうかを検出することができる。
第２図はワード線検査回路ＴＶの第１の実施例を示した
ものである。本ワード線検査回路ＴＷは、２人力ＮＯＲ
１ｇ回路とインバータＮと２人力ＡＮＤ回路からなるＮ
個の副回路Ａ１．Ａ、・・・・・・３．Ａ□、・・・・
・・ＡＭ及びＮ入力ＮＯＲ回路及び２つの出力端子ＴＯ
１ＴＳ’から構成されている。１を１以上Ｎ以下の整数
として説明すると、第１番目の副回路Ａ工はＷＬ。
ものである。本ワード線検査回路ＴＷは、２人力ＮＯＲ
１ｇ回路とインバータＮと２人力ＡＮＤ回路からなるＮ
個の副回路Ａ１．Ａ、・・・・・・３．Ａ□、・・・・
・・ＡＭ及びＮ入力ＮＯＲ回路及び２つの出力端子ＴＯ
１ＴＳ’から構成されている。１を１以上Ｎ以下の整数
として説明すると、第１番目の副回路Ａ工はＷＬ。
及び節点町を２人力ＮＯＲ回路の入力に接続され、該２
人力ＮＯＲ回路の出力はインバータＮを通しいる。１を
２以上Ｎ以下の整数として説゛明すると、ｂ、はａｌと
相互に接続されており、 には低電圧−５ａ１ 直流直源ｖ８８が供給され、ｂＮはＴＯと接続され、Ｃ
１，Ｃ２，・・・・・・ＩＣＮはＮ入力ＮＯＲ回路の入
力端子に接続され、該Ｎ入力ＮＯＲ回路の出力はＴＳＫ
供給される構成となっている。以下の説明において、高
電圧は論理「１」を低電圧は論理「０」を表わすものと
する。
人力ＮＯＲ回路の出力はインバータＮを通しいる。１を
２以上Ｎ以下の整数として説゛明すると、ｂ、はａｌと
相互に接続されており、 には低電圧−５ａ１ 直流直源ｖ８８が供給され、ｂＮはＴＯと接続され、Ｃ
１，Ｃ２，・・・・・・ＩＣＮはＮ入力ＮＯＲ回路の入
力端子に接続され、該Ｎ入力ＮＯＲ回路の出力はＴＳＫ
供給される構成となっている。以下の説明において、高
電圧は論理「１」を低電圧は論理「０」を表わすものと
する。
第２図の動作は次の通りである。１を１以上Ｎ以下の整
数とすると、ＷＬｌが高電圧の場合、ａ工の値にかかわ
らずｂ工が「１」となり、Ｃ工はａｌが「１」の場合だ
け「１」となり、ＷＬ工が低電圧の場合、町の値がその
ままｂ工に伝えられ、Ｃ４は「０」となり、ａｌは「０
」だからａｌはＷＬ、 、 ＷＬ２． ・・・−・・Ｗ
Ｌ、 。
数とすると、ＷＬｌが高電圧の場合、ａ工の値にかかわ
らずｂ工が「１」となり、Ｃ工はａｌが「１」の場合だ
け「１」となり、ＷＬ工が低電圧の場合、町の値がその
ままｂ工に伝えられ、Ｃ４は「０」となり、ａｌは「０
」だからａｌはＷＬ、 、 ＷＬ２． ・・・−・・Ｗ
Ｌ、 。
の５ちの１本でも高電圧の場合１１」、すべてが低電圧
の場合「０」となる。したがって、Ｎ本のワード線ＷＬ
１〜ＷＬＮすべてが低電圧の場合、ＴＯには「０」が送
られ、それ以外の場合「１」が送られる。また、Ｎ本の
ワード線ＷＬ１〜ＷＬＮのうち２本以上が高電圧の場合
、ａｌ及びＷＬｌが「−１」である副回路Ａ１が存在し
、Ｃ□が「１」となり、ＴＳは「１」となるが、Ｎ本の
ワード線ＷＬ、〜ＷＬ、の５ち１本以下が高電圧である
場合は′ｒＳは「０」となる。
の場合「０」となる。したがって、Ｎ本のワード線ＷＬ
１〜ＷＬＮすべてが低電圧の場合、ＴＯには「０」が送
られ、それ以外の場合「１」が送られる。また、Ｎ本の
ワード線ＷＬ１〜ＷＬＮのうち２本以上が高電圧の場合
、ａｌ及びＷＬｌが「−１」である副回路Ａ１が存在し
、Ｃ□が「１」となり、ＴＳは「１」となるが、Ｎ本の
ワード線ＷＬ、〜ＷＬ、の５ち１本以下が高電圧である
場合は′ｒＳは「０」となる。
このように、第２図によれば、ワード線の選択が正しく
行われているかどうかが検査され、その結果がＴＳ及び
′ｒＯに出力される。
行われているかどうかが検査され、その結果がＴＳ及び
′ｒＯに出力される。
第３図はワード線検査回路ＴＷの第２の実施例を示した
ものである。本ワード線テスト回路ＴＷは、Ｎ個の副回
路Ｂ、、Ｂ２．Ｂ３・・・・・・ＩＢＭが第２図のＴＷ
のＡ、、Ａ２．Ａ３・・・・・・、ＡＮＫ置き換えられ
た構成である。１を１以上Ｎ以下の整数とすると、Ｂ工
ははＡ工の２人力ＮＯＲ回路とインバータＮをｐチャネ
ル形電界効果トランジスタＱ□と抵抗性素子Ｒ□で置き
換えて構成されており、トランジスタＱ□のゲートはＷ
Ｌ□と接続され、トランジスタロ工のソースにはＲ□を
介して高電圧直流電源ＶＤわが供給されている。１′を
２以上Ｎ以下の整数とすると、トランジスタロ工のドレ
インは前段のトランジスタＱ□−１のソースと接続され
、初段のトランジスタＱ１のドレインにはｖ８８が供給
され、最終段トランジスタＱＮのソースはＴＯに接続さ
れている。ここでＲ□はトランジスタの導直抵抗に比し
て十分高い抵抗値を有しているように構成されている。
ものである。本ワード線テスト回路ＴＷは、Ｎ個の副回
路Ｂ、、Ｂ２．Ｂ３・・・・・・ＩＢＭが第２図のＴＷ
のＡ、、Ａ２．Ａ３・・・・・・、ＡＮＫ置き換えられ
た構成である。１を１以上Ｎ以下の整数とすると、Ｂ工
ははＡ工の２人力ＮＯＲ回路とインバータＮをｐチャネ
ル形電界効果トランジスタＱ□と抵抗性素子Ｒ□で置き
換えて構成されており、トランジスタＱ□のゲートはＷ
Ｌ□と接続され、トランジスタロ工のソースにはＲ□を
介して高電圧直流電源ＶＤわが供給されている。１′を
２以上Ｎ以下の整数とすると、トランジスタロ工のドレ
インは前段のトランジスタＱ□−１のソースと接続され
、初段のトランジスタＱ１のドレインにはｖ８８が供給
され、最終段トランジスタＱＮのソースはＴＯに接続さ
れている。ここでＲ□はトランジスタの導直抵抗に比し
て十分高い抵抗値を有しているように構成されている。
すべてのワード線が低電圧の時、すべてのｐチャネル電
界効果トランジスタＱ１、ｅ’−Ｊ２＋・・・・・・Ｉ
ＱＮが導通状態となり、ＴＯハｖ８Ｉｌ］と電気的に接
続状態トなり、Ｒ１，Ｒ２゜・・・・・・、ＲＮは十分
に高い抵抗であるので、ＴＯからは「０」が得られ、ワ
ード線のうち１本でも高電圧であれば、ＴＳからは「１
」が得られる。一方、ＴＳには第２図の場合と同様、ワ
ード線ＷＬ１〜ＷＬ、ｌのうち２本以上が高電圧の場合
、ＴＳは「１」となり、それ以外の場合ＴＳはｒＯＪと
なる。
界効果トランジスタＱ１、ｅ’−Ｊ２＋・・・・・・Ｉ
ＱＮが導通状態となり、ＴＯハｖ８Ｉｌ］と電気的に接
続状態トなり、Ｒ１，Ｒ２゜・・・・・・、ＲＮは十分
に高い抵抗であるので、ＴＯからは「０」が得られ、ワ
ード線のうち１本でも高電圧であれば、ＴＳからは「１
」が得られる。一方、ＴＳには第２図の場合と同様、ワ
ード線ＷＬ１〜ＷＬ、ｌのうち２本以上が高電圧の場合
、ＴＳは「１」となり、それ以外の場合ＴＳはｒＯＪと
なる。
第４図はワード線検査回路ＴＷの第３の実施例を示した
ものである。土を１以上Ｎ以下の任意整数として説明す
ると、第４図の例は、２Ｎ個のｐチャネル形電界効果ト
ランジスタＱＳ１． ＱＳ２．・・・・・・。
ものである。土を１以上Ｎ以下の任意整数として説明す
ると、第４図の例は、２Ｎ個のｐチャネル形電界効果ト
ランジスタＱＳ１． ＱＳ２．・・・・・・。
ＱＳＮＳＱＯｌ、ＱＯ２，・・・・・・、ＱＯＮ及びＮ
１固のダイオードＤ、、Ｄ２．・・・・・・、ＤＩ及び
抵抗性素子Ｒ８，ＲＯ及び端子ＴＳ’、ＴＯαり構成さ
れている。トランジスタＱＳ、、ＱＯ□のゲートにはＷ
Ｌｌが接続され、ＱＳ工、ＱＯ□のゲートにはＷＬ□が
接続され、トランジスタＱＳＮ。
１固のダイオードＤ、、Ｄ２．・・・・・・、ＤＩ及び
抵抗性素子Ｒ８，ＲＯ及び端子ＴＳ’、ＴＯαり構成さ
れている。トランジスタＱＳ、、ＱＯ□のゲートにはＷ
Ｌｌが接続され、ＱＳ工、ＱＯ□のゲートにはＷＬ□が
接続され、トランジスタＱＳＮ。
ＱＯ，のゲートにはＷＬＮが接続されている。トランジ
スタＱＳＩ−ＱＳ２．・・・・・・、ＱＳ□、・°°・
・・、ＱＳＭは直列に接続され、同様に、トランジスタ
ＱＯ１，ＱＯ□、・・・・・・。
スタＱＳＩ−ＱＳ２．・・・・・・、ＱＳ□、・°°・
・・、ＱＳＭは直列に接続され、同様に、トランジスタ
ＱＯ１，ＱＯ□、・・・・・・。
Ｑ９１．・・・・・・、 ＱＯＭも直列に接続されてい
る。トランジスタＱＳＭ及びＱＯＮのソースには高電圧
直流電源ｖＤＤが供給されており、トランジスタＱＳ１
のドレインは端子ＴＳ’に接続されるとともに、Ｒ８を
通して低電圧直流電源Ｖｓｓが供給されており、又、ト
ランジスタＱＯ１のドレインは端子ＴＯ／に接続される
とともに、ＲＯを通してＶｓｓが供給されている。ダイ
オードＤ□のアノードはトランジスタＱＳ１のソースに
接続され、ダイオードＤ１０カンードはトランジスタＱ
Ｏ□のドレインに接続されている。
る。トランジスタＱＳＭ及びＱＯＮのソースには高電圧
直流電源ｖＤＤが供給されており、トランジスタＱＳ１
のドレインは端子ＴＳ’に接続されるとともに、Ｒ８を
通して低電圧直流電源Ｖｓｓが供給されており、又、ト
ランジスタＱＯ１のドレインは端子ＴＯ／に接続される
とともに、ＲＯを通してＶｓｓが供給されている。ダイ
オードＤ□のアノードはトランジスタＱＳ１のソースに
接続され、ダイオードＤ１０カンードはトランジスタＱ
Ｏ□のドレインに接続されている。
第４図の動作は次の通りである。トランジスタＱＳ□、
ＱＯ□はｐチャネルトランジスタであるから、高電圧に
設定されたワード緋がゲートに接続されているトランジ
スタが非導通となる。ワード線ＷＬ０〜ＷＬ、のすべて
が低電圧の場合は、すべてのトランジスタが導通状態で
あり、Ｒ８、ＲＯの抵抗値がトランジスタの導通抵抗に
比較して十分大きく設定されているので、ＴＯ’、ＴＳ
’はともに高電圧となり、４６号「１」を出力する。ワ
ード線ＷＬ１〜ＷＬＮのうちの１本、例えばＷＬ、が高
電圧で他が低電圧の場合（ｊは１以上Ｎ以下の整数とす
る）、トランジスタＱＯｊ、 ＱＳ、が非導通であり、
他のト２ンジスタはすべて導通状態になり、ＴＳ’はｖ
Ｄｂと電気的に切り離されてＴＳ’は「０」を出力し、
ＴＯ′はＱＳＨ＋ＱＳＨ１＋ ””” ＋ Ｑ Ｓｊ＋
０．Ｄｊ 、ＱＯｊ １＊ ６．”ＱＯｌなる経路を経
てＶＤ］）と電気的に接続され、ＴＯ′は「１」を出力
する。ワード線のうちの２本、例えばＷＬｊｊ及びＷＬ
ｋが高電圧の場合（ｊ＋には１以上Ｎ以下の整数で、ｊ
くｋとする）、トランジスタＱＯｊ、ＱＳｊ、ＱＯｋ、
ＱＳｋが非導通であり、他のトランジスタはすべて導通
状態となり、ＴＳ’はｖＤＤと電気的に切り離されて、
ＴＳ’は「０」を出力し、Ｔ Ｏ’ ハＱ ８Ｍ＋ Ｑ
Ｓｙ １ ＋ ・・・”’ Ｑ Ｓｋ＋□ｅ Ｄｋ＋
ＱＯｋ−１＋ ”’ ”’ ＋ＱＯｊ＋１までしか経
路がないため、ｖＤＤと電気的に切り離されて、ＴＯ’
は「Ｏ」を出力する。ワード線ＷＬ１〜ＷＬＭのうちの
３本以上が高電圧の場合も、２本の場合と同じであり、
ＴＳ’ 、ＴＯ／からｒＯＪを出力する。
ＱＯ□はｐチャネルトランジスタであるから、高電圧に
設定されたワード緋がゲートに接続されているトランジ
スタが非導通となる。ワード線ＷＬ０〜ＷＬ、のすべて
が低電圧の場合は、すべてのトランジスタが導通状態で
あり、Ｒ８、ＲＯの抵抗値がトランジスタの導通抵抗に
比較して十分大きく設定されているので、ＴＯ’、ＴＳ
’はともに高電圧となり、４６号「１」を出力する。ワ
ード線ＷＬ１〜ＷＬＮのうちの１本、例えばＷＬ、が高
電圧で他が低電圧の場合（ｊは１以上Ｎ以下の整数とす
る）、トランジスタＱＯｊ、 ＱＳ、が非導通であり、
他のト２ンジスタはすべて導通状態になり、ＴＳ’はｖ
Ｄｂと電気的に切り離されてＴＳ’は「０」を出力し、
ＴＯ′はＱＳＨ＋ＱＳＨ１＋ ””” ＋ Ｑ Ｓｊ＋
０．Ｄｊ 、ＱＯｊ １＊ ６．”ＱＯｌなる経路を経
てＶＤ］）と電気的に接続され、ＴＯ′は「１」を出力
する。ワード線のうちの２本、例えばＷＬｊｊ及びＷＬ
ｋが高電圧の場合（ｊ＋には１以上Ｎ以下の整数で、ｊ
くｋとする）、トランジスタＱＯｊ、ＱＳｊ、ＱＯｋ、
ＱＳｋが非導通であり、他のトランジスタはすべて導通
状態となり、ＴＳ’はｖＤＤと電気的に切り離されて、
ＴＳ’は「０」を出力し、Ｔ Ｏ’ ハＱ ８Ｍ＋ Ｑ
Ｓｙ １ ＋ ・・・”’ Ｑ Ｓｋ＋□ｅ Ｄｋ＋
ＱＯｋ−１＋ ”’ ”’ ＋ＱＯｊ＋１までしか経
路がないため、ｖＤＤと電気的に切り離されて、ＴＯ’
は「Ｏ」を出力する。ワード線ＷＬ１〜ＷＬＭのうちの
３本以上が高電圧の場合も、２本の場合と同じであり、
ＴＳ’ 、ＴＯ／からｒＯＪを出力する。
このように、第４図によれば、すべてのワード線が低電
１圧の場合、１本のワード線だけが高電圧の場合、２本
以上のワード線が高電圧の場合を、’ｒｓ’ 、 ＴＯ
／からの出力により、検出することがで診る。
１圧の場合、１本のワード線だけが高電圧の場合、２本
以上のワード線が高電圧の場合を、’ｒｓ’ 、 ＴＯ
／からの出力により、検出することがで診る。
次にビット線の断線やショートを検査する方法について
説明する。メモリセルがビット線に出力する電気信号が
小振幅であり、ビット線の電圧は、該メモリセルからの
論理「０」の電気信号が伝えられた時でも比較的高電圧
であるとする。メモリセルに対し、論理「Ｏ」を書込む
時は、選択されたビット線は低電圧に設定され、その他
のピッ、ト線はデータ入出力回路ＤＩＯから切り離され
、メモリセルから出力された電気信号（微少振幅）が伝
えられＣおり、該電気（ｔＴ号に無関係に高電圧である
。このため、ピット線検査回路ＴＢはすべてのビット線
が高電圧か、一本だけのビット線が低電圧で他は高電圧
か、２本以上のビット線が低電圧かを検出する機能を有
することにより、ビット線の故障を検出することができ
る。
説明する。メモリセルがビット線に出力する電気信号が
小振幅であり、ビット線の電圧は、該メモリセルからの
論理「０」の電気信号が伝えられた時でも比較的高電圧
であるとする。メモリセルに対し、論理「Ｏ」を書込む
時は、選択されたビット線は低電圧に設定され、その他
のピッ、ト線はデータ入出力回路ＤＩＯから切り離され
、メモリセルから出力された電気信号（微少振幅）が伝
えられＣおり、該電気（ｔＴ号に無関係に高電圧である
。このため、ピット線検査回路ＴＢはすべてのビット線
が高電圧か、一本だけのビット線が低電圧で他は高電圧
か、２本以上のビット線が低電圧かを検出する機能を有
することにより、ビット線の故障を検出することができ
る。
ビットｓ検査回路ＴＢの構成はワード線検査回路ＴＷと
同じであるが、検葺対象となるビット線がワード線と極
性が逆であるため、ＴＷ内の全回路の極性を逆にするこ
とによりＴＢが構成される。
同じであるが、検葺対象となるビット線がワード線と極
性が逆であるため、ＴＷ内の全回路の極性を逆にするこ
とによりＴＢが構成される。
この場合、第３図の抵抗性索子Ｒ□、Ｒ２，・・・・・
・ＲＮはゲートを直流電流源に接続された電界効果トラ
ンジスタとしてもよ（、ゲートをクロック信号で制御さ
れる電界効果トランジスタで置き換えてもよい。同様に
、第４図の抵抗性素子Ｒ８、ＲＯはゲートを直流電流源
に接続された電界効果トランジスタで置き換えてもよく
、ゲートをクロック信号で制御される電界効果トランジ
スタで置き換えてもよい。
・ＲＮはゲートを直流電流源に接続された電界効果トラ
ンジスタとしてもよ（、ゲートをクロック信号で制御さ
れる電界効果トランジスタで置き換えてもよい。同様に
、第４図の抵抗性素子Ｒ８、ＲＯはゲートを直流電流源
に接続された電界効果トランジスタで置き換えてもよく
、ゲートをクロック信号で制御される電界効果トランジ
スタで置き換えてもよい。
上記説明では、メモリセルからビット線へ読出１される
電気信号が小振幅であり、その電気信号の値が「０」又
は「１」どちらであっても比較的高電圧であるとしたが
、大振幅出力がビット線に出される場合でもワード線の
すべてを低電圧として、書込み回路により、１本のピッ
ト線だけを低電圧又は高電圧とし、残りの他のビット線
と逆極性とすることにより検査をしてもよい。また、あ
るワード線に接続されたＮ個のメモリセルのうち、１個
にだけ他の残りと異なる情報を記憶させ、そのワード線
を高電圧として、１本のビット線だけ、他と違う電圧に
なるようにしてもよい。
電気信号が小振幅であり、その電気信号の値が「０」又
は「１」どちらであっても比較的高電圧であるとしたが
、大振幅出力がビット線に出される場合でもワード線の
すべてを低電圧として、書込み回路により、１本のピッ
ト線だけを低電圧又は高電圧とし、残りの他のビット線
と逆極性とすることにより検査をしてもよい。また、あ
るワード線に接続されたＮ個のメモリセルのうち、１個
にだけ他の残りと異なる情報を記憶させ、そのワード線
を高電圧として、１本のビット線だけ、他と違う電圧に
なるようにしてもよい。
上記実施例は記憶集積回路の例であるが、論理集積回路
においてもプログラマブルロジックアレイのように、複
数の平行に配置された配線のうち１本又は２本以上が選
択されることにより、論理動作を行う場合がある。この
ような集積回路に対しても本発明を実施できることはい
うまでもな（・。
においてもプログラマブルロジックアレイのように、複
数の平行に配置された配線のうち１本又は２本以上が選
択されることにより、論理動作を行う場合がある。この
ような集積回路に対しても本発明を実施できることはい
うまでもな（・。
２本の配線が選択されるのが正常である場合に有効とな
る検査回路の例を第５図に示す。第５図において、信号
線Ｌ１．Ｌ２．・°・°・パ・・ＬＮのすべてが低電圧
の時はＴ、 ｌ Ｔ２４ Ｔ、から信号「１」が得られ
、Ｌｌ。
る検査回路の例を第５図に示す。第５図において、信号
線Ｌ１．Ｌ２．・°・°・パ・・ＬＮのすべてが低電圧
の時はＴ、 ｌ Ｔ２４ Ｔ、から信号「１」が得られ
、Ｌｌ。
Ｌ２１・・・・・・Ｌ ｕのうち１本が高電圧の時は、
Ｔ１がらは［−〇」が、’ｒ２．’ｒ３からは「１」が
得られ、Ｌｌ、 Ｌ２゜・・・・・・Ｌ、のうちの２本
が高電圧の時は、Ｔ１．Ｔ２からは「０」が、Ｔ３から
は「１」が得られ、ＬＩ Ｉ ＩＪ２ｔ・・・・・・Ｌ
８のうちの３本以上が高電圧の時はＴ１． Ｔ２゜Ｔ３
から「０」が得られる。
Ｔ１がらは［−〇」が、’ｒ２．’ｒ３からは「１」が
得られ、Ｌｌ、 Ｌ２゜・・・・・・Ｌ、のうちの２本
が高電圧の時は、Ｔ１．Ｔ２からは「０」が、Ｔ３から
は「１」が得られ、ＬＩ Ｉ ＩＪ２ｔ・・・・・・Ｌ
８のうちの３本以上が高電圧の時はＴ１． Ｔ２゜Ｔ３
から「０」が得られる。
第６図は、常に隣接した２本の配線が選択されるのが正
常である場合に有効となる検査回路の例であり、信号線
Ｌ１． Ｌ２．・・・・・・ＬＮのうち互に隣接する２
本だけが高電圧の場合、Ｔ２はｒＯＪ、Ｔ３は「１」の
信号を出力する。
常である場合に有効となる検査回路の例であり、信号線
Ｌ１． Ｌ２．・・・・・・ＬＮのうち互に隣接する２
本だけが高電圧の場合、Ｔ２はｒＯＪ、Ｔ３は「１」の
信号を出力する。
なお、上記第４図及び第５図及び第６図の検査回路にお
いて、ダイオードはゲートとドレイン（又はソース）を
相互に接続した電界効果トランジスタで置換えてもよい
。また、第４図及び第５図に示した検査回路は、少ない
素子数で多電の配線の検査が可能となる。
いて、ダイオードはゲートとドレイン（又はソース）を
相互に接続した電界効果トランジスタで置換えてもよい
。また、第４図及び第５図に示した検査回路は、少ない
素子数で多電の配線の検査が可能となる。
以上説明したように、本発明によれば、少数の観測用端
子を設けるだけで多数の信号線の故障の有無を簡単に検
査することができ、集積回路の出荷時試験を簡単化でき
、また集積回路の製造技術の欠点を速やかに知ることが
できるので、製造技術を速やかに高度化するために役立
つ利点がある。
子を設けるだけで多数の信号線の故障の有無を簡単に検
査することができ、集積回路の出荷時試験を簡単化でき
、また集積回路の製造技術の欠点を速やかに知ることが
できるので、製造技術を速やかに高度化するために役立
つ利点がある。
また、集積回路のマスクバタン上で故障の発生しやすい
場所を速やかに発見できるため、歩留りの向上のだめの
マスクバタンの修正が速やかＫできる利点がある。
場所を速やかに発見できるため、歩留りの向上のだめの
マスクバタンの修正が速やかＫできる利点がある。
第１図は本発明の一実施例の概略構成図、第２図乃至泥
４図はワード線検査回路の一実施例を示す図、第５図及
び第６図は他の検査回路の一実施例を示す図である。 ＭＡ・・・メモリセルアレイ、 ＭＵＸ・・・マルチプ
レクサ回路、ＷＬ１〜ＷＬＮ−心・ワード綜、 ＢＬ
１〜ＢＬＮ・・・ビット線、 ＷＤ・・・ワード選択回
路、Ｔ Ｗ・・・ワード線検査回路、 ＴＢ・・・ビッ
ト線検査回路、 ＤＩＯ・・・データ入出力回路。 代理人弁理土 鈴 木 誠（・ ″）１＋ 、−
、＞”
４図はワード線検査回路の一実施例を示す図、第５図及
び第６図は他の検査回路の一実施例を示す図である。 ＭＡ・・・メモリセルアレイ、 ＭＵＸ・・・マルチプ
レクサ回路、ＷＬ１〜ＷＬＮ−心・ワード綜、 ＢＬ
１〜ＢＬＮ・・・ビット線、 ＷＤ・・・ワード選択回
路、Ｔ Ｗ・・・ワード線検査回路、 ＴＢ・・・ビッ
ト線検査回路、 ＤＩＯ・・・データ入出力回路。 代理人弁理土 鈴 木 誠（・ ″）１＋ 、−
、＞”
Claims (2)
- （１）複数の配線を具備し、該配線のうち１本又はそれ
以上を選択することにより論理動作を行う集積回路にお
いて、下記配線の状態を入力し、該配線のうち選択され
た配線数に応じた信号を外部に出力する検査回路を付加
してなる集積回路。 - （２）特許請求範囲第１項記載の集積回路において、配
線と同数の電界効果トランジスタを互に直列接続して構
成したトランジスタ列を複数具備し、それぞれ上記電界
効果トランジスタのゲートを対応する配線と接続し、異
なるトランジスタ列に含まれる電界効果トランジスタの
ソース（又はドレイン）を相互に接続して検査回路を構
成したことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028374A JPS59153183A (ja) | 1983-02-22 | 1983-02-22 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028374A JPS59153183A (ja) | 1983-02-22 | 1983-02-22 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59153183A true JPS59153183A (ja) | 1984-09-01 |
Family
ID=12246850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028374A Pending JPS59153183A (ja) | 1983-02-22 | 1983-02-22 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59153183A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6385941A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 故障診断回路 |
| JPS6478499A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Memory element with check circuit |
| JPH02143990A (ja) * | 1988-11-25 | 1990-06-01 | Nec Corp | 半導体メモリ装置 |
| JPH03181097A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH03181096A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| EP1049103A1 (en) * | 1999-04-30 | 2000-11-02 | STMicroelectronics, Inc. | Techniue for testing wordline and related circuitry of a memory array |
| JP2011503759A (ja) * | 2007-10-16 | 2011-01-27 | マイクロン テクノロジー， インク． | 積み重ねられた半導体素子用の再構成可能な接続部 |
| WO2013179594A1 (ja) * | 2012-05-29 | 2013-12-05 | パナソニック株式会社 | 半導体記憶装置 |
-
1983
- 1983-02-22 JP JP58028374A patent/JPS59153183A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6385941A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 故障診断回路 |
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| JPH03181097A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH03181096A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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| JP2011503759A (ja) * | 2007-10-16 | 2011-01-27 | マイクロン テクノロジー， インク． | 積み重ねられた半導体素子用の再構成可能な接続部 |
| US9214449B2 (en) | 2007-10-16 | 2015-12-15 | Micron Technology, Inc. | Reconfigurable connections for stacked semiconductor devices |
| WO2013179594A1 (ja) * | 2012-05-29 | 2013-12-05 | パナソニック株式会社 | 半導体記憶装置 |
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