JPS6385941A

JPS6385941A - 故障診断回路

Info

Publication number: JPS6385941A
Application number: JP61230107A
Authority: JP
Inventors: Yasuyuki Notsuyama; 泰幸野津山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はＣＭＯＳトランジスタ論理回路の故障診断回路
に関するもので、特にアドレスデコーダ等、アレイをな
す出力信号線の０．１縮退故障及びそれらのうち隣接す
る２信号線間の短絡故障の診断に使用される回路に関す
るものである。

（従来の技術）従来アドレスデコーダ等のＯ１１縮退故陣の検出・診断
に関しては、有効かつ簡単な回路が考案されていないた
め、該目的のために特別なハードを付加することはなく
、専ら適当な検査系列を入力し、その出力を正常時のも
のと比較して故障を検出するという方法がとられている
。これらの−例として、以下でメモリ（ＲＡＭ）のデコ
ーダ故障診断法について説明する。

デコーダはアドレス入力により指定されるメモリセルを
活性化するためのもので、その動作は、アドレスメモリ
セルを１対１に対応させるグラフで抽象化できる（第４
図（ａ）、正常動作の場合参照。

なお、ここでは出力１ビツトの場合を扱っているが、出
力が複数ビットの場合にも容易に拡張できる）。デコー
ダ故障には、まず、アドレスセレクトに対しメモリセル
が対応しない無選択故障（第４図（ｂ））がある。

次に多重選択故障があり、これには１つのアドレスセレ
クトにより複数のメモリセルがセレクトされる場合（多
重選択故障■と書き、第４図（Ｃ）参照）と、１つのメ
モリセルが複数のアドレスからセレクトされる場合（多
重選択故障■と書き、第４図（Ｃ）参照）とがある。無
選択故障の場合、該アドレスの指定にかかわらず固定値
が読出されると考えられる。多重選択故障■の場合、該
アドレスにより指定される全てのメモリセルに同一デー
タが書込まれる。読出しは、データが全て０″のときの
みｔｉ　Ｏ″となるＯＲ型か、全て１″のときのみ“１
″となるＡＮＤ型が存在するが（第５図（ω（ｅ））、
ここではどちらのタイプでも良いとする。多重選択故障
■の場合、データ内容はＲ後に書込まれたものとする。

以後の記載において、ハイアクティブ及びローアクティ
ブとは夫々高電位及び低電位で動作することを意味する
ものとする。

無選択故障は、デコーダのある出力線が活性化されない
縮退故障（ハイアクティブに対応する出力線を有するデ
コーダの場合なら、０縮退になっている状ｆｉ）、多重
選択故障は、デコーダのある出力線がつねに活性化され
ているような縮退故障（ハイアクティブに販路する出力
線を有する、デコーダの場合、１縮退状Ｍ）に対応して
いる。メモリの総セル数はＮとし、アドレス１（＝１、
・・・、Ｎ）によりセレクトされるとする。アドレスｉ
へのＯ１１書込みをそれぞれＷｏ　　（ｉ＞、Ｗ＋　　
（ｉ）、ｉの内容読出しをＲ（ｉ）と表記する。

上述より理解できるように、アドレスｉの無選択故障は
常に固定値が読出されることを用いて、Ｗｏ　　（ｉ）
Ｒ（ｉ＞Ｗ＋　　（ｉ）Ｒ（ｉ）なる検査系列で検出で
きる。これをｉ＝１、・・・、Ｎについて行なえば全て
の無選択故障が検出される。この検査系列を口Ｗｏ　　（ｆ）Ｒ（ｉ＞Ｗ＋　　（ｉ）Ｒ（りｉ＝１・・・（１）と表現する。（この検査系列は、故障アドレスを特定で
きるため、故障診断系列と言う。これに対し、故障の有
無のみを判別できる系列は故障検出系列と呼ばれる）。

多重選択故障■は、単独で存在する場合検出不可能であ
る（第５図（ａ）参照）。

しかし、無選択故障が存在しないという条件があれば、
該故障は必ず多重選択故障■を伴なう（第５図（ｂ））
。即ち、多重選択故障■の検査系列により故障■も検査
されることになる。多重選択故障■は異なる２つのアド
レスｉ、ｊに賃なるデータを順に古込み、アドレスｉか
ら読出すことによって検出できる。この検査系列は、（Ｉ）Ｗｏ　　（ｉ）Ｗ＋　　（ｊ）Ｒ（ｉ）＜ＩＩ）
Ｗ＋　　（ｉ＞Ｗｏ　　（ｊ）Ｒ（ｉ）の２種類で表現
される。多重選択故障■が多重選択故障■と同じメモリ
セルを共有していないとき（第５図（ｂ）の場合）は、
（Ｉ）＜ＩＩ）のどちらの系列でも多重選択故障■を検
出できる。多重選択故障■が多重選択故障■とメモリセ
ルを共有する場合（実際の多重選択故障■は殆んどこう
した状態になっていると見られる）、読出しタイプがＯ
Ｒ型かＡＮＤ型かで事情が変ってくる。前者の場合、多
重選択故障■の検出は検査系列（Ｉ）によってのみ可能
であり（第５図（Ｃ＞）、後者の場合、検査系列（Ｉｆ
）によってのみ可能である。

いずれにしても検査系列（Ｉ）（ＩＩ）を任意の異なる
アドレス’ｓ　ｊの組合わせについて行なえば多重選択
故障は検出・診断できることがわかる。

しかし、（Ｉ）（Ｉｆ）をそのままの形で全体の検査系
列に生成すると無駄が多くなる。本質的には、任意の（
Ｉ）（ｆｆ）に相当する系列が全体系列の中にうまく現
れるようにすれば良く、現状で次の検査系列（長さ５Ｎ
）が考えられている。

Ｗｏ　（１）Ｗｏ　（２）・・・Ｗｏ（Ｎ）・Ｒ（１）　Ｗ　＋　＜１）　Ｒ（２
＞　Ｗ　＋　（２）・・・Ｒ（Ｎ）Ｗ＋（Ｎ）Ｘ　Ｒ（１）　Ｗ　ｏ　　（１）　Ｒ（２）　Ｗ　ｏ　
　（２）・・・Ｒ（Ｎ）Ｗ＋（Ｎ）・・・（２）上の系列が全ての（Ｉ＞（ｎ）を含むことは容易にわか
る。さらに、この系列は前記系列（１）も含んでいるこ
とが理解される。即ち、長さ５Ｎの検査系列〈２〉によ
ってデコーダ出力線の縮退故障を診断することができる
。ただし、デコーダの故障には、ここで述べた以外に、
遷移不良数ｌ１ｌ（ある特定のアドレス間の遷移がうま
くいかない）があることに注意しておく必要がある。検
査系列（２）でこの故障を検出できる可能性はあまり高
くない。遷移不良を診断できる検査入力系列も存在して
いるが、一般にステップ数が大きく、人容聞化しつつあ
るメモリの検査に使用するのは困難な情勢となってきて
いる。

前項で述べた、メモリセルへのデータの書込み、読出し
を利用してデコーダ故障を検出・診断する従来方法の最
大の問題点は、該故障を間接的にしか検出できない点で
ある。このため、該故障の検出にＮのオーダ（０（Ｎ）
　）の検査入力ステップが必要となる。このステップ数
（現在Ｎ〜１０８）は今後のメモリ大容量化に伴なって
増加し、−層大きな値になっていく。しかも、従来はメ
モリセルへのアクセスによる検査が中心で、デコーダ故
障のみを独立に扱わず、メモリセルの検査の中で検出し
ていこうとする傾向が強かった。この結果、デコーダ故
障のみを対象とする場合より該故障の検出効率はさらに
低下する。これは、特に、デコーダ故障が比較的多く存
在する可能性のある新製品等の開発初期段階において、
デコーダ故障が存在しているチップに対しても非常に時
間のかかるメモリセルの故障検査をやることとなり、時
間の浪費となる。さらに、今後のメモリ大容量化に伴う
検査の困難さにより、それらの量産時にはデコーダの遷
移不良故障等を十分に検査できないまま出荷してしまう
可能性も高くなるが、従来方法では出荷後にこうした故
障による誤動作をチェックすることは殆んどできず、ま
して、実際のシステムに組込んで動作させている際の誤
動作チェックはくメモリチップ自身では）全く不可能で
ある。

以上の様に、外部からの入力系列のみでデコーダ故障も
含めたメモリ故障を検出・診断していこうとする従来方
法は、メモリの大容量化に十分対応できるとは言えず、
何らかの故障診断回路、誤動作チェック回路を付加して
いくことが今後進むべき方向と考えられる。

（発明が解決しようとする問題点）本発明は前記問題点に鑑みてなされたもので、アドレス
デコーダ等の出力線アレイの任意の隣接出力線の出力を
ゲート入力とする複数のＭＯＳトランジスタ直列段を並
列接続するという極めて簡単かつデコーダ出力の駆動力
を損なわない回路部分の使用により、該出力線のＯ／１
縮退故障及び隣接出力線間の短絡故障を診断できる回路
を提供するものである。

（問題点を解決するための手段）上述の目的を達成するため、本発明の故障診断回路は、
複数の信号出力線を有し、正常な信号出力時には１本の
信号出力線のみの状態が他の信号出力線と異なるような
作用を有する回路の異常を検知する回路であって、隣接
する信号出力線の各々に対し、それぞれゲート端子が接
続されると共に互いに直列に接続されている一対のＭＯ
Ｓトランジスタと、このＭＯＳトランジスタのゲート端
子以外の各端子における信号状態に基づいて異常を判断
する判断部とを有する。

（作用）こうした構成によれば、信号出力線の故障が複数のＭＯ
Ｓトランジスタ対からの出力信号を用いて判断部により
表わされ、こうした出力信号の正常時と異常時とにおけ
る差異により出力線の故ＰＪ診断を行なえる。

（実施例）以下で本発明の実施例を図面を参照しながら説明する。

まずハイアクティブに対応する出力線を有するデコーダ
（プリチャージ型の故障診断回路）の場合につき第１図
、第１Ａ図を参照して説明する。デコーダ出力線アレイ
１の任意のとなり合う２本に対し、該出力をゲート入力
とし２個のＮＭＯＳトランジスタを直列接続したＮＭＯ
Ｓトランジスタ直列段（符号２の破線内）が設けられて
いる。各直列段の一端はプリチャージクロック信号φｐ
（φｐの電位が高いときφｐ＝Ｈと表わしこのときをプ
リチャージ期間とする）で活性化される負荷（ここでは
ＰＭＯＳトランジスタ３）にノード４を介して接続され
、もう一端はφｐにより活性化されるドライバ（ＮＭＯ
８トランジスタ６）にノード５を介して接続される。各
直列段において一方のＮＭＯＳトランジスタのソース電
極及びドレイン電極の一方と他方のＮＭＯＳトランジス
タのソース電極及びドレイン電極の一方とを接続する中
間ノード７はノード８、ノード９に交互に接続される。

ノード８．９はそれぞれφｐ＝Ｈで活性化されるＰＭＯ
Ｓトランジスタ（負荷）１０．１１に接続される。また
ノード８．９は２入力ＮＡＮＤ素子１４のゲート入力端
子となっており、その出力はノード１３に出てくる。な
お、すべてのデコーダ出力線はノード５をソースとする
ＮＭＯＳトランジスタに対するゲート入力を持っている
必要があるため、出力線アレイの端の部分に１個のＮＭ
Ｏ８トランジスタ１２が追加される。該ＮＭＯＳトラン
ジスタのドレインはノード８に接続されている。直列段
の中間ノードがノード８に接続されている場合はその隣
りの直列段の中間ノードをノード９に接続する。

上記回路によりデコーダ故障が検出・診断できる。即ち
、ノード４の出力Ａによりデコーダ出力線の１縮退故障
及びＣＭＯＳトランジスタの場合の隣接線間の短絡故障
、ノード１３の出力Ｂによりデコーダ出力線の０縮退故
障を診断できる。

今、０本のデコーダ出力線（論理値ｘ１、・・・、ｘｎ
）があり、あるクロックサイクルの前半（プリチャージ
期間）において、ｘｉのみが活性化された状！１（ｘｉ
＝１．他はすべてＯ）になるとする。

デコーダ故障の検出はクロックサイクルの後半で行なわ
れる。論理１ｉａｘ　ｔ−１、Ｘ　ｉ、　Ｘ　ｉ＋１が
正常な場合、ノード４とノード５の間のすべての直列段
はｏｆｆ状態で、ドライバ６がＯｎしてちノード４の電
位は変わることなく保持されＡ＝１となる。また、ノー
ド８、直列段２、ノード５を通って放電され、ノード８
は“０′となりノード９は“１ｎのままとなるため、出
力Ｂ＝１である。

このように、正常時は、ノード８．９のうち必ず一方が
Ｏｌ一方が１となっている。

ここでデコーダ出力線の１縮退故陣により、Ｘｌ−１ま
たはＸ；、１が１になっていたとすると、直列段を介し
てノード４とノード５の間に導電路が生じ、ドライバ６
のＯｎと共にノード４の電荷が失われ、Ａ＝Ｏとなる。

この際、ノード８及び９からノード５への両導電路が形
成され、２入力ＮＡＮＤ素子１４への入力はＯｌｏとな
るため、出力Ｂ＝１で正常時と同じである。表１に、ｒ
ｌ＝８のデコーダ出力線において１縮退故障（単一故障
）が存在する場合、Ａの出力系列がどのようになるかを
示した。これを見るとわかる様に、単一故障の場合、Ａ
の出力系列により、１縮退故障の診断ができる。多ａｉ
ｍ退故陣については、隣り合う出力線がともに１縮退に
なるとつねにノード４と５が導通状態になり、検出はで
きるが故ｒ４箇所の特定はできない。また、デコーダ出
力線の両端付近の一部では故障診断出来ない場合がある
。例えば×３の１縮退故陣下ではＸｌが１縮退故陣か否
か判定できない。Ｘ８、Ｘ８の場合も同様。これらの場
合を除けば任意の多重故障が診断できる。

ここで２重の１縮退故障を考えると、診断できない場合
は（ｎ−１）＋２＝ｎ＋　１通り、一方、全部の故障は
ｎｃ２＝ｎ　（ｎ−１）／２通りである。従って、２重
の１縮退故障を診断できる割合は、１−（ｎ＋１＞／（ｎ（ｎ−１）／２）＝　（ｎ２−３
ｎ−２）／　（ｎ　（ｎ−１））・・・（３）と表わされる。式（３）の値はｎ＝Ｂ、１６．３２．６
４．１２８．２５６に対し、それぞれ０．６７９．０．
８５８．０．９３３．０．９６８．０６９８４．０．９
９２となり、ｎの増加と共に急速に１に近づく、即ち、
故障診断回路が必要となるような大規模なデコーダにお
いては、殆んどの２重１縮退故障を診断できるというこ
とである。通常の場合、２重故障まで診断できれば十分
であり、従って、本発明は多重の１縮退故陣の診断にも
十分対応できると言うことかできる。

次に、デコーダ出力線ｉがＯ縮退故障を起こして、ｘｉ
＝Ｑになっている場合を考える。この時ノード８に放電
路が形成されないため、電位Ｈの状態のままとなり１と
なる。一方、ノード９は正常時と同様であるから１であ
り、出力Ｂ＝Ｏとなる。この際、出力へは１で正常時と
同じである。

第１図の回路構成かられかるように、あるデコーダ出力
線のＯ縮退故障検出は該出力線の出力内容のみに依存し
ており（１縮退故陣は２出力に依存）、従って任意の多
重Ｏ縮退故障を診断できる。

最後に隣接出力線間の短絡故障を考える。出力線間の短
絡により、その電位がどう変わるかは、使用するデバイ
スにより異なる。ＮＭＯＳトランジスタロジックの場合
、短絡故障はＡＮＤ型である（第２図偲））。よって、
今の場合、出力線間の短絡は０縮退故障として検出でき
る（これは、本発明ではＮＭｏ５トランジスタロジツク
の場合、短絡故障はＯ縮退故障に含めて考えて良いこと
を示している）。ＣＭＯＳトランジスタロジックの場合
、出力電圧はＰＭＯＳトランジスタ１、ＮＭＯＳトラン
ジスタのＯｎ抵抗ｒｐ、ｒｎを用いて、Ｖｏｕｔ　〜（
ｒｎ／（ｒｎ＋ｒｐ））Ｖｏ。

となる（第２図（ｂ））。ｒｎ、ｒｐの比によって、Ｖ
ｏｕｔは０（ｒｎ＜＜ｒｐ）になったりＶＤＤ（ｒ　ｎ
　＞＞　ｒ　ｐ　）になったりするが、デコーダ出力線
では通常ｒｎ、ｒｐはそれほど大きく異なっていないと
見られ、ＶｏｕｔＧ（ｔｏとＶＤＤの中間に近い電位に
なると考えられる。従って、第１図のノード４とノード
５の間が（抵抗は高いが）導通し、出力Ａ＝Ｏに変化す
る。即ち、ＣＭＯＳトランジスタロジックの場合、デコ
ーダ出力線間の短絡故障は１縮退故陣として検出される
。短絡故障の検出を確実に行なうためには、クロック周
期を長めにとる必要が出る場合も考えられるが、どの程
度長めにとれば良いかはシミュレーション等により容易
に知ることができる。以上の結果を表２にまとめて示す
。

次に、本発明の第２の実施例をローアクティブに対応す
る出力線を有するデコーダ（ブリディスチャージ型の故
障診断回路）について第３図、第３Ａ図を参照しながら
説明する。第１実施例と同様デコーダ出力線アレイ１５
の任意のとなり合う２本に対し、該出力をゲート入力と
し２個のＰＭＯＳトランジスタを直列接続したＰＭＯＳ
トランジスタ直列段（符号１６の破線内）が設けられて
いる。各直列段の一端はノード１７に接続される。

ノード１７はφｐの電位が低いときφｐ＝Ｌとしこの期
間内にＯｎとなるＰＭＯＳｔ−ランジスタ（ドライバ）
１８と、φｐ−Ｈの期間にＯｎとなるＮＭＯ３トランジ
スタ負荷１９に接続されている。各直列段のもう一端は
ノード２０に接続されるが、ノード２０はφｐ＝）−１
でＯｎとなるＮ　Ｍ　ＯＳトランジスタ負荷２１に接続
されている。各直列段の中間ノード（２２など）は、ノ
ード２３、ノード２４に交互に接続される。ノード２３
．２４は、それぞれφｐ＝Ｈでｏｎ状態となるＮＭＯＳ
トランジスタ負荷２５．２６に接続され、また、該ノー
ドは２入力ＮＯＲ素子２８への入力端子てなっており、
その出力はノード２９に出力される。

第１の実施例の場合と同様、端にあるデコーダ出力線の
検査のため、ＰＭＯＳトランジスタ２７を付加する必要
がある。

故障検査は、クロックサイクルの前半（φｐ＝Ｈのプリ
チャージ期間でデコーダ出力はこの期間内に確定する）
にノード１７．２０．２３．２４をすべて放電（ブリデ
ィスチャージ）した後、クロックサイクルの後半におい
て行なう。今、ｎ本のデコーダ出力線（論理値ｙ１、・
・・、ｙｎ）があり、ｙｉのみが活性化される状ｆｌ　
（’／　ｉ　＝Ｏ１他はすべて１）が確定しているとす
る。論理値ｙｉ−Ｉ、ｙｌ、ＶＩ＋Ｉが正常であれば、
すべての直列段はｏｆｆ状態であり、ノード２０の出力
Ａ−０であり、また、ノード２３、ノード２４のうち、
一方だけが１になるため、ノード２９の出力Ｂ＝０とな
る。

今、デコーダ出力Ｖｔ−＋またはｙＩ＋ｌがＯ縮退であ
ったとすると、直列段を介してノード１７とノード２０
が導通し、Ａ＝１となり、Ｂは、ＮＯＲ素子２８の入力
がともに１となるため、０のままである。Ｏ縮退故障に
よるＡの出力系列（ｎ＝８の場合）は、表１においてＸ
をｙに変え、Ｏと１とを入れ換えれば得ることができる
。多重Ｏ縮退故障の診断可能性は、第１の実施例と同様
であり、ここでは繰り返さない。次に、ｙｉが１縮退を
起こしていた場合、ＮＯＲ素子２８への入力はともにＯ
となるため、Ｂ＝１となる。ＡはＯのままである。また
、出力線間の短絡故障は、ＮＭＯＳトランジスタロジッ
ク、ＣＭＯＳトランジスタロジックとも出力線の０縮退
故障で扱うことができる（第２図参照）。ただし、後者
では場合によってはクロックサイクルを長めにとる必要
がある。

以上で述べてきたのはデコーダ等の故障診断回路であり
、普通デコーダの通常動作時には使用しない。こうした
場合、実際の回路に組込むにあたり、例えばテスト・モ
ード信号Ｔ（テスト時Ｔ＝１、通常動作時Ｔ＝Ｏ）を導
入し、ゲートに入力されるクロック信号φｐ（φｐ）を
φｐ（φｐ）十Ｔにしてやるのが合理的である。この信
号を用いると、デコーダの通常動作時、■ＤＤに直接つ
ながるＰＭＯＳトランジスタはつねにｏｆｆｌＶＤＤよ
り低電圧（Ｖｓｓ）の出力に直接つながるＮＭＯＳトラ
ンジスタはつねにＯｎとなる。本発明は付加ハードが非
常に少なく、しかもデコーダの最終出力ドライバの駆動
力を殆んど損なわないため、通常動作時にも使用するこ
とが可能で、その場合製品出荷前の検査では検出しにく
いデコーダの遷移不良故障等によって起こる誤動作のチ
ェック回路として有効に動作する。

最後に、故障診断に要する時間について説明する。例え
ば総メモリセル数ＮのＲＡＭ　（Ｎワード×１ビット）
の縦、横方向にそれぞれ出力線数ｆｆのデコーダがつい
ている場合、本発明をこれら２種類のデコーダに適用す
れば、検査を同時に行なうことができ、ｆｌクロックで
終了させることができる（ただし、デコーダの遷移不良
故障は除く）。

［発明の効果コ以上で述べた様に、本発明によれば、アドレスデコーダ
等の出力線アレイの故障診断回路を極めて少ない付加ハ
ードで、かつデコーダ出力ドライバの駆動力を損なうこ
となく製造できる。この回路を利用すれば、デコーダ故
障を極めて高速に診断でき、メモリ新製品等の開発期間
を短縮することができる。さらに、チップの通常動作時
にも該回路を動作させ、デコーダの遷移不良等による誤
動作のチェック回路としても有効利用できる。

【図面の簡単な説明】

第１図は本発明の故障診断回路の第１の実施例（ハイア
クティブデコーダの場合）を示す図、第１Ａ図は第１図
の回路の動作を説明するための図、第２図は出力線間短
絡故障の場合で出力値が（ａ）　Ｎ　Ｍ　ＯＳ　トラン
ジスタロジックの場合、（ｂ）　ＣＭＯＳトランジスタ
ロジックの場合を示す回路図、第３図は本発明の故障診
断回路の第２＠４４′の実施例（ローアクティブデコー
ダの場合）を示す図、第３Ａ図は第３図の回路の動作を
説明するための図、第４図（ａ）〜（ｅ）はアドレス及
びメモリセルを用いたデコーダ故障の説明図、第５図（
ａ）〜（ｄ）はアドレス及びメモリセルを用いた多重選
択故障の解析図、表１はｎ＝８の場合のハイアクティブ
デコーダ出力線において、１縮退故障（単一故障）が存
在する時に得られるＡの出力系列を示す表、表２はハイ
アクティブデコーダの故障（正常時にｘｉ−１となる場
合）とその出力Ａ、Ｂの値との関係を示す表である。１：デコーダ出力線アレイ、２：隣接出力線をゲート入力とするＮＭＯ３）−ランジ
スタ直列段、３．１０．１１：ＰＭＯＳトランジスタ（負荷）４：デ
コーダ出力線の１縮退故陣検出用出力ノード、５：放電用ノード、６：ＮＭＯＳトランジスタ（ドライバ〉、７：ＮＭＯＳ
トランジスタ直列段の中間ノード、８．９：１つおきの
直列段の中間ノードに接続する出力ノード、１２：ＮＭＯＳトランジスタ（端のデコーダの出力線の
Ｏ縮退故障検出用）、１３：デコーダ出力線の０縮退故陣検出用出力ノード、１４：２入力ＮＡＮＤ素子、１５：デコーダ出力線アレイ、１６：隣接出力線をゲート入力とするＰＭＯＳトランジ
スタ直列段、１７二放電用ノード、１８：ＰＭＯＳトランジスタ（ドライバ）、１９：ＮＭ
ＯＳトランジスタ（負荷）、２０：デコーダ出力線の−
Ｏ縮退故障検出用出力ノード、２１．２５．２６：ＮＭｏ５トランジスタ（負荷）、２２：ＰＭＯＳトランジスタ直列段の中間ノード、２３．２４：１つおきの直列段の中間ノードに接続する
出力ノード、２７：ＰＭＯＳトランジスタ（端のデコーダ出力線の１
縮退故障検出用）、２８：２入力ＮＯＲ素子、２９：デコーダ出力線の１縮退故障検出用出力ノード。

Claims

【特許請求の範囲】

（１）複数の信号出力線を有し、正常な信号出力時には
１本の信号出力線のみの状態が他の信号出力線と異なる
ような作用を有する回路の異常を検知する回路であって
、隣接する信号出力線の各々に対しそれぞれゲート端子が
接続されると共に互いに直列に接続されている一対のＭ
ＯＳトランジスタと、このＭＯＳトランジスタのゲート端子以外の各端子にお
ける信号状態に基づいて異常を判断する判断部とを有す
ることを特徴とする故障診断回路。
（２）前記一対のＭＯＳトランジスタは、第１、第２の
ＮＭＯＳトランジスタにより構成され、前記判断部は、
第１のＮＭＯＳトランジスタのソース端子及びドレイン
端子の一方に接続された第３のＮＭＯＳトランジスタと
、第１のＮＭＯＳトランジスタのソース端子及びドレイ
ン端子の他方と第２のＮＭＯＳトランジスタのソース端
子及びドレイン端子の一方との接続点に入力として接続
された２入力ＮＡＮＤ素子とを備えており、該２入力Ｎ
ＡＮＤ素子の出力と、第２のＮＭＯＳトランジスタのソ
ース端子及びドレイン端子の他方の出力とにより出力線
の故障診断を行なうことを特徴とする特許請求の範囲第
１項記載の故障診断回路。
（３）前記一対のＭＯＳトランジスタは第１、第２のＰ
ＭＯＳトランジスタにより構成され、前記判断部は、第
１のＰＭＯＳトランジスタのソース端子及びドレイン端
子の一方に接続された第３のＰＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタのソース端子及びドレイン
端子の他方と第２のＰＭＯＳトランジスタのソース端子
及びドレイン端子の一方との接続点に接続された２入力
ＮＯＲ素子とを備えており、該２入力ＮＯＲ素子の出力
と、第１のＰＭＯＳトランジスタのソース端子及びドレ
イン端子の前記一方の出力とにより出力線の故障診断を
行なうことを特徴とする特許請求の範囲第１項記載の故
障診断回路。