JPH03181097A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電気的に書込み、　／ｎ夫＋１Ｊ能な不揮発
性半導体記憶装置に関し、特にそのワード線不良の検出
及び救済に関するものである。

〔従来の技術〕 第６図は従来のＥＥＰＲＯＭの全体構成を示すブロック
図である。同図において、１はメモリセルアレイであり
、メモリセル（図示せず）がマトリクス状に配置され、
行単位にワード線（図示せず）、列単位にビット線（図
示せず）に接続されている。ワード線の選択はロウデコ
ーダ２、ビ・ソト線の選択はコラムデコーダ３により行
われる。

ロウデコーダ２は、活性状態時に、アドレスバッファ４
から取込んだ行アドレスＡｒに基づき、１本のワード線
をＨレベルに設定し、他のワード線をフローティングに
する。一方、非活性状態時には全ワード線をフローティ
ングにする。また、コラムデコーダ３は、活性状態時に
アドレスバッファ４から取込んだ列アドレスＡｃに基づ
き、Ｙゲート５を選択的にオンさせ書込みバッファ６と
１本のビット線を電気的に接続する。なお、ロウデコー
ダ２及びコラムデコーダ３は、制御部７によりその活性
／非活性が制御される。また、アドレスバッファ４はコ
ントロールバッファ１３の出力タイミングに基づき、図
示しない外部アドレス信号を取込み、行アドレスＡｒ及
び列アドレスＡｃをそれぞれロウデコーダ２及びコラム
デコーダ３に出力する。

制御部７は、タイマー８を利用して所定の信号のパルス
幅の時間設定、コラムラ・フチ９．ｖＰＰスイツチ１０
．センスアンプ１１．ロウデコーダ２及びコラムデコー
ダ３の活性／非活性の制御を行う。コラムラッチ９は活
性状態時に各ビット線に与えられた書込みデータを一時
的に保持するう・ソチであり、ＶＰＰスイッチ１０は活
性状態時に、コラムラッチ９に接続されたビット線、コ
ントロールゲート線（図示せず）及びロウデコーダ２に
接続されたワード線のＨレベルを高電圧Ｖ１．に昇圧す
る。センスアンプ１１は活性状態時に、Ｙゲート５を介
して得られたメモリセルアレイ１中のメモリセルのデー
タを増幅して、Ｉ１０バッファ１２に与えている。Ｉ１
０バッファ１２は、コントロールバッファ１３の出力に
基づき、図示しない外部入力データを書込みデータとし
て書込みノく・ソファ６に与えたり、センスアンプ１１
から読出したデータを読出しデータとして外部に出力し
ている。コントロールバッファ１３は図示しない外部制
御信号をそのままアドレスバッファ４及びＩ１０バッフ
ァ１２に転送している。

第７図は、第６図で示したＥＥＰＲＯＭのメモリセルア
レイ１中のメモリセルを示した図であり、同図（ａ）が
断面構造を、同図（ｂ）がその等価回路を示している。

これらの図に示すように、メモリセルは、メモリトラン
ジスタＭＱと、選択トランジスタＳＱとから構成されて
いる。同図（ａ）に示すように、ｐ型半導体基板２０上
に、ｎ型の不純物を選択的に拡散することにより、ｎ　
拡散領域２１〜２３が形成されている。ｎ＋拡散領域２
１゜２２間上に酸化膜２つを介してゲート２４が形成さ
れ、ｎ＋拡散領域２２の一部上からｎ＋拡散領域２２．
２３間上に酸化膜３０を介してフローティングゲート２
５が形成されている。このフローティングゲート２５は
ｎ＋拡散領域２２上において、一部間部構造となってお
り、この凹部下の酸化膜３０が、膜厚が１００人程鹿の
トンネル酸化膜３０ａとなる。このフローティングゲー
ト２５上に酸化膜３１を介して、フローティングゲート
２５に対応して四部を有するコントロールゲート２６が
形成されている。また、ｎ　拡散領域２１上には、アル
ミ配線層から成るビット線２８が形成されている。

このような構成のメモリセルは、第７図（ｂ）に示すよ
うに、エンハンスメント型の選択トランジスタＳＱと、
閾値電圧が可変なメモリトランジスタＭＱとの直列接続
になっている。すなわち、選択トランジスタＳＱはゲー
ト２４をゲートとし、ｎ＋拡散領域２１をドレイン領域
、ｎ＋拡散領域２２をソース領域として利用し、メモリ
トランジスタＭＱは７０−ティングゲート２５及びコン
トロールゲート２６をゲートとし、ｎ＋拡散領域２２を
ドレイン領域、ｎ＋拡散領域２３をソース領域として利
用している。

メモリトランジスタＭＱの書込みは、基本的にドレイン
２３．コントロールゲート２６のうち、一方に高電圧を
印加し、他方を接地することにより、トンネル酸化膜３
０ａにＩＯＭＶ／ｃｍ程度の電界を生じさせ、フローテ
ィングゲート２５中に電子を注入したり、フローティン
グゲー・ド２５．゛中の電子を放出させたりして行って
いる。す・な・、わち、メモリトランジスタＭＱのフロ
ーティングゲート２５に電子を注入すると、閾値電圧は
正にシフトし、フローティングゲート２５から電子を引
抜くと、閾値電圧は負にシフトすることから、この正。

負の閾値電圧を情報“１”、“０”に対応させ不揮発な
書込みを行っている。

一方、メモリトランジスタＭＱからの情報の読出しは基
本的に以下のようにして行われる。選択されたメモリセ
ルの選択トランジスタＳＱのゲート２４にＨレベルの信
号を与え、メモリトランジスタＭＱのソース２３を接地
電位にし、コントロールゲート２６に例えばＯｖ程度の
読出し電圧ＶＣＧを与える。この時、メモリトランジス
タＭＱの閾値電圧が正であればオフし、負であればオン
する。メモリトランジスタＭＱがオンすると、ビット線
２８から、選択トランジスタＳＱ及びメモリトランジス
タＭＱを介して接地レベルに電流が流れる。この電流を
ビット線２８に接続されたセンスアンプ１１で電圧に変
換して検出することにより読出しが行われる。なお、非
選択のメモリセルにおける選択トランジスタＳＱのゲー
ト２４にはＬレベルの信号が与えられており、オフする
ため、メモリトランジスタＭＱが負の閾値電圧であって
も、ビット線゛２８〜接地レベルにかけて電流が流れる
ことはない。

第８図は、第６図で示したＥＥＰＲＯＭのメモリセルア
レイ１周辺を示した回路構成図である。

なお、同図において、図面を簡略化するため、１バイト
１ビツト構成の２つのメモリセルＭＣＩ。

ＭＣ２のみ示している。メモリセルＭＣＩ、ＭＣ２は第
７図でも示したように、それぞれメモリトランジスタＭ
ＱＩ、ＭＱ２と選択トランジスタＳＱＬ、ＳＱ２とから
構成され、選択トランジスタＳＱＬ、ＳＱ２それぞれの
ドレインがビット線ＢＬに接続され、メモリトランジス
タＭＱ１．ＭＱ２のソースがソース線ＳＬに接続される
。このソース線ＳＬはゲートに反転プログラムサイクル
選択信号ＰＲ３が印加されるトランジスタＴ５を介して
接地される。メモリトランジスタＭＱＩ、ＭＱ２のフン
トロールゲートはそれぞれバイト選択用のトランジスタ
Ｔｌ、Ｔ２を介してコントロールゲート線ＣＧＬに接続
される。また、トランジスタＴ１のゲート及びメモリト
ランジスタＭＱ１のコントロールゲートは共にワード線
ＷＬＩに接続され、トランジスタＴ２のゲート及びメモ
リトランジスタＭＱ２のコントロールゲートは共にワー
ド線ＷＬ２に接続される。ワード線ＷＬＩ、ＷＬ２それ
ぞれの一端は、ゲートに電源Ｖ。０が印加された高電圧
カット用のトランジスタＴ３．Ｔ４を介してロウデコー
ダ２に接続される。

ビット線ＢＬ、　　コントロールゲート線ＣＧＬそれぞ
れの一端はコラムラッチ９ａ、９ｂに接続され、コント
ロールゲートｖＪＣＧＬの他端はＹゲートランジスタＴ
６を介して共通コントロールゲート線ＣＣＧＬに接続さ
れ、ビット線ＢＬの他端はＹゲートトランジスタＴ７を
介してＩ１０線１１０に接続される。これらのトランジ
スタＴ６．Ｔ７のゲートにはコラムデコーダ３の出力線
ＣＤＬが接続される。共通コントロールゲート線ＣＣＧ
Ｌは読出し電圧（ＶＣＧ）発生回路４０に接続され、Ｉ
１０線Ｉ１０の一端は書込みバッファ６に、他端はセン
スアンプ１１に接続される。また、コントロールゲート
線ＣＧＬ、　　ビット線ＢＬ、　ワード線ＷＬＩ、ＷＬ
２はそれぞれＶＰＰスイッチ１０８〜１０ｄに接続され
ている。ＶＰＰスイッチｌＯａ〜１０ｄは、１５〜２０
Ｖ程度の高電圧を印加する高電圧線ＶＰＰＬに接続され
ており、図示しない信号ＣＬＫＥ、信号ＣＬＫＰ、信号
ＣＬＫＷ。

信号ＣＬＫＷをそれぞれ取込み、この信号が発振すると
接続した各線ＣＧＬ、ＢＬ、ＷＬＩ、ＷＬ２がＨレベル
の場合に、高電圧ＶＰＰに昇圧する。

なお、ワード線ＷＬＩ、ＷＬ２が高電圧ｖＰＩ）に昇圧
されても、ゲートに電源Ｖ。０が印加されたトランジス
タＴ３．Ｔ４により、高電圧ｖＰＩ）がロウデコーダ２
に伝わらないようにしている。

次に読出し動作の説明を行う。まず、ロウデコーダ２．
コラムデコーダ３により、ワード線、コントロールゲー
ト線及びビット線の選択が行われる。ここでは、ワード
線ＷＬ１と、トランジスタＴ６．Ｔ７をオンさせて、コ
ントロールゲート線ＣＧＬ、　　ビット線ＢＬとを選択
することによりメモリセルＭＣＩを選択した場合につい
て述べる。

信号ＰＲ３をＨレベルにしソース線ＳＬを接地するとと
もに、制御部７によりコラムラッチ９ａ。

９ｂ１ｖＰＰスイツチ１０ａ　〜１０ｄ、書込みバッフ
ァ６を非活性にし、ＶＣＧ発生回路４０から共通コント
ロールゲート線ＣＣＧＬ、）ランジスタＴ６　　）ラン
ジスタＴ１を介してメモリトランジスタＭＱＩのコント
ロールゲートに、Ｏｖ程度の読出し電圧ＶＣＧを与える
。この時、メモリトランジスタＭＱＩの閾値電圧が正で
あればオフ、負であればオンする。このメモリトランジ
スタＭＱ１のオン、オフにより、ビット線ＢＬに流れる
電流の有無が、センスアンプ１１によりＩ１０線Ｉ１０
の電位変化として検出され、センスアンプ１１から、こ
の電位変化を増幅した読出し信号ＲＤが出力されること
により読出しが行われる。

第９図は、ＥＥＦＲＯＭの書込み時の信号波形を示す波
形図である。以下、同図を参照しつつその書込み動作に
ついて説明する。なお、説明の都合上、メモリセルＭＣ
Ｉが選択された場合について述べる。

まず、書込み制御信号ＷＥの立下りをトリガとして、バ
イトロードウィンドウ信号ＢＬＷがＨレベルとなること
により、外部書込みサイクルが開始する。外部書込みサ
イクルの開始と共に、制御部７によりコラムラッチ９　
ａ　、９　ｂ　％コラムデコーダ３．ＶＣＧ発生回路４
０及び書込みバ・ソファ６が活性化され、ＶＣＧ発生回
路４０の出力ｖＣＧはＨレベルに設定される。一方、制
御部７によりロウデコーダ２及びセンスアンプ１１は非
活性になる。

書込み制御信号ＷＥがＬレベルの期間に、コラムデコー
ダ３により選択されたトランジスタＴ６Ｔ７がオンし、
外部から書込みデータ（“Ｈ”が情報″０”、Ｌ”が情
報“１”）が書込みノ＜・ソファ６．１／１８１１０及
びビ・ソト線ＢＬを介してコラムラッチ９ｂにラッチさ
れるとともに、出力ｖＣＧ（Ｈレベル）が共通コントロ
ールケートＭＣＣＧＬ及びコントロールゲート線ＣＧＬ
を介してコラムラッチ９ａにラッチされる。そして、書
込み制御信号ＷＥの立上り後、約３０μ秒の期間、信号
ＷＥをＨレベルに保つと、信号ＢＬＷが立下り、外部書
込みサイクルは終了する。

次に、信号ＢＬＷの立下りをトリガとして、消去サイク
ル選択信号ＥＲ８が立上り内部書込みサイクルが開始す
る。内部書込みは、信号ＥＲＳ力くＨレベルの期間が消
去サイクルとなり、プログラムサイクル選択信号ＰＲ８
がＨレベルの期間がプログラムサイクルとなる。これら
の信号ＥＲ３゜ＰＲ３のＨレベルのパルス幅は制御部７
がタイマー８を利用して所定の幅になるように設定して
しする。

消去サイクル時は、制御部７によりロウデコーダ２が活
性化され、ロウデコーダ２によりワード線ＷＬ１のみが
Ｈレベルに設定される。また、制御部７によりコラムデ
コーダ３が非活性にされる。

続いて高電圧線ＶＰＰＬにパルス幅４ｍ秒程度の高電圧
Ｖ　を与えることにより、ｖＰＰＰＰスイッチ１ ０ｃ〜１０ｄに高電圧ｖＰＰが印加される。そして、＄
１ａ部７は図示しない高周波発振器から数ＭＨｚの高周
波の発振信号ＣＬＫＥ及びＣＬＫＷ（図示せず）をそれ
ぞれｖＰＰスイッチ１０ａ及び”ＰＰスイッチ１０ｃ、
１０ｄに与える。また、反転信号ＰＲＳがＨレベルであ
るため、ソース線ＳＬは接地される。このように設定す
ると、ｖＰＰスイッチ１０ａ、１０ｃにより、Ｈレベル
である、ワード線ＷＬＩとコントロールゲート線ＣＧＬ
とが高電圧ＶＰＰに立上げられ、メモリトランジスタＭ
ＱＩのブローティングゲート、ドレイン間にトンネル現
象が生じ、フローティングゲートへの電子の注入が行わ
れ、メモリトランジスタＭＱＩの閾値電圧は正にシフト
する（情報“１”の記憶）。なお、消去サイクルの終了
時にコントロールゲート線ＣＧＬの電位はＬレベルにリ
セットされる。

次に、信号ＥＲ３が立下り、プログラムサイクル選択信
号ＰＲＳが立上ることにより、プログラムサイクルが開
始する。制御部７は発振信号ＣＬＫＷを発振させた状態
で発振信号ＣＬＫＥの発振を終了させ、高電圧線ＶＰＰ
Ｌの電位を高電圧ｖＰＰに保ったまま、図示しない高周
波発振器から数ＭＨｚの高周波の発振信号ＣＬＫＰをｖ
ＰＰスイッチ１０ｂに与える。この時、反転信号ＰＲ３
がＬレベルであるため、ソース線ＳＬはフローティング
である。このように設定すると、コラムラッチ９ｂにＨ
レベルがラッチされている場合、ワードＩＩＷＬ１とビ
ット線ＢＬＩとが高電圧ｖＰＰに立上げられ、メモリト
ランジスタＭＱＩのフローティングゲート、ドレイン間
にトンネル現象が生じ、フローティングゲートからの電
子の放出が行われ、メモリトランジスタＭＱ１の閾値電
圧は負にシフトする（情報“０”の記憶）。一方、コラ
ムラッチ９ｂにＬレベルがラッチされている場合、ワー
ドｆｉＷＬ１のみが高電圧ｖＰＰに立上げられるため、
メモリトランジスタＭＱＩの閾値電圧は変化しない。こ
のようにして、書込みが終了する。

〔発明が解決しようとする課題〕

従来のＥＥＰＲＯＭは以上のように構成されており、書
込みにおいては、高電圧ｖＰＰを用いている。この高電
圧ｖＰＰの使用に伴い、選択トランジスタＳＱ１．ＳＱ
２、トランジスタＴＩ、Ｔ２等のワード線ＷＬにゲート
が接続されるトランジスタのゲート酸化膜には、書込み
時に必ず高電界が生じるため、ゲート酸化膜が破壊され
る場合がある。

ワード線にゲートが接続されたトランジスタのゲート酸
化膜が破壊されると、このトランジスタを介して微小リ
ークが流れるため、ワード線を高電圧ＶＰＰに立上げる
ことができなくなり書込み不良（以下、この現象を「ワ
ード線不良」という。）を引き起こす問題点があった。

ワード線不良が生じると、従来、ワード線不良が検出さ
れた不良行は予備に設けられた冗長行に置換するなどの
措置がとられていた。このため、通常の読出し、書込み
動作とは別途の読出し、書込み動作を特別に行い、書込
みデータと読出しデータとの比較を行うことにより、ワ
ード線不良の有無を判定しなければならず、ワード線不
良の検出に余分な時間を要するという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、少くとも書込みサイクル中にワード線不良を
検出することができる不揮発性半導体記憶装置を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明にかかる請求項１記載の不揮発性半導体記憶装
置は、マトリクス状に配置され、不揮発性メモリトラン
ジスタから構成される、電気的書込み、消去可能なメモ
リセルと、前記メモリセルと列を共用してマトリクス状
に配置され、不揮発性メモリトランジスタから構成され
る、電気的書込み、消去可能な予備メモリセルと、同一
行の前記メモリセルと接続されたワード線と、同一行の
前記予備メモリセルと接続された予備ワード線と、活性
状態時に、行アドレス信号に基づき、前記ワード線を選
択する行デコーダと、活性状態時に、前記予備ワード線
を選択する予備行デコーダと、活性状態時に、選択され
た前記ワード線を所定の高電圧に立上げる昇圧手段と、
不良アドレスを格納する不良アドレス記憶手段と、前記
ワード線に接続され、活性状態時に、選択された前記ワ
ード線が前記所定の高電圧に達したか否かを検出し電位
検出信号を出力するワード線電位検出手段と、読出し及
び書込み時に、前記行アドレス信号と前記不良アドレス
とを取込み、前記行アドレス信号と前記不良アドレスと
の一致／不一致に基づき、前記Ｔ−備行デコーダの活性
／非活性、前記行デコーダの非活性／活性を制御すると
ともに、前記メモリセルの書込み侍に、前記Ｈ１圧手段
及び前記ワード線電位検出手段を活性化させ、選択され
た前記ワード線が前記所定の高電圧に達していないこと
を前記電位検出信号が指示した場合、前記予備行デコー
ダを活性化し、前記行デコーダを非活性にするとともに
、前記行アドレス信号を不良アドレスとして前記不良ア
ドレス記憶手段に記憶させる制御手段とを備えて構成さ
れている。

一方、この発明にかかる請求項２記載の不揮発性半導体
記憶装置は、マトリクス状に配置され、不揮発性メモリ
トランジスタから構成される、電気的書込み、消去可能
なメモリセルと、同一行の前記メモリセルと接続された
ワード線と、書込み時に、行アドレス信号に基づき、前
記ワード線を選択する行デコーダと、書込み時に、選択
された前記ワード線を所定の高電圧に立上げる昇圧手段
と、前記ワード線に接続され、書込み時に、選択された
前記ワード線が前記所定の高電圧に達したか否かを検出
し電位検出信号を出力するワード線電位検出手段とを備
えて構成されている。

〔作用〕

請求項１記載の不揮発性半導体記憶装置における制御手
段は、読出し及び書込み時に、行アドレス信号と不良ア
ドレスとを取込み、行アドレス信号と不良アドレスとの
一致／不一致に基づき、予備行デコーダの活性／非活性
、行デコーダの非活性／活性を制御するとともに、メモ
リセルの書込み時に、昇圧手段及びワード線電位検出手
段を活性化させ、選択されたワード線が所定の高電圧に
達してないことを電位検出信号が指示した場合、予備行
デコーダを活性化し、行デコーダを非活性にするととも
に、行アドレス信号を不良アドレスとして不良アドレス
記憶手段に記憶させているため、読出し、書込み動作時
において、行アドレス信号が不良アドレスであると認識
された場合あるいは書込み侍にワード線が所定の高電圧
に達しない場合、予備行デコーダにより選択された予備
メモリセルにアクセスされる。

一方、請求項２記載の不揮発性半導体記憶装置における
ワード線電位検出手段は、書込み時に選択されたワード
線が所定の高電位に達したか否かを検出し電位検出信号
を出力する。したがって、書込み時に電位検出信号を検
出することにより、選択されたワード線におけるワード
線不良の有無を検知することができる。

〔実施例〕

第１図はこの発明の一実施例であるＥＥＰＲＯＭの全体
構成を示すブロック構成図である。同図に示すように、
新たに、ワード線不良検出部５０スペアメモリセルアレ
イ５１．スペアロウデコーダ５２及び不揮発性（Ｎ　Ｖ
）ラッチ５３が増設された。なお、他の部位の構成は従
来（第８図）と同様であるので説明は省略する。

ワード線不良検出部５ｏは、後に詳述するが、メモリセ
ルの消去サイクル時に、選択されたワード線が高電圧ｖ
ＰＰに達しているか否がを検出して電位検出信号５５０
を制御部７′に出力している。

スペアメモリセルアレイ５１は、メモリセルアレイ１中
のメモリセルと列を共用したスペアメモリセルがマトリ
クス状に配置されており、このスペアメモリセルが行単
位にスペアワード線（図示せず）に接続され、列単位に
メモリセルアレイ１のメモリセルに接続されているビッ
ト線（図示せず）に接続されている。スペアワード線の
選択はスペアロウデコーダ５２により行われる。スペア
ロウデコーダ５２は活性状態時にアドレスバッファ４か
ら取込んだ行アドレスＡｒに基づき、所定のスペアワー
ド線をＨレベルに設定し、他のスペアワード線をフロー
ティングにする。一方、非活性状態時には全スペアワー
ド線をフローティングにする。なお、スペアロウデコー
ダ５２のスベアヮド線の選択は、行アドレスＡｒに１対
１に対応して行う必要はなく、多対１に対応させてもよ
い。

また、選択するスペアワード線が固定されている場合は
行アドレスＡｒに基づく必要はない。

ＮＶクラッチ３は制御部７′の指令に基づき、アドレス
バッファ４から出力される行アドレスＡ「の格納あるい
は、格納されている不良行アドレスＡＮの出力を行う。

制御部７′は、読出し及び書込み時に、行アドレス信号
Ａ「とＮＶクラッチ３より出力される不良行アドレスＡ
Ｎ乏を比較し、Ａｒ≠ＡＮの場合（不良行アドレスＡＮ
が複数個ある場合は全不良行アドレスＡＮについて）に
行デコーダ２／スペアロウデコーダ５２をそれぞれ活性
／非活性状態にし、ＡｒｍＡＮの場合（不良行アドレス
ＡＮが複数個ある場合は少くとも１つの不良行アドレス
ＡＮについて）にロウデコーダ２／スペアロウデコーダ
５３をそれぞれ非活性／活性状態にする。

また、制御部７′は書込みにおける消去サイクル時に、
ワード線不良検出部５ｏを活性状態にし、不良検出信号
を取込み、該信号Ｓ５０がワード線不良を指示した場合
、アドレスバッファ４より出力している行アドレスＡ「
をＮＶクラッチ３に不良行アドレスＡＮとして記憶させ
ている。

第２図はワード線不良検出部５ｏの詳細を示す回路構成
図である。なお、ワード線不良検出部５０以外の構成は
第８図で示した従来例と同様であるため、説明は省略す
る。

ワード線不良検出部５ｏは、各ワード線ＷＬＩ。

ＷＬ２（図中２本のみ示す）がそれぞれゲートに接続さ
れたトランジスタＴ５０．Ｔ５１のソースをＧＮＤ信号
線６０に、ドレインをノードＮ１に接続し、さらにノー
ドＮ１をｐチャネルトランジスタＴ５２を介して電源Ｖ
。ｃｌ、：接続して構成−さ□れている。なお、これら
のトランジスタＴ５０．Ｔ５１の閾ｌｉｔ！電圧ＶＴＲ
１は、高電圧”ｐｐより少し低い程度に設定されている
。このトランジスタＴ２のゲートには、反転プリチャー
ジ信号ＰＲＳ、ＰＲＥが与えられる。そして、ノードＮ
１より得られる電位が電位検出信号ｓ２ｏとなる。

このような構成において、非活性状態時（反転信号ＰＲ
ＥはＨレベル）は、トランジスタＴ５２はオフしている
が、活性状−態（反転信号ＰＲＥはＨレベル）になると
トランジスタＴ５２はオンし、ノードＮ１の電位ｖＮ１
はＨレベルにプリチャージされる。この状態で、選択さ
れたワード線、例えばワード線ＷＬＩが高電圧ＶＰＰに
向けて昇圧され、トランジスタＴ５０の閾値電圧”Ｔｌ
１以上に立上ると、トランジスタＴ５０はオンし電位検
出信号Ｓ２０はＬレベルとなる。一方、ワード線ＷＬＩ
を昇圧しても、閾値電圧ｖＴ１１以上に立上がらない場
合、トランジスタＴ５０はオフする。この時、他のワー
ド線、例えばワード線ＷＬ２はフローティングであり、
昇圧されないため、トランジスタＴ５１はオフしており
、電位検出信号Ｓ２０はＨレベルを維持する。すなわち
、ワード線の上昇時に電位検出信号Ｓ２０がＬレベルの
場合は選択されたワード線が正常であり、Ｈレベルの場
合は選択されたワード線が不良であることを示す。

したがって、書込み時にこのワード線不良検出部５０を
活性状態にすれば、書込みサイクル中に、ワード線不良
の発生をモニターできるため、ワード線不良の判定を、
特別に読出し動作を行うことなく行える分、ワード線不
良検出に要する手間が低減する。

第３図は、この実施例のＥＥＦＲＯＭの書込み動作を示
す波形図である。以下、同図を参照しつつ、メモリセル
ＭＣＩへの書込み動作について説明する。なお、外部書
込みサイクルについては従来と同様であるので、説明は
省略する。

信号ＢＬＷが立下り、外部書込みサイクルが終了すると
、これをトリガとして消去サイクル選択信号ＥＲ３が立
上り、内部書込みサイクル中の消去サイクルが開始する
。消去サイクル開始時に制御部７′はＮＶクラッチ３に
格納された不良行アドレスＡＮとアドレスバッファ４よ
り得た行アドレスＡｒとを比較し、行アドレスＡ「が不
良アドレスＡＮであるか否かを検知し、不良行アドレス
である（Ａ　ｒ−ＡＮ）と判定すると、スペアロウデコ
ーダ５２を活性化し、ロウデコーダ２を非活性にして、
スペアロウデコーダ５２により選択されたスペアワード
線（図示せず）に接続されたメモリトランジスタ（図示
せず）に対し、従来同様、消去サイクル、プログラムサ
イクルを実行する。

一方、行アドレスＡｒが不良アドレスでない（Ａ　ｒ　
＋ＡＮ）と検知すると制御部７′は通常通り、ロウデコ
ーダ２を活性化し、スペアロアデコーダ５２を非活性に
してワード線ＷＬＩのみＨレベルに設定させるとともに
、コラムデコーダ３を非活性にする。

次に高電圧線ＶＰＰＬにパルス幅４ｍ秒扛度の高電圧Ｖ
　を与えることにより、ｖＰＰスイッチＩＰ Ｏａ〜１０ｄに高電圧ＶＰＰが印加される。そして、制
御部７′は図示しない高周波発振器から数ＭＨ２の高周
波の発振信号ＣＬＫＥ及びＣＬＫＷ（図示せず）をＶ　
スイッチ１０ａ及びｖＰＰスイッチＰ １０ｃ、１０ｄに与える。また、反転信号ＰＲ８がＨレ
ベルであるため、ソース線ＳＬは接地される。このよう
に設定すると、ＶＰＰスイッチ１０ａ。

１０ｃによりＨレベルである、ワード線Ｗｌ、１とコン
トロールゲート線ＣＧＬとが高電圧ＶＰＰに立上げられ
ようとする。この時、ワード線ＷＬ１の電位がトランジ
スタＴ５０の閾値電圧ｖＴｌ＋を上回るとトランジスタ
Ｔ５０はオンし、電位検出信号Ｓ２０がＬレベルとなり
、以降、従来と同様な消去サイクル、プログラムサイク
ルが実行されて書込み動作を終える。

一方、ワード線ＷＬＩの電位が、ワード線不良のため高
電圧Ｖ　に立上らず閾値電圧ＶＴｌｌを下回Ｐ るとトランジスタＴ５０はオフし、電位検出信号Ｓ２０
はＨレベルとなる。電位検出信号Ｓ２０がＨレベルにな
ると、制御部７′はロウデコーダ２を非活性にし、スペ
アロウデコーダ５２を活性化するとともに、ＮＶクラッ
チ３に不良行アドレスＡＮとして、行アドレスＡｒを書
込む。そして、コントロールゲート線ＣＧＬの電位はＬ
レベルにリセットされる。

次に、信号ＥＲ３が立下り、プログラムサイクル選択信
号ＰＲＳが立上ることにより、プログラムサイクルが開
始され、スペアロウデコーダ５２により選択されたスペ
アワード線（図示せず）に接続されたスペアメモリセル
のメモリトランジスタに対し、従来同様、プログラムサ
イクルが実行される。なお、スペアメモリセルアレイ５
１中の全メモリトランジスタは、予めウェハテスト段階
で消去されているため、最初の書込み時においては改め
て消去サイクルを実行する必要はない。

また、読出し動作の開始時においては、消去サイクル開
始時同様、制御部７′は行アドレスＡｒとＮＶクラッチ
３に格納された不良行アドレスＡＮとを比較し、読出し
を行う行アドレスＡｒが不良行アドレスであるか否かを
検知し、行アドレスＡｒが不良行アドレスＡＮでなけれ
ば、そのままロウデコーダ５２を活性化し、スペアロウ
デコーダ５２を非活性にして従来同様、読出し動作を行
う。一方、行アドレスＡｒが不良行アドレスＡＮであれ
ば、スペアロウデコーダ５２を活性化し、ロウデコーダ
２を非活性にして、スペアロウデコーダ５２により選択
されたスペアワード線に接続されたメモリトランジスタ
に対し、従来同様の読出し動作を行う。

このように、本実施例のＥＥＰＲＯＭはワード線不良を
書込み時（消去サイクル時）に自動的に検出するととも
に、読出し及び書込み時において、既に、ワード線不良
が確認されたワード線にはアクセスせず、スペアワード
線にアクセスするように自動的に不良行と冗長行との置
換を行っている。

したがって、従来のように、ワード線不良を検出するた
めのみに読書きを別途行う必要はなく、ワード線不良の
自動検出及び救済が可能となる。

第４図は、第２図で示したのとは異なる構成の不良ワー
ド線検出部５０′を示す回路構成図である。なお、ワー
ド線不良検出部５０′以外の構成は第２図と同様である
ため、説明は省略する。

同図に示すように、ワード線不良検出部５０′はコンパ
レータ７０，７１とＮＯＲゲート７２とから構成され、
コンパレータ７０は高電圧線ＶＰＰＬとワード線ＷＬＩ
を入力とし、コンパレータ７１は高電圧線ＶＰＰＬとワ
ード線ＷＬ２とを入力している。そして、コンパレータ
７０．７１の出力がＮＯＲゲート７２の入力となり、そ
れぞれＮＯＲゲート７２の出力が電位検出信号Ｓ２０と
なる。

第５図はコンパレータ７０（７１）の詳細を示す回路構
成図である。同図に示すように、高電圧線ＶＰＰＬより
得られる電位はキャパシタ８０゜８１により１／Ｎに容
量分割されノードＮｌ’に与えられる。一方、ワード線
ＷＬより得られる電位はキャパシタ８２．８３により１
／Ｍ　（ＭＡＮ）に容量分割され、ノードＮ２’に与え
られる。ノードＮｌ’　、Ｎ２’、の電位Ｖ　　　、　
ＮＮ２’　は、トｌ ランジスタ８４〜８８から成るＣＭＯＳカレントミラー
構成の比較器９０の一方人力（トランジスタ８６のゲー
ト入力）、他方人力（トランジスタ８７のゲート入力）
にそれぞれ与えられる。比較器９０は、トランジスタ８
８のゲートに人力される信号ＥＲＳがＨレベルの時、つ
まり、消去サイクルの特、活性化し、電位ｖ、ｖ’の電
位ＮＩ　　　　Ｎ２ 差を比較し、ｖ’＞ｖ　　　の時、トランジスタＮＩ　
　　　Ｎ２ ８６／８７がそれぞれオン／オフし、ノードＮ３の電位
Ｖ　　をＨレベルとする。一方、ｖＮＩ３ くｖ　　の時、トランジスタ８６／８７がそれぞ２ れオフ／オンし、ノードＮ３’の電位ｖＮ３がＬレベル
となる。そして、このノードＮ３’の電位ＶＮ３　　を
インバータ８９により反転して得た信号がコンパレータ
７０　（７１）の出力信号となる。

このような構成のコンパレータにおいて、例えばキャパ
シタ８０と８１との容量比が１＝５で、キャパシタ８２
と８３との容量比が１：４に設定されていた場合、高電
圧ｖＰＰが１８ｖ（電位ｖＮｌ−３）であればワード線
ＷＬの電位が１５Ｖ（−１８Ｘ５／６）以上の時、電位
ｖ　　　＞３２ （Ｖ）となり、トランジスタ８６／８７はそれぞれオフ
／オンし、コンパレータの出力はＨレベルとなる。一方
、ワード線ＷＬの電位が１５Ｖに達しない場合、ｖ　　
＞■　　となり、トランジスＮＩ　　　　Ｎ２ り８６／８７はそれぞれオン／オフし、コンパレータの
出力はＬレベルとなる。

すなわち、上記構成のコンパレータ７０（７１）の出力
は、消去サイクルにおいて、選択されないワード線ＷＬ
に接続された場合及び選択されたワード線ＷＬに接続さ
れていても、ワード線不良により高電圧ＶＰＰ近傍に昇
圧されなかった場合にＬレベルとなり、選択されたワー
ド線ＷＬに接続されており、そのワード線ＷＬが高電圧
ｖＰＰと認められる電位に昇圧された場合にＨレベルと
なる。

したがって、これらのコンパレータ７０．７１の出力を
人力信号としたＮＯＲゲート７２の出力は、第２図で示
したワード線不良検出部５０と同様、ワード線不良の判
定結果である電位検出信号Ｓ２０となる。

なお、第５図で示したコンパレータ７０（７１）の構成
的では高電圧線ＶＰＰＬ、及びワード線ＷＬの電位をそ
れぞれ容量分割して比較器９０の一方、他方人力に与え
たが、直接与えるような構成にしてもよい。また、比較
器９０の活性期間を消去サイクル中の限られた期間に限
定し、その比較結果（出力）をラッチに保持させるよう
に構成し、低ｌｒｌ費電流化を図ってもよい。また、比
較器９０をＣＭＯＳカレントミラーで構成したが、ＮＭ
ＯＳカレントミラー　他のクロスカップル等の回路で構
成してもよい。また、ワード線ＷＬの電位の比較に、高
電圧線ＶＰＰＬより得られる高電圧ｖ１．を利用したが
、他の定電圧源を利用することも考えられる。

〔発明の効果〕

以上説明したように、請求項１記載の不揮発性半導体記
憶装置によれば、制御手段により、読出し及び書込み時
に、行アドレス信号と不良アドレスとを取込み、行アド
レス信号と不良アドレスとの一致／不一致に基づき、予
備行デコーダの活性／非活性、行デコーダの非活性／活
性を制御するとともに、メモリセルの書込み時に、昇圧
手段及びワード線電位検出手段を活性化させ、選択され
たワード線が所定の高電圧に達してないことを電位検出
信号が指示した場合、予備行デコーダを活性化し、行デ
コーダを非活性にするとともに、行アドレス信号を不良
アドレスとして不良アドレス記憶手段に記憶させている
ため、読出し、書込み動作時において、行アドレス信号
が不良アドレスであると認識された場合あるいはワード
線が書込み時に所定の高電圧に達しない場合、予備行デ
コーダによりアクセスされた予備メモリセルが選択され
る。

したがって、書込みサイクル中に１１動的にワド線不良
を検出するとともに、１度ワード線不良が検出されると
、次に行アドレス信号が、その不良ワード線へのアクセ
スを指示しても［１動的に予備メモリセルにアクセスす
るように制御されることにより不良ワード線の救済措置
を自動的に行うことができる効果がある。

一方、請求項２記載の不揮発性゛１を導体記憶装置によ
れば、書込み特に選択されたワード線が所定の高電位に
達したか否かを検出し電位検出信号を出力する。したが
って、書込み］１、！に電位検出（警号を検出すること
により、選択されたワード線におけるワード線不良の有
無を検知することができるため、書込みサイクル中にワ
ード線不良を検出することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＥＰＲＯＭの全体
構成を示すブロック構成図、第２図は第１図て示したＥ
ＥＰＲＯＭのワード線不良検出部を示す回路構成図、第
３図は第１図で示したＥＥＦＲＯＭの書込み動作を示す
波形図、第４図は第１図て示したＥ　Ｅ　ＰＲＯＭの他
のワード線不良検出部を示す回路構成図、第５図は第４
図のコンパレータの詳細を示す回路図、第６図は従来の
ＥＥＰＲＯＭの全体構成を示すブロック構成図、第７図
（ａ）は従来のＥＥＰＲＯＭのメモリセルの断面図、第
７図（ｂ）はその等価回路図、第８図は従来のＥＥＰＲ
ＯＭのメモリセル周辺を示す回路構成図、第９図は従来
のＥＥＦＲＯＭの書込み動作を示す波形図である。 図において、１はメモリセルアレイ、２はロウデコーダ
、４はアドレスバッファ、７′は制御部、１０はｖｌ、
スイッチ、５０はワード線不良検出部、５１はスペアメ
モリセルアレイ、５２はスペアロウデコーダ、５３はＮ
ＶクラッチＭＣＩ、ＭＣ２はメモリセル、 ＬＩ ＷＬ２はワ ド線である。 なお、 各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）マトリクス状に配置され、不揮発性メモリトラン
   ジスタから構成される、電気的書込み、消去可能なメモ
   リセルと、 前記メモリセルと列を共用してマトリクス状に配置され
   、不揮発性メモリトランジスタから構成される、電気的
   書込み、消去可能な予備メモリセルと、 同一行の前記メモリセルと接続されたワード線と、 同一行の前記予備メモリセルと接続された予備ワード線
   と、 活性状態時に、行アドレス信号に基づき、前記ワード線
   を選択する行デコーダと、 活性状態時に、前記予備ワード線を選択する予備行デコ
   ーダと、 活性状態時に、選択された前記ワード線を所定の高電圧
   に立上げる昇圧手段と、 不良アドレスを格納する不良アドレス記憶手段と、 前記ワード線に接続され、活性状態時に、選択された前
   記ワード線が前記所定の高電圧に達したか否かを検出し
   電位検出信号を出力するワード線電位検出手段と、 読出し及び書込み時に、前記行アドレス信号と前記不良
   アドレスとを取込み、前記行アドレス信号と前記不良ア
   ドレスとの一致／不一致に基づき、前記予備行デコーダ
   の活性／非活性、前記行デコーダの非活性／活性を制御
   するとともに、前記メモリセルの書込み時に、前記昇圧
   手段及び前記ワード線電位検出手段を活性化させ、選択
   された前記ワード線が前記所定の高電圧に達していない
   ことを前記電位検出信号が指示した場合、前記予備行デ
   コーダを活性化し、前記行デコーダを非活性にするとと
   もに、前記行アドレス信号を不良アドレスとして前記不
   良アドレス記憶手段に記憶させる制御手段とを備えた不
   揮発性半導体記憶装置。
2. （２）マトリクス状に配置され、不揮発性メモリトラン
   ジスタから構成される、電気的書込み、消去可能なメモ
   リセルと、 同一行の前記メモリセルと接続されたワード線と、 書込み時に、行アドレス信号に基づき、前記ワード線を
   選択する行デコーダと、 書込み時に、選択された前記ワード線を所定の高電圧に
   立上げる昇圧手段と、 前記ワード線に接続され、書込み時に、選択された前記
   ワード線が前記所定の高電圧に達したか否かを検出し電
   位検出信号を出力するワード線電位検出手段とを備えた
   不揮発性半導体記憶装置。