WO2013179594A1 - 半導体記憶装置 - Google Patents

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WO2013179594A1
WO2013179594A1 PCT/JP2013/003074 JP2013003074W WO2013179594A1 WO 2013179594 A1 WO2013179594 A1 WO 2013179594A1 JP 2013003074 W JP2013003074 W JP 2013003074W WO 2013179594 A1 WO2013179594 A1 WO 2013179594A1
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白濱　政則
利昭 川崎
和浩 竹村
泰宏 縣
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パナソニック株式会社
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    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Definitions

  • the present disclosure relates to a semiconductor memory device including a nonvolatile device such as an electric fuse.
  • a fuse element (hereinafter referred to as an “electric fuse”) having a laminated structure of a polysilicon layer and a silicide layer is often used.
  • an electric fuse As a method for cutting the electric fuse, a predetermined program potential is applied to both ends and a current is passed through the silicide layer to agglomerate the silicide to increase the resistance of the electric fuse (for example, see Patent Document 1). )It has been known.
  • Electrical fuses used in these semiconductor devices are required to have a larger number of bits than before, and sufficient quality is required in a set after the semiconductor devices are shipped.
  • an electrical fuse array in which electrical fuses are arranged in a matrix is often formed.
  • a conventional inspection circuit decodes an address signal, outputs an address decode signal to a word line, and selects either an address decode signal or a test data input signal by a test selection signal,
  • a word line control circuit that outputs an address decode signal or a level setting signal and sequentially outputs a test data output signal via a test clock signal in response to the test data input signal, and an address decode signal or a level setting signal,
  • a semiconductor memory device includes a nonvolatile device array in which nonvolatile devices that can be rewritten only once are arranged in a matrix, one or more row selection lines corresponding to columns of the nonvolatile device array, and one end side of the row selection line
  • a row control circuit connected to the non-volatile device array, one or more column selection lines corresponding to a row of the non-volatile device array, a column control circuit connected to one end of the column selection line
  • a flip-flop circuit provided on at least one of the opposite side of the row control circuit and the opposite side of the column control circuit, and one of the row selection line and the column selection line is made non-conductive based on a first control signal.
  • an inactivating means for bringing the active state into effect.
  • a cutting operation in a normal use state of a nonvolatile device made of, for example, an electrical fuse, a cutting operation can be performed by activating the row selection line and the column selection line.
  • the cutting operation is not performed by inactivating one of the column selection lines. That is, the non-volatile property of the non-volatile device is not destroyed at the time of inspection. Therefore, either the row selection line or the column selection line in the actual use state is activated, and the potential state of any selection line can be confirmed by the flip-flop circuit.
  • the flip-flop circuit is arranged on at least one of the column selection line on the opposite side of the column control circuit and the row selection line on the opposite side of the row control circuit.
  • the flip-flop circuit can inspect the path from at least one of these control circuits to the flip-flop circuit via the nonvolatile device array. This makes it possible to externally detect a short circuit between wirings generated inside the nonvolatile device array, thereby reducing the cost of the inspection and maintaining the quality of the semiconductor memory device high. Further, since the deactivating means and the flip-flop circuit can be realized with a relatively small circuit and area, a semiconductor memory device can be manufactured at low cost.
  • the deactivating means deactivates either the row selection line or the column selection line by deactivating a predecode signal that undergoes a logic transition based on the first control signal.
  • a predecode signal generation circuit may be provided.
  • the deactivating means has the predecode signal generation circuit.
  • the predecode signal output from the predecode signal generation circuit undergoes a logic transition based on the first control signal, and the predecode signal becomes inactive, so that either the row selection line or the column selection line is One of them becomes inactive. Therefore, there is no need to provide a dedicated circuit or the like for deactivating these selection lines in the driver circuit portion of the row selection line or column selection line around the nonvolatile device array. That is, an unnecessary area does not occur in the test circuit, and the semiconductor memory device can be manufactured at low cost.
  • the predecode signal generation circuit may deactivate the predecode signal based on the first control signal and a second control signal for selecting the nonvolatile device array.
  • the predecode signal generation circuit can inactivate the predecode signal by logically synthesizing two control signals.
  • the second control signal is a control signal for selecting the nonvolatile device array, it is not necessary to provide a circuit or the like for further deactivating the signal predecoded by the second control signal. .
  • the circuit area can be further reduced and the circuit configuration can be simplified, and in particular, the circuit can be configured at the initial input stage of the control signal.
  • the predecode signal generation circuit may deactivate the predecode signal based on the first synchronization signal and the first control signal.
  • the predecode signal is generated from the clock input when the control method of the synchronous memory array with the clock input is generalized and the predecode signal is not generated only by the input of the first control signal. It is applicable to the technique for making it happen. That is, by logically synthesizing the first control signal and the first synchronization signal as a clock input, either the row selection line or the column selection line can be deactivated. Therefore, there is no need to provide a circuit or the like for further inactivating the signal predecoded by the clock input.
  • the semiconductor memory device further includes an opening means for opening any one of the row selection line and the column selection line other than the non-inactive state.
  • either the row selection line or the column selection line can be deactivated and the cutting operation can be stopped.
  • one of the selection lines that are not inactive It can be in an open state.
  • the other row selection line in the inactive state can be temporarily released from the low level.
  • the nonvolatile device array when one selection line cannot be brought to the low level due to a short circuit having a wiring resistance value, or the inactive row selection line that should originally be at the low level becomes the high level. Even if it is not possible, by reading out the potentials of all the row selection lines to the flip-flop circuit, it becomes possible to detect abnormality of the nonvolatile device array, which contributes to quality maintenance.
  • the opening means has an N-type MIS transistor having a drain connected to the row selection line and receiving a signal obtained by logically synthesizing the first synchronization signal and the third control signal at the gate.
  • the row selection line in the active state among the row selection lines is at the high level, and the row selection line is in the inactive state. Since the selection line can be opened during the access to the non-volatile device array after its potential once becomes low level, the opening means can be made simpler.
  • the release means may open other than one of the row selection lines in an active state by setting the gate potential of the N-type MIS transistor to a low level.
  • the active row selection line is at a high level, and the inactive row selection line is released only during access to the nonvolatile device array after the potential has once been at a low level. State.
  • the open means has an N-type MIS transistor having a drain connected to the column selection line and receiving a signal obtained by logically synthesizing the first synchronization signal and the third control signal at the gate.
  • the opening means can be configured in a simpler manner.
  • the opening means may open other than one of the column selection lines in an active state by setting the gate potential of the N-type MIS transistor to a low level.
  • the column selection line in the active state among the column selection lines is set to the high level, and the column selection line in the inactive state is temporarily set to the low level before the nonvolatile device array is being accessed. It can be in an open state.
  • the flip-flop circuit may capture the potential of at least one of the row selection line and the column selection line based on a fourth control signal.
  • the flip-flop circuit causes the nonvolatile device array to It is possible to detect the state of at least one of the selection line and the column selection line.
  • the flip-flop circuit may be provided on both the opposite side of the row control circuit and the opposite side of the column control circuit as viewed from the nonvolatile device array.
  • the states of both the row selection line and the column selection line can be detected by the flip-flop circuit.
  • the non-volatile device may be an electric fuse composed of a gate material of a transistor.
  • an electric fuse that changes its state when a current flows can be formed of a gate material of a transistor, so that the non-volatile device can be easily manufactured. And cost reduction can be achieved.
  • the present disclosure it is possible to reduce the area of a semiconductor memory device including a non-volatile device array due to demands for advanced processes that are becoming finer and security that is becoming more advanced and more sophisticated.
  • the increase in circuit scale is suppressed.
  • the manufacturing cost of the semiconductor memory device can be reduced, and the quality can be maintained and improved.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor memory device according to an embodiment.
  • FIG. 2 is a diagram showing a first configuration example of the predecode signal generation circuit constituting the row control circuit in FIG.
  • FIG. 3 is a diagram showing a second configuration example of the predecode signal generation circuit constituting the row control circuit in FIG.
  • FIG. 4 is a diagram showing a third configuration example of the predecode signal generation circuit constituting the row control circuit in FIG.
  • FIG. 5 is a diagram showing a configuration example of the column selection line releasing means in FIG.
  • FIG. 6 is a diagram showing a configuration example of the row selection line releasing means in FIG.
  • FIG. 7 is a waveform diagram showing a first operation of the semiconductor memory device of FIG.
  • FIG. 8 is a waveform diagram showing a second operation of the semiconductor memory device of FIG.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor memory device according to an embodiment.
  • a semiconductor memory device 10 shown in FIG. 1 is a semiconductor memory device including a memory cell array having a nonvolatile device array in which nonvolatile devices that can be rewritten only once are arranged in a matrix.
  • a case where an electric fuse formed of a gate material of a transistor is used as the nonvolatile device will be described.
  • the semiconductor memory device 10 includes a memory cell array 101 having an electric fuse array in which electric fuses are arranged in a matrix, a row control circuit 102 connected to the memory cell array 101 by a row selection line WL, and a memory cell array 101.
  • the control circuit 100 is connected, the row selection scan flip-flop circuit 112 is connected to the memory cell array 101, and the column selection scan flip-flop circuit 113 is connected to the memory cell array 101.
  • the control circuit 100 includes a chip enable signal CE, a program enable signal PG, and a test mode enable signal TE [0: 1] (TE [0: 1], which are selection signals for selecting the memory cell array 101, TE [0], The abbreviation of TE [1] (this notation is used hereinafter) is used as an input signal, and a synchronization signal FCLK as a first synchronization signal is used as a clock input.
  • the control circuit 100 controls each of the row control circuit 102 and the column / input / output control circuit 103 by an output signal. In the present embodiment, when the memory cell array 101 is selected, an electrical fuse array provided therein is selected.
  • the row control circuit 102 receives an input address signal AX [0: m] (m is a positive integer) and is controlled by an output signal from the control circuit 100.
  • the row control circuit 102 decodes an address for the memory cell array 101 and outputs a row selection signal 115 to the row selection line WL. As a result, the electrical fuse array in the memory cell array 101 is selected.
  • the column / input / output control circuit 103 receives the input address signal AY [0: n] (n is a positive integer), and reads and writes data from and to the memory cells included in the memory cell array 101.
  • the column / input / output control circuit 103 When reading data, the column / input / output control circuit 103 generates a column signal 114, and the data output to the column selection line BL as a read result of the memory cell (electric fuse) is a data output signal DO [0: p]. (P is a positive integer).
  • the column / input / output control circuit 103 outputs a signal / COLSEL [0: p] to the cutting drive circuit 111 when writing data.
  • the memory cell array 101 has a plurality of memory cells including an electric fuse formed by the gate of the MIS transistor and an N-type MIS transistor receiving the row selection signal 115 at the gate. Each memory cell is connected to a row selection line WL and a column selection line BL.
  • the disconnection drive circuit 111 selects the column selection line of the memory cell based on the signal / COLSEL [0: p]. A potential necessary for cutting the electric fuse is driven to BL.
  • the row selection scan flip-flop circuit 112 takes in the decoded potential of the row selection line WL.
  • the column selection scan flip-flop circuit 113 takes in the decoded potential of the column selection line BL.
  • the row selection scan flip-flop circuit 112 and the column selection scan flip-flop circuit 113 are configured such that the output of the row selection scan flip-flop circuit 112 is connected to the input of the column selection scan flip-flop circuit 113. It has the structure which was made.
  • the row selection scan flip-flop circuit 112 captures the row selection signal 115 of the row selection line WL, and the column selection scan flip-flop circuit 113 captures the column signal 114 of the column selection line BL into the flip-flop circuit 116, respectively. Therefore, the control signal RST is input. In addition, a synchronization signal SCLK is input to externally output the data taken in.
  • the flip-flop circuit 116 as a unit constituting the row selection scan flip-flop circuit 112 and the column selection scan flip-flop circuit 113 will be described in detail.
  • the flip-flop circuit 116 receives an I terminal as a data input, an R terminal to which a control signal RST is input, an S terminal to which the potential of the row selection line WL or the column selection line BL is input, and a synchronization signal SCLK.
  • C terminal an O terminal as a data output, an inverter circuit 117, a selector circuit composed of NAND circuits 118, 119, and 120, and a DQ flip-flop circuit 121.
  • the inverter circuit 117 inverts and outputs the control signal RST.
  • NAND circuit 118 receives the output of inverter circuit 117 and the output from the O terminal of flip-flop circuit 116 at the previous stage.
  • NAND circuit 119 receives the input of S terminal and control signal RST.
  • NAND circuit 120 receives outputs from NAND circuits 118 and 119.
  • the DQ flip-flop circuit 121 is a C terminal of the flip-flop circuit 116, and an input signal from the D terminal which is an input is input to the Q terminal which is an output by a synchronization signal SCLK which is a CK terminal input of the DQ flip-flop circuit 121. Forward.
  • the S terminal of the flip-flop circuit 116 is connected to the end portions of the row selection line WL and the column selection line BL, but the flip-flop circuit 116 is connected to the row control circuit 102 as viewed from the memory cell array 101. It only needs to be connected to the opposite side and the opposite side of the column / input / output control circuit 103.
  • the flip-flop circuit 116 transmits the signal of the S terminal input to the DQ flip-flop circuit 121 when the control signal RST that is the R terminal input becomes high level, and stores the potential in the DQ flip-flop circuit 121.
  • each flip-flop circuit 116 receives an output from the O terminal of the preceding flip-flop circuit 116 as an input to its own I terminal.
  • the synchronization signal SCLK is input to the clock circuit 116, it is sequentially transferred to the next stage.
  • the signal SO is output from the final flip-flop circuit 116 to the outside by using the input to the first flip-flop circuit 116 as the signal FD.
  • the row selection signal 115 of the row selection line WL and the column selection line BL can be controlled even when the memory cell array 101 is in a read operation and a write operation or is in a stopped state.
  • the signal SO can be output to the outside.
  • FIG. 2 is a diagram showing a first configuration example of the predecode signal generation circuit constituting the row control circuit in the semiconductor memory device shown in FIG.
  • the predecode signal generation circuit 20 includes an inverter circuit 201, a NAND circuit 202, and a NOR circuit 203.
  • an input address signal AX [0] is a signal corresponding to the array 0 among the input address signals AX [0: m] input to the row control circuit 102 in FIG. 1] is a signal corresponding to array 1.
  • an inversion potential is generated by the inverter circuit 201 in order to decode the input address signals AX [0] and AX [1]. Then, positive and negative signals are input to the NAND circuit 202 so that they can be decoded, and the output of the NAND circuit 202 is input to the corresponding NOR circuit 203.
  • a test mode enable signal TE [0] (first control signal) in the semiconductor memory device is commonly input to the NOR circuit 203.
  • the row predecode signal generation circuit is configured by implementing the above configuration for all of the input address signals AX [0: m].
  • the predecode signal PX is obtained by decoding the address specified by the input address signal AX [0: m].
  • the test mode enable signal TE [0] is at a high level, all the predecode signals PX are at a low level and become inactive.
  • FIG. 3 is a diagram showing a second configuration example of the predecode signal generation circuit constituting the row control circuit in the semiconductor memory device shown in FIG.
  • the test mode enable signal TE [0] is directly input to one side of the NOR circuit 203.
  • a chip enable signal CE second control signal
  • a test is applied to one side of the NOR circuit 203.
  • an output signal from the logic circuit 304 that receives the mode enable signal TE [0] is input.
  • the same reference numerals as those in FIG. 2 are assigned to the components having the same role as in the first configuration example shown in FIG.
  • the predecode signal generation circuit 20 is configured such that the predecode signal PX [0: 3] is generated by a chip enable signal CE which is a selection signal of the memory cell array 101.
  • the logic circuit 304 receives the inverter circuit 301 that receives the chip enable signal CE, and a signal obtained by inverting the chip enable signal CE that is output from the inverter circuit 301 and the test mode enable signal TE [0]. And an inverter circuit 303 that receives a signal output from the NOR circuit 302 as an input.
  • the inverter circuit 303 outputs a signal obtained by inverting the output signal of the NOR circuit 302, and this inverted signal becomes one input signal of the NOR circuit 203.
  • a predecode signal is generated by the chip enable signal CE
  • an inverted signal of the chip enable signal CE is input to one input of the NOR circuit 203, thereby generating a predecode signal.
  • the predecode signal PX [0: 3] is deactivated by logic synthesis of the test mode enable signal TE [0] and the chip enable signal CE.
  • the logic circuit 304 has a configuration as shown.
  • the logic circuit 304 may be provided in the row control circuit 102, or may be provided in the control circuit 100, for example. When provided in the control circuit 100, the output from the logic circuit 304 is supplied to the row control circuit 102, so that the area required for forming the row control circuit 102 can be reduced.
  • FIG. 4 is a diagram showing a third configuration example of the predecode signal generation circuit constituting the row control circuit in the semiconductor memory device shown in FIG.
  • the chip enable signal CE is input to the inverter circuit 301.
  • the third configuration example shown in FIG. 4 is different in that the synchronizing signal FCLK is input to the inverter circuit 301 instead of the chip enable signal CE in FIG.
  • the predecode signal generation circuit 20 is configured such that the predecode signal PX [0: 3] is generated by a synchronization signal FCLK supplied to the control circuit 100.
  • the logic circuit 404 receives the inverter circuit 301 that receives the synchronization signal FCLK, the inverted signal of the synchronization signal FCLK that is output from the inverter circuit 301, and the test mode enable signal TE [0].
  • the circuit includes a NOR circuit 302 and an inverter circuit 303 that receives a signal output from the NOR circuit 302.
  • the inverter circuit 303 outputs a signal obtained by inverting the output signal of the NOR circuit 302, and this inverted signal becomes one input signal of the NOR circuit 203.
  • a predecode signal is generated by the synchronization signal FCLK
  • an inverted signal of the synchronization signal FCLK is input to one input of the NOR circuit 203, thereby generating a predecode signal.
  • the predecode signal PX [0: 3] is deactivated by logic synthesis of the test mode enable signal TE [0] and the synchronization signal FCLK.
  • the logic circuit 404 is configured as described above.
  • the logic circuit 404 may be provided in the row control circuit 102 or may be provided in the control circuit 100, for example. When the circuit is provided in the control circuit 100, the output from the logic circuit 404 is supplied to the row control circuit 102, so that the area required for forming the row control circuit 102 can be reduced.
  • FIG. 2 to FIG. 4 show a part of the row predecode signal generation circuit
  • these configurations can be applied to the column predecode signal generation circuit.
  • the input address signals AX [0] and AX [1] are set as the input address signals AY [0] and AY [1], respectively
  • the predecode signal PX [0: 3] is predecoded signal PY [0]. : 3].
  • the predecode signal PY [0] corresponds to, for example, COLSEL [0] (see FIG. 6 and the like).
  • the test mode enable signal TE [1] may be used as the first control signal.
  • one of the column selection line BL and the row selection line WL can be inactivated by the configuration shown in FIGS. Therefore, when the semiconductor memory device 10 is inspected, one of the row selection line WL and the column selection line BL is deactivated so that the memory cells included in the memory cell array 101 are not activated. That is, the inspection can be performed without cutting the electric fuse.
  • the row selection scan flip-flop circuit 112 is arranged on the opposite side of the row control circuit 102 when viewed from the memory cell array 101, the row selection scan flip-flop circuit 112 is connected to the row selection circuit 102 and the memory cell array 101 from the control circuit 100. Whether there is an abnormality in the path to the scan flip-flop circuit 112 can be inspected.
  • the control circuit 100 starts the column / input / output control circuit 103 and the memory cell array 101. It is possible to check whether or not there is an abnormality in the path to the column selection scan flip-flop circuit 113 via.
  • the inspection can be performed using the scan flip-flop circuits 112 and 113 having a relatively small circuit area, the area of the inspection circuit can be reduced.
  • the inspection result can be confirmed by externally monitoring the outputs of the scan flip-flop circuits 112 and 113.
  • a deactivation means for deactivating either a row selection line or a column selection line connected to a memory cell array having an electrical fuse array, and a row selection line or column selection By using a means for detecting the potential of the line, inspection can be performed with a smaller area, and quality can be maintained and improved.
  • FIG. 5 is a diagram showing a configuration example of an opening means for opening the column selection line in the semiconductor memory device shown in FIG.
  • the column selection lines BL that are not active among the column selection lines BL can be opened while all the row selection lines WL are inactive. That is, the column selection line opening means 50 can open any one column selection line BL other than one.
  • each memory cell 501a of the memory cell group 501 includes an electric fuse 505 and an N-type MIS transistor 503.
  • the electric fuse 505 has one end connected to the column selection line BL and the other end connected to the drain of the N-type MIS transistor 503 for cutting the electric fuse 505.
  • the N-type MIS transistor 503 has a gate connected to the row selection line WL and a source grounded.
  • the column selection line release means 50 includes a cutting drive circuit 504, an N-type MIS transistor 502, and a column selection line release circuit 509.
  • the cutting drive circuit 504 is composed of, for example, a P-type MIS transistor 504a.
  • the P-type MIS transistor 504a has a source connected to the power supply VDDHE on the high voltage side, a drain connected to the column selection line BL, and a gate connected to an inverted signal / COLSEL [p] obtained by inverting the decode signal COLSEL [p]. ing.
  • the drain of the N-type MIS transistor 502 is connected to the drain of the P-type MIS transistor 504a.
  • the N-type MIS transistor 502 has a drain connected to the column selection line BL, a source grounded, and a gate connected to the output signal AT from the column selection line open circuit 509.
  • the column selection line opening circuit 509 includes an inverter circuit 506, a NAND circuit 507, and an inverter circuit 508.
  • the output signal AT from the column selection line opening circuit 509 receives the signal obtained by inverting the synchronization signal FCLK by the inverter circuit 506 and the test mode enable signal TE [0] as the third control signal as inputs to the NAND circuit 507.
  • the output from the NAND circuit 507 is generated by being inverted by the inverter circuit 508.
  • the test mode enable signal TE [0] may be used as the first and third control signals.
  • the row control circuit 102 holds all the potentials of the row selection lines WL at the low level.
  • both of the two input terminals of the NAND circuit 507 are at a high level by the inverter circuit 506 that inverts the potential of the synchronization signal FCLK.
  • the output of the NAND circuit 507 is at a low level and the output signal AT from the inverter circuit 508 is once at a high level, so that the potential of the column selection line BL is once at a low level.
  • the output signal AT becomes low level, and the inactive state of the column selection line BL that has been lowered to low level, that is, one column selection line BL that is in the active state is in an open state. It becomes.
  • the gate potential of the cutting drive circuit 504 becomes low level, and the column selection line BL in the active state is connected to the power supply VDDHE. High potential.
  • the chip select signal CE which is a signal for selecting the memory cell array 101, may be used in the column selection line opening means 50 in place of the synchronization signal FCLK. Further, when the test mode enable signal TE [0] is at a low level, the output signal AT is at a low level, and normal operation is not hindered.
  • FIG. 6 is a diagram showing a configuration example of an opening means for opening the row selection line in the semiconductor memory device shown in FIG.
  • this row selection line release means 60 among all the row selection lines WL, the row selection lines WL that are not active can be opened while all the column selection lines BL are inactive.
  • a test mode enable signal TE [1] is used as a signal for inactivating the column selection line BL, that is, a first control signal to the column predecode signal generation circuit. Shall be used.
  • each memory cell 501a of the memory cell group 501 includes an electric fuse 505 and an N-type MIS transistor 503.
  • the electric fuse 505 has one end connected to the column selection line BL and the other end connected to the drain of the N-type MIS transistor 503 for cutting the electric fuse 505.
  • the N-type MIS transistor 503 has a gate connected to the row selection line WL and a source grounded.
  • the cutting drive circuit 504 includes a P-type MIS transistor 504a.
  • the P-type MIS transistor 504a has a source connected to the power supply VDDHE, a drain connected to the column selection line BL, and a gate connected to an inverted signal / COLSEL [p] obtained by inverting the decode signal COLSEL [p].
  • the row selection line release means 60 includes a driver circuit 606 and a row selection line release circuit 609 including a selector circuit 607 and a logic circuit 608.
  • the driver circuit 606 includes a P-type MIS transistor 606p and an N-type MIS transistor 606n, and generates a potential of the row selection line WL.
  • the source is connected to the power supply VDDHE that is the write potential of the memory cell array 101
  • the drain is connected to the row selection line WL
  • the gate is an inversion of the decode signal ROWSEL [x] of the row selection line WL It is connected to the signal / ROWSEL [x].
  • the N-type MIS transistor 606n has a drain connected to the row selection line WL, a source grounded, and a gate connected to the output signal BT of the selector circuit 607.
  • the logic circuit 608 includes an inverter circuit 610, a NAND circuit 611, and an inverter circuit 612.
  • the output signal from the logic circuit 608 receives the signal obtained by inverting the synchronization signal FCLK by the inverter circuit 610 and the test mode enable signal TE [1] as the third control signal as inputs to the NAND circuit 611.
  • the output is inverted by the inverter circuit 612 and generated.
  • the test mode enable signal TE [1] may be used as the first and third control signals.
  • the selector circuit 607 includes an inverter circuit 613 to which the test mode enable signal TE [1] is input, a signal output from the inverter circuit 613 (an inverted signal of the test mode enable signal TE [1]), and a decode signal ROWSEL [x].
  • NAND circuit 614 receiving an inverted signal / ROWSEL [x] obtained by inverting the signal
  • NAND circuit 615 receiving a test mode enable signal TE [1] and a signal output from the inverter circuit 612 in the logic circuit 608, NAND circuit 614 and NAND circuit 616 that receives each signal output from NAND circuit 615 as an input, and output signal BT is output from NAND circuit 616.
  • a test mode enable signal TE [1] is input as a signal for performing selection control.
  • an inverted signal / ROWSEL of the decode signal ROWSEL [x]. [X] is output as the output signal BT.
  • the test mode enable signal TE [1] is at a high level, the result of combining AND logic between the test mode enable signal TE [1] and the inverted signal of the synchronization signal FCLK is output as the output signal BT. It is configured as follows.
  • test mode enable signal TE [1] When the test mode enable signal TE [1] is at a low level as the output signal BT input to the gate of the N-type MIS transistor 606n in the driver circuit 606, the inverted signal / ROWSEL [x] of the decode signal ROWSEL [x] Therefore, a normal decoding operation is performed.
  • the test mode enable signal TE [1] when the test mode enable signal TE [1] is at a high level, an inverted signal of the synchronization signal FCLK is supplied. Therefore, when the synchronization signal FCLK is at a low level, the output signal BT is at a high level.
  • the row selection line WL is at a low level.
  • the active row selection line WL becomes the potential of the power supply VDDHE because the P-type MIS transistor 606p of the driver circuit 606 receives the inverted signal / ROWSEL [x] of the decode signal ROWSEL [x] at the gate. Accordingly, since the potential of the row selection line WL in the active state is approximately the same as that of the power supply VDDHE, the row selection line other than the row selection line WL in the inactive state, that is, one row selection line in the active state. WL is opened. As a result, even if a short circuit having a constant resistance value inside the memory cell array 101 is detected by detecting the potential externally regardless of whether the row selection line WL is active or inactive. It becomes possible to confirm.
  • FIG. 7 is a waveform diagram showing a first operation of the semiconductor memory device according to the embodiment.
  • it is a waveform diagram showing an operation when the test mode enable signal TE [0] is at a high level, the row selection line WL is inactivated, and an abnormality of the column selection line BL is detected.
  • 7 is based on the premise that the predecode signal generation circuit 20 shown in FIG. 4 and the column selection line opening means 50 shown in FIG. 5 are used in the semiconductor memory device shown in FIG. Is. Since the names of the signals in FIG. 7 have already been described, they are omitted here.
  • the chip enable signal CE which is a selection signal for the memory cell array 101 (electrical fuse array), becomes high level indicating the selection state of the memory cell array 101, and at the same time, the program enable signal PG becomes high level to start the write operation.
  • the input address signal AY [0: n] and the input address signal AX [0: m] indicating the address of the memory cell to be written are designated and input. Further, when the test mode enable signal TE [0] becomes a high level, the row selection line WL is deactivated.
  • the synchronization signal FCLK becomes high level
  • the output signal AT becomes low level
  • the potential of the column selection line BL remains in low level and becomes an open state.
  • the control signal RST shown in FIG. 1 is set to the high level
  • the potentials of the row selection line WL and the column selection line BL are taken into the scan flip-flop circuits 112 and 113.
  • the potentials of the row selection lines WL and the column selection lines BL are output as the signal SO from the O terminal of the flip-flop circuit 116 at the final stage. .
  • FIG. 8 is a waveform diagram showing a second operation of the semiconductor memory device according to the embodiment of the present invention.
  • it is a waveform diagram showing an operation when the test mode enable signal TE [1] is at a high level and the column selection line BL is inactivated to detect an abnormality in the row selection line WL.
  • the waveform diagram shown in FIG. 8 is obtained by applying the predecode signal generating circuit 20 shown in FIG. 4 to the column predecode signal generating circuit in the semiconductor memory device shown in FIG. It is premised on the configuration using Since each signal in FIG. 8 has already been described, it is omitted here.
  • the chip enable signal CE which is a selection signal for the memory cell array 101 (electrical fuse array), becomes high level indicating the selection state of the memory cell array 101, and at the same time, the program enable signal PG becomes high level to start the write operation.
  • the input address signal AY [0: n] and the input address signal AX [0: m] indicating the address of the memory cell to be written are designated and input. Further, when the test mode enable signal TE [1] becomes high level, the column selection line BL is deactivated.
  • the control signal RST shown in FIG. 1 is set to the high level, and the potentials of the row selection line WL and the column selection line BL are taken into the scan flip-flop circuits 112 and 113. Then, by inputting the synchronization signal SCLK to the scan flip-flop circuits 112 and 113, the potentials of the row selection lines WL and the column selection lines BL are output as the signal SO from the O terminal of the flip-flop circuit 116 at the final stage. .
  • the scan flip-flop circuit 112 since the row control circuit 102 and the scan flip-flop circuit 112 are connected by the row selection line WL with the memory cell array 101 interposed therebetween, the scan flip-flop from the control circuit 100 is connected. It is possible to detect an anomaly that occurs at any point in the path to the circuit 112.
  • the case where the two scan flip-flop circuits 112 and 113 are provided has been described.
  • at least one scan flip-flop circuit may be provided.
  • an abnormality that can occur in the row selection line WL can be detected, and when only the scan flip-flop circuit 113 is provided, it can occur in the column selection line BL. Abnormality can be detected.
  • any nonvolatile device that can be rewritten only once may be used.
  • a metal wire blown fuse, a fuse that breaks a contact between metal wire layers, an antifuse that breaks the gate of a transistor, and a transistor deterioration type fuse that deteriorates by passing an excessive current to the transistor may be used.
  • An EEPROM (Electrically Erasable Programmable Read Only Memory) type cell having the above may be used.
  • the present disclosure realizes a nonvolatile device having a particularly large capacity in an array type as a circuit technology of a system LSI equipped with an ID code for security, a processor, a memory, a PLL circuit, etc., in an advanced process that is becoming finer. Useful for maintaining and improving quality in technical fields.

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Abstract

　半導体記憶装置（１０）は、一度だけ書き換え可能な不揮発デバイス（５０５）が行列状に配置された不揮発デバイスアレイ（１０１）と、ロウ選択線（ＷＬ）と、ロウ選択線に接続されるロウ制御回路（１０２）と、コラム選択線（ＢＬ）と、コラム選択線に接続されるコラム制御回路（１０３）と、不揮発デバイスアレイからみて、ロウ制御回路およびコラム制御回路の反対側の少なくとも一方に設けられたフリップフロップ回路（１１２，１１３）と、第１の制御信号に基づいて、ロウ選択線およびコラム選択線のいずれか一方を非活性状態にする非活性化手段（５０，６０）とを備えている。

Description

半導体記憶装置
　本開示は、電気ヒューズなどの不揮発デバイスを備えた半導体記憶装置に関する。
　近年、各種機器にはより一層の高機能化や高性能化が図られている。さらに、情報機器には、高いセキュリティーが求められる。高性能化や高機能化を実現するために、最先端の半導体デバイスでは、プロセスのさらなる微細化が行われている。特にシステムＬＳＩ（Large Scale Integration）のような最先端の半導体デバイスの分野では高度なセキュリティーへの需要があり、半導体デバイス内部に比較的ビット数が多いセキュリティー用のＩＤコードを埋め込む傾向がある。
　これらの分野においては、高性能化の観点から、特に、そのアナログ量の高精度化が求められる。例えば、搭載されている要素技術である、メモリ、ＰＬＬ（Phase Locked Loop）回路、およびアナログ回路等では、それぞれ、メモリ欠陥救済回路、ＰＬＬ、アナログ量のチューニング等が実施される。これらのチューニングは、その精度向上の観点から半導体メーカーで、半導体デバイス内部の検査が行われた後、出荷後のセットに対しても検査が実施される傾向にある。
　簡易なプログラム素子としてポリシリコン層とシリサイド層との積層構造からなるヒューズ素子（以下、「電気ヒューズ」と記す。）が多用される。この電気ヒューズの切断方法としては、両端に所定のプログラム電位を印加してシリサイド層に電流を流すことでシリサイドを凝集させて電気ヒューズの抵抗を増大させる方法等（例えば、特許文献１を参照。）が知られている。
　これら半導体デバイスに用いられる電気ヒューズには、従来よりも多くのビット数であることが求められる上、半導体デバイスを出荷した後のセットにおいて、充分な品質の確保が求められる。電気ヒューズのビット数が増加することにより、半導体デバイスの面積が増大するのを抑制するために、電気ヒューズを行列状に配置した電気ヒューズアレイを形成することが多い。一方、半導体デバイスを出荷した後のセットにおいて充分な品質を確保するためには、電気ヒューズの切断で生じる故障以外に、その周辺回路の故障検査が必要となる。つまり、電気ヒューズを切断せずに、如何にして、周辺回路の故障を検査するかという課題が存在する。
特表平１１－５１２８７９号公報 特開平０７－０４５０９７号公報
　この課題に対して、以下に示すような検査回路が提案されている（例えば、特許文献２を参照。）。従来の検査回路は、アドレス信号をデコードし、アドレスデコード信号をワード線に出力するアドレスデコード回路と、テスト選択信号により、アドレスデコード信号またはテストデータ入力信号の何れかを選択して、ワード線にアドレスデコード信号またはレベル設定信号を出力するとともに、テストデータ入力信号に対応して、テストクロック信号を介してテストデータ出力信号を順次出力するワード線制御回路と、アドレスデコード信号またはレベル設定信号によって、内部に含まれるメモリセルが選択されるメモリセルアレイと、メモリセルアレイに対応したビット線を経由して、データ信号を書き込む、またはデータ信号を読み出す入出力制御回路とで構成される。
　しかしながら、この検査回路を動作させると、電流を流すことにより一度だけその状態を変える不揮発デバイスとしての電気ヒューズの状態が変わってしまい、電気ヒューズが切断されるという課題がある。
　かかる点に鑑みて、本開示は、行列状に配置された不揮発デバイスの不揮発性を破壊することなく検査をすることができる半導体記憶装置を提供することを課題とする。
　上記課題を解決するため本開示によって次のような解決手段を講じた。例えば、半導体記憶装置は、一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイと、前記不揮発デバイスアレイの列に対応する１以上のロウ選択線と、前記ロウ選択線の一端側に接続されるロウ制御回路と、前記不揮発デバイスアレイの行に対応する１以上のコラム選択線と、前記コラム選択線の一端側に接続されるコラム制御回路と、前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の少なくとも一方に設けられたフリップフロップ回路と、第１の制御信号に基づいて、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にする非活性化手段とを備えていることを特徴とする。
　以上の構成によれば、例えば電気ヒューズからなる不揮発デバイスの通常の使用状態では、ロウ選択線およびコラム選択線を活性化することで切断動作が可能となるが、検査時において、ロウ選択線あるいはコラム選択線のいずれか一方を非活性化状態とすることで切断動作が行われなくなる。つまり、検査時において不揮発デバイスの不揮発性を破壊することがない。そのため、実使用状態でのロウ選択線あるいはコラム選択線のいずれか一方が活性化し、いずれかの選択線の電位状態をフリップフロップ回路で確認することが可能となる。ここで、フリップフロップ回路は、コラム選択線におけるコラム制御回路と反対側およびロウ選択線におけるロウ制御回路の反対側の少なくとも一方に配置されている。したがって、フリップフロップ回路では、これら制御回路の少なくとも一方から不揮発デバイスアレイを介してフリップフロップ回路までの経路の検査が可能となる。これにより、不揮発デバイスアレイ内部において発生する配線間ショート等も外部検出可能となるため、検査の低コスト化を図ることができ、半導体記憶装置の品質を高く維持することができる。また、非活性化手段およびフリップフロップ回路等は、比較的小規模な回路及び面積で実現可能であるため、半導体記憶装置を低コストで製造可能となる。
　また、前記非活性化手段は、前記第１の制御信号に基づいて論理遷移するプリデコード信号を非活性状態にすることによって、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にするプリデコード信号発生回路を有していてもよい。
　この構成によれば、非活性化手段は、プリデコード信号発生回路を有している。そして、プリデコード信号発生回路から出力されるプリデコード信号は、第１の制御信号に基づいて論理遷移し、このプリデコード信号が非活性状態となることによって、ロウ選択線およびコラム選択線のいずれか一方が非活性状態となる。したがって、不揮発デバイスアレイの周辺に、ロウ選択線やコラム選択線のドライバ回路部に、これら選択線を非活性状態にするための専用の回路等を設ける必要が無い。すなわち、テスト回路に不要な面積が生じず、半導体記憶装置を低コストで製造することができる。
　また、前記プリデコード信号発生回路は、前記第１の制御信号および前記不揮発デバイスアレイを選択する第２の制御信号に基づいて前記プリデコード信号を非活性状態にしてもよい。
　この構成によれば、プリデコード信号発生回路は、２つの制御信号を論理合成することによってプリデコード信号を非活性状態とすることが可能となる。ここで、第２の制御信号は不揮発デバイスアレイを選択するための制御信号であるため、第２の制御信号によりプリデコードされた信号をさらに非活性状態にするための回路等を設ける必要がない。そのため、回路面積のさらなる削減と回路構成の容易化とを図ることができ、特に制御信号の入力初段の段階で構成することが可能になる。
　また、前記プリデコード信号発生回路は、第１の同期信号および前記第１の制御信号に基づいて前記プリデコード信号を非活性状態としてもよい。
　この構成によれば、クロック入力を伴う同期式メモリアレイの制御手法が一般化する中で、第１の制御信号の入力だけではプリデコード信号が発生しない場合において、クロック入力からプリデコード信号を発生させるための手法に適用可能である。つまり、第１の制御信号と、クロック入力としての第１の同期信号とを論理合成することによって、ロウ選択線およびコラム選択線のいずれか一方を非活性状態にすることができる。したがって、クロック入力によりプリデコードされた信号をさらに非活性状態にするための回路等を設ける必要がない。
　また、上記半導体記憶装置は、前記ロウ選択線および前記コラム選択線のうち非活性状態でない方のいずれか１本以外を開放状態にする開放手段を備えている。
　この構成によれば、ロウ選択線かあるいはコラム選択線のいずれか一方を非活性状態として切断動作の停止が可能であるが、非活性状態でない方の選択線のうちの１本を除いて、開放状態とすることができる。例えば、ロウ選択線のうちの１本が、活性状態でハイレベルであるとき、他の非活性状態のロウ選択線を、一旦、ロウレベルから開放状態とすることができる。これにより、不揮発デバイスアレイ内部において、配線の抵抗値を有するショート等により、１本の選択線がロウレベルになりきらない場合や、本来ロウレベルであるべき非活性状態のロウ選択線がハイレベルになりきらない場合であっても、全てのロウ選択線の電位をフリップフロップ回路に読み出すことで、不揮発デバイスアレイの異常を検知することが可能になり、品質維持に寄与する。
　また、前記開放手段は、ドレインが前記ロウ選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する。
　この構成によれば、不揮発デバイスアレイへのアクセスが同期信号により開始される場合であっても、例えば、ロウ選択線のうち活性状態であるロウ選択線はハイレベルとなり、非活性状態であるロウ選択線は一旦その電位がロウレベルとなった後に、不揮発デバイスアレイへのアクセス中に開放状態とすることが可能となるため、開放手段をより簡易な構成とすることができる。
　また、前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記ロウ選択線のうち活性状態である１本以外を開放状態にしてもよい。
　この構成によれば、ロウ選択線のうち活性状態のロウ選択線はハイレベルとなり、非活性状態のロウ選択線は一旦その電位がロウレベルとなった後に、不揮発デバイスアレイへのアクセス中にのみ開放状態とすることができる。
　また、前記開放手段は、ドレインが前記コラム選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する。
　この構成によれば、不揮発デバイスアレイへのアクセスが同期信号により開始される場合であっても、例えば、コラム選択線のうち活性状態であるコラム選択線はハイレベルとなり、非活性状態であるコラム選択線は一旦その電位をロウレベルとされた後に、不揮発デバイスアレイへのアクセス中にのみ開放状態とすることが可能となるため、開放手段をより簡易な構成とすることができる。
　前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記コラム選択線のうち活性状態である１本以外を開放状態にしてもよい。
　この構成によれば、コラム選択線のうち活性状態であるコラム選択線はハイレベルとなり、非活性状態であるコラム選択線は一旦その電位をロウレベルとされた後に、不揮発デバイスアレイへのアクセス中に開放状態とすることができる。
　また、前記フリップフロップ回路は、第４の制御信号に基づいて、前記ロウ選択線および前記コラム選択線の少なくとも一方の電位を取り込んでもよい。
　この構成によれば、不揮発デバイスアレイの書込動作や読出動作中のいずれの場合でも、また、不揮発デバイスアレイの動作が停止中の場合であっても、フリップフロップ回路によって、不揮発デバイスアレイのロウ選択線およびコラム選択線の少なくとも一方の状態を検知することが可能となる。
　また、前記フリップフロップ回路は、前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の双方に設けられていてもよい。
　この構成によれば、ロウ選択線およびコラム選択線の両方の状態をフリップフロップ回路によって検知することができる。
　また、前記不揮発デバイスは、トランジスタのゲート材料で構成される電気ヒューズであってもよい。
　この構成によれば、一度だけ書き換え可能な不揮発デバイスとして、電流が流れることによりその状態を変化させる電気ヒューズを、トランジスタのゲート材料で構成することができるため、不揮発デバイスを容易に製造することができ、低コスト化を図ることができる。
　本開示によると、微細化が進む先端プロセスと、高機能化および高性能化が進むセキュリティー等との要請から、不揮発デバイスアレイを備えた半導体記憶装置の面積縮小が可能である。また、アナログ量の精度向上の観点において、半導体メーカー内部でのトリミングのみならず、半導体記憶装置出荷後のセット状態でのトリミングや切断を行う場合であっても、回路規模の増大を抑制しつつ、半導体記憶装置の製造原価低減と、品質維持および向上を図ることができる。さらに、不揮発デバイス等を破壊することなく安定的な検査が可能であり、製品出荷後の品質向上を実現することが可能となる。
図１は、一実施形態に係る半導体記憶装置の構成例を示す図である。 図２は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第１の構成例を示す図である。 図３は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第２の構成例を示す図である。 図４は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第３の構成例を示す図である。 図５は、図１におけるコラム選択線の開放手段の構成例を示す図である。 図６は、図１におけるロウ選択線の開放手段の構成例を示す図である。 図７は、図１の半導体記憶装置の第１の動作を示す波形図である。 図８は、図１の半導体記憶装置の第２の動作を示す波形図である。
　（一実施形態）
　以下、本開示の一実施形態に係る半導体記憶装置について図面を参照しながら説明する。
　図１は、一実施形態に係る半導体記憶装置の構成例を示す図である。図１に示す半導体記憶装置１０は、一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイを有するメモリセルアレイを備えた半導体記憶装置である。なお、本実施形態では、不揮発性デバイスとして、トランジスタのゲート材料で構成される電気ヒューズを用いた場合について説明する。
　半導体記憶装置１０は、電気ヒューズが行列状に配置された電気ヒューズアレイを有するメモリセルアレイ１０１と、メモリセルアレイ１０１にロウ選択線ＷＬによって接続されたロウ制御回路１０２と、メモリセルアレイ１０１に接続された切断駆動回路１１１と、メモリセルアレイ１０１及び切断駆動回路１１１にコラム選択線ＢＬによって接続されたコラム／入出力制御回路１０３（コラム制御回路）と、ロウ制御回路１０２及びコラム／入出力制御回路１０３に接続された制御回路１００と、メモリセルアレイ１０１に接続されたロウ選択用スキャンフリップフロップ回路１１２と、メモリセルアレイ１０１に接続されたコラム選択用スキャンフリップフロップ回路１１３とを有している。
　制御回路１００は、メモリセルアレイ１０１を選択する選択信号であるチップイネーブル信号ＣＥ、プログラムイネーブル信号ＰＧ、およびテストモードイネーブル信号ＴＥ［０：１］（ＴＥ［０：１］は、ＴＥ［０］，ＴＥ［１］の略、以降この表記を使用する）を入力信号とし、第１の同期信号としての同期信号ＦＣＬＫをクロック入力としている。そして、制御回路１００は、ロウ制御回路１０２及びコラム／入出力制御回路１０３のそれぞれを出力信号によって制御している。なお、本実施形態では、メモリセルアレイ１０１が選択されることによって、内部に設けられた電気ヒューズアレイが選択される。
　ロウ制御回路１０２は、入力アドレス信号ＡＸ［０：ｍ］（ｍは正の整数）を入力とし、制御回路１００からの出力信号によって制御される。ロウ制御回路１０２は、メモリセルアレイ１０１に対してアドレスのデコードを行い、ロウ選択信号１１５をロウ選択線ＷＬに出力している。これにより、メモリセルアレイ１０１内の電気ヒューズアレイが選択される。
　コラム／入出力制御回路１０３は、入力アドレス信号ＡＹ［０：ｎ］（ｎは正の整数）を入力とし、メモリセルアレイ１０１に含まれるメモリセルに対してデータの読み出しおよび書き込みを行う。コラム／入出力制御回路１０３は、データを読み出す場合、コラム信号１１４を発生し、メモリセル（電気ヒューズ）の読み出し結果としてコラム選択線ＢＬに出力されたデータをデータ出力信号ＤＯ［０：ｐ］（ｐは正の整数）として出力する。一方、コラム／入出力制御回路１０３は、データを書き込む場合、信号／ＣＯＬＳＥＬ［０：ｐ］を切断駆動回路１１１に出力する。
　メモリセルアレイ１０１は、ＭＩＳトランジスタのゲートで形成された電気ヒューズと、ロウ選択信号１１５をゲートに受けるＮ型ＭＩＳトランジスタとで構成される複数のメモリセルを有する。各メモリセルは、ロウ選択線ＷＬ及びコラム選択線ＢＬに接続されている。
　切断駆動回路１１１は、制御回路１００の制御によってコラム／入出力制御回路１０３によるメモリセルへの書き込みが有効になった際、信号／ＣＯＬＳＥＬ［０：ｐ］に基づいて、メモリセルのコラム選択線ＢＬに、電気ヒューズを切断するために必要な電位をドライブする。
　ロウ選択用スキャンフリップフロップ回路１１２は、ロウ選択線ＷＬのデコードされた電位を取り込む。コラム選択用スキャンフリップフロップ回路１１３は、コラム選択線ＢＬのデコードされた電位を取り込む。なお、本実施形態では、ロウ選択用スキャンフリップフロップ回路１１２とコラム選択用スキャンフリップフロップ回路１１３とは、ロウ選択用スキャンフリップフロップ回路１１２の出力がコラム選択用スキャンフリップフロップ回路１１３の入力に接続された構成を有している。
　ロウ選択用スキャンフリップフロップ回路１１２は、ロウ選択線ＷＬのロウ選択信号１１５を、コラム選択用スキャンフリップフロップ回路１１３は、コラム選択線ＢＬのコラム信号１１４を、それぞれフリップフロップ回路１１６の内部に取り込むために制御信号ＲＳＴを入力とする。また、内部に取り込んだデータを外部出力するために同期信号ＳＣＬＫが入力される。
　ここで、ロウ選択用スキャンフリップフロップ回路１１２及びコラム選択用スキャンフリップフロップ回路１１３を構成する単位であるフリップフロップ回路１１６について詳細に説明する。
　フリップフロップ回路１１６は、データ入力としてのＩ端子と、制御信号ＲＳＴが入力されるＲ端子と、ロウ選択線ＷＬかあるいはコラム選択線ＢＬの電位が入力されるＳ端子と、同期信号ＳＣＬＫが入力されるＣ端子と、データ出力としてのＯ端子と、インバータ回路１１７と、ＮＡＮＤ回路１１８，１１９，１２０で構成されるセレクタ回路と、ＤＱフリップフロップ回路１２１とを有する。
　インバータ回路１１７は、制御信号ＲＳＴを反転して出力する。ＮＡＮＤ回路１１８は、インバータ回路１１７の出力と前段のフリップフロップ回路１１６のＯ端子からの出力とを受ける。ＮＡＮＤ回路１１９は、Ｓ端子の入力と制御信号ＲＳＴとを受ける。ＮＡＮＤ回路１２０は、ＮＡＮＤ回路１１８，１１９の出力を受ける。
　ＤＱフリップフロップ回路１２１は、フリップフロップ回路１１６のＣ端子であり、ＤＱフリップフロップ回路１２１のＣＫ端子入力である同期信号ＳＣＬＫにより、入力であるＤ端子からの入力信号を、出力であるＱ端子に対して転送する。なお、図１では、フリップフロップ回路１１６のＳ端子は、ロウ選択線ＷＬおよびコラム選択線ＢＬの末端部に接続されているが、フリップフロップ回路１１６は、メモリセルアレイ１０１からみてロウ制御回路１０２の反対側、およびコラム／入出力制御回路１０３の反対側に接続されていればよい。
　フリップフロップ回路１１６は、Ｒ端子入力である制御信号ＲＳＴがハイレベルになるとＳ端子入力の信号をＤＱフリップフロップ回路１２１に伝達して、ＤＱフリップフロップ回路１２１にその電位を格納する。フリップフロップ回路１１６へ入力される制御信号ＲＳＴがロウレベルになると、各フリップフロップ回路１１６は、前段のフリップフロップ回路１１６のＯ端子からの出力を自身のＩ端子への入力として受ける構成であり、フリップフロップ回路１１６に同期信号ＳＣＬＫがクロック入力されると、シーケンシャルに次段に転送される構成になっている。
　なお、初段のフリップフロップ回路１１６への入力を信号ＦＤとして、最終段のフリップフロップ回路１１６から外部に信号ＳＯが出力される。この構成により、メモリセルアレイ１０１が読出動作および書込動作中であっても、あるいはその動作が停止している状態であっても、ロウ選択線ＷＬのロウ選択信号１１５と、コラム選択線ＢＬのコラム信号１１４の電位を任意に取り込むことにより、外部に信号ＳＯを出力することが可能になる。
　（プリデコード信号発生回路の第１の構成例）
　図２は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第１の構成例を示す図である。
　図２に示すように、プリデコード信号発生回路２０は、インバータ回路２０１と、ＮＡＮＤ回路２０２と、ＮＯＲ回路２０３とを有する。
　図２において、入力アドレス信号ＡＸ［０］は、図１におけるロウ制御回路１０２に入力される入力アドレス信号ＡＸ［０：ｍ］のうち、配列０に相当する信号であり、入力アドレス信号ＡＸ［１］は配列１に相当する信号である。
　プリデコード信号発生回路２０では、入力アドレス信号ＡＸ［０］，ＡＸ［１］をデコードするため、インバータ回路２０１により反転電位が発生される。そして、ＮＡＮＤ回路２０２にそれぞれデコードできるように正、負の信号が入力され、ＮＡＮＤ回路２０２の出力は、対応するＮＯＲ回路２０３に入力される。また、ＮＯＲ回路２０３には、半導体記憶装置におけるテストモードイネーブル信号ＴＥ［０］（第１の制御信号）が共通に入力される。
　上記構成を入力アドレス信号ＡＸ［０：ｍ］のすべてに対して実施することでロウプリデコード信号発生回路が構成される。テストモードイネーブル信号ＴＥ［０］がロウレベルである場合には、プリデコード信号ＰＸは入力アドレス信号ＡＸ［０：ｍ］により指定されたアドレスがデコードされたものとなる。一方、テストモードイネーブル信号ＴＥ［０］がハイレベルである場合には、全てのプリデコード信号ＰＸはロウレベルとなり非活性状態となる。
　（プリデコード信号発生回路の第２の構成例）
　図３は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第２の構成例を示す図である。図２に示す第１の構成例では、ＮＯＲ回路２０３の一方にテストモードイネーブル信号ＴＥ［０］を直接入力している。これに対して、図３に示す第２の構成例ではＮＯＲ回路２０３の一方に、図２におけるテストモードイネーブル信号ＴＥ［０］の代わりに、チップイネーブル信号ＣＥ（第２の制御信号）とテストモードイネーブル信号ＴＥ［０］を入力とする論理回路３０４からの出力信号を入力している点で相違している。なお、図３において、図２に示す第１の構成例と同様の役割を有する構成には図２と同じ符号を付与している。
　プリデコード信号発生回路２０は、プリデコード信号ＰＸ［０：３］が、メモリセルアレイ１０１の選択信号であるチップイネーブル信号ＣＥにより発生される構成になっている。
　具体的に、論理回路３０４は、チップイネーブル信号ＣＥを入力とするインバータ回路３０１と、インバータ回路３０１から出力される、チップイネーブル信号ＣＥを反転した信号とテストモードイネーブル信号ＴＥ［０］とを入力とするＮＯＲ回路３０２と、ＮＯＲ回路３０２から出力される信号を入力とするインバータ回路３０３とを有している。
　そして、このインバータ回路３０３からはＮＯＲ回路３０２の出力信号を反転した信号が出力され、この反転した信号がＮＯＲ回路２０３の一方の入力信号となる。通常、チップイネーブル信号ＣＥによりプリデコード信号を発生する場合、ＮＯＲ回路２０３の一方の入力にはチップイネーブル信号ＣＥの反転信号が入力され、これによってプリデコード信号を発生する。しかしながら、第２の構成例では、テストモードイネーブル信号ＴＥ［０］とチップイネーブル信号ＣＥとの論理合成により、プリデコード信号ＰＸ［０：３］を非活性化する構成であるため、図３に示すような論理回路３０４の構成を有している。
　なお、この論理回路３０４を、ロウ制御回路１０２内に設けてもよいし、例えば、制御回路１００内に設けてもよい。制御回路１００内に設けた場合、論理回路３０４からの出力がロウ制御回路１０２へ供給されるため、ロウ制御回路１０２を形成するための領域に必要な面積は少なくて済む。
　（プリデコード信号発生回路の第３の構成例）
　図４は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第３の構成例を示す図である。図３に示す第２の構成例では、インバータ回路３０１にチップイネーブル信号ＣＥを入力している。これに対して、図４に示す第３の構成例では、図３におけるチップイネーブル信号ＣＥの代わりに同期信号ＦＣＬＫをインバータ回路３０１に入力している点で相違している。図４において、図３に示す第２の構成例と同様の役割を有する構成には図３と同じ符号を付与している。
　プリデコード信号発生回路２０は、プリデコード信号ＰＸ［０：３］が、制御回路１００に供給される同期信号ＦＣＬＫにより発生される構成になっている。
　具体的に、論理回路４０４は、同期信号ＦＣＬＫを入力とするインバータ回路３０１と、インバータ回路３０１から出力される、同期信号ＦＣＬＫを反転した信号とテストモードイネーブル信号ＴＥ［０］とを入力とするＮＯＲ回路３０２と、ＮＯＲ回路３０２から出力される信号を入力とするインバータ回路３０３とを有している。
　そして、このインバータ回路３０３からはＮＯＲ回路３０２の出力信号を反転した信号が出力され、この反転した信号がＮＯＲ回路２０３の一方の入力信号となる。通常、同期信号ＦＣＬＫによりプリデコード信号を発生する場合、ＮＯＲ回路２０３の一方の入力には同期信号ＦＣＬＫの反転信号が入力され、これによってプリデコード信号を発生する。しかしながら、第３の構成例では、テストモードイネーブル信号ＴＥ［０］と同期信号ＦＣＬＫとの論理合成により、プリデコード信号ＰＸ［０：３］を非活性化する構成であるため、図４に示すような論理回路４０４の構成を有している。
　なお、この論理回路４０４を、ロウ制御回路１０２内に設けてもよいし、例えば、制御回路１００内に設けてもよい。制御回路１００内に設けた場合、論理回路４０４からの出力がロウ制御回路１０２へ供給されるため、ロウ制御回路１０２を形成するための領域に必要な面積は少なくて済む。
　ここで、図２～図４には、ロウプリデコード信号発生回路の一部を記載しているが、これらの構成をコラムプリデコード信号発生回路に適用することも可能である。その場合、例えば、入力アドレス信号ＡＸ［０］，ＡＸ［１］を、それぞれ入力アドレス信号ＡＹ［０］，ＡＹ［１］とし、プリデコード信号ＰＸ［０：３］をプリデコード信号ＰＹ［０：３］とする。なお、プリデコード信号ＰＹ［０］は例えばＣＯＬＳＥＬ［０］（図６等参照）に対応する。そして、第１の制御信号としてテストモードイネーブル信号ＴＥ［１］を用いればよい。
　以上、図１～図４に示す構成により、コラム選択線ＢＬおよびロウ選択線ＷＬのいずれか一方を非活性状態にすることができる。したがって、半導体記憶装置１０の検査時に、ロウ選択線ＷＬおよびコラム選択線ＢＬのいずれか一方を非活性状態にすることによって、メモリセルアレイ１０１に含まれるメモリセルが活性状態になることがない。つまり、電気ヒューズを切断することなく検査が可能である。
　また、メモリセルアレイ１０１から見て、ロウ選択用スキャンフリップフロップ回路１１２をロウ制御回路１０２と反対側に配置しているため、制御回路１００からロウ制御回路１０２およびメモリセルアレイ１０１を介してロウ選択用スキャンフリップフロップ回路１１２までの経路に異常があるかどうかを検査することができる。
　また、メモリセルアレイ１０１から見て、コラム選択用スキャンフリップフロップ回路１１３をコラム／入出力制御回路１０３と反対側に配置しているため、制御回路１００からコラム／入出力制御回路１０３およびメモリセルアレイ１０１を介してコラム選択用スキャンフリップフロップ回路１１３までの経路に異常があるかどうかを検査することができる。
　また、比較的回路面積が小さいスキャンフリップフロップ回路１１２，１１３を用いて検査を行うことができるため、検査回路の面積の縮小化を図ることができる。
　なお、検査の結果については、スキャンフリップフロップ回路１１２，１１３の出力を外部でモニタするなどして確認することができる。
　このように、簡易な構成で、電気ヒューズアレイを有するメモリセルアレイに接続される、ロウ選択線あるいはコラム選択線のいずれか一方を非活性状態にする非活性化手段と、ロウ選択線あるいはコラム選択線の電位を検知する手段とを用いることで、より少ない面積で検査が可能で、かつ品質の維持と向上を図ることができる。
　（コラム選択線開放手段の構成例）
　図５は、図１に示す半導体記憶装置におけるコラム選択線を開放状態とする開放手段の構成例を示す図である。このコラム選択線開放手段５０では、全てのロウ選択線ＷＬが非活性状態である間、コラム選択線ＢＬのうち、活性状態でないコラム選択線ＢＬを開放状態とすることができる。つまり、コラム選択線開放手段５０は、任意の１本以外のコラム選択線ＢＬを開放状態にすることができる。
　図５において、メモリセル群５０１の各メモリセル５０１ａは、電気ヒューズ５０５とＮ型ＭＩＳトランジスタ５０３とで構成されている。
　電気ヒューズ５０５は、一端がコラム選択線ＢＬに接続され、他端が電気ヒューズ５０５を切断するためのＮ型ＭＩＳトランジスタ５０３のドレインに接続されている。Ｎ型ＭＩＳトランジスタ５０３は、ゲートがロウ選択線ＷＬに接続され、ソースが接地されている。
　コラム選択線開放手段５０は、切断用駆動回路５０４と、Ｎ型ＭＩＳトランジスタ５０２と、コラム選択線開放回路５０９とを有している。
　切断用駆動回路５０４は、例えばＰ型ＭＩＳトランジスタ５０４ａで構成されている。Ｐ型ＭＩＳトランジスタ５０４ａは、ソースが高電圧側の電源ＶＤＤＨＥに接続され、ドレインがコラム選択線ＢＬに接続され、ゲートがデコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］に接続されている。Ｐ型ＭＩＳトランジスタ５０４ａのドレインには、Ｎ型ＭＩＳトランジスタ５０２のドレインが接続されている。
　Ｎ型ＭＩＳトランジスタ５０２は、ドレインがコラム選択線ＢＬに接続され、ソースが接地され、ゲートがコラム選択線開放回路５０９からの出力信号ＡＴに接続されている。
　コラム選択線開放回路５０９は、インバータ回路５０６と、ＮＡＮＤ回路５０７と、インバータ回路５０８とを有している。コラム選択線開放回路５０９からの出力信号ＡＴは、同期信号ＦＣＬＫをインバータ回路５０６により反転した信号と、第３の制御信号としてのテストモードイネーブル信号ＴＥ［０］とをＮＡＮＤ回路５０７の入力とし、ＮＡＮＤ回路５０７からの出力をインバータ回路５０８により反転して発生される。なお、第１および第３の制御信号として、テストモードイネーブル信号ＴＥ［０］を用いてもよい。
　テストモードイネーブル信号ＴＥ［０］がハイレベルであるとき、前述したように、ロウ制御回路１０２はロウ選択線ＷＬの電位をすべてロウレベルに保持している。
　テストモードイネーブル信号ＴＥ［０］がハイレベルである場合、同期信号ＦＣＬＫの電位を反転するインバータ回路５０６によりＮＡＮＤ回路５０７の２入力端子は双方共にハイレベルとなる。これにより、ＮＡＮＤ回路５０７の出力はロウレベル、インバータ回路５０８からの出力信号ＡＴは一度ハイレベルとなるため、コラム選択線ＢＬの電位が一度ロウレベルとなる。
　同期信号ＦＣＬＫの電位がハイレベルとなると、出力信号ＡＴはロウレベルとなって、ロウレベルに落とされた非活性状態のコラム選択線ＢＬ、つまり活性状態である１本のコラム選択線ＢＬ以外は開放状態となる。
　このとき、デコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］のデコード結果に基づいて、切断用駆動回路５０４のゲート電位はロウレベルとなり、活性状態であるコラム選択線ＢＬは電源ＶＤＤＨＥの高電位となる。
　これにより、メモリセルアレイ１０１に対してアクセス（特に書込動作）が生じる場合に、１本のコラム選択線ＢＬ以外を開放状態とすることが可能になる。メモリセルアレイ１０１内部で生じたショート等の故障に対しては、活性状態であるコラム選択線ＢＬがハイレベルから低下しなくとも、ショートが生じた開放状態にある非活性状態のコラム選択線ＢＬがハイレベルになるため、故障を検知することが可能となる。
　なお、図示はしないが、コラム選択線開放手段５０において、同期信号ＦＣＬＫの代わりに、メモリセルアレイ１０１を選択する信号であるチップイネーブル信号ＣＥを用いても。また、テストモードイネーブル信号ＴＥ［０］がロウレベルである場合は、出力信号ＡＴはロウレベルとなり、通常動作に支障をきたすことがない。
　（ロウ選択線開放手段の構成例）
　図６は、図１に示す半導体記憶装置におけるロウ選択線を開放状態とする開放手段の構成例を示す図である。このロウ選択線開放手段６０では、全てのコラム選択線ＢＬが非活性状態である間、ロウ選択線ＷＬのうち、活性状態でないロウ選択線ＷＬを開放状態とすることができる。なお、図６において、図５に示す構成と同様の役割を有する構成には図５と同じ符号を付与している。また、図６において、統一性を維持するため、コラム選択線ＢＬを非活性状態とする信号、つまり、コラムプリデコード信号発生回路への第１の制御信号としてテストモードイネーブル信号ＴＥ［１］を使用するものとする。
　図６において、メモリセル群５０１の各メモリセル５０１ａは、電気ヒューズ５０５とＮ型ＭＩＳトランジスタ５０３とで構成されている。電気ヒューズ５０５は、一端がコラム選択線ＢＬに接続され、他端が電気ヒューズ５０５を切断するためのＮ型ＭＩＳトランジスタ５０３のドレインに接続されている。Ｎ型ＭＩＳトランジスタ５０３は、ゲートがロウ選択線ＷＬに接続され、ソースが接地されている。
　切断用駆動回路５０４は、Ｐ型ＭＩＳトランジスタ５０４ａで構成されている。Ｐ型ＭＩＳトランジスタ５０４ａは、ソースが電源ＶＤＤＨＥに接続され、ドレインがコラム選択線ＢＬに接続され、ゲートがデコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］に接続されている。
　ロウ選択線開放手段６０は、ドライバ回路６０６と、セレクタ回路６０７及び論理回路６０８からなるロウ選択線開放回路６０９とを有している。
　ドライバ回路６０６は、Ｐ型ＭＩＳトランジスタ６０６ｐとＮ型ＭＩＳトランジスタ６０６ｎとで構成されており、ロウ選択線ＷＬの電位を発生する。
　Ｐ型ＭＩＳトランジスタ６０６ｐは、ソースがメモリセルアレイ１０１の書き込み電位となる電源ＶＤＤＨＥに接続され、ドレインがロウ選択線ＷＬに接続され、ゲートがロウ選択線ＷＬのデコード信号ＲＯＷＳＥＬ［ｘ］を反転した反転信号／ＲＯＷＳＥＬ［ｘ］に接続されている。
　Ｎ型ＭＩＳトランジスタ６０６ｎは、ドレインがロウ選択線ＷＬに接続され、ソースが接地され、ゲートがセレクタ回路６０７の出力信号ＢＴに接続されている。
　論理回路６０８は、インバータ回路６１０と、ＮＡＮＤ回路６１１と、インバータ回路６１２とを有している。論理回路６０８からの出力信号は、同期信号ＦＣＬＫをインバータ回路６１０により反転した信号と第３の制御信号としてのテストモードイネーブル信号ＴＥ［１］とをＮＡＮＤ回路６１１の入力とし、ＮＡＮＤ回路６１１からの出力をインバータ回路６１２により反転して発生する。なお、第１および第３の制御信号としてテストモードイネーブル信号ＴＥ［１］を使用してもよい。
　セレクタ回路６０７は、テストモードイネーブル信号ＴＥ［１］が入力されるインバータ回路６１３と、インバータ回路６１３から出力される信号（テストモードイネーブル信号ＴＥ［１］の反転信号）とデコード信号ＲＯＷＳＥＬ［ｘ］を反転した反転信号／ＲＯＷＳＥＬ［ｘ］とを入力とするＮＡＮＤ回路６１４と、テストモードイネーブル信号ＴＥ［１］と論理回路６０８におけるインバータ回路６１２から出力される信号とを入力とするＮＡＮＤ回路６１５と、ＮＡＮＤ回路６１４及びＮＡＮＤ回路６１５から出力される各信号を入力として受けるＮＡＮＤ回路６１６とで構成され、ＮＡＮＤ回路６１６から出力信号ＢＴが出力される。
　セレクタ回路６０７において、選択制御を行う信号として、テストモードイネーブル信号ＴＥ［１］を入力とし、テストモードイネーブル信号ＴＥ［１］がロウレベルである場合にはデコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］が出力信号ＢＴとして出力される。一方、テストモードイネーブル信号ＴＥ［１］がハイレベルである場合には、テストモードイネーブル信号ＴＥ［１］と同期信号ＦＣＬＫの反転信号とでＡＮＤ論理を組んだ結果が出力信号ＢＴとして出力されるように構成されている。
　ドライバ回路６０６におけるＮ型ＭＩＳトランジスタ６０６ｎのゲートに入力される出力信号ＢＴとして、テストモードイネーブル信号ＴＥ［１］がロウレベルである場合には、デコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］が入力されるため、通常のデコード動作となる。一方、テストモードイネーブル信号ＴＥ［１］がハイレベルである場合には、同期信号ＦＣＬＫの反転信号が供給されるため、同期信号ＦＣＬＫがロウレベルである場合には、出力信号ＢＴはハイレベルとなり、ロウ選択線ＷＬはロウレベルとなる。一方、同期信号ＦＣＬＫがハイレベルである場合には、出力信号ＢＴはロウレベルとなってロウ選択線ＷＬを開放状態とする。この際、活性状態であるロウ選択線ＷＬは、ドライバ回路６０６のＰ型ＭＩＳトランジスタ６０６ｐがデコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］をゲートに受けるため、電源ＶＤＤＨＥの電位となる。したがって、活性状態であるロウ選択線ＷＬの電位は、電源ＶＤＤＨＥと同程度の電位となるため、非活性状態のロウ選択線ＷＬ、つまり活性状態である１本のロウ選択線以外のロウ選択線ＷＬは開放状態となる。これにより、メモリセルアレイ１０１内部の一定の抵抗値をもつショートであっても、ロウ選択線ＷＬが活性状態であるか非活性状態であるかにかかわらず、その電位を外部において検知することで異常を確認することが可能になる。
　（半導体記憶装置の第１の動作）
　図７は、一実施形態に係る半導体記憶装置の第１の動作を示す波形図である。特に、テストモードイネーブル信号ＴＥ［０］がハイレベルとなり、ロウ選択線ＷＬが非活性状態となって、コラム選択線ＢＬの異常を検出する場合の動作を示す波形図である。なお、図７に示す波形図は、図１に示す半導体記憶装置において、図４に示すプリデコード信号発生回路２０と、図５に示すコラム選択線開放手段５０とを使用した構成を前提としたものである。なお、図７における各信号の名称について既に説明済みのため、ここでは省略する。
　メモリセルアレイ１０１（電気ヒューズアレイ）の選択信号となるチップイネーブル信号ＣＥが、メモリセルアレイ１０１の選択状態を示すハイレベルになると同時に、プログラムイネーブル信号ＰＧがハイレベルとなり書き込み動作が開始される。このとき、書き込みを行う対象のメモリセルのアドレスを示す、入力アドレス信号ＡＹ［０：ｎ］と入力アドレス信号ＡＸ［０：ｍ］が指定して入力される。また、テストモードイネーブル信号ＴＥ［０］がハイレベルとなると、ロウ選択線ＷＬが非活性状態となる。
　このとき、図５に示すコラム選択線ＢＬに接続されたＮ型ＭＩＳトランジスタ５０２のゲート電位となる出力信号ＡＴはハイレベルとなるため、コラム選択線ＢＬの電位がロウレベルとなる。次に、半導体記憶装置１０に供給される同期信号ＦＣＬＫがハイレベルとなると、図４に示す構成により、全てのプリデコード信号ＰＸは非活性状態となるため、全てのロウ選択線ＷＬの電位はロウレベルとなる。
　同期信号ＦＣＬＫがハイレベルになると、出力信号ＡＴはロウレベルとなるため、コラム選択線ＢＬの電位はロウレベルのまま、開放状態となる。この後、図１に示す制御信号ＲＳＴをハイレベルにすると、ロウ選択線ＷＬ，及びコラム選択線ＢＬの電位がスキャンフリップフロップ回路１１２，１１３に取り込まれる。そして、スキャンフリップフロップ回路１１２，１１３に同期信号ＳＣＬＫを入力することで、各ロウ選択線ＷＬと各コラム選択線ＢＬの電位が最終段のフリップフロップ回路１１６のＯ端子から信号ＳＯとして出力される。
　上記のような動作により、活性状態である１本のコラム選択線ＢＬの電位が一定の抵抗を有する微弱なショートであっても外部に出力された信号ＳＯの電位を検知することで異常を確認することができる。
　（半導体記憶装置の第２の動作）
　図８は、本発明の一実施形態に係る半導体記憶装置の第２の動作を示す波形図である。特に、テストモードイネーブル信号ＴＥ［１］がハイレベルとなり、コラム選択線ＢＬが非活性状態となって、ロウ選択線ＷＬの異常を検出する場合の動作を示す波形図である。なお、図８に示す波形図は、図１に示す半導体記憶装置において、図４に示すプリデコード信号発生回路２０をコラムプリデコード信号発生回路に適用し、図６に示すロウ選択線開放手段６０を使用した構成を前提としたものである。なお、図８における各信号については既に説明済みのため、ここでは省略する。
　メモリセルアレイ１０１（電気ヒューズアレイ）の選択信号となるチップイネーブル信号ＣＥが、メモリセルアレイ１０１の選択状態を示すハイレベルになると同時に、プログラムイネーブル信号ＰＧがハイレベルとなり書き込み動作が開始される。このとき、書き込みを行う対象のメモリセルのアドレスを示す、入力アドレス信号ＡＹ［０：ｎ］と入力アドレス信号ＡＸ［０：ｍ］が指定して入力される。また、テストモードイネーブル信号ＴＥ［１］がハイレベルとなると、コラム選択線ＢＬが非活性状態となる。
　このとき、図６に示すロウ選択線ＷＬに接続されたＮ型ＭＩＳトランジスタ６０６ｎのゲート電位となる出力信号ＢＴはハイレベルとなるため、ロウ選択線ＷＬの電位がロウレベルとなる。次に、半導体記憶装置に供給される同期信号ＦＣＬＫがハイレベルとなると、上述したコラムプリデコード信号発生回路により、その全ての出力は非活性状態となるため、全てのコラム選択線ＢＬの電位はロウレベルとなる。
　同期信号ＦＣＬＫがハイレベルになると、出力信号ＢＴはロウレベルとなるため、ロウ選択線ＷＬの電位はロウレベルのまま、開放状態となる。この後、図１に示す制御信号ＲＳＴをハイレベルとしてロウ選択線ＷＬ，及びコラム選択線ＢＬの電位がスキャンフリップフロップ回路１１２，１１３に取り込まれる。そして、スキャンフリップフロップ回路１１２，１１３に同期信号ＳＣＬＫを入力することで、各ロウ選択線ＷＬと各コラム選択線ＢＬの電位が最終段のフリップフロップ回路１１６のＯ端子から信号ＳＯとして出力される。
　上記のような動作により、活性状態である１本のロウ選択線ＷＬの電位が一定の抵抗を有する微弱なショートであっても端子に出力された信号ＳＯの電位を検知することで異常を確認できる。
　なお、上記第１および第２の動作において、入力アドレス信号ＡＸ，ＡＹによって特定されるメモリセル以外のメモリセルに接続される、ロウ選択線ＷＬあるいはコラム選択線ＢＬに異常がある場合でも、その異常の検出が可能である。例えば、図７および図８に示す信号ＳＯにおいて、入力アドレス信号ＡＸ，ＡＹによって特定される箇所以外の箇所に電位の変化が現れた場合、その電位の変化を異常として検出することができる。
　以上、本実施形態に係る半導体記憶装置１０によると、ロウ制御回路１０２とスキャンフリップフロップ回路１１２とがメモリセルアレイ１０１を挟むようにしてロウ選択線ＷＬで接続されているため、制御回路１００からスキャンフリップフロップ回路１１２までの経路における任意の箇所に生じる異常の検出が可能である。
　また、コラム／入出力制御回路１０３とスキャンフリップフロップ回路１１３とがメモリセルアレイ１０１を挟むようにしてコラム選択線ＢＬで接続されているため、制御回路１００からスキャンフリップフロップ回路１１３までの経路における任意の箇所に生じる異常の検出が可能である。
　なお、本実施形態では、２つのスキャンフリップフロップ回路１１２，１１３を設けた場合について説明したが、少なくとも一方のスキャンフリップフロップ回路を設けてもよい。例えば、スキャンフリップフロップ回路１１２のみを設けた場合には、ロウ選択線ＷＬに生じうる異常の検出が可能であり、スキャンフリップフロップ回路１１３のみを設けた場合には、コラム選択線ＢＬに生じうる異常の検出が可能である。
　また、本実施形態では、不揮発デバイスとして、電気ヒューズを用いた場合について説明したが、一度だけ書き換えが可能な不揮発デバイスであればよい。例えば、金属配線溶断型ヒューズ、金属配線層間のコンタクトを破壊するヒューズ、トランジスタのゲート部を破壊するアンチヒューズ、およびトランジスタに過大電流を流して劣化させるトランジスタ劣化型ヒューズを用いてもよく、フローティングゲートを有するＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）型セルを用いてもよい。
　本開示は、微細化が進む先端プロセスにおいて、セキュリティー用のＩＤコード、プロセッサ、メモリ、ＰＬＬ回路等を搭載したシステムＬＳＩの回路技術として、特に大規模な容量を有する不揮発デバイスをアレイ型で実現する技術分野における品質の維持向上に有用である。
　１０　　　　　　　半導体記憶装置
　２０　　　　　　　プリデコード信号発生回路
　５０　　　　　　　コラム選択線開放手段
　６０　　　　　　　ロウ選択線開放手段
　１００　　　　　　制御回路
　１０１　　　　　　メモリセルアレイ（不揮発デバイスアレイ）
　１０２　　　　　　ロウ制御回路
　１０３　　　　　　コラム／入出力制御回路
　１１１　　　　　　切断駆動回路
　１１２　　　　　　ロウ選択用スキャンフリップフロップ回路
　１１３　　　　　　コラム選択用スキャンフリップフロップ回路
　５０２，５０３　　Ｎ型ＭＩＳトランジスタ
　５０５　　　　　　電気ヒューズ（不揮発デバイス）
　５０８　　　　　　インバータ回路
　５０９　　　　　　コラム選択線開放回路
　６０９　　　　　　ロウ選択線開放回路
　ＢＬ　　　　　　　コラム選択線
　ＷＬ　　　　　　　ロウ選択線

Claims (12)

  1. 　一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイと、
    　前記不揮発デバイスアレイの列に対応する１以上のロウ選択線と、
    　前記ロウ選択線の一端側に接続されるロウ制御回路と、
    　前記不揮発デバイスアレイの行に対応する１以上のコラム選択線と、
    　前記コラム選択線の一端側に接続されるコラム制御回路と、
    　前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の少なくとも一方に設けられたフリップフロップ回路と、
    　第１の制御信号に基づいて、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にする非活性化手段とを備えている
    ことを特徴とする半導体記憶装置。
  2. 　請求項１に記載の半導体記憶装置において、
    　前記非活性化手段は、前記第１の制御信号に基づいて論理遷移するプリデコード信号を非活性状態にすることによって、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にするプリデコード信号発生回路を有する
    ことを特徴とする半導体記憶装置。
  3. 　請求項２に記載の半導体記憶装置において、
    　前記プリデコード信号発生回路は、前記第１の制御信号および前記不揮発デバイスアレイを選択する第２の制御信号に基づいて前記プリデコード信号を非活性状態にする
    ことを特徴とする半導体記憶装置。
  4. 　請求項２に記載の半導体記憶装置において、
    　前記プリデコード信号発生回路は、第１の同期信号および前記第１の制御信号に基づいて前記プリデコード信号を非活性状態にする
    ことを特徴とする半導体記憶装置。
  5. 　請求項１に記載の半導体記憶装置において、
    　前記ロウ選択線および前記コラム選択線のうち非活性状態でない方のいずれか１本以外を開放状態にする開放手段を備えている
    ことを特徴とする半導体記憶装置。
  6. 　請求項５に記載の半導体記憶装置において、
    　前記開放手段は、ドレインが前記ロウ選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する
    ことを特徴とする半導体記憶装置。
  7. 　請求項６に記載の半導体記憶装置において、
    　前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記ロウ選択線のうち活性状態である１本以外を開放状態にする
    ことを特徴とする半導体記憶装置。
  8. 　請求項５に記載の半導体記憶装置において、
    　前記開放手段は、ドレインが前記コラム選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する
    ことを特徴とする半導体記憶装置。
  9. 　請求項８に記載の半導体記憶装置において、
    　前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記コラム選択線のうち活性状態である１本以外を開放状態にする
    ことを特徴とする半導体記憶装置。
  10. 　請求項１に記載の半導体記憶装置において、
    　前記フリップフロップ回路は、第４の制御信号に基づいて、前記ロウ選択線および前記コラム選択線の少なくとも一方の電位を取り込む
    ことを特徴とする半導体記憶装置。
  11. 　請求項１に記載の半導体記憶装置において、
    　前記フリップフロップ回路は、前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の双方に設けられている
    ことを特徴とする半導体記憶装置。
  12. 　請求項１に記載の半導体記憶装置において、
    　前記不揮発デバイスは、トランジスタのゲート材料で構成される電気ヒューズである
    ことを特徴とする半導体記憶装置。
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