JP2011503759A - 積み重ねられた半導体素子用の再構成可能な接続部 - Google Patents

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Abstract

いくつかの実施の形態には、スタックで配置された半導体ダイと、ダイ間に通信をもたらすように構成された多数の接続部と、接続部中の欠陥を確認するとともに接続部中の欠陥を修復するように構成されたモジュールと、を含み、接続部の少なくとも一部は、ダイの少なくとも１つを通る、装置、システムおよび方法が含まれている。

Description

（本文中に技術分野に該当する記載なし。）
＜関連出願＞
この特許出願は、２００７年１０月１６日に出願された米国出願第１１／８７３，１１８号に基づく優先権主張を伴い、これは参照されることにより本明細書に含めるものとする。
＜背景＞
半導体素子はメモリを含み、コンピューターや他の電子製品、例えば、デジタルテレビ、デジタルカメラ、携帯電話で使用されることが多く、データや他の情報を記憶する。メモリ素子などの半導体素子は、通常多くの部品および関連する回路接続部を有し、部品間で情報を伝達する。メモリ素子によっては多数の半導体ダイ上に形成されていてもよい。
図１は、本発明の実施の形態による素子および接続部を含む装置のブロック図を示す。 図２は、本発明の実施の形態による接続部を備えたメモリ素子のブロック図を示す。 図３は、本発明の実施の形態によるダイおよび接続部を有するメモリ素子の部分断面図を示す。 図４は、本発明の実施の形態によるスタックで配置されたダイおよびダイを通る接続部を有するＩＣパッケージの部分断面図を示す。 図５は、本発明の実施の形態による接続部中の欠陥を確認するために接続部および回路を備えたメモリ素子の部分断面図を示す。 図６は、図５のメモリ素子の接続部中の欠陥を確認する間に使用されるビットの例の値を示す表である。 図７は、本発明の実施の形態による接続部中の欠陥を修復するために接続部７２０および回路を備えたメモリ素子の図を示す。 図８は、本発明の実施の形態によるシステムのブロック図を示す。 図９は、本発明の実施の形態によるダイのスタック中の接続部中の欠陥を確認および修復する方法のフローチャートである。
図１は、本発明の実施の形態による素子１０１、１０２、１０３、１０４および接続部１２０、１２１を含む装置１００のブロック図を示す。接続部１２０、１２１は導電性接続部を含んでいてもよい。素子１０１、１０２、１０３、１０４は、接続部１２０を介して互いに通信してもよく、インターフェース回路１１０を介して他の外部素子（例えば、プロセッサ、メモリコントローラーなど）と通信してもよい。
図１は、ブロック図において素子１０１、１０２、１０３、１０４を示す。これらの素子は、実際には物理的にスタックで配置されていてもよく、接続部１２０、１２１は、これらの素子を通る導電性パスに相当していてもよい。発明者は、機械的欠陥、電気的欠陥、またはそれらの両方などの要因が接続部１２０、１２１の１つまたは複数の部分を役に立たなくする可能性があることに気づいた。したがって、発明者は、以下に説明するように、スタック全体の廃棄が回避され歩留まりが改善されうるように欠陥を確認するとともに欠陥を修復するために、様々な装置、システムおよび方法を発明した。
図１では、装置１００は、データ、アドレス、制御および他の情報などの情報を伝達するために接続部１２０、１２１を使用してもよい。接続部１２１は、部分１３１、１３２、１３３、１３４、１４１、１４２、１５１、１５２、１６１、１６２、１７１、１７２、１７３、１９７、１９８、１９９などの多くの部分を含んでいてもよい。これらの各部分は導電性パスを含んでいてもよい。接続部１２１は接続部１２０および増設部分１２３を含んでいてもよい。装置１００は、素子１０１、１０２、１０３、１０４間で情報を伝達するために接続部１２０を使用することに加えて、インターフェース回路１１０と外部素子（例えば、プロセッサ、メモリコントローラー等）との間で追加情報（例えば、追加データ、制御情報等）を伝達するために増設部分１２３を使用してもよい。
各部分１３１、１３２、１３３、１３４、１４１、１４２、１５１、１５２、１６１、１６２、１７１、１７２、１７３、１９７、１９８、１９９は、情報を伝達するために導電性パスを含んでいてもよい。これらの部分は、異なるタイプの情報を伝達するために異なるバスを形成していてもよい。例えば、部分１３１、１３２、１３３、１３４は、素子１０１、１０２、１０３、１０４に記憶されるデータまたは素子１０１、１０２、１０３、１０４から読み出されるデータを表わす情報を伝達するためにデータバスを形成していてもよい。部分１４１、１４２は、データが記憶されうる素子１０１、１０２、１０３、１０４中における位置のアドレスを表わす情報を伝達するためにアドレスバスを形成していてもよい。部分１５１、１５２は、制御情報を伝達して装置１００の操作を制御するために制御バスを形成していてもよい。部分１６１、１６２は、素子１０１、１０２、１０３、１０４に電力（例えば、電圧ＶｃｃおよびＶｓｓ、Ｖｓｓは接地を含んでいてもよい）を供給するために電力供給バスを形成していてもよい。部分１７１、１７２、１７３は、装置１００における接続部１２０、１２１中の欠陥を確認するために情報（例えば、テストビット）を供給するためのバスを形成していてもよい。
部分１９７、１９８、１９９は予備部分に相当していてもよい。装置１００は、接続部１２０、１２１中で１つまたは複数の欠陥がある部分を修復するために部分１９７、１９８、１９９を使用してもよい。装置１００は、接続部１２０、１２１中の欠陥を確認するとともに欠陥を修復するために回路およびアクティビティ（図２〜図９を参照して以下に説明されるものに類似または同一）を含んでいてもよい。
図１は、特定の数の部分を一例として接続部１２０、１２１を示す。接続部１２０、１２１の部分の数は変化してもよい。例えば、接続部１２０がスタックのダイを通る何百または何千の導電性パスを含むように、接続部１２０は何十、何百または何千の部分を含んでいてもよい。図１は、部分１９７、１９８、１９９（予備部分として使用されてもよい）が他の部分間に散在している一例を示す。しかし、部分１９７、１９８、１９９の位置は、接続部１２０、１２１内のいかなる場所にあってもよい。
図１では、単一メモリ素子の一部のみ（全体ではない）を含む各素子１０１、１０２、１０３、１０４間に単一メモリ素子の様々な部品が分布されるように、装置１００は単一メモリ素子のみを含んでいてもよい。装置１００は、また、各素子１０１、１０２、１０３、１０４が単独でメモリ素子を含むよう、多数のメモリ素子を含んでいてもよい。したがって、装置１００は、例えば、４つのメモリ素子を含んでいてもよく、１つのメモリ素子が各素子１０１、１０２、１０３、１０４中にある。
装置１００の各素子１０１、１０２、１０３、１０４は、以下の図２〜図９に示すメモリ素子などのメモリ素子の一部またはメモリ素子全体を含んでいてもよい。
図２は、本発明の実施の形態による接続部２２０を備えたメモリ素子２２２のブロック図を示す。メモリ素子２２２は、図１の素子１０１、１０２、１０３、１０４の１つまたは複数と協働してもよい。図２の接続部２２０は、図１の接続部１２０と協働してもよい。図２に示すように、メモリ素子２２２は、情報を記憶するためのメモリセルのアレイ２３５、メモリセルのアレイ２３５にアクセスするためのデコード回路２３６、メモリセルのメモリアレイ２３５間で情報を伝達するためのＩ／Ｏ（入力／出力）回路２３７、読み書き操作などのメモリ素子２２２の操作を制御するための制御回路２３８を含んでいてもよい。メモリ素子２２２は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子、スタティックランダムアクセスメモリ（ＳＲＡＭ）素子、フラッシュメモリ素子、または他のメモリ素子、またはこれらのメモリ素子の組み合わせを含んでいてもよい。当業者は、メモリ素子２２２が他の部品を含んでいてもよいことを容易に認識し、それら部品は、本明細書に記載された実施の形態に重点をおくことを促進するように示されていない。場合によっては、メモリ素子２２２のいくつかの部品は、ダイの同じスタックの多数の半導体ダイ間に分布されていてもよい。例えば、メモリセルのアレイ２３５およびデコード回路２３６は、１つのダイのみで分布されてもよく、Ｉ／Ｏ回路２３７および制御回路２３８のうちの少なくとも一部は、１つまたは複数のさらなるダイで分布されていてもよい。
メモリ素子２２２は、図３に示されるダイおよび接続部などの少なくとも１つのダイおよび接続部を含んでいてもよい。
図３は、本発明の実施の形態によるダイ３０５および接続部３２０を有するメモリ素子３３３の部分断面図を示す。メモリ素子３３３は回路３１１を含んでいてもよい。明確にするために、図３は、接続部３２０を断面説明図で示し、回路３１１をブロック図の説明図で示す。この開示における図面の特徴は、誇張された寸法で示されていてもよい。図面で示されるいくつかまたはすべての特徴は、特徴を断面図で示す場合、切断線記号（クロスハッチング線）を有していなくてもよい。
図３において、接続部３２０は、図１の接続部１２０および図２の接続部２２０に相当していてもよい。図３のダイ３０５は回路３１１が形成された半導体材料（例えば、シリコン）３０６を含んでいてもよい。回路３１１は回路部品３１２を含んでいてもよく、回路部品３１２はメモリ素子３３３のメモリセルのアレイ、デコード回路、制御回路および他の回路部品を含んでいてもよい。メモリ素子３３３は、回路部品３１２間で情報を伝達するために接続部３２０を使用していてもよい。接続部３２０は、図３に示すようにダイ３０５を通って延在する多くのビア３２５（スルーホールと呼ばれることもある）を含んでいてもよい。ビア３２５は、部分３３１、３３２、３４１、３４２、３９９などの接続部３２０の多くの部分を形成するために、導電性材料３２６で満たされていてもよい。メモリ素子３３３は当業者に公知の技術を使用して形成されてもよい。例えば、ビア３２５を含む接続部１２０は、ダイ３０５をエッチングすることによって、またはダイ３０５にレーザーを印加することによって形成されてもよい。ビア３２５が形成された後、ポリシリコン、金属（例えば、銅）または金属合金などの導電性材料が接続部３２０を形成するようビア３２５を満たしていてもよい。
図３は、１つのダイ、例えば一例としてダイ３０５を有するメモリ素子３３３を示す。メモリ素子３３３は、多数のダイを含んでいてもよく、例えば、図４に示すメモリ素子などのように、多数のダイはスタックで配置されるとともに集積回路（ＩＣ）パッケージによって被覆されている。
図４は、本発明の実施の形態によるスタック４０７で配置されたダイ４０１、４０２、４０３、４０４およびダイを通る接続部４２０を有するＩＣパッケージ４００の部分断面図を示す。ＩＣパッケージ４００は、ＩＣチップと呼ばれてもよく、ダイ４０１、４０２、４０３、４０４がＩＣチップ内部にある。ダイ４０１、４０２、４０３、４０４はメモリ素子４４４を形成していてもよい。各ダイ４０１、４０２、４０３、４０４は図３のダイ３０５に類似または同一のダイを含んでいてもよい。したがって、各ダイ４０１、４０２、４０３、４０４は、図３のメモリ素子３３３の回路３１１および回路部品３１２、または図２のメモリ素子２２２の回路および回路部品に類似または同一のメモリセル、デコード回路、制御回路等の回路部品を備えた回路を含んでいてもよい。明確にするために、図４では、メモリ素子４４４の回路および回路部品を省略している。
ＩＣパッケージ４００はメモリ素子４４４に結合された支持体４４０を含んでいてもよい。支持体４４０はセラミックまたは有機パッケージ基板を含んでいてもよい。接点４２１は、メモリ素子４４４がプロセッサやメモリコントローラーなどの他の素子と通信することを可能にするために支持体４４０に結合されていてもよい。接点４２１は図１の接続部１２１などの接続部の一部であってもよい。図４では、ＩＣパッケージ４００は筺体４６０を含んでいてもよく、筺体４６０は内部４６２で支持体４４０の少なくとも一部およびメモリ素子４４４を包囲していてもよい。内部４６２は、充填材、ガス、液体またはそれらの組み合わせで満たされていてもよい。充填材は高分子材料を含んでいてもよい。
図４に示すように、接続部４２０は多くの部分４３１、４３２、４４１、４４２，４９９を含んでいてもよい。例示の目的のために、図４に示すように、接続部４２０の各部分は、スタック４０７のダイ４０１、４０２、４０３、４０４を通る導電性パス（図４に破線で示す）を有する部分を含んでいてもよい。
上記のように、メモリ素子４４４は、メモリセル、デコード回路、制御回路等の回路部品を含んでいてもよく、回路部品は、図４に示さないが、図２のものに類似または同一であってもよい。メモリ素子４４４のそれら回路部品はダイ４０１、４０２、４０３、４０４間に分布していてもよい。例えば、メモリ素子４４４のメモリセルは、ダイ４０１、４０２、４０３にのみ位置し、ダイ４０４には位置しなくてもよい。したがって、ダイ４０４は、ダイ４０１、４０２、４０３のようにメモリセルを含んでいなくてもよい。しかし、ダイ４０４は、制御回路の一部、インターフェース回路の一部、またはメモリ素子４４４の制御回路全体およびインターフェース回路を含んでいてもよい。インターフェース回路は、ダイ４０４に位置してもよく、図１のインターフェース回路１１０に類似または同一であってもよい。インターフェース回路は、メモリ素子４４４とプロセッサやメモリコントローラーなどの他の素子との間で適切なデータ転送速度で情報の伝達をもたらすために回路部品（例えば、バッファおよびＩ／Ｏドライバ）を含んでいてもよい。
ダイ４０１、４０２、４０３、４０４は個別に形成されていてもよく、そのとき、個別のダイは図４に示すようにスタック４０７で配置されていてもよい。接合部４３８は接続部４２０の各部分中に形成されていてもよい。図４に示すように、ダイ４０１、４０２、４０３、４０４は、等しいサイズまたは実質的に等しいサイズを有していてもよく、支持体４４０に垂直に、すなわち支持体４４０に対して積み重ねられてもよい。言いかえれば、ダイ４０１、４０２、４０３、４０４は、支持体４４０に垂直な方向に積み重ねられていてもよい。各接合部４３８は２つのダイ間に位置していてもよい。接合部４３８は２つの結合パッド４１２および導電性材料４１４を含んでいてもよい。導電性材料４１４はハンダ、銅または導電接着剤を含んでいてもよい。ダイ４０１、４０２、４０３、４０４のスタック４０７は、当業者に公知の技術を使用して形成されてもよい。例えば、スタック４０７は、ダイ４０１が基部として使用されるフリップチップ方法で形成されてもよく、次いで、ダイ４０２がダイ４０１上に積み重ねられてもよく、次いで、ダイ４０３がダイ４０３上に積み重ねられてもよく、最後に、ダイ４０４がダイ４０３上に積み重ねられてもよい。導電性材料（例えば、ハンダ）、例えば、導電性材料４１４は、ダイが積み重ねられる間に、１つのダイの結合パッド（例えば、結合パッド４１２など）を他のダイの結合パッドに結合するために使用されてもよい。ダイが積み重ねられた後、ダイはひっくり返され、次いで、支持体４４０などの支持体に取り付けられてもよい（例えば、ダイ４０４を取り付ける）。図４は、メモリ素子４４４がいわゆる「フリップチップ」配置で配置されているＩＣパッケージ４００の一例を示す。しかし、ＩＣパッケージ４００は、メモリ素子４４４のための他の配置をしていてもよい。
場合によっては、少なくとも接続部４２０の部分に欠陥がある可能性がある。例えば、部分４３１、４３２、４４１、４４２、４９９の少なくとも１つは、比較的高抵抗性である（例えば、ビアを完全に満たすために不適当な充填導電性材料を有する）、隙間がある（例えば、導電性材料のいくつかの部分内のギャップ）、接地（例えば、Ｖｓｓ）に短絡している、または供給電力（例えばＶｃｃ）に短絡しており、これらの部分の少なくとも１つを欠陥がある状態にする可能性がある。実施の形態では、ＩＣパッケージ４００は、（例え欠陥がある部分が修復後にさらに存在していても）スタック４０７がさらに使用可能で廃棄されることを回避するように欠陥を確認するとともに欠陥を修復するための回路を含む。したがって、ＩＣパッケージ４００は、接続部４２０中の欠陥を確認するとともに欠陥を修復するための回路を含んでいてもよいので、メモリ素子４４４の１つまたは複数の回路部品（例えば、メモリセル、デコード回路、制御回路等）が作動中である場合、接続部４２０のうち欠陥がある部分はさらに接続部４２０中に残存していてもよい（しかし、欠陥がない部分と置換されてもよい）。ＩＣパッケージ４００では、欠陥を確認するとともに欠陥を修復する回路は、図５〜図７のものに類似または同一であってもよい。
図５は、本発明の実施の形態による、接続部５２０中の欠陥を確認するために、接続部５２０および回路５１１、５１２を備えたメモリ素子５５５の部分断面図を示す。明確にするために、図５は、断面の説明図における接続部５２０、およびブロック図の説明図における回路５１１および回路５１２を示す。
メモリ素子５５５は、図４のメモリ素子４４４と協働してもよく、またはメモリ素子４４４の一部を形成していてもよい。したがって、メモリ素子５５５は、図４のメモリ素子４４４のスタック４０７に類似または同一のスタックで配置されたダイを含んでいてもよい。図５は、一例として２つのダイ５０５、５０６のみを備えたメモリ素子５５５を示す。接続部５２０の少なくともいくつかの部分および回路５１１は、ダイ５０５上に形成されていてもよく、接続部５２０の少なくとも他のいくつかの部分および回路５１２は、ダイ５０６上に形成されていてもよい。各ダイ５０５、５０６は、図３のダイ３０５、または図４のダイ４０１、４０２、４０３、４０４のうちの１つと協働してもよい。図５の接続部５２０は、図１〜図４に示された接続部１２０、２２０、３２０または４２０の少なくともいくつかの部分に相当していてもよい。図５は、接続部５２０が部分５３１、５３２、５７１、５７２、５７３、５９９を含む実施例を示し、ダイ３０５を通る部分３３１、３４１、３４２、３９９（図３）に類似または同一であるようにダイ５０５を通っていてもよい。明確にするために、図５は、各部分５３１、５３２、５７１、５７２、５７３、５９９の一部のみを示す。接続部５２０は部分５４１、５４２、５８１、５８２、５８３、５８９を含んでいてもよく、ダイ３０５を通る部分３３１、３４１、３４２，３９９（図３）に類似または同一であるようにダイ５０６を通っていてもよい。明確にするために、図５は、各部分５４１、５４２、５８１、５８２、５８３、５８９の一部のみを示す。部分５３１、５３２、５７１、５７２、５７３、５９９は、ダイ５０５、５０６を通る多くの導電性パスを形成するために、対応する部分５４１、５４２、５８１、５８２、５８３、５８９にそれぞれ結合されていてもよい。例えば、部分５７１は、図４のダイ４０１、４０２、４０３、４０４を通る導電性パス（図４に破線で示されている）のうちの２つに類似または同一の導電性パスを形成するために、部分５８１に結合されていてもよい（図５の部分５７１、５８１間を結合するラインとして象徴的に示されている）。他の例において、部分５３１は、図４のダイ４０１、４０２、４０３、４０４を通る導電性パス（図４に破線で示されている）に類似する導電性パスを形成するために部分５４１に結合されていてもよい。明確にするために、図５は、部分５７１と、対応する部分５８１との間の１つの結合（例えば、ライン）のみを示す。図５の他の部分間の結合（例えば、ライン）は明確にするために示されていない。接続部５２０は、ダイ５０５の部分５３１、５３２、５７１、５７２、５７３、５９９およびダイ５０６の部分５４１、５４２、５８１、５８２、５８３、５８９に類似または同一の多くの増設部分を含んでいてもよく、それらは明確にするために図５から省略されている。
図５に示すように、部分５７１は複製部分を含んでいてもよく、互いにおよび同じ回路部品に接続された同じ部分の２つの例である。同様に、部分５７２、部分５７３、部分５８１、部分５８２、部分５８３は、複製部分を含んでいてもよい。メモリ素子５５５は、テストを開始するために（またはテストの間に）、接続部５２０のいくつかの所定部分を使用してもよい。したがって、テストが開始される前に、所定部分の１つまたは複数に欠陥があるなら、そのときテストはそれ自体開始することが困難である可能性がある。図５では、メモリ素子５５５は、接続部５２０の他の部分中の欠陥を確認するために、テストの間に（例えば、所定部分として使用された）部分５７１、５７２、５７３、５８１、５８２、５８３を使用してもよい。したがって、部分５７１、５７２、５７３、５８１、５８２、５８３の複製を作製することは、部分５７１の１つ、部分５７２の１つ、部分５７３の１つ、部分５８１の１つ、部分５８２の１つ、および／または部分５８３の１つが、例えテストが開始される前に欠陥があっても、テストが行なわれることを可能にする。
図５では、欠陥がある部分を修復するために（例えば、再ルーティングに使用されるために）、部分５９９が予備部分として使用されてもよい。例えば、部分５９９は、部分５３１または５３２に欠陥がある場合に、部分５３１または５３２の置換のために使用されてもよい。欠陥の修復について、図７を参照してより詳細に以下に説明する。図５では、回路５１１、５１２は、接続部５２０中の欠陥を以下のように確認してもよい。
ダイ５０５の回路５１１は、走査セル５５１、５５２、５５９を含んでいてもよい。回路５１２は、走査セル５５１、５５２、５５９に類似または同一の走査セルを含んでいてもよい。回路５１１の各走査セル５５１、５５２、５５９は、部分５３１、５３２、５５９のうちの１つに結合されていてもよい。図５は、３つの対応する走査セル５５１、５５２、５５９を備えた３つの部分５３１、５３２、５５９のみを有するメモリ素子５５５の一例を示す。しかし、メモリ素子５５５は、図５に示されるものに類似または同一の多数の他の部分および対応する走査セルを含んでいてもよい。
ダイ５０６の回路５１２は走査ロジック５１４を含んでいてもよい。図５は、走査ロジック５１４が一例としてダイ５０６内に位置することを示す。走査ロジック５１４の一部または走査ロジック５１４全体は、ダイ５０５内、またはダイ５０５およびメモリ素子５５５の１つまたは複数の他のダイ内に位置していてもよい。したがって、走査ロジック５１４はメモリ素子５５５の１つまたは複数のダイ内に位置していてもよい。さらに、走査ロジック５１４の少なくとも一部は、メモリ素子５５５内に完全に位置する代わりに、メモリ素子５５５の外側の試験装置内に位置していてもよい。本明細書の説明では、「部品の少なくとも一部」は、部品の一部のみまたは部品全体のいずれかを意味する。例えば、走査ロジック５１４などの「走査ロジックの少なくとも一部」は、走査ロジックの一部のみ、または走査ロジック全体のいずれかを意味する。したがって、図５において、走査ロジック５１４はメモリ素子５５５内に位置されて示されているが、走査ロジック５１４の少なくとも一部（走査ロジック５１４の一部のみまたは走査ロジック５１４全体）は、メモリ素子５５５および試験装置の少なくとも１つ内に位置していてもよく、走査ロジック５１４の一部がメモリ素子５５５内に位置していてもよく、走査ロジック５１４の他の部分が試験装置内に位置してもよく、または走査ロジック５１４全体がメモリ素子５５５または試験装置のいずれかの内に位置していてもよい。
走査ロジック５１４は、欠陥を確認するために接続部５２０を走査してもよい。走査ロジック５１４は走査の間に走査情報５１７を使用してもよい。走査情報５１７は、走査ビットが１つまたは複数のパターンのビットを形成する走査ビット（例えば、テストビット）などの情報を含んでいてもよい。走査情報５１７中の走査ビットは、走査ロジック５１４に一時的または不変に記憶されてもよい。走査ロジック５１４は、欠陥の確認の間に、入力データビットとして走査情報５１７中の走査ビットのうちの少なくとも一部を使用し、接続部５２０の１つまたは複数の部分を介して入力データビットを伝達してもよい。走査ロジック５１４は接続部５２０の他の部分で（入力データビットに基づいて）出力データビットを得て、次いで、接続部５２０の１つまたは複数の部分に欠陥があるかどうかを判断するために入出力データビットの値を比較してもよい。
走査セル５５１、５５２、５５９は、部分５３１、５３２、５５９で入力データビットＤ１、Ｄ２、Ｄ３を受けるためのロードモード、および、シフトレジスタから部分５７３にビットＤ１、Ｄ２、Ｄ３を移すためのシフトモードを有するパラレル−ロードシフトレジスタを形成してもよい。部分５７３での信号ＳＤｏｕｔは出力データビットＤ１ＯＵＴ、Ｄ２ＯＵＴおよびＤ３ＯＵＴを表わしてもよい。走査ロジック５１４は信号ＳＣＬＫおよびＳＥＮを含んでいてもよい。
ＳＥＮ信号は、これらの走査セルを部分５３１、５３２、５９９中の欠陥を確認する間にロードモードまたはシフトモードのいずれかとすることを可能とするために、各イネーブル走査セル５５１、５５２、５５９の負荷端子ＬＯＡＤ／ＳＨＩＦＴに供給されてもよい。例えば、走査セル５５１、５５２、５５９は、ＳＥＮ信号が第１の信号レベル（例えば、ロー）を有する場合に、ロードモードであってもよい。走査セル５５１、５５２、５５９は、ＳＥＮ信号が第２の信号レベル（例えば、ハイ）を有する場合に、シフトモードであってもよい。ロードモードでは、ビットＤ１、Ｄ２、Ｄ３は、各走査セルの対応する入力Ｄｉｎで走査セル５５１、５５２、５５９と平行に供給され（例えば、ロードされ）てもよい。したがって、ロードモードでは、走査セル５５１、５５２、５５９はビットＤ１、Ｄ２、Ｄ３をそれぞれ含んでいてもよい。次いで、シフトモードでは、走査セル５５１、５５２、５５９は、ビットＤ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴが得られる（例えば、走査ロジック５１４によって得られる）部分５７３にビットＤ１、Ｄ２、Ｄ３を一つずつ（例えば、図５の左から右に）移してもよい。
図５のＳＣＬＫ信号はクロック信号を表わしてもよく、各走査セル５５１、５５２、５５９のクロック端子ＣＫに供給されてもよい。ＳＣＬＫ信号は、これらの走査セルが部分５７３にビットＤ１、Ｄ２、Ｄ３を一つずつ移すことを可能にするために、繰り返し切り替えてもよい。例えば、走査セル５５１、５５２、５５９がシフトモードである場合、ＳＣＬＫ信号は、走査セル５５１、５５２、５５９が走査セル５５１、５５２、５５９の端子ＳＩＮ、ＳＯＵＴを介し、次いで部分５７３に３ビットを連続的に移すことを可能とするために、三度切り替えてもよい。
走査ロジック５１４が、部分５３１、５３２、５９９のうちのいずれか１つに欠陥があるかどうかを判断するために、ビットＤ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴの値をビットＤ１、Ｄ２、Ｄ３の値と比較するように、部分５７３でＳＤｏｕｔ信号（ビットＤ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴを表わす）は、走査ロジック５１４を供給してもよい。例えば、ビットＤ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴの値が、ビットＤ１、Ｄ２、Ｄ３の値と一致するなら、そのとき、部分５３１、５３２、５９９のどれにも欠陥はない。ビットＤ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴの値が、ビットＤ１、Ｄ２、Ｄ３の値と一致しないなら、そのとき、部分５３１、５３２、５９９の１つまたは複数に欠陥がある可能性がある。
図６は、図５のメモリ素子５５５の接続部５２０中の欠陥を確認する間に使用される、ビットＤ１、Ｄ２、Ｄ３およびビットＤ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴの例としての値を示す表６００である。表６００に示すように、ビットＤ１、Ｄ２、Ｄ３（入力ビット）は、２つの異なる走査例に対応して２つの異なる時間に、接続部５２０（図５）の部分５３１、５３２、５９９に供給する２つの異なる例としての値６１０、６２０（入力値）を有していてもよい。各値６１０、６２０は、多く（例えば、３つ）の２進数を含んでいてもよく、各２進数は「０」または「１」ビット値のいずれかを含む。１走査中に、「１」、「０」、「１」の値の３ビットの値６１０は、部分５３１、５３２、５９９にそれぞれ供給されてもよい。他の走査中に、「０」、「１」、「０」の値の３ビットの値６２０は、部分５３１、５３２、５９９にそれぞれ供給されてもよい。
表６００は、また、走査中に得られることができるビットＤ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴ（出力ビット）の様々の可能な値を示す。例えば、値６１１、６１２、６１３または６１４（出力値）は、値６１０を有するビットＤ１、Ｄ２、Ｄ３が接続部５２０に供給される走査中に得られてもよい。他の例において、値６２０を有するビットＤ１、Ｄ２、Ｄ３が接続部５２０に供給される他の走査の間に、値６２１、６２２、６２３または６２４が得られてもよい。表６００では、ビットＤ１ＯＵＴの値はビットＤ１の値に基づいて得られ、ビットＤ２ＯＵＴの値はビットＤ１の値に基づいて得られ、ビットＤ３ＯＵＴの値はビットＤ３の値に基づいて得られる。
回路５１１（図５）は、接続部５２０のどの部分が、値６１０と、対応する値６１１、６１２、６１３または６１４とのビットトゥービット比較に基づいて欠陥があるかを判断することができる（もしあれば）。同様に、回路５１１は、また、接続部５２０のどの部分に欠陥があるかを値６２０の各ビットと値６２１、６２２、６２３または６２４の対応するビットとのビットトゥービット比較に基づいて判断することができる（もしあれば）。
例えば、図６の値６１０が走査中に部分５３１、５３２、５９９に供給され、値６１１が得られるなら、そのとき、値６１０、６１１が一致するので、部分５３１、５３２、５９９のどれにも欠陥がない。しかし、値６１０が走査の間に部分５３１、５３２、５９９に供給され、値６１２、６１３または６１４が得られるなら、そのとき、値６１０と各値６１２、６１３、６１４とが一致しないので、部分５３１、５３２、５９９のうちの１つに欠陥がある可能性がある。例えば、値６１０が部分５３１、５３２、５９９に供給され、値６１２が得られるなら、そのとき、（部分５３１に供給された）ビットＤ１の値が「１」であるが、ビットＤ１ＯＵＴの値が「０」であり、それはビットＤ１の値「０」に一致しないので、部分５３１には欠陥がある可能性がある。他の例において、値６１０が部分５３１、５３２、５９９に供給され、値６１３が得られるなら、そのとき、（部分５９９に供給された）ビットＤ３の値が「１」であるが、ビットＤ３ＯＵＴの値が「０」であり、それはビットＤ３の値「１」に一致しないので、部分５９９には欠陥がある可能性がある。他の例において、値６１０が部分５３１、５３２、５９９に供給され、値６１４が得られるなら、そのとき、（部分５３２に供給された）ビットＤ２の値が「０」であるが、ビットＤ２ＯＵＴの値が「１」であり、それはビットＤ２の値「０」に一致しないので、部分５３２には欠陥がある可能性がある。
上記例と同様に、走査の間に値６２０が部分５３１、５３２、５９９に供給され、値６２１が得られるなら、そのとき、値６２０、６２１が一致するので、部分５３１、５３２、５９９のどれにも欠陥がない。しかし、値６１２、６１３または６１４が得られるなら、そのとき、値６２０（「０」、「１」、「０」）と各値６２２（「１」、「１」、「０」）、６２３（「０」、「１」、「１」、６２４（「１」、「０」、「１」）が一致しないので、部分５３１、５９９または５３２のうちの１つに欠陥がある可能性がある。
上記例において、表６００は、Ｄ１、Ｄ２、Ｄ３のいくつかの値およびＤ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴのいくつかの値のみを示す。Ｄ１、Ｄ２、Ｄ３の他の値（例えば、他の２進法の組み合わせ）が使用されてもよく、Ｄ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴの他の値が得られてもよい。他の値は、表６００に上記例で使用された他の数のビット（例えば、３ビットと異なる）を含んでいてもよい。他の値が使用されるなら、走査ロジック５１４は、また、上記例に記載されたものに類似するアクティビティを使用して、接続部５２０の１つまたは複数に欠陥がある可能性があるかどうかを判断してもよい。
接続部５２０の部分に欠陥があると判断された後、素子５５５がさらに使用され廃棄されることを回避するように、回路５１１は欠陥がある部分を欠陥がない部分（例えば、予備部分）に置換してもよい。例えば、部分５３１に欠陥があり、部分５９９に欠陥がないと判断されるなら、回路５１１は部分５３１を部分５９９と置換してもよい。この例において、メモリ素子５５５が作動中である場合、部分５３１（それは欠陥がある部分であるが）は、部分５９９（欠陥がない部分）と置換されるので、接続部５２０中に残存する。
回路５１１は、接続部５２０の欠陥がある部分を修復するために回路部品（明確にするために図５に示されない）を含んでいてもよい。これらの回路部品は、図７を参照して以下に記載されるものに類似または同一であってもよい。
図７は、本発明の実施の形態による接続部７２０中の欠陥を修復するために接続部７２０および回路７１１を備えたメモリ素子７７７の図を示す。明確にするために、図７は、断面の説明図における接続部７２０およびブロック図の説明図における回路７１１を示す。
メモリ素子７７７は、図４のメモリ素子４４４と協働してもよく、または図４のメモリ素子４４４の一部を形成していてもよい。したがって、メモリ素子７７７は、図４のメモリ素子４４４のスタック４０７に類似または同一のスタックで配置されたダイを含んでいてもよい。メモリ素子７７７は、また、図５のメモリ素子５５５と協働してもよい。
メモリ素子７７７は、また、接続部７２０の少なくともいくつかの部分および回路７１１が形成されたダイ７０５を含んでいてもよい。ダイ７０５は、図３のダイ３０５、図４のダイ４０１、４０２、４０３、４０４のうちの１つ、または図５のダイ５０５と協働してもよい。図７の接続部７２０は、図１〜図５に示された接続部１２０、２２０、３２０、４２０または５２０の少なくともいくつかの部分に相当していてもよい。図７は、ダイ３０５を通る部分３３１、３４１、３４２、３９９（図３）に類似または同一であるように接続部７２０がダイ７０５を通る部分７３１、７３２、７９９を含む一例を示す。明確にするために、図７は、各部分７３１、７３２、７９９の一部のみを示す。さらに、接続部７２０は多くの他の部分を含んでいてもよく、それらは、明確にするために図７から省略されている。
メモリ素子７７７は、図５のものに類似または同一であるように、接続部７２０中の欠陥を確認するために回路部品を含んでいてもよい。例えば、メモリ素子７７７は走査セルおよび走査ロジック（図５の走査セル５５１、５５２、５５９および走査ロジック５１４に類似または同一）を含んでおり、それらは明確にするために図７に示されていない。図７に示すように、メモリ素子７７７は、接続部７２０中の欠陥を修復するために修復ロジック７１２および再ルーティングロジック７１３を含んでいてもよい。
修復ロジック７１２は、部分７３１、７３２、７９９のどれか１つがメモリ素子７７７の部品（例えば、走査ロジック及び走査セル）によってまたはメモリ素子７７７外の試験装置によって既に行なった欠陥の確認結果に基づいて欠陥がある部分であるかを示すための表示を設定してもよい。
再ルーティングロジック７１３は、部分７３１、７３２、７９９のどれか１つが欠陥のある部分である可能性があることを認識し、接続部７２０の欠陥部分を伝わる情報を、接続部７２０の欠陥がない（例えば置換）部分に適切に再ルーティングしてもよい（例えば、信号を再ルーティングする）。
メモリ素子７７７は、回路ユニット７４１、７４２、７４９および接続部７２０の部分７３１、７３２、７９９と協働する信号経路７５１、７５２、７５９を含んでいてもよい。図７に示すように、信号経路７５１は２つのセグメントを含んでいてもよい。信号経路７５１の第１のセグメントは、対応する回路ユニット７４１を介して部分７３１と再ルーティングロジック７１３との間で結合されていてもよい。信号経路７５１の第２のセグメントは、再ルーティングロジック７１３と回路部品７１５との間で結合されていてもよい。同様に、図７に示すように、各信号経路７５２、７５９は、部分７３２、７９９、再ルーティングロジック７１３および回路部品７１５に結合されたセグメントを含んでいてもよい。
回路部品７１５は、図２のメモリ素子２００のメモリセル２３５、デコード回路２３６および制御回路２３８などの部品に類似または同一のメモリ素子のメモリセル、デコード回路、制御回路または他の部品を含んでいてもよい。メモリ素子７７７は、接続部７２０と回路部品７１５との間で情報を伝達するために信号経路７５１、７５２、７５９を使用してもよい。情報は、メモリセルに書き込まれるまたはメモリセルから読み出されるデータ、デコード回路に供給されるアドレス情報、またはメモリ素子７７７の制御回路への制御情報などの情報を含んでいてもよい。したがって、各信号経路７５１、７５２、７５９は、接続部７２０から回路部品７１５、または回路部品７１５から接続部７２０への一方向に情報を伝達するための一方向信号経路であってもよい。各信号経路７５１、７５２、７５９は、また、接続部７２０から回路部品７１５、および回路部品７１５から接続部７２０への両方向に情報を伝達する双方向信号経路であってもよい。
各回路ユニット７４１、７４２、７４９は、受信機、発信機、または受信機と発信機の両方の組み合わせを含んでいてもよい。例えば、各回路ユニット７４１、７４２、７４９は、再ルーティングロジック７１３によって次いで回路部品７１５に情報が伝達される接続部７２０の対応する部分（例えば、部分７３１、７３２、７９９のうちの１つ）から情報（例えば、データ、アドレスまたは制御情報）を受けるための受信機を含んでいてもよい。他の例において、各回路ユニット７４１、７４２、７４９は、また、情報が回路部品７１５からもたらされ、次いで再ルーティングロジック７１３によって対応する部分に伝達される、接続部７２０の対応する部分に情報（例えば、データまたは制御情報）を送るための発信機を含んでいてもよい。他の例において、各回路ユニット７４１、７４２、７４９は、対応する部分から情報を受け、または対応する部分に情報を送るための受信機および発信機の両方（例えば、送受信機）を含んでいてもよい。以下に説明するように、メモリ素子７７７は、対応する部分（部分７３１、７３２、７９９のうちの１つ）に欠陥があるまたは欠陥がないかどうかに基づいて、回路ユニット７４１、７４２、７４９の１つまたは複数を有効または無効にしてもよい。
修復ロジック７１２は、レジスタ７６１、７６２、７６９を使用して、部分７３１、７３２、７９９のうちのどれか１つに欠陥があるか、どれか１つに欠陥がないかを示すための表示を設定してもよい。図７に示すように、各レジスタ７６１、７６２、７６９は、回路ユニット７４１、７４２、７４９のうちの１つ、および接続部７２０の部分７３１、７３２、７９９のうちの１つと協働してもよい。各レジスタ７６１、７６２、７６９は、値（例えば、状態）を記憶してもよい。修復ロジック７１２は、各レジスタ７６１、７６２、７６９において、接続部７２０のどの部分に欠陥があるか、どの部分が欠陥がないかを示すための表示を設定してもよい。例えば、各レジスタ７６１、７６２、７６９は、「０」または「１」のいずれかの値でシングルビットを記憶することによって表示を設定してもよい。この例において、修復ロジック７１２は、そのレジスタと協働する接続部７２０の部分（部分７３１、７３２、７９９のうちの１つ）に欠陥があるなら、各レジスタ７６１、７６２、７６９の値（例えば、状態）を第１の値（例えば、「０」）に設定してもよく、そのレジスタと協働する接続部７２０の部分に欠陥がないなら、値を第２の値（例えば、「１」）に設定してもよい。修復ロジック７１２は、欠陥の確認の結果に基づいてレジスタ７６１、７６２、７６９の値を設定するために、欠陥を確認する走査ロジック（例えば、図５の走査ロジック５１４に類似または同一の走査ロジック）と通信してもよい。
再ルーティングロジック７１３は、レジスタ７６１、７６２、７６９の値に基づいて、欠陥がある部分を伝わる情報を欠陥がない部分に再ルーティングしてもよい。例えば、再ルーティングロジック７１３は、一方の部分７３１または７３２に欠陥があり、部分７９９に欠陥がないなら、部分７３１または７３２を伝わる情報を部分７９９に再ルーティングするように構成されていてもよい。再ルーティングロジック７１３は、端子ＣＴＬ１、ＣＴＬ２、ＣＴＬ３で制御信号（例えば、多重化制御信号）に基づいて、その端子ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３で情報を再ルーティングする多重化ネットワークを含んでいてもよい。図７に示すように、端子ＣＴＬ１、ＣＴＬ２、ＣＴＬ３は、ライン７８１、７８２、７８９に結合されていてもよく、これらのラインは、レジスタ７６１、７６２、７６９の値に対応する信号値を有していてもよい。したがって、端子ＣＴＬ１、ＣＴＬ２、ＣＴＬ３は、また、レジスタ７６１、７６２、７６９の値に相当する信号値を有していてもよい。レジスタ７６１、７６２、７６９の値は、接続部のどの部分に欠陥があるか、および接続部のどの部分に欠陥がないかを示してもよいので、端子ＣＴＬ１、ＣＴＬ２、ＣＴＬ３での信号値は、再ルーティングロジック７１３に、欠陥がある部分を伝わる情報を欠陥がない部分に適切に再ルーティングするように、どの部分に欠陥があるか、およびどの部分に欠陥がないかを認識させることを可能にし得る。
各レジスタ７６１、７６２、７６９は、レジスタに記憶された情報の値に基づいて、回路ユニット７４１、７４２、７４３（例えば、回路ユニットの端子ＥＮ上の信号を介して）の対応する１つを有効にするまたは無効にしてもよい。例えば、レジスタの値が「０」である場合、レジスタ７６１は、回路ユニット７４１を有効にし、レジスタの値が「１」である場合、回路ユニット７４１を無効にしてもよい。レジスタ７６１、７６２、７６９のうちの１つが、対応する回路ユニットを有効にする場合、レジスタは、対応する回路ユニットが回路ユニットのＤＡＴＡａ端子とＤＡＴＡｂ端子間で情報（例えば、データ）を伝達させることを可能にしてもよい。再ルーティングロジック７１３は、対応する信号経路（信号経路７５１、７５２、７５９のうちの１つ）を使用して、対応する有効にされた回路ユニットを介して、部分７３１、７３２、７９９のうちの１つと回路部品７１５との間で情報を伝達させてもよい。例えば、レジスタ７６１が回路ユニット７４１を有効にする（例えば、レジスタ７６１が「１」である）場合、レジスタ７６１は、回路ユニット７４１がそのＤＡＴＡａ端子とＤＡＴＡｂ端子との間で情報を伝達させることを可能にしてもよい。したがって、再ルーティングロジック７１３は、信号経路７５１を使用して、（有効にされた回路ユニット７４１を介して）部分７３１と回路部品７１５との間で情報を伝達させてもよい。レジスタ７６１、７６２、７６９のうちの１つが、対応する回路ユニットを無効にする場合、レジスタは、対応する回路ユニットがＤＡＴＡａ端子とＤＡＴＡｂ端子との間で情報（例えば、データ）を伝達させることを防止でき、その結果、（再ルーティングロジック７１３を介して）接続部の対応する部分（欠陥がある部分）と回路部品７１５との間で情報を伝達させることを防止できる。例えば、レジスタ７６１が回路ユニット７４１（例えば、レジスタが「０」である）を無効にする場合、レジスタ７６１は、回路ユニット７４１がそのＤＡＴＡａ端子とＤＡＴＡｂ端子との間で情報を伝達させることを防止できる。したがって、回路ユニット７４１が無効とされるので、部分７３１と回路部品７１５との間で再ルーティングロジック７１３が情報を伝達させることを防止することもできる。回路ユニット７４１、７４２、７４３のうちの１つが無効とされる場合、メモリ素子７７７は、ＤＡＴＡａ端子とＤＡＴＡｂ端子のうちの１つまたは両方が“浮動”することを防ぐために、無効にされた回路ユニットのＤＡＴＡａ端子とＤＡＴＡｂ端子のうちの１つまたは両方を固定状態に（例えば、供給電圧Ｖｃｃまたは接地に）結合してもよい。メモリ素子７７７は、また電力をセーブするために、無効にされた回路ユニットへの電力を中断することができる。
以下の例では、接続部７２０の欠陥がある部分を修復するために、メモリ素子７７７が行うアクティビティについて説明する。この例において、（例えば、欠陥を確認するために、図５を参照して上記したものに類似または同一の回路およびアクティビティを使用することによって）部分７３１は、メモリ素子７７７に既に欠陥があると判断された欠陥部分であると仮定される。この例に基づいて、部分７３１に欠陥があり（値「０」のレジスタ７６１に対応する）、部分７３２，７９９に欠陥がない（値「１」のレジスタ７６１、７６９に対応する）ことを示すために、修復ロジック７１２は、値「０」、「１」、「１」のレジスタ７６１、７６２、７６９をそれぞれ設定してもよい。したがって、この例において、レジスタ７６１は、回路ユニット７４１が情報を伝達することを防止するために回路ユニット７４１を無効にしてもよい。レジスタ７６２、７６９は、回路ユニット７４２、７６９が情報を伝達することを可能にするために回路ユニット７４２、７６９を有効にしてもよい。再ルーティングロジック７１３は、部分７３１または７３２のどちらか一方に欠陥があるなら、部分７３１または７３２を伝わる情報を部分７９９に再ルーティングするように構成されていてもよい。この例では、部分７３１に欠陥があるので、再ルーティングロジック７１３は、端子ＣＬＴ１、ＣＬＴ２、ＣＬＴ３で制御値に基づいて、部分７３１を伝わる情報を部分７９９に再ルーティングしてもよい。この例において、制御値は、レジスタ７６１、７６２、７６９の値（例えば、値「０」、「１」、「１」）を示してもよい。端子ＣＬＴ１、ＣＬＴ２、ＣＬＴ３が値「０」、「１」、「１」を有しているので、再ルーティングロジック７１３は、（欠陥がある部分７３１と協働する）信号経路７５１を伝わることを目的とする情報を、（置換部分と協働する）信号経路７５９に再ルーティングしてもよい。
上記するように、メモリ素子７７７は、図４のメモリ素子４４４のスタック４０７に類似または同一のスタックで配置されたダイを含んでいてもよい。したがって、図７のメモリ素子７７７は、他のダイを含んでいてもよく、他の各ダイは、ダイ７０５の修復ロジック７１２および再ルーティングロジック７１３に類似または同一の修復ロジックおよび再ルーティングロジックを含む回路を有しうる。図７の接続部７２０は、また、図４のダイ４０１、４０２、４０３、４０４を通る導電性パス（図４に破線で示されている）に類似または同一の導電性パスを形成するために、（図７のダイ７０５に加えて）メモリ素子７７７の他のダイに結合されていてもよい。例えば、図７の部分７３１、７３２、７９９は、また、メモリ素子７７７のダイを通る導電性パスを形成するために、メモリ素子７７７の他のダイの他の対応する部分（部分７３１、７３２、７９９に類似または同一の部分）に結合されていてもよい。特有の導電性パスを形成する部分のうちの１つの部分（例えば、図７のダイの部分７３１）に欠陥があるなら、そのとき、欠陥がある部分だけでなくその特有の導電性パスを形成するすべての部分は、ダイメモリ素子７７７間での信号の伝達の連続性を可能とするために置換されなければならない可能性がある。欠陥がある部分を有するダイのみが、その欠陥がある部分（他のダイと同じ導電性パスを形成する部分のうちの部分）を置換するなら、導電性パスを形成する同じ部分を使用して、他のダイがさらに信号をルーティングする間に、欠陥がある部分を有するダイが新しい部分（例えば、置換部分）に信号を再ルーティングしてもよいので、そのとき、ダイ間での信号の伝達の不連続性が生じる可能性があり、さらに欠陥がある部分を有する。したがって、図７において、接続部７２０の部分に欠陥があることをダイ７０５が示す場合（例えば、ダイ７０５の部分７３１）、メモリ素子７７７の他の各ダイは、また、例え他の各ダイの対応する部分に欠陥がないとしても、対応する部分（ダイ７０５の欠陥がある部分、例えば、部分７３１に結合された部分）に欠陥があることを示すことができる。メモリ素子７７７のダイ間の対応する部分（同じ導電性パスを形成する欠陥がある部分および欠陥がない部分）に同じ表示を付与することにより、ダイが、同様に対応する部分に伝達される信号を再ルーティングする（同じ配置部分に再ルーティングする）ことを可能にしてもよく、それによって、信号の伝達の連続性およびダイ間の適切な通信を維持することができる。
図７を参照して接続部７２０中の欠陥を修復することに関する上記説明では、修復ロジック７１２は、接続部７２０が欠陥がある部分を有するなら、接続部７２０の部分に欠陥があることを示すために、メモリ素子７７７の電源を入れる（例えば、初期化プロセスを行う）たびに、レジスタ７６１、７６２、７６９の値を設定してもよい。したがって、レジスタ７６１、７６７、７６９は、接続部７２０のどの部分に欠陥があるか（例えば、メモリ素子７７７からの電力を切る場合、「１」の値などのデフォルト値にリセットされたレジスタ７６１、７６７、７６９の値）を示すために、不変に値を記憶しなくてもよい。修復ロジック７１２は、また、接続部７２０のどの部分（単数または複数）に欠陥があるかを不変に示すために、回路素子７１６を含んでいてもよい。回路素子７１６は、アンチヒューズ、フラッシュメモリセルまたは他の素子などの素子を含んでいてもよい。各回路素子７１６は、回路ユニット７４１、７４２、７４９のうちの１つおよび接続部７２０の部分７３１、７３２、７９９のうちの１つと協働してもよい。欠陥の確認の結果（例えば、走査ロジックによって行なわれた）に基づいて、修復ロジック７１２は、接続部７２０のどの部分に欠陥があるかを示すために、選択的に表示を設定してもよい（例えば、フラッシュメモリセルに値を記憶する、または２つの異なる位置のうちの１つにアンチヒューズを取り付けるためにアンチヒューズを「焼き付ける」）。
例えば、選択したフラッシュメモリセルと協働する接続部７２０の部分に欠陥があることを示すために、修復ロジック７１２は、選択したフラッシュメモリセルに値を記憶してもよい。他の例において、修復ロジック７１２は、選択したアンチヒューズと協働する接続部７２０の部分に欠陥があることを示すために、選択したアンチヒューズを閉鎖位置に設定してもよい（その部分に欠陥がないことを示すために、選択したアンチヒューズは、開放位置（例えば、デフォルト位置）にあってもよい）。当業者に公知なように、アンチヒューズは、通常開放位置にあってもよく、例えば、アンチヒューズの端子に比較的高電圧（例えば、メモリ素子７７７の供給電圧より高い）を加えることによって、閉鎖位置に設定されていてもよい。再ルーティングロジック７１３は、回路素子７１６（例えば、アンチヒューズ、フラッシュメモリセル、または両方）の表示に基づいて、接続部７２０の欠陥がある部分を伝わる情報を、接続部７２０の欠陥がない（置換）部分に適切に再ルーティングしてもよい。上記のように、再ルーティングロジック７１３は、端子ＣＴＬ１、ＣＴＬ２、ＣＴＬ３での制御信号に基づいて、その端子ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３で情報を再ルーティングしてもよい。ＣＴＬ１、ＣＴＬ２、ＣＴＬ３での制御信号の値は、再ルーティングロジック７１３が上記のものに類似するように接続部７２０の適切な部分に情報を再ルーティングするように、回路素子７１６の表示（例えば、フラッシュメモリセルの値またはアンチヒューズの位置）を示してもよい。
修復ロジック７１２は、接続部７２０のどの部分（単数または複数）に欠陥があるかを不変に示すために、欠陥の確認の結果に基づいて、回路素子７１６の表示を一度だけ設定してもよい（例えば、メモリ素子７７７が作製される工場で）。修復ロジック７１２は、また、メモリ素子７７７の電源を入れるたびに接続部７２０のどの部分（単数または複数）に欠陥があるか示すために、レジスタ７６１、７６２、７６９の値を設定してもよい。例えば、メモリ素子７７７がコンピューターまたは携帯電話などのシステムにインストールされた後、メモリ素子７７７は、その電源を入れるすなわちオンするたびに接続部７２０中の欠陥を確認することができる。したがって、メモリ素子７７７の電源を入れるたびに、修復ロジック７１２は、また、接続部７２０のどの部分（単数または複数）に欠陥があるかを示すために、（欠陥の確認の結果に基づいて）レジスタ７６１、７６２、７６９の値を設定することができる。
図１〜図７を参照した上記説明は、装置１００、メモリ素子２２２、３３３、４４４、５５５、７７７などの装置およびメモリ素子中の欠陥を確認するとともに修復するために、回路およびアクティビティについて説明する。装置およびメモリ素子は、図８のシステムなどのシステムの一部であってもよい。
図８は、本発明の実施の形態によるシステム８００を示す。システム８００は、プロセッサ８１０、第１のメモリ素子８８８、イメージセンサ素子８２０、第２のメモリ素子８２５、メモリコントローラー８３０、グラフィックスコントローラー８４０、増設回路８４５、入出力（Ｉ／Ｏ）コントローラー８５０、ディスプレイ８５２、キーボード８５４、ポインティングデバイス８５６、周辺機器８５８、およびシステム送受信機８５９を含んでいてもよい。システム８００は、また、システム８００の部品間で情報を伝達するとともにこれらの部品のうちの少なくともいくつかに電力を供給するためのバス８６０と、システムの部品のうちのいくつかが装着された回路基板８０２と、システム８００間で情報を無線で送受信するアンテナ８７０と、を含んでいてもよい。システム送受信機８５９は、システム８００の１つまたは複数の部品（例えば、プロセッサ８１０およびメモリ素子８２５のうちの少なくとも１つ）から情報を伝達するために作動してもよい。システム送受信機８５９は、また、アンテナ８７０で受けた情報をプロセッサ８１０と、メモリ素子８２５、８８８の少なくとも１つと、のうちの少なくとも１つに伝達するために作動してもよい。アンテナ８７０で受けた情報は、システム８００に対する外部電源によって、システム８００に送信されてもよい。
システム８００は、また、システム８００をオンするために、バス８６０および供給電源８４７に結合されたスイッチ８４６（例えば、プッシュボタンスイッチ）を含んでいてもよい。スイッチ８４６がシステムをオンするたびに、スイッチ８４６は、プロセッサ８１０、メモリ素子８８８またはそれらの両方、などのシステム８００の部品の少なくとも１つに電源８４７から電力を加えてもよい。
プロセッサ８１０は、汎用プロセッサまたは特定用途向け集積回路（ＡＳＩＣ）を含んでいてもよい。プロセッサ８１０は、シングルコアプロセッサまたはマルチコアプロセッサを含んでいてもよい。プロセッサ８１０は、プロセス情報に対して１つまたは複数のプログラミングコマンドを実行してもよい。情報は、イメージセンサ素子８２０またはメモリ素子８２５などのシステム８００の他の部品によって供給されるデジタル出力情報を含んでいてもよい。
各メモリ素子８２５、８８８は、揮発性メモリ素子、不揮発性メモリ素子、またはそれら両方の組み合わせを含んでいてもよい。例えば、メモリ素子８２５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子、スタティックランダムアクセスメモリ（ＳＲＡＭ）素子、フラッシュメモリ素子、またはこれらのメモリ素子の組み合わせを含んでいてもよい。各メモリ素子８２５、８８８は、図１〜図７を参照して、上記装置１００およびメモリ素子２２２、３３３、４４４、５５５、７７７などの、本明細書で説明した１つまたは複数の様々な実施の形態を含んでいてもよい。したがって、各メモリ素子８２５、８８８は、メモリ素子８２５または８８８の接続部中の欠陥を確認するとともに欠陥を修復するために、（図１〜図７を参照して、上記のものに類似または同一の）回路および回路部品を含んでいる。メモリ素子８２５、８８８は、電源を入れるまたは初期化プロセスを完了するたびに、欠陥を確認するとともに欠陥を修復することができる。例えば、メモリ素子８２５、８８８は、スイッチ８４６がシステム８００をオンするたびに欠陥を確認することができる。
システム８００がいわゆるシステムインパッケージ（ＳＩＰ）を含むように、システム８００のいくつかの部品が集められていてもよい。例えば、少なくともメモリ素子８８８およびプロセッサ８１０は、ＳＩＰ８０１の一部またはＳＩＰ８０１全体であってもよく、メモリ素子８８８は、プロセッサ８１０のキャッシュメモリとして使用されてもよい（例えば、レベルＬ１キャッシュ、レベルＬ２キャッシュ、レベルＬ３キャッシュ、またはそれらの組み合わせ）。プロセッサ８１０およびメモリ素子８８８は、接続部８２１を介して互いに通信していてもよく、図２の接続部１２１に類似または同一であってもよい。図８の接続部８２１は、図１〜図７の接続部１２０、２２０、３２０、４２０、５２０、７２０に類似または同一の接続部を含んでいてもよい。
イメージセンサ素子８２０は、相補型金属酸化物半導体（ＣＭＯＳ）ピクセル配列を有するＣＭＯＳイメージセンサまたは電荷結合素子（ＣＣＤ）ピクセル配列を有するＣＣＤイメージセンサを含んでいてもよい。
ディスプレイ８５２は、アナログディスプレイまたはデジタルディスプレイを含んでいてもよい。ディスプレイ８５２は、他の部品から情報を受けてもよい。例えば、ディスプレイ８５２は、テキストまたはイメージなどの情報を表示するために、イメージセンサ素子８２０、メモリ素子８２５、グラフィックスコントローラー８４０およびプロセッサ８１０の１つまたは複数によって処理される情報を受けてもよい。
増設回路８４５は、車両で使用される回路部品を含んでいてもよい。増設回路８４５は、車両の１つまたは複数のサブシステムを始動するために、他の部品から情報を受けてもよい。例えば、増設回路８４５は、車両のエアバッグシステム、車両警報機および障害物警告システムの１つまたは複数を始動するために、イメージセンサ素子８２０、メモリ素子８２５およびプロセッサ８１０の１つまたは複数によって処理される情報を受けてもよい。
装置（例えば、装置１００、メモリ素子２２２、３３３、４４４、５５５、７７７）およびシステム（例えば、システム８００）の説明図は、様々な実施の形態の構造についての一般的な理解をもたらすように意図され、すべての部品および本明細書に記載された構造を使用する装置およびシステムの特徴の完全な説明をもたらすようには意図されない。
上記部品のうちのいずれかは、ソフトウェアによるシミュレーションを含む複数の方法で実行することができる。したがって、上記装置（例えば、図４の走査ロジック５１４および図７の修復および再ルーティングロジック７１２、７１３などの回路、回路部品およびロジックを含む装置１００およびメモリ素子２２２、３３３、４４４、５５５、７７７）および上記システム（例えば、システム８００の一部またはシステム８００全体）は、すべて、本明細書で「モジュール（単数または複数）」として見なされてもよい。そのようなモジュールは、装置（例えば、装置１００およびメモリ素子２２２、３３３、４４４、５５５、７７７）およびシステム（例えば、システム８００）の設計者によって望まれるように、および様々な実施の形態の特有の実施に適切なように、ハードウェア回路、シングルおよび／またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュールおよびオブジェクトおよび／またはファームウェア、およびそれらの組み合わせを含んでいてもよい。例えば、そのようなモジュールは、様々な可能性のある実施の形態の動作を操作またはシミュレートするために使用される、ソフトウェア電気信号シミュレーションパッケージ、電力消費および分布シミュレーションパッケージ、キャパシタンス−インダクタンスシミュレーションパッケージ、電力／熱消費シミュレーションパッケージ、信号送受信シミュレーションパッケージ、および／またはソフトウェアおよびハードウェアの組み合わせなどのシステムオペレーションシミュレーションパッケージに含まれていてもよい。
様々な実施の形態の新しい装置およびシステムは、高速コンピューターで使用される電子回路、通信および信号処理回路、シングルまたはマルチプロセッサモジュール、単一または多重埋め込みプロセッサ、マルチコアプロセッサ、データスイッチ、および多層マルチチップモジュールを含む特定用途向けモジュールを含んでいてもよいし、またはそれらに含まれていてもよい。そのような装置およびシステムは、さらに、テレビ、携帯電話、パソコン（例えば、ラップトップコンピューター、デスクトップコンピューター、ハンドヘルドコンピューター、タブレットコンピューターなど）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレイヤー（例えば、ＭＰ３（モーションピクチャーエキスパートグループ、オーディオレイヤー３）プレーヤー）、車両、医療機器（例えば、心臓モニタ、血圧モニターなど）、セットトップボックス等の様々な電子システム内で従属部品として含まれていてもよい。
図９は、本発明の実施の形態による半導体ダイのスタックにおける接続部中の欠陥を確認するとともに置換する方法９００のフローチャートである。方法９００は、図１〜図８を参照して、上記装置１００、メモリ素子２２２、３３３、４４４、５５５、７７７、８２５、８８８で使用されてもよい。したがって、方法９００で使用される部品は、図１〜図８を参照して、上記装置１００およびメモリ素子２２２、３３３、４４４、５５５、７７７、８２５、８８８の部品を含んでいてもよい。方法９００は、また、図１〜図８を参照して、上記のものに類似または同一の欠陥を確認するとともに修復するなどのアクティビティを含んでいてもよい。
方法９００のアクティビティ９１０は、スタックで配置されたダイに結合された欠陥がある接続部を確認することを含んでいてもよい。ダイの少なくとも１つがメモリセルのアレイを含むように、ダイは、メモリ素子などの素子の部品を含んでいてもよい。方法９００におけるダイに結合された接続部は、図１〜図７を参照して、上記接続部１２０、２２０、３２０、４２０、５２０、７２０に類似または同一であってもよい。アクティビティ９１０において欠陥を確認することは、接続部に結合された走査セルを使用するとともに接続部の欠陥がある部分および欠陥がない部分を識別することによって、少なくとも接続部を走査することを含んでいてもよい。アクティビティ９１０において欠陥を確認することは、図５および図６を参照して、上記アクティビティのものに類似または同一であってもよい。
方法９００のアクティビティ９２０は、第１の部分に欠陥があるなら、接続部の第１の部分を接続部の第２の部分と置換することを含んでいてもよい。アクティビティ９２０において第１の部分を置換することは、欠陥があると判断された接続部の部分を示すこと、および欠陥がある部分を伝わる信号を、欠陥がないと判断される他の部分に再ルーティングすることを含んでいてもよい。方法９００において再ルーティングすることは、接続部の第１の部分（例えば、図１〜図８の接続部１２０、２２０、３２０、４２０、５２０、７２０、８２１の第１の部分）に情報を伝達すること、第１の部分に欠陥があることにより接続部の第２の部分（例えば、図１〜図８の接続部１２０、２２０、３２０、４２０、５２０、７２０、８２１の第２の部分）に情報を再ルーティングすることを含んでいてもよい。
スタック中のダイがＩＣパッケージによって被覆される前に（例えば、図４のＩＣパッケージ４００中のスタック５０７）、スタック中のダイがＩＣパッケージによって被覆された後に、またはダイがＩＣパッケージによって被覆される前後の両方に、アクティビティ９２０は、１つまたは複数の欠陥がある部分を１つまたは複数の欠陥がない部分で置換してもよい。例えば、スタック中のダイがＩＣパッケージによって被覆される前に、アクティビティ９２０は、工場で１つまたは複数の欠陥がある部分を１つまたは複数の欠陥がない部分で置換してもよい。他の例において、スタック中のダイがＩＣパッケージによって被覆された後に、アクティビティ９２０は、１つまたは複数の欠陥がある部分を１つまたは複数の欠陥がない部分で置換してもよい。この実施例において、ＩＣパッケージは、コンピューターや携帯電話などのシステムに予め取り付けられていてもよい。アクティビティ９２０は、図７を参照して、上記アクティビティのものに類似または同一のアクティビティを含んでいてもよい。
本明細書に記載された１つまたは複数の実施の形態は、スタックで配置された半導体ダイ、ダイ間の通信をもたらすように構成された多くの接続部、少なくとも１つのダイを通る接続部の少なくとも部分、および接続部中の欠陥を確認するとともに接続部中の欠陥を修復するように構成されたモジュールを含む装置、システムおよび方法を含んでいてもよい。追加装置、システムおよび方法を含む他の実施の形態は、図１〜図９を参照して上記のように説明される。
上記説明および図面は、当業者が本発明の実施の形態を実行することを可能にするために、本発明のいくつかの実施の形態を説明する。他の実施の形態は、構造的、論理的、電気的プロセスおよび他の変更を組み込んでいてもよい。図面において、同じ特徴または同じ数字は、いくつかの図面全体にわたって実質的に同じ特徴を説明する。単に可能な変形物が代表例となる。いくつかの実施の形態の部分および特徴は、他のものに含まれていてもよく、または他のものと置換されてもよい。他の多くの実施の形態は、当業者が上記説明を読み、理解した際に明らかとなる。したがって、本発明の様々な実施の形態の範囲は、添付の請求項が与える均等物の全範囲とともに、そのような請求項によって判断される。
要約書は、読者が技術的な開示の性質および要点を確認することを可能にする要約書を要求する３７Ｃ．Ｆ．Ｒ．セクション１．７２（ｂ）に適合するために提供される。要約書は、請求項の範囲または意味を解釈または制限するために使用されないという理解の下に提出される。

Claims (25)

  1. スタックで配置されたダイと、
    ダイ間に通信をもたらすように構成された接続部と、
    接続部中の欠陥を確認するとともに、接続部中の欠陥を修復するように構成されたモジュールと、
    を含み、
    接続部の少なくとも一部はダイの少なくとも１つを通る、装置。
  2. モジュールは、接続部の第１の部分に欠陥があるなら、接続部の第１の部分を伝わる情報を接続部の第２の部分に再ルーティングするように構成されている、請求項１の装置。
  3. モジュールは、
    接続部の第１の部分から情報を受けて接続部中の欠陥を確認するように構成された第１の走査セルと、
    接続部の第２の部分から情報を受けて接続部中の欠陥を確認するように構成された第２の走査セルと、
    を含む、請求項１の装置。
  4. モジュールは、第１の部分に欠陥があるなら、第１の部分に欠陥があることを示すとともに、第２の部分に欠陥があるなら、第２の部分に欠陥があることを示すように構成されたロジックを含む、請求項３の装置。
  5. 装置は、ダイの少なくとも１つを通って延在する少なくとも１つのビアを含み、
    接続部の少なくとも一部は、導体材料を含み、
    導体材料は、少なくとも１つのビアの少なくとも一部を満たす、請求項１の装置。
  6. 接続部の第１の選択部分が、接続部の第２の部分の複製物であり、第１の選択部分は、第２の部分に直接に接続されている、請求項１の装置。
  7. ダイは、第１のダイと、第２のダイと、を含み、
    ダイは、接続部に結合されたメモリセルのアレイを含み、
    メモリセルのアレイは、第１のダイおよび第２のダイうちの１つのみに位置する、請求項１の装置。
  8. 装置は、接続部の少なくとも一部を走査して接続部中の欠陥を確認するように構成された走査ロジックを含み、
    モジュールは、ダイの少なくとも１つ内に位置し、
    走査ロジックの少なくとも一部は、モジュールおよび試験装置の少なくとも１つ内に位置する、請求項１の装置。
  9. スタックで配置され、少なくとも１つは回路を含むダイと、
    ダイ間に通信をもたらし、少なくとも一部はダイの少なくとも１つを通るように構成された接続部と、
    を含み、
    接続部の少なくとも一部は、欠陥がある部分であるとともに回路に結合されており、
    欠陥がある部分は、回路が作動中である場合に接続部中に残存する、装置。
  10. 接続部は、欠陥がある部分を置換するように構成された少なくとも１つの部分を含む、請求項９の装置。
  11. 欠陥がある部分を特定するとともに、欠陥がある部分を伝わる情報を、接続部の欠陥がない部分に再ルーティングするように構成されたモジュールを含む、請求項９の装置。
  12. モジュールは、欠陥がある部分と協働する第１の回路部品と、欠陥がない部分と協働する第２の回路部品と、を含み、
    第１の部品および第２の部品の各々は、欠陥がある部分および欠陥がない部分のうちの１つを表わす表示を設定するように構成されている、請求項１１の装置。
  13. 第１の回路部品および第２の回路部品のうちの少なくとも１つは、値を記憶して表示を設定するように構成されたレジスタを含む、請求項１２の装置。
  14. 第１の回路部品および第２の回路部品のうちの少なくとも１つは、表示を設定するように構成された少なくとも１つのアンチヒューズを含む、請求項１２の装置。
  15. 接続部の少なくとも１つの部分は、第１のビアおよび第２のビアの内部に導体材料を含んでおり、
    第１のビアは、ダイのうちの第１のダイを通って延在し、第２のビアは、ダイのうちの第２のダイを通って延在する、請求項９の装置。
  16. スタックで配置されたダイを含むメモリ素子と、
    ダイ間に通信をもたらすように構成された接続部と、
    接続部に結合され、メモリ素子で情報を伝達するように構成されたプロセッサと、
    を含み、
    接続部の少なくとも一部は、ダイの少なくとも１つを通り、
    ダイの少なくとも１つは回路を含み、
    接続部の少なくとも一部は、欠陥がある部分であり、回路に結合されており、
    回路が作動中である場合に欠陥がある部分は接続部中に残存する、システム。
  17. 接続部中の欠陥を確認するとともに、欠陥がある部分を伝わる情報を、接続部の他の部分に再ルーティングするように構成されたモジュールを含む、請求項１６のシステム。
  18. スイッチを含み、スイッチがシステムをオンするごとにメモリ素子およびプロセッサに電力を加えるように構成されており、
    モジュールは、スイッチがシステムをオンするごとに欠陥を確認するように構成されている、請求項１７のシステム。
  19. スタックで配置されたダイに結合された接続部中の欠陥を確認すること、
    接続部の第１の部分に欠陥があるなら、接続部の第１の部分を接続部の第２の部分と置換すること、
    を含み、
    接続部の少なくとも一部はダイの少なくとも１つを通る、方法。
  20. 確認することは、接続部の第１の部分から接続部の他の部分にビットを伝達すること、
    第１の部分からのビットの値を他の部分から得られたビットの値と比較すること、
    を含む、請求項１９の方法。
  21. 置換は、第１の部分に欠陥があるなら、第１の部分を伝わる情報が第２の部分に再ルーティングすることを示すことを含む、請求項１９の方法。
  22. ダイが集積回路パッケージによって被覆された後に、欠陥を確認することが行なわれる、請求項１９の方法。
  23. スタックで配置されたダイ間で結合された接続部の第１の部分に情報を伝達すること、
    第１の部分に欠陥があることにより接続部の第２の部分に情報を再ルーティングすること、
    を含み、
    接続部の少なくとも一部はダイの少なくとも１つを通る、方法。
  24. 第１の部分に情報を伝達する前に接続部中の欠陥を確認すること、
    欠陥を確認した結果に基づいて、第１の部分に欠陥があることを示すこと、
    を含む、請求項２３の方法。
  25. 欠陥を確認することは、第１の部分と協働する走査セルから第２の部分と協働する走査セルにビットを移すことを含む、請求項２４の方法。
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