JP5340420B2 - 磁気ランダムアクセスメモリ（ｍｒａｍ）のインサイチュ抵抗測定法 - Google Patents

磁気ランダムアクセスメモリ（ｍｒａｍ）のインサイチュ抵抗測定法 Download PDF

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Description

本開示は、集積電子回路に関し、具体的には集積回路メモリ素子のインサイチュ(in-situ)測定法に関する。
磁気抵抗RAM(MRAM)では、データが、磁気トンネル接合(MTJ)と呼ばれる素子の中に磁気分極として記憶される。その抵抗は、MTJ内の2つの層の相対的な分極に依存する。一方の層が永久(「固定」)であるのに対して、もう一方の(「自由」)層は、十分に強い外部磁界の分極に一致するように変化する。その抵抗を測定することによって、自由層分極を判別することができる。MTJを内蔵するそのような「セル」の格子からメモリデバイスを構築することができる。
別法として、スピン注入磁化反転型(STT)MRAMでは、十分な臨界電流密度のスピン偏極電子を使用して、直接トルクを与え、それによる分極を自由層に「書き込む」。この場合、分極方向および接合抵抗は、電子流の方向に依存する。その抵抗を測定するには、サブ臨界電流密度を用いることができる。この書き込み電流は、メモリセルサイズが縮小するにつれてさらに減少する。このことは、Si技術でデバイスピッチ密度がより高度に縮小し続けているので、重要な利点になる。
メモリ状態は、自由層と固定層の分極が平行であるか反平行であるかによって判別される。平行状態(「0状態」)では、薄い絶縁層を挟んだトンネル抵抗が比較的「低い(ロー)」。反平行状態では、薄い絶縁層を挟んだトンネル抵抗が比較的「高い(ハイ)」。この磁気抵抗を測定することで、MTJセル内に記憶されたメモリ状態を判別する。
2つの抵抗値を特徴付ける基準値は磁気抵抗比(MR)と呼ばれ、MTJ反平行抵抗(Rap)とMTJ平行抵抗(Rp)の差をMTJ平行抵抗(Rp)で割ったもの、すなわち(Rap - Rp)/Rpと定義される。MTJセルのメモリ状態を正しく読み取る信頼性を確保するには、MRはできるだけ大きいことが、すなわち2つの状態の各抵抗値ができるだけ大きく隔たっていることが好ましい。
メモリ状態の測定は、例えば以下のように実施することができる。MRAMセルは従来、ビットラインとソースラインの間にMTJとトランジスタを直列に具備している。ビットラインとソースラインは、ある電位差に設定される。トランジスタゲートがオン(例えは「ハイ」)に設定されると、電流がMTJを通って流れることができる。この電流は、正味の電位差と、ビットライン抵抗、MTJ抵抗、トランジスタオン状態抵抗およびソースライン抵抗の直列に繋いだ総和とによって規定される。MTJ抵抗は、2つの値のうちの1つ、すなわち平行となっている0状態の「ロー」または反平行となっている1状態の「ハイ」を有することができる。MTJ両端間の電圧降下、およびMTJセルを通過する電流を測定することによって抵抗を計算することができる。例えばMTJ-トランジスタ接合部とソースラインの間の基準電圧と、2つの状態のどちらかにあるMTJで測定された電圧とを比較することができる。測定された2つの電圧の中間値に基準電圧を設定することを比較器論理ゲートに用いて、2つの状態を区別することができる。
デバイス製造の過程で通常発生しうる処理条件のばらつきと、多数のそのようなMTJセルをメモリアレイ内に含む単一チップの範囲全体にわたるばらつきとにより(例えば、リソグラフィ均一性による)、磁気抵抗値のばらつきが結果として生じうる。これは、デバイス構造が数十ナノメートル程度以下の大きさに縮小し、プロセスばらつきがナノメートル程度である場合に、ますます重要になる。つまり、デバイス寸法のわずかな変化がデバイスサイズと比べて大きくなると、プロセスばらつきにより、ロー0状態のいくつかのMTJセルの磁気抵抗が、ハイ1状態のいくつかのMTJセルの磁気抵抗に近付く、または一部重複する結果になる可能性がある。抵抗値は通常、MTJセル両端間の電圧降下を測定し、それを基準電圧と比較することによって決定されるので、MTJセルのメモリ状態を読み取る際にエラーが発生しうる。
MTJセルの大型メモリアレイでは、メモリ読取りエラーは、プロセスばらつきおよび温度(PVT)によりかなりの数になりうる。自動試験機器(ATE)と組み合わせて、すべてのメモリ素子を100%試験することが可能である。これは、MRAMおよびSTT-MRAMに基づくものを含み、メモリアレイを特徴付けるのに有効である。
MTJを除いた全抵抗源から生じる総抵抗、すなわち「寄生」抵抗は、MTJ抵抗と同程度なので、2つのMTJ状態間の抵抗の測定可能な差の総計は、総抵抗のかなりの割合(例えば25%〜75%)になりうる。より大きな寄生抵抗は、上述のように、MTJの2つの抵抗状態間で測定される電圧の変化を小さくしてしまう、そのため、MTJがどちらの状態にあるのか、すなわち抵抗が基準(RpとRapの平均値)より低いのか、それとも基準より高いのかを区別する抵抗基準レベルを設定するためのマージンが限定されうる。
さらにATE、ATEとメモリチップの間をインターフェースするためのケーブル、およびオンチップ相互接続部が、付加的な寄生抵抗およびリアクタンス性インピーダンスを生じさせることがある。このような寄生は、ナノスケールのMTJ MRAMデバイスのインピーダンスと比べてかなり大きいことがあり、このことが試験の精度および速度を制限する可能性がある。
したがって、メモリアレイ内のMTJセルの両状態における磁気抵抗の統計的変化を特徴付けを可能とすることが、プロセス安定性を特徴付ける手段としても、メモリ状態を読み取るための平行抵抗と反平行抵抗の基準レベルを決定する際にも、必要とされ、こうすることで寄生効果を相殺または補償することができる。
MRAMメモリのアレイを具備する集積回路においてインサイチュでMTJ抵抗を測定するための方法およびシステムを開示する。MRAMアレイ内の各MTJセルは、そのMTJセル近傍のレプリカセルと比較される。レプリカセルは、MTJは含まないが同じ寄生成分を含む。これにより、両セルに共通の寄生インピーダンスを相殺すること、およびMTJ抵抗を決定することが、カレントミラー手法を使用して可能になる。
磁気ランダムアクセスメモリ(MRAM)セルの磁気トンネル接合(MTJ)の抵抗を測定する方法は、伝導状態のメモリセルトランジスタと直列に接続されたMTJを備えるメモリセルに、選定されたレベルの電圧を加える段階と、メモリセルを通過する電流の量を決定する段階と、MTJを有さないで伝導状態のレプリカセルトランジスタを備えるレプリカセルに可変電圧を加える段階と、可変電圧の値を決定する段階であって、レプリカセルを通過する電流の量がメモリセルを通過する電流の量とほぼ同じになる段階と、メモリセル電圧と決定された可変レプリカセル電圧との差を取り、その結果を決定されたメモリセル電流で割ることによってMTJ抵抗を計算する段階とを含む。
MTJメモリセルの磁気ランダムアクセスメモリ(MRAM)アレイ内の磁気トンネル接合(MTJ)の抵抗を測定する方法は、MRAMをアドレス指定可能なセグメントに分割する段階と、アドレス指定可能なセグメントの1つの中の各MTJセルと、レプリカセルの関連付けられた群内の対応するレプリカセルとを比較する段階と、各MTJセルの抵抗を比較に基づいて決定する段階とを含む。
磁気抵抗接合(MTJ)磁気ランダムアクセスメモリ(MRAM)のアレイ構造は、モジュールおよび各モジュール内のバンクを備える。各バンクは、MTJメモリビットスライスおよびレプリカビットスライスを備える。複数のMTJメモリセルが各MTJメモリビットスライス内に形成され、複数のレプリカセルが各レプリカビットスライス内に形成される。レプリカビットセルの数は、同じバンクのあらゆるMTJビットスライスに存在するMTJメモリセルの最大数と等しい。
上記では、以下の詳細な説明をよりよく理解できるように、本開示の特徴および技術的利点をやや広く概説した。本開示の追加の特徴および利点は、本開示の特許請求の範囲の主題の形を取って以下で説明する。開示された概念および特定の実施形態は、本開示と同じ目的を実行するための別の構造物を修正または設計するためのベースとして容易に利用できることを当業者は理解されたい。このような等価の構造物は、添付の特許請求の範囲に示された本開示の趣旨および範囲から逸脱しないこともまた、当業者は理解されたい。本開示に、その構成にも動作方法にも関して特有と考えられる新規の特徴は、さらなる目的および利点と共に、添付の図と併せ読めば以下の説明からよりよく理解されよう。しかし、それぞれの図は、例示および説明の目的のためにのみ提示されており、本開示の範囲を定義するものではないことを明確に理解されたい。
本開示のより完全な理解が得られるように、次に、以下の説明を添付の図面と併せて参照する。
本開示の一実施形態を有利に使用できる例示的な無線通信システムを示すブロック図である。 本開示の一実施形態による磁気トンネル接合セルおよびレプリカセルの図である。 本開示の一実施形態によるMTJメモリビットセルの複数のMTJビットスライス、およびレプリカビットスライスを有するバンクの図である。 本開示の一実施形態によるインサイチュMTJ抵抗測定法を用いる1Mb MRAMチップの構成図である。 本開示の一実施形態による基準抵抗値を決定するための、測定された平行および反平行MTJ抵抗値のヒストグラムである。 本開示の一実施形態によるMTJ抵抗を測定する方法の流れ図である。
MRAMメモリのアレイを具備する集積回路においてインサイチュでMTJ抵抗を測定するための方法およびシステムを開示する。
図1は、本開示の一実施形態を有利に使用できる例示的な無線通信システム100を示す。説明を目的として、図1は、3つの遠隔ユニット120、130および150と、2つの基地局140とを示す。一般的な無線通信システムは、もっと多くの遠隔ユニットおよび基地局を有しうることを理解されたい。遠隔ユニット120、130および150は、以下でさらに論じる本開示の諸実施形態であるMRAMおよび/またはSTT MRAMメモリデバイス125A、125B、および125Cを具備する。図1は、基地局140から遠隔ユニット120、130および150への順方向リンク信号180と、遠隔ユニット120、130および150から基地局140への逆方向リンク信号190とを示す。
図1で、遠隔ユニット120は携帯電話として示され、遠隔ユニット130は携帯型コンピュータとして示され、且つ遠隔ユニット150は、ワイヤレス・ローカル・ループシステム内の固定位置遠隔ユニットとして示されている。例えば、遠隔ユニットは、セル方式携帯電話、手持ち式パーソナル通信システム(PCS)ユニット、個人情報端末(PDA)などの携帯データユニット、または計器読取機器などの固定位置データユニットであってもよい。図1は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的ユニットに限定されない。本開示の諸実施形態は、メモリを含むどんなデバイスにも適切に使用することができる。
図2は、本開示の一実施形態による、レプリカセル206を使用して磁気トンネル接合(MTJ)セル205を評価するためのカレントミラー回路200の図である。MTJセル205は、MTJ 210と、ゲートに加えられる信号に応じて電流がセル205を通って流れるように適合されたドレインD、ソースSおよびゲートGを有するトランジスタ220との接続を具備する。MTJ 210は、これが関心事のパラメータであるので、抵抗RMTJで表すことができる。
MTJ 210は、一方の側がトランジスタ220のドレインDに結合され、もう一方の側がビットラインBLに結合される。トランジスタ220のソースSは、ソースラインSLに結合される。ビットラインBLもソースラインSLもそれぞれ、寄生抵抗RBLおよびRSLによって特徴付けることができる。
適切な信号がワードラインWLを介してトランジスタ220のゲートGに加えられ、それによってトランジスタ220が伝導性になると、トランジスタ220は、寄生抵抗RTによって特徴付けることができる。寄生抵抗RBL + RSL + RTは、測定される総抵抗の50%程度になりうる。
レプリカセル206は、レプリカトランジスタを含み、MTJは含まない。レプリカトランジスタ230は、MTJセルトランジスタ220とほぼ同じである。一実施形態では、トランジスタ220と230は同一である。MTJセルトランジスタ220とレプリカトランジスタ230の両方を同じワードラインWLによって並列に制御して、同時に伝導性になるようにすることができる。レプリカセルの寄生抵抗RRBL + RRSL + RTは残存するが、MTJ抵抗RMTJはレプリカセル206中に存在しない。ある実施形態では、MTJ 210を含む回路内の寄生抵抗は、レプリカセル206を含む回路内の寄生抵抗とほぼ同一であるが、そうでない場合には、ある変化範囲内でほぼ同じである。
次に、MTJ 210の抵抗値を測定するカレントミラー法を説明する。ソースラインSLおよびレプリカソースRSLは、一緒に接地するか、または同じ電位につなぐことができる。MTJ 210は、既知の状態(例えは、ローまたは0)が予め書き込まれていると想定する。MTJ状態を「読み取る」には十分であるが、その状態を乱すには不十分な値を有するビットライン電圧VBLがビットラインBLに加えられる。ワードラインWLは、MTJセルトランジスタ220とレプリカトランジスタ230両方のゲートGに結合され、これらのトランジスタは、加えられる書き込み信号によって両方一緒にターンオンされる。その結果生じるMTJセル205内の電流iBLは、ビットライン電圧VBLを総抵抗RBL + RSL + RT + RMTJで割ったものになる。レプリカセル回路では、可変レプリカビットライン電圧VRBLがレプリカビットラインRBLに加えられる。VRBLは、レプリカ回路内に生じる電流がMTJセル回路内と同じになるまで変えることができる。この電流値において、電圧の差VBL - VRBLは、MTJ 210両端間だけに発生する電圧降下に相当し、それによって、MTJセル205とレプリカセル206両方の寄生抵抗がほぼ同じである、または同一であると想定される。電流は、MTJセル回路でもレプリカセル回路でも同じであるので、すなわちレプリカセル電流はiBLと同等に設定されているので、MTJ抵抗RMTJは、関係式RMTJ = (VBL - VRBL)/iBLによって決まる。したがって、MTJ 210の抵抗は、寄生抵抗の共通部分の除去によって決まる。
上記測定は、MTJ 210が反対の状態(すなわち、反平行、または「1」)として書き込まれた後に繰り返すことができる。状態ごとにRMTJの1つの値が得られ、ここでRMTJは、反平行状態1では高く、平行状態0では低くなると予想することができる。中間の基準抵抗Rrefは、測定されたRMTJのロー状態およびハイ状態の値に基づいて選定することができる。論理状態0または1はそれぞれ、測定されたRMTJの、Rrefと比較したときの相対値に応じて出力回路(図示せず)で生成することができる。
あらゆるメモリ(MRAMおよびSTT-MRAMを含む)は、多数のメモリセルから構成されているので、すべてのMTJセル205に適用可能な単一値のRrefは有利になるはずであるが、MRAMチップ全体にわたるプロセス、電圧および温度(PVT)のばらつきにより実用的ではないことがある。加えて、電圧レベルばらつきが発生することもあり、且つ動作または試験する温度条件で結果が変わることもある。このようなPVTばらつきは、多数のMTJセル205を具備するチップ全体にわたってMTJ 210の測定値に影響を及ぼす。したがって、レプリカセルがチップのいくつかの局部領域内に複製され、MTJセル205のカレントミラー測定が、その局部領域内で行われることがある。ある領域におけるMTJセル205と近接して同一場所に配置されたレプリカセル206内の各MTJセル205にアクセスする構成を以下で開示する。このレプリカ回路は、図2に示された回路に基づく。上記構成では、レプリカセルで使用される望ましくないチップスペース量の消費を低減することと、寄生抵抗により試験に必要な電力を制限することとの間でバランスをとろうとする。加えて、チップ上の1つの場所と別場所の間でも、ナノスケールデバイスと寄生成分の両方の抵抗値に関するPVTばらつきが予想されうるので、Rrefの適切な値を決定するために、統計的手法をチップ設計の構成と組み合わせて用いることがある。
一実施形態で、図3は、1つのレプリカビットスライスで試験されるn+1のメモリビットスライスを示し、ここでメモリビットスライスは縦の列として示され、各ビットスライスがn+1のビットラインBL0〜BLnの1つと結合されている。例えば、32個のビットスライスを1つのレプリカビットスライスで試験してもよい。各ビットスライスは、ビットスライスごとに垂直に配列されたm+1のMTJセルC0〜Cmを具備する。したがって、このメモリのサイズは(n+1)×(m+1)になる。追加のレプリカビットスライスが、メモリビットスライスに平行な列として配列され、ビットラインBL0〜BLnの1つによって特定される任意のメモリビットスライス中で、対応する数のMTJセルC0〜Cmをミラーリングする(m+1)のレプリカセルRC0〜RCmを含む。上述のように、各MTJセルC0〜Cmは、MTJ 210(抵抗RMTJと表される)およびトランジスタ220を含む。各レプリカセルRC0〜RCmは、トランジスタ230を具備するがMTJは具備しない。図3に示されるように、単一の水平列のすべてのトランジスタ220、230(メモリビットスライスとレプリカビットスライス両方の中)は、共通のワードラインWL0〜WLmを共有する。
どの単一のメモリビットスライスでも、各MTJセルC0〜Cmに接続されたビットラインは、ビットラインBL0〜BLnの中から単一のスライスビットラインに並列に結合される。レプリカビットスライスでは、すべてのトランジスタ230は、単一のレプリカビットラインRBLに並列に結合される(例えば、ドレインDで)。同様に、単一のメモリビットスライス内のトランジスタ220のすべてのソースSは、ソースラインSL0〜SLnの中から単一のスライスソースラインに並列に結合される。レプリカビットスライスでは、すべてのトランジスタ230は、単一のレプリカソースラインRSLに並列に結合される(例えば、ソースSで)。ビットラインBL0〜BLnの寄生抵抗RBL、およびソースラインSL0〜SLnの寄生抵抗RSLは示されていないが、存在すると理解されたい。
同じ垂直アドレスを有するすべてのビットスライス内のMTJセル205およびレプリカセル206(例えば、図3に示されたC1、RC1)では、それらのトランジスタゲートGが、WL0〜WLmの中から単一のワードライン、例えばWL1に並列に接続される。つまり、各スライス内の(m+1)のセルに対応する(m+1)のワードラインがある。
図3から、メモリセルのアレイが大きくなった場合、すなわちメモリビットスライスの数または各ビットスライスのメモリセルの数が多くなった場合、長いビットライン、ソースラインおよびワードラインに伴う寄生抵抗は、MTJ抵抗RMTJの値と比べて大きくなりうることが分かる。したがって、メモリセルのアレイのサイズは、それに応じて選択されることがあり、且つレプリカビットスライスがアレイごとに設けられる。例えば、1つのバンクが、512個のメモリセルをそれぞれ具備する32個のメモリビットスライスと、512個のレプリカセルを具備する1つのレプリカビットスライスとを備えていてもよい。この構成の利点は、試験されるどのMTJセル205も、対応するレプリカセル206からほんの数ミクロンまたは数十ミクロンのところにありうることである。PVT条件は、そのような距離にわたってほぼ均一であると合理的に想定することができ、且つビット、ソースおよびワードラインの寄生抵抗は、選択された統計的範囲内に保持することができる。つまり、寄生抵抗は、選択されたサイズのアレイ内でほぼ均一になり、それによって、MTJ抵抗の測定精度が改善されうる。
より大きいメモリアレイを、上述の複数のバンクを一組にまとめることによって作り出してもよい。例えば、図4は、65nm技術ノードで設計された1MB MRAMチップのメモリ400の一実施形態を示す。上述のように、各バンクは例えば、それぞれ512個のMTJセルからなる32個のメモリビットスライスと、512個のレプリカセルからなる1つのレプリカビットスライスとを含むことができる。各メモリビットスライス内で512個のMTJセルを、ビットラインBL0〜BLnの中から選択された単一のビットラインと、ソースラインSL0〜SLnの中から選択された単一のソースラインとの間に並列に結合することができる。各レプリカビットスライス内で512個のレプリカセルを、単一のレプリカビットラインRBLと単一のレプリカソースラインRSLとの間に並列に結合することができる。バンク内で、各メモリビットスライスおよびレプリカビットスライスは、アドレスを有することができる。
さらに、ある実施形態では、そのような8個のバンク(bnk<0>〜bnk<7>)は、モジュール(mod<0>〜mod<7>)にまとめることができる。それゆえ、上記モジュールは8×32×512 = 131,072個のメモリセルを有する。そのような8個のモジュール(mod<0>〜mod<7>)は、1,048,576個(「1MB」)のメモリセル205を具備するように1つのチップ上にまとめることができる。それぞれのモジュールは、モジュールアドレスを有することができる。図4に示されるように、モジュールは、モジュール、バンクおよびビットスライスのアドレス指定を容易にするために、それぞれ4つのモジュールからなる2つの列に配列される。
図4に示されるように、合計1,024本のワードラインWL0〜WL1023を使用して、各ビットスライス内の512個のビットセルをアドレス指定してもよい。例えば、モジュールの上の列に対しては512本のワードラインWL0〜WL511、モジュールの下の列に対しては512本のワードラインWL512〜WL1023を使用する。別の実施形態では、ワードラインの上側および下側の組を並列対でアドレス指定することができる。例えば、ワードラインWL0とWL512を並列に結合することができ、したがって、ワードライン信号は、両方のワードラインにほぼ同時に加わる。すなわち、512個だけのワードラインアドレスが必要になりうる。この後者の実施形態では、例えば、特定のワードラインがアドレス指定されるといつでも、対応するMTJセルトランジスタ220とレプリカトランジスタ230が同時にターンオンされる。つまり、アドレス指定されると単一のワードラインが、1,024個のメモリセルトランジスタおよび64個のレプリカセルトランジスタのゲートをターンオンする。しかし、単一のモジュール/バンク/ビットスライスのアドレスを指定することで、単一のメモリセル−レプリカセルミラー電流測定を行う。メモリ400内のメモリセル−レプリカセル対のアドレス指定は、アドレスバス410を用いて実施することができ、この場合、メモリ400で受け取られるアドレス信号は、ワードラインWL、ビットラインSL、モジュール、バンク、ビットスライスなどの個々のアドレス指定を操作するために、プリデコーダ420で事前復号(pre-decode)される。
図5は、本開示の一実施形態による基準抵抗値を決定するための、測定された平行(ロー)MTJ抵抗Rlow値および反平行(ハイ)MTJ抵抗Rhigh値のヒストグラムである。メモリセルがMTJをRrefよりも抵抗が低い平行磁化0状態で有するか、それともRrefよりも抵抗が高い反平行磁化1状態で有するかを判別するために、基準抵抗Rrefを規定することができる。つまり、測定された抵抗を基準抵抗と比較することで、MTJセルのメモリ状態を動作中に判別する。
MTJを含むビットセルのアレイでは、平行抵抗Rpおよび反平行抵抗Rapはそれぞれ、平均値、および標準偏差σによって特徴付けられる分布を有する。基準抵抗Rrefは、RpとRapの間のほぼ「中心に来る」ように選ぶことができる。一実施形態では、RpとRap両方からのRrefの隔離は、RpおよびRapの各平均値に対して、それぞれのσの6倍である。こうすると、RpとRapの間を「12σ」隔離と呼ぶことができる。各平均値から1σの隔離の追加マージンにより、RpとRapを「14σ」で隔離して、MTJの状態を正しく検知する信頼性を改善することができる。RpおよびRapそれぞれの平均値および分布を正確に測定することが、MTJビットセル内に記憶されたデータの適正な検知を保証する助けになる。
図6は、本開示のある実施形態によるMTJ抵抗を測定する方法600の流れ図である。メモリセル205が、ある特定の状態に既に書き込まれたMTJを有すると想定すると、目的はMTJ 210の抵抗を測定することになる。MTJ 210の抵抗を読み取るのに適した(しかしそれを変えない)選定電圧レベルVBLを、選択されたメモリMTJセル205に加える(ブロック610)。加えた電圧によりMTJセル205を通る電流が生じ、これを測定する(ブロック620)。可変電圧VRBLを対応するレプリカセル206に加える(ブロック630)。MTJセル205内で測定されたものと同じだけの電流をレプリカセル206内に生成する、可変電圧VRBLの値を決定する(ブロック640)。次に、抵抗RMTJを上述のように計算する(ブロック650)。ブロック610〜650の処理の流れは、測定されるべきMTJセル205のそれぞれのバンクについて、必要に応じて繰り返すことができる。
したがって、MTJ抵抗を測定するシステムおよび方法が開示されていると理解されよう。これは、測定されるMTJ抵抗に寄生抵抗が匹敵する集積回路環境の中でナノスケール構造が特徴付けられる場合に、特に有用である。
具体的な回路を説明してきたが、開示された回路のすべてが本開示の諸実施形態を実施するのに必要であるとは限らないことは当業者には理解されよう。さらに、本開示への注目が維持されるように、いくつかのよく知られた回路については説明していない。同様に、平行および反平行MTJ分極に関して、説明では状態「0」および「1」を参照したが、これらの状態値は、それに応じて調整された回路の残りを用いて、本開示の動作実施形態に影響を及ぼさずに切り替えることができることが当業者には理解される。
本開示の諸実施形態およびその利点を詳細に説明してきたが、添付の特許請求の範囲で定義されている本開示の趣旨および範囲から逸脱することなく、様々な変更、置き換えおよび改変を本明細書に加えることができることを理解されたい。例えば、単一のレプリカビットスライスで試験されるビットスライスの数は32より多くする、または少なくすることでき、メモリビットスライスおよび対応するレプリカビットスライスは、512個より少ない、または多いセルを含むことができる。さらに、本出願の範囲は、本明細書に記載されたプロセス、機械、製造、物の組成、手段、方法および段階の特定の実施形態に限定されるものではない。本開示の諸実施形態から当業者には容易に理解されるように、本明細書に記載された対応する実施形態とほぼ同じ機能を果たす、またはほぼ同じ結果が得られる、現在存在しているか今後開発されるべきプロセス、機械、製造、物の組成、手段、方法、または段階を本開示に従って利用することができる。したがって、添付の特許請求の範囲は、その範囲内に、このようなプロセス、機械、製造、物の組成、手段、方法、または段階を含むものである。
100 例示的な無線通信システム
120 遠隔ユニット、携帯電話
125A MRAMおよび/またはSTT MRAMメモリデバイス
125B MRAMおよび/またはSTT MRAMメモリデバイス
125C MRAMおよび/またはSTT MRAMメモリデバイス
130 遠隔ユニット、携帯型コンピュータ
140 基地局
150 遠隔ユニット、無線加入回線システム内の固定位置遠隔ユニット
180 順方向リンク信号
190 逆方向リンク信号
200 カレントミラー回路
205 磁気トンネル接合(MTJ)セル
206 レプリカセル
210 MTJ
220 MTJセルトランジスタ、トランジスタ
230 レプリカトランジスタ、トランジスタ
400 メモリ
410 アドレスバス
420 プリデコーダ

Claims (20)

  1. 磁気ランダムアクセスメモリ(MRAM)セルの磁気トンネル接合(MTJ)の抵抗を測定する方法であって、
    伝導状態のメモリセルトランジスタと直列に接続されたMTJを備えるメモリセルに、選定されたレベルの電圧を加える段階と、
    前記メモリセルを通る電流の量を決定する段階と、
    前記MTJを有さないで伝導状態のレプリカセルトランジスタを備えるレプリカセルに可変電圧を加える段階と、
    前記可変電圧の値を決定する段階であって、前記レプリカセルを通る電流の量が前記メモリセルを通る電流の量とほぼ同じになる段階と、
    前記メモリセル電圧と前記決定された可変レプリカセル電圧との差を取り、その結果を前記決定されたメモリセル電流で割ることによってMTJ抵抗を計算する段階とを含むことを特徴とする方法。
  2. 前記選定された電圧レベルを、前記MTJの第1の電極に結合されたメモリセルビットラインに加える段階と、
    ワードライン信号をメモリセルトランジスタのゲートに加えて前記メモリセルトランジスタを伝導状態にする段階とをさらに含むことを特徴とする請求項1に記載の方法。
  3. 前記可変電圧を、レプリカセルトランジスタのドレインに結合されたレプリカセルビットラインに加える段階と、
    前記ワードライン信号を、レプリカセルトランジスタのゲートに加えて前記レプリカセルトランジスタを伝導状態にする段階とをさらに含むことを特徴とする請求項2に記載の方法。
  4. 前記メモリビットライン電圧を、前記MTJ両端間に電圧降下を起こすには十分であるが前記MTJの状態を変えるには不十分なレベルに設定する段階をさらに含むことを特徴とする請求項3に記載の方法。
  5. 前記レプリカセルに対し選択された近傍のメモリセルの前記MTJ抵抗を計算する段階をさらに含むことを特徴とする請求項1に記載の方法。
  6. 前記MRAMがスピン注入磁化反転型(STT)MRAMであることを特徴とする請求項1に記載の方法。
  7. 磁気ランダムアクセスメモリ(MRAM)内のメモリセルの磁気トンネル接合(MTJ)の抵抗を測定する回路であって、
    メモリセルトランジスタと直列に結合されたMTJを具備するメモリセルと、
    MTJを有さないでレプリカセルトランジスタを具備するレプリカセルとを備え、
    前記メモリセルが、選定された電圧レベルを受け取ってメモリセル電流を生成し、
    前記レプリカセルが、メモリセル電流レベルとほぼ同じレプリカセル電流レベルを生成する可変電圧レベルを受け取って、MTJの抵抗の計算を可能にすることを特徴とする回路。
  8. 前記メモリセルが、
    前記MTJにビットライン電圧を供給するビットラインと、
    セルソースライン電圧を供給するようにセルトランジスタのソースに結合されたメモリセルソースラインと、
    前記セルトランジスタを制御するためにセルトランジスタのゲートにワードライン信号を与えるワードラインとをさらに備えることを特徴とする請求項7に記載の回路。
  9. 前記レプリカセルが、
    前記レプリカセルに前記可変電圧レベルを供給するレプリカビットラインと、
    前記セルソースライン電圧とほぼ同じレプリカソースライン電圧を供給するように前記レプリカトランジスタのソースに結合されたレプリカソースラインと、
    前記レプリカトランジスタを制御するために前記ワードライン信号を受け取る前記レプリカトランジスタのゲートとをさらに備えることを特徴とする請求項8に記載の回路。
  10. 前記ビットライン電圧が、前記MTJ両端間に電圧降下を起こすには十分であるが前記MTJの状態を変えるには不十分なレベルにあることを特徴とする請求項9に記載の回路。
  11. 前記MRAMがスピン注入磁化反転型(STT)MRAMであることを特徴とする請求項7に記載の回路。
  12. 前記MRAMが、
    複数のモジュールと、
    少なくとも1つのレプリカビットスライスとを備え、
    それぞれのモジュールは、複数のバンクを含み、
    それぞれのバンクは、選択された数のメモリセルを有する複数のメモリビットスライスを含むことを特徴とする請求項7に記載の回路。
  13. それぞれのメモリビットスライス内でそれぞれのメモリセルに接続された共通ビットラインと、
    それぞれのメモリビットスライスおよびレプリカビットスライス内でそれぞれのメモリセルおよびレプリカセルに接続された共通ソースラインと、
    それぞれのレプリカビットスライス内でそれぞれのレプリカセルに接続されたレプリカビットラインと、
    それぞれの列内で、前記列内の対応する前記メモリセルおよび前記レプリカセルのそれぞれに接続されたワードラインとをさらに備えることを特徴とする請求項12に記載の回路。
  14. 前記MTJがスピン注入磁化反転型(STT)MTJであることを特徴とする請求項7に記載の回路。
  15. 前記MRAMをアドレス指定可能なセグメントに分割する段階と、
    前記アドレス指定可能なセグメントの1つの中の各MTJセルの電圧と、レプリカセルの関連付けられた群内の対応するレプリカセルの電圧とを比較する段階と、
    各MTJセルの抵抗を前記比較に基づいて決定する段階とを含むことを特徴とする請求項1に記載の方法。
  16. 前記MRAMをアドレス指定可能なセグメントに分割する前記段階が、
    前記MRAMを複数のアドレス指定可能なモジュールに分割する段階と、
    前記アドレス指定可能なモジュールを、前記モジュールのそれぞれの中でアドレス指定可能な複数のバンクに分割する段階と、
    前記アドレス指定可能なバンクを、前記バンクのそれぞれの中でアドレス指定可能な複数のメモリビットスライス、および少なくとも1つのレプリカビットスライスに分割する段階と、
    各メモリセルにワードラインアドレスを割り当てる段階と、
    前記モジュール、バンク、ビットスライスおよびワードラインのアドレスを指定することによって前記MRAMアレイの各メモリセルをアドレス指定する段階とを含み、
    前記メモリビットスライスそれぞれが選択された数のメモリセルを含むことを特徴とする請求項15に記載の方法。
  17. 磁気抵抗接合(MTJ)磁気ランダムアクセスメモリ(MRAM)のアレイ構造であって、
    複数のモジュールと、
    各モジュール内の複数のバンクと、
    各バンク内の複数のMTJメモリビットスライスおよび1つのレプリカビットスライスと、
    各MTJメモリビットスライス内の複数のMTJメモリセルであって、各MTJメモリセルがそれぞれメモリセルトランジスタと直列に接続されたMTJを備え、各メモリセルが選定された電圧レベルを受け取ってメモリセル電流を生成する、複数のMTJメモリセルと、
    各レプリカビットスライス内の複数のレプリカセルとを備え、
    レプリカビットセルの数量が、同じバンクのあらゆるMTJビットスライスに存在するMTJメモリセルの最大数量と等しく、前記レプリカセルのそれぞれが前記MTJを有さないで、それぞれがレプリカセルトランジスタを具備し、前記レプリカセルのそれぞれがメモリセル電流レベルとほぼ同じレプリカセル電流レベルを生成する可変電圧レベルを受け取って、MTJの抵抗の計算を可能にすることを特徴とするアレイ構造。
  18. アドレス信号を受け取るアドレスバスと、
    前記受け取られたアドレス信号を事前復号するプリデコーダとをさらに備えることを特徴とする請求項17に記載のアレイ構造。
  19. 複数のワードラインをさらに備え、
    第1の複数の前記ワードラインが第1の複数の前記モジュールと関連付けられ、
    第2の複数の前記ワードラインが第2の複数の前記モジュールと関連付けられることを特徴とする請求項17に記載のアレイ構造。
  20. 前記MTJメモリセルがスピン注入磁化反転型(STT)MTJメモリセルであることを特徴とする請求項17に記載のアレイ構造。
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