CN117849574A - Mram阵列的测试电路及测试方法 - Google Patents
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Abstract
本发明提供一种MRAM阵列的测试电路及测试方法，测试电路包括：灵敏放大器；多个第一选通晶体管，灵敏放大器的同相输入端通过各第一选通晶体管连接至各数据列的位线；多个第二选通晶体管，灵敏放大器的反相输入端通过各第二选通晶体管连接至各参考列的位线；以及，电流调节电路，用于在测试模式下对数据列上预先写入“1”的各位元进行读“1”操作时，减小灵敏放大器的反相输入端的电流；还用于在测试模式下对数据列上预先写入“0”的各位元进行读“0”操作时，减小灵敏放大器的同相输入端的电流。本发明能够提高芯片出厂测试的筛片能力。
Description
技术领域
本发明涉及MRAM测试技术领域，尤其涉及一种MRAM阵列的测试电路及测试方法。
背景技术
MRAM(Magnetoresistive Random Access Memory，磁性随机存储器)为新型的非易失性存储器，MRAM位元包括1个磁性隧道结(MTJ)、1个或多个场效应管(MOSFET)，其中MTJ通常由铁磁层、绝缘隧穿层以及固定层构成三层基本单元组成。当铁磁层和固定层的磁矩方向相反时，存储器件表现为高阻态Rap，用于信息“1”的存储，当两层的磁矩方向相同时，表现为低阻态Rp，用于信息“0”的存储。
在读取位元中的存储信息时，需要确定合适的参考电阻，参考电阻可以使用阵列位元的相反态作参考。图1示出了常规读电路的简化示意图，以两个MTJ为一组，当1个MTJ被写为P态时，另一个MTJ写成AP态，同理，当1个MTJ被写为AP态时，另一个MTJ写成P态，灵敏放大器SA通过比较同相输入端(+端)和反相输入端(-端)的电流大小确定位元的状态，输出“1”或“0”。
由于工艺原因，MTJ阻值存在一定的统计分布规律，某种特定情况下，可能发生灵敏放大器两端阻值接近的情况。在出厂测试时，当电流差小于灵敏放大器的检测能力时，灵敏放大器无法准确的识别“1”或“0”，导致数据读出不稳定。因此应用现有的读电路结构将会引入以下问题：
在出厂测试时，无法保证将所有不良品筛出，从而出现测试时判定为良品，用户在使用的过程中出现不良的情况。
因此，有必要改进测试电路，提高芯片出厂测试的筛片能力，挑选出满足要求的合格品。
发明内容
为解决上述问题，本发明提供了一种MRAM阵列的测试电路及测试方法，能够提高芯片出厂测试的筛片能力。
一方面，本发明提供一种MRAM阵列的测试电路，所述MRAM阵列以两列为一组，一组中的其中一列作为数据列，另一列作为所述数据列的参考列，所述数据列上的各位元用于存储数据，所述参考列上的各位元用于存储与其连接于同一条字线的所述数据列上的位元相反的数据，所述测试电路包括：
灵敏放大器；
多个第一选通晶体管，所述灵敏放大器的同相输入端通过各所述第一选通晶体管连接至各所述数据列的位线；
多个第二选通晶体管，所述灵敏放大器的反相输入端通过各所述第二选通晶体管连接至各所述参考列的位线；
以及，电流调节电路，用于在测试模式下对所述数据列上预先写入“1”的各位元进行读“1”操作时，减小所述灵敏放大器的反相输入端的电流；还用于在测试模式下对所述数据列上预先写入“0”的各位元进行读“0”操作时，减小所述灵敏放大器的同相输入端的电流。
可选地，所述电流调节电路包括：
多个第一阻性器件，每个所述第一阻性器件一一对应地连接于每个所述数据列的源线；
多个第一控制晶体管，一一对应地并联于每个所述第一阻性器件的两端，所述第一控制晶体管的栅端输入第一控制信号；
多个第二阻性器件，每个所述第二阻性器件一一对应地连接于每个所述参考列的源线；
多个第二控制晶体管，一一对应地并联于每个所述第二阻性器件的两端，所述第二控制晶体管的栅端输入第二控制信号；
其中对所述数据列上预先写入“1”的各位元进行读“1”操作时，所述第一控制信号为高电平，所述第二控制信号为低电平，以便在所述参考列串入所述第二阻性器件；对所述数据列上预先写入“0”的各位元进行读“0”操作时，所述第一控制信号为低电平，所述第二控制信号为高电平，以便在所述数据列串入所述第一阻性器件。
可选地，所述电流调节电路还包括：
逻辑单元，用于产生所述第一控制信号和所述第二控制信号。
可选地，所述逻辑单元包括：
第一反相器，输入端输入期望数据的电平信号；
第二反相器，输入端输入测试模式使能信号；
第一或门，一个输入端与所述第一反相器的输出端连接，另一个输入端与所述第二反相器的输出端连接，所述第一或门输出所述第二控制信号；
第二或门，一个输入端与所述第二反相器的输出端连接，另一个输入端输入期望数据的电平信号，所述第二或门输出所述第一控制信号。
可选地，所述第一阻性器件和所述第二阻性器件为MTJ或者poly电阻。
可选地，所述第一阻性器件和所述第二阻性器件阻值相同。
可选地，还包括：
列地址选择器和列地址译码器，用于根据列地址选择对应的列。
可选地，还包括：
行地址选择器和行地址译码器，用于根据行地址选择对应的行。
另一方面，本发明提供一种MRAM阵列的测试方法，基于上述测试电路实现，所述方法包括：
将测试模式使能信号置为高电平，进入测试模式；
对MRAM阵列的各数据列写入“1”，各参考列写入“0”；
减小灵敏放大器的反相输入端的电流，对各数据列上的各位元依次进行读“1”操作；
比较读出的结果与期望数据“1”，判断MRAM阵列是否为良品；
对MRAM阵列的各数据列写入“0”，各参考列写入“1”；
减小灵敏放大器的同相输入端的电流，对各数据列上的各位元依次进行读“0”操作；
比较读出的结果与期望数据“0”，判断MRAM阵列是否为良品。
本发明提供的MRAM阵列的测试电路及测试方法，对各数据列上的各位元依次进行读“1”操作时，减小灵敏放大器的反相输入端的电流，对各数据列上的各位元依次进行读“0”操作，减小灵敏放大器的同相输入端的电流，能够剔除掉同一位元内1个MTJ AP态下阻值偏小并且另1个MTJ P态下阻值偏大的芯片，进而保证后续芯片使用过程中的读正确率，提高出厂产品质量。
附图说明
图1为常规读电路的简化示意图；
图2为本发明一实施例的测试电路的电路示意图；
图3为本发明一实施例的测试电路的电路示意图；
图4为本发明一实施例的逻辑单元的一种电路结构示意图；
图5为本发明一实施例的数据列上一个位元及其参考位元的测试电路的电路示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
此外，术语“安装”、“设置”、“设有”、“连接”、“相连”、“套接”应做广义理解。例如，可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本发明一实施例提供一种MRAM阵列的测试电路，图2示出了测试电路的电路示意图，其中MRAM阵列以两列为一组，一组中的其中一列作为数据列，另一列作为数据列的参考列，数据列上的各位元用于存储数据，参考列上的各位元用于存储与其连接于同一条字线的数据列上的位元相反的数据，如图2所示，测试电路包括：
灵敏放大器，本实施例中，灵敏放大器为电流型的灵敏放大器；
多个第一选通晶体管，灵敏放大器的同相输入端通过各第一选通晶体管连接至各数据列的位线；
多个第二选通晶体管，灵敏放大器的反相输入端通过各第二选通晶体管连接至各参考列的位线；
以及，电流调节电路，用于在测试模式下对数据列上预先写入“1”的各位元进行读“1”操作时，减小灵敏放大器的反相输入端的电流；还用于在测试模式下对数据列上预先写入“0”的各位元进行读“0”操作时，减小灵敏放大器的同相输入端的电流。
本发明实施例提供的一种MRAM阵列的测试电路，灵敏放大器的同相输入端作为数据端，反相输入端作为参考端，在进行读1操作时，数据列的各位元为AP态，MTJ阻值大于参考电阻的阻值，数据端电流小于参考端电流，如果减小反相输入端的电流值，相当于减小了数据端电流和参考端电流之间的差值，这样对于AP态下阻值偏小的MTJ来说，一旦电流差小于灵敏放大器的检测能力，就无法识别为“1”，从而提高读1出错的概率。相对地，在进行读0操作时，数据列的各位元为P态，MTJ阻值小于参考电阻的阻值，数据端电流大于参考端电流，如果减小同相输入端的电流值，相当于减小了数据端电流和参考端电流之间的差值，这样对于P态下阻值偏大的MTJ来说，一旦电流差小于灵敏放大器的检测能力，就无法识别为“0”，从而提高读0出错的概率。
通过本发明实施例提供的测试电路，芯片在出厂测试时，适当减小同相输入端或反相输入端的电流，提高了出厂测试的筛片能力，能够剔除掉同一位元内1个MTJ AP态下阻值偏小并且另1个MTJ P态下阻值偏大的芯片，进而保证后续芯片使用过程中的读正确率，提高出厂产品质量。
作为一种实施方式，图3的测试电路中具体示出了一种电流调节电路的可行的电路结构。如图3所示，电流调节电路包括：
多个第一阻性器件Rma，每个第一阻性器件一一对应地连接于每个数据列的源线SL<0>～SL<n>；
多个第一控制晶体管，一一对应地并联于每个第一阻性器件的两端，第一控制晶体管的栅端输入第一控制信号EN；
多个第二阻性器件Rmb，每个第二阻性器件一一对应地连接于每个参考列的源线SL<0’>～SL<n’>；
多个第二控制晶体管，一一对应地并联于每个第二阻性器件的两端，第二控制晶体管的栅端输入第二控制信号EN_N；
其中对数据列上预先写入“1”的各位元进行读“1”操作时，第一控制信号为EN高电平，第二控制信号EN_N为低电平，以便在参考列串入第二阻性器件Rmb；对数据列上预先写入“0”的各位元进行读“0”操作时，第一控制信号EN为低电平，第二控制信号EN_N为高电平，以便在数据列串入第一阻性器件Rma。
进一步地，电流调节电路还包括：
逻辑单元，用于产生第一控制信号EN和第二控制信号EN_N。逻辑单元可以有多种实现方式，例如可以包含两个非门和两个或门。图4示出了逻辑单元的一种电路结构。如图4所示，逻辑单元包括：
第一反相器INV1，输入端输入期望数据的电平信号Expdata；
第二反相器INV2，输入端输入测试模式使能信号Tset Mode_EN；
第一或门OR1，一个输入端与第一反相器的输出端连接，另一个输入端与第二反相器的输出端连接，第一或门OR1输出第二控制信号EN_N；
第二或门OR2，一个输入端与第二反相器的输出端连接，另一个输入端输入期望数据的电平信号，第二或门OR2输出第一控制信号EN。
该逻辑单元的真值表如表1所示。
参考表1，Tset Mode_EN＝1，表示进入测试模式，Tset Mode_EN＝0，表示退出测试模式。Expdata与存储位元写入的数据有关，预先写入“1”，则期望数据就是“1”，预先写入“0”，则期望数据就是“0”。测试结束后，将测试模式使能信号Tset Mode_EN置为低电平，退出测试模式。存储阵列进行常规的读写操作时，EN、EN_N均为高电平，控制晶体管处于导通状态，阻性器件被旁路，不影响芯片正常工作。
进一步地，在一个实施例中，第一阻性器件和第二阻性器件为MTJ或者poly电阻。第一阻性器件和第二阻性器件可以取相同的阻值。例如，MRAM存储单元的Rp态电阻值一般在3000-3500Ω，Rap态电阻值在8000-9000Ω，第一阻性器件和第二阻性器件可以取500Ω。
另外，本实施例的测试电路还包括存储阵列的外围电路，如列地址选择器和列地址译码器，用于根据列地址选择对应的列。以及行地址选择器和行地址译码器，用于根据行地址选择对应的行。
补充说明的是，若MRAM阵列比较大，可以划分为多个阵列块，每个阵列块按照上述实施例的方式设置测试电路。即每个阵列块设置一个测试电路。
另一方面，本发明实施例还提供一种MRAM阵列的测试方法，该测试方法可以基于上述实施例的测试电路实现，具体包括：
将测试模式使能信号置为高电平，进入测试模式；
对MRAM阵列的各数据列写入“1”，各参考列写入“0”；
减小灵敏放大器的反相输入端的电流，对各数据列上的各位元依次进行读“1”操作；
比较读出的结果与期望数据“1”，判断MRAM阵列是否为良品；
对MRAM阵列的各数据列写入“0”，各参考列写入“1”；
减小灵敏放大器的同相输入端的电流，对各数据列上的各位元依次进行读“0”操作；
比较读出的结果与期望数据“0”，判断MRAM阵列是否为良品。
具体地，图5示出了数据列上一个位元及其参考位元的测试电路的电路示意图，参考图5，当芯片读1时，EN高电平，EN_N低电平，SA反相输入端串入电阻Rmb，参考电流减小，将灵敏放大器的输出结果与期望数据作比较，输出0为fail，输出1为pass；
当芯片读0时，EN低电平，EN_N高电平，SA同相输入端串入电阻Rma，数据电流减小，将灵敏放大器的输出结果与期望数据作比较，输出1为fail，输出0为pass。
测试结束后，将测试模式使能信号置为低电平，退出测试模式。存储阵列进行常规的读写操作时，EN、EN_N均为高电平，控制晶体管处于导通状态，阻性器件被旁路，不影响芯片正常工作。
通过本发明实施例提供的测试方法，能够提高芯片出厂测试的筛片能力，挑选出满足要求的合格品。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (9)
1.一种MRAM阵列的测试电路，其特征在于，所述MRAM阵列以两列为一组，一组中的其中一列作为数据列，另一列作为所述数据列的参考列，所述数据列上的各位元用于存储数据，所述参考列上的各位元用于存储与其连接于同一条字线的所述数据列上的位元相反的数据，所述测试电路包括：
灵敏放大器；
多个第一选通晶体管，所述灵敏放大器的同相输入端通过各所述第一选通晶体管连接至各所述数据列的位线；
多个第二选通晶体管，所述灵敏放大器的反相输入端通过各所述第二选通晶体管连接至各所述参考列的位线；
以及，电流调节电路，用于在测试模式下对所述数据列上预先写入“1”的各位元进行读“1”操作时，减小所述灵敏放大器的反相输入端的电流；还用于在测试模式下对所述数据列上预先写入“0”的各位元进行读“0”操作时，减小所述灵敏放大器的同相输入端的电流。
2.根据权利要求1所述的测试电路，其特征在于，所述电流调节电路包括：
多个第一阻性器件，每个所述第一阻性器件一一对应地连接于每个所述数据列的源线；
多个第一控制晶体管，一一对应地并联于每个所述第一阻性器件的两端，所述第一控制晶体管的栅端输入第一控制信号；
多个第二阻性器件，每个所述第二阻性器件一一对应地连接于每个所述参考列的源线；
多个第二控制晶体管，一一对应地并联于每个所述第二阻性器件的两端，所述第二控制晶体管的栅端输入第二控制信号；
其中对所述数据列上预先写入“1”的各位元进行读“1”操作时，所述第一控制信号为高电平，所述第二控制信号为低电平，以便在所述参考列串入所述第二阻性器件；对所述数据列上预先写入“0”的各位元进行读“0”操作时，所述第一控制信号为低电平，所述第二控制信号为高电平，以便在所述数据列串入所述第一阻性器件。
3.根据权利要求2所述的测试电路，其特征在于，所述电流调节电路还包括：
逻辑单元，用于产生所述第一控制信号和所述第二控制信号。
4.根据权利要求3所述的测试电路，其特征在于，所述逻辑单元包括：
第一反相器，输入端输入期望数据的电平信号；
第二反相器，输入端输入测试模式使能信号；
第一或门，一个输入端与所述第一反相器的输出端连接，另一个输入端与所述第二反相器的输出端连接，所述第一或门输出所述第二控制信号；
第二或门，一个输入端与所述第二反相器的输出端连接，另一个输入端输入期望数据的电平信号，所述第二或门输出所述第一控制信号。
5.根据权利要求2所述的测试电路，其特征在于，所述第一阻性器件和所述第二阻性器件为MTJ或者poly电阻。
6.根据权利要求2所述的测试电路，其特征在于，所述第一阻性器件和所述第二阻性器件阻值相同。
7.根据权利要求1所述的测试电路，其特征在于，还包括：
列地址选择器和列地址译码器，用于根据列地址选择对应的列。
8.根据权利要求1所述的测试电路，其特征在于，还包括：
行地址选择器和行地址译码器，用于根据行地址选择对应的行。
9.一种MRAM阵列的测试方法，其特征在于，基于如权利要求1-8中任一项所述的测试电路实现，所述方法包括：
将测试模式使能信号置为高电平，进入测试模式；
对MRAM阵列的各数据列写入“1”，各参考列写入“0”；
减小灵敏放大器的反相输入端的电流，对各数据列上的各位元依次进行读“1”操作；
比较读出的结果与期望数据“1”，判断MRAM阵列是否为良品；
对MRAM阵列的各数据列写入“0”，各参考列写入“1”；
减小灵敏放大器的同相输入端的电流，对各数据列上的各位元依次进行读“0”操作；
比较读出的结果与期望数据“0”，判断MRAM阵列是否为良品。
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