CN112259151B - Mram阵列的测试电路 - Google Patents

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Abstract

本发明提供一种MRAM阵列的测试电路，包括：列译码器、列选择器以及测试阵列，所述测试阵列的其中一行为测试行，所述测试阵列的全部列以每两列为一组合列，所述测试行上的位于每个组合列的第一列上的存储单元为测试单元，所述测试单元的MTJ底电极连接至所在组合列的第二列的源线，该源线作为测试信号线输出测试信号，其中，所述列译码器，用于根据输入的地址信号，输出列选择线信号；所述列选择器，用于根据列选择线信号，将位线信号端、源线信号端以及测试信号端选择连接至所述测试阵列的其中一组合列的第一列的位线、第一列的源线以及第二列的源线。本发明能够对MRAM阵列中的其中一行上的多个存储单元进行参数测试。

Description

MRAM阵列的测试电路
技术领域
本发明涉及磁性存储器技术领域，尤其涉及一种MRAM阵列的测试电路。
背景技术
近年来，采用MTJ(Magnetic Tunnel Junction，磁性隧道结)的磁电阻效应的MRAM(Magnetic Random Access Memory，磁性随机存储器)被认为是未来的固态非易失性记忆体，相比于目前其他类型的存储器，具有读写速度快、可实现无限次擦写、易于与目前的半导体工艺相兼容等优点。
在现有的工艺流程中，MRAM通过一定的工艺手段制备出来后，需要通过测试电路对制造出来的MRAM阵列进行相关参数测试，如存储单元的翻转电压、存储单元的等效电阻等，以评判该制造工艺是否满足要求。
而MTJ作为MRAM存储单元的核心器件，MTJ的相关参数，如MTJ的翻转电压和电阻，也是一个很重要的参数。但是，目前的测试电路一般都无法测量MTJ的翻转电压和电阻，即使能测试，也只是针对MRAM阵列中的一个存储单元的MTJ参数进行测试，样本数量过少，无法进行相关的统计分析，从而导致无法对阵列的参数均一性进行分析。
发明内容
为解决上述问题，本发明提供一种MRAM阵列的测试电路，能够对MRAM阵列中的其中一行上的多个存储单元进行测试，得到多个存储单元的测试参数，也就获得了阵列的统计分布情况，便于进行统计分析，从而对阵列的参数均一性进行分析，对制造工艺的优劣进行评判。
第一方面，本发明提供一种MRAM阵列的测试阵列，包括：M行N列的多个存储单元，其中M、N为大于等于2的整数，所述测试阵列的每个存储单元包括MOS管和MTJ，每个存储单元的MTJ底电极连接至MOS管漏极，
所述测试阵列的每一行均设置有字线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一行的全部存储单元的MOS管栅极连接至每一行各自的字线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线；
所述测试阵列的其中一行为测试行，所述测试阵列的全部列以每两列为一组合列，所述测试行上的位于每个组合列的第一列上的存储单元为测试单元，所述测试单元的MTJ底电极连接至所在组合列的第二列的源线，每个组合列的第一列的全部存储单元的MOS管源极连接至第一列的源线，每个组合列的第二列的全部存储单元的MOS管源极和第二列的源线处于断开状态，且第二列的全部存储单元的MOS管源极浮空；
所述测试阵列的所述测试行的字线用于输入字线电压信号，除所述测试行以外的其余各行的字线全部接地；
所述测试阵列的每一组合列的两列中，第一列的位线用于输入位线电压信号，第一列的源线用于输入源线电压信号，第二列的位线接地，第二列的源线用于作为测试信号线以输出测试信号。
可选地，所述测试阵列的全部列以每相邻两列为一组合列。
可选地，如果N为偶数，所述测试阵列分为N/2个组合列，如果N为奇数，所述测试阵列分为(N-1)/2个组合列以及一单独列，所述单独列的全部存储单元的MOS管源极连接至该列的源线。
第二方面，本发明提供一种MRAM阵列的测试电路，包括：列译码器、列选择器以及上述的测试阵列，其中，
所述列译码器输入一个地址信号，所述列选择器与位线信号端、源线信号端和测试信号端连接，所述位线信号端用于输入位线电压信号，所述源线信号端用于输入源线电压信号，所述测试信号端用于输出测试信号，所述测试阵列的所述测试行的字线与字线信号端连接，所述字线信号端用于输入字线电压信号，所述测试阵列的每一组合列的第一列的位线、第一列的源线以及第二列的源线与所述列选择器连接；
所述列译码器，用于根据输入的地址信号，输出列选择线信号；
所述列选择器，用于根据所述列选择线信号，将所述位线信号端、所述源线信号端以及所述测试信号端选择连接至所述测试阵列的其中一组合列的第一列的位线、第一列的源线以及第二列的源线。
可选地，当N为偶数时，所述列选择器至少为N/2选1的列选择器；当N为奇数时，所述列选择器至少为(N-1)/2选1的列选择器。
可选地，当N为偶数时，所述列译码器至少为
Figure BDA0002138937980000031
位的译码器，其中
Figure BDA0002138937980000032
Figure BDA0002138937980000033
表示向上取整；当N为奇数时，所述列译码器至少为
Figure BDA0002138937980000034
位的译码器，其中
Figure BDA0002138937980000035
表示向上取整。
本发明的存储阵列的测试电路，能够对测试阵列中的其中一行的多个存储单元进行参数测试，不仅能够测量存储单元的翻转电压、等效电阻，还能够测量MTJ的翻转电压和电阻，进而可以获得阵列的统计分布情况，便于进行统计分析，从而对阵列的参数均一性进行分析，对制造工艺的优劣进行评判。
附图说明
图1为本发明一实施例的MRAM阵列的测试阵列的结构示意图；
图2为本发明一实施例的MRAM阵列的测试电路的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明一实施例提供一种MRAM阵列的测试阵列，如图1所示，所述测试阵列包括：M行N列的多个存储单元，其中M、N为大于等于2的整数，所述测试阵列的每个存储单元包括MOS管和MTJ，每个存储单元的MTJ底电极连接至MOS管漏极，
所述测试阵列的每一行均设置有字线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一行的全部存储单元的MOS管栅极连接至每一行各自的字线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线；
所述测试阵列的第i行(1≤i≤M)为测试行，所述测试阵列的全部列以每两列为一组合列，出于设计简单的目的，本实施例中所述测试阵列的全部列以每相邻两列为一组合列，并设定N为偶数，因此整个测试阵列的全部列可分为N/2个组合列，测试阵列的列从左至右依次计数，即最左侧为第1列，向右依次为第2列，第3列，……，以此类推。每一组合列的两列中，将偶数列作为每个组合列的第一列，将奇数列作为每个组合列的第二列，将所述测试行上的位于每个组合列的第一列上的存储单元作为测试单元，则每个偶数列的位于所述测试行第i行上的存储单元为测试单元，如图1中虚线框内的存储单元即为测试单元，因为分成了N/2个组合列，因此有N/2个测试单元。每一组合列的两列中，偶数列上的测试单元的MTJ底电极连接至奇数列的源线，偶数列的全部存储单元的MOS管源极连接至该偶数列的源线，奇数列的全部存储单元的MOS管源极和奇数列的源线处于断开状态，且奇数列的全部存储单元的MOS管源极浮空；
所述测试行第i行的字线WL<i-1>用于输入字线电压信号WLDRV，其余各行的字线全部接地；
测试阵列一共有N/2个组合列，偶数列的位线从0至N/2-1依次编号，依次记为BL<0>～BL<N/2-1>，用于输入位线电压信号，偶数列的源线从0至N/2-1依次编号，依次记为SL<0>～SL<N/2-1>，用于输入源线电压信号，奇数列的位线都接地，奇数列的源线从0至N/2-1依次编号，依次记为SL_MTJ<0>～SL_MTJ<N/2-1>，用于作为测试信号线以输出测试信号。
需要说明的是，在测试阵列的每个组合列中，如果将奇数列作为每个组合列的第一列，将偶数列作为每个组合列的第二列，本发明同样适用，只需将图1中相邻两列的电路结构对换即可，在此不再赘述。
另外，上面的实施例介绍了N为偶数的情况，如果N为奇数，对其中一列不进行分组，剩下的(N-1)列每两列为一组合列，则整个测试阵列分为(N-1)/2个组合列以及一单独列，所述单独列的全部存储单元的MOS管源极连接至该列的源线。
本发明实施例提供的测试阵列，以其中一行为测试行，该测试行上的多个存储单元为测试单元，测试单元的个数取决于测试阵列有多少个组合列，即当N为偶数时，有N/2个测试单元，当N为奇数时，有(N-1)/2个测试单元，这些测试单元可被测量，以便得到测试阵列的分布特性。
基于上述测试阵列，本发明一实施例提供一种MRAM阵列的测试电路，包括：列译码器、列选择器以及上述的测试阵列，其中，
所述列译码器输入一个地址信号，所述列选择器与位线信号端、源线信号端和测试信号端连接，所述位线信号端用于输入位线电压信号，所述源线信号端用于输入源线电压信号，所述测试信号端用于输出测试信号，所述测试阵列的所述测试行的字线与字线信号端连接，所述字线信号端用于输入字线电压信号，所述测试阵列的每一组合列的第一列的位线、第一列的源线以及第二列的源线与所述列选择器连接；
所述列译码器，用于根据输入的地址信号，输出列选择线信号；
所述列选择器，用于根据所述列选择线信号，将所述位线信号端、所述源线信号端以及所述测试信号端选择连接至所述测试阵列的其中一组合列的第一列的位线、第一列的源线以及第二列的源线，其中，所述位线信号端与其中一组合列的第一列的位线形成连接关系，所述源线信号端与其中一组合列的第一列的源线形成连接关系，所述测试信号端与其中一组合列的第二列的源线形成连接关系。
基于图1所示的测试阵列构建出的测试电路如图2所示，包括：列译码器101、列选择器102以及测试阵列103，其中，
列译码器101的输入信号包括地址信号ADD<log2N-2:0>、使能信号EN以及列选择线电压信号VCSL，列译码器101的输出信号包括列选择线信号CSL<N/2-1:0>，列译码器101用于根据输入的地址信号ADD<log2N-2:0>，输出所述列选择线信号CSL<N/2-1:0>；
列选择器102的输入信号包括所述列选择线信号CSL<N/2-1:0>和列选择线电压信号VCSL，且列选择器102分别与位线信号端BLDRV、源线信号端SLDRV、测试信号端SLDRV_MTJ以及测试阵列103的每一组合列的偶数列的位线BL<0>～BL<N/2-1>、偶数列的源线SL<0>～SL<N/2-1>、奇数列的源线SL_MTJ<0>～SL_MTJ<N/2-1>连接，其中，所述位线信号端BLDRV用于输入位线电压信号BLDRV，所述源线信号端SLDRV用于输入源线电压信号SLDRV，所述测试信号端SLDRV_MTJ用于输出测试信号SLDRV_MTJ，所述列选择器102用于根据所述列选择线信号CSL<N/2-1:0>，将所述位线信号端BLDRV、所述源线信号端SLDRV以及所述测试信号端SLDRV_MTJ选择连接至所述测试阵列的其中一组合列的第一列的位线、第一列的源线以及第二列的源线，其中，所述位线信号端BLDRV与其中一组合列的第一列的位线形成连接关系，所述源线信号端SLDRV与其中一组合列的第一列的源线形成连接关系，所述测试信号端SLDRV_MTJ与其中一组合列的第二列的源线形成连接关系，即BLDRV连接至BL<0>～BL<N/2-1>中的一条，SLDRV连接至SL<0>～SL<N/2-1>中的一条，SLDRV_MTJ连接至SL_MTJ<0>～SL_MTJ<N/2-1>中的一条。
进一步地，测试阵列103的N为偶数时，列选择器102至少为N/2选1的列选择器；当N为奇数时，列选择器102至少为(N-1)/2选1的列选择器。
对于列译码器101，当N为偶数时，所述列译码器101至少为
Figure BDA0002138937980000071
位的译码器，其中
Figure BDA0002138937980000072
表示向上取整；当N为奇数时，所述列译码器101至少为
Figure BDA0002138937980000073
Figure BDA0002138937980000074
位的译码器，其中
Figure BDA0002138937980000075
表示向上取整。
具体地，以测试阵列103为一个128X128的阵列为例，一共分成64个组合列，列译码器101为6-64译码器，输入地址信号ADD<5:0>，输出列选择线信号CSL<63:0>，列选择器102为64选1列选择器。该测试电路可以对测试阵列中的其中一行的64个存储单元及其MTJ进行参数测试。
具体的测试方法可以按照下面的步骤进行：
1、将列选择线电压信号VCSL拉高；
2、施加地址信号ADD<5:0>；
3、在BLDRV和SLDRV之间施加存储单元读写所需要的电压；
4、再将EN和WL<i-1>拉高，此时列选择器根据地址信号选择测试阵列中的一组合列进行连接；
5、在SLDRV_MTJ上测试其电压或电流；
6、测量BLDRV和SLDRV_MTJ两端的电压差，即可得到读写操作时施加在MTJ上的电压；
7、重复2-6，每次输入不同的地址，即可实现对不同地址的测试单元及其MTJ的特性进行测试。
本发明实施例提供的MRAM阵列的测试电路，能够对测试阵列中的其中一行的多个存储单元进行测试，不仅能够测量存储单元的翻转电压、等效电阻，还能够测量MTJ的翻转电压和电阻，进而可以获得阵列的统计分布情况，便于进行统计分析，从而对阵列的参数均一性进行分析，对制造工艺的优劣进行评判。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (6)

1.一种MRAM阵列的测试阵列，其特征在于，所述测试阵列包括：M行N列的多个存储单元，其中M、N为大于等于2的整数，所述测试阵列的每个存储单元包括MOS管和MTJ，每个存储单元的MTJ底电极连接至MOS管漏极，
所述测试阵列的每一行均设置有字线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一行的全部存储单元的MOS管栅极连接至每一行各自的字线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线；
所述测试阵列的其中一行为测试行，所述测试阵列的全部列以每两列为一组合列的方式分成多个组合列，所述测试行上的位于多个组合列的第一列上的多个存储单元为测试单元，每个测试单元的MTJ底电极连接至所在组合列的第二列的源线，每个组合列的第一列的全部存储单元的MOS管源极连接至第一列的源线，每个组合列的第二列的全部存储单元的MOS管源极和第二列的源线处于断开状态，且第二列的全部存储单元的MOS管源极浮空；
所述测试阵列的所述测试行的字线用于输入字线电压信号，除所述测试行以外的其余各行的字线全部接地；
所述测试阵列的每一组合列的两列中，第一列的位线用于输入位线电压信号，第一列的源线用于输入源线电压信号，第二列的位线接地，第二列的源线用于作为测试信号线以输出测试信号。
2.根据权利要求1所述的测试阵列，其特征在于，所述测试阵列的全部列以每相邻两列为一组合列。
3.根据权利要求1所述的测试阵列，其特征在于，如果N为偶数，所述测试阵列分为N/2个组合列，如果N为奇数，所述测试阵列分为(N-1)/2个组合列以及一单独列，所述单独列的全部存储单元的MOS管源极连接至该列的源线。
4.一种MRAM阵列的测试电路，其特征在于，包括：列译码器、列选择器以及如权利要求1-3任一项所述的测试阵列，其中，
所述列译码器输入一个地址信号，所述列选择器与位线信号端、源线信号端和测试信号端连接，所述位线信号端用于输入位线电压信号，所述源线信号端用于输入源线电压信号，所述测试信号端用于输出测试信号，所述测试阵列的所述测试行的字线与字线信号端连接，所述字线信号端用于输入字线电压信号，所述测试阵列的每一组合列的第一列的位线、第一列的源线以及第二列的源线与所述列选择器连接；
所述列译码器，用于根据输入的地址信号，输出列选择线信号；
所述列选择器，用于根据所述列选择线信号，将所述位线信号端、所述源线信号端以及所述测试信号端选择连接至所述测试阵列的其中一组合列的第一列的位线、第一列的源线以及第二列的源线。
5.根据权利要求4所述的测试电路，其特征在于，当N为偶数时，所述列选择器至少为N/2选1的列选择器；当N为奇数时，所述列选择器至少为(N-1)/2选1的列选择器。
6.根据权利要求4所述的测试电路，其特征在于，当N为偶数时，所述列译码器至少为
Figure FDA0003591064560000021
位的译码器，其中
Figure FDA0003591064560000022
表示向上取整；当N为奇数时，所述列译码器至少为
Figure FDA0003591064560000023
位的译码器，其中
Figure FDA0003591064560000024
表示向上取整。
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