KR970003266A - 비휘발성 반도체 메모리 - Google Patents

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Abstract

초기화 시간을 줄이기 위해, 본발명의 플래쉬형의 비휘발성 반도체 메모리는 모든 워드 라인(WL1-WLm)을 선택하기 위한라인 디코더(2) 다양한 전압을 생성하기 위한 워드 라인 전압 생성기(3), 모든 디지트라인(DL1-DLn)을 선택하거나 또는선택하지 않기 위한 열 디코더(4)를 포함한다.
소거 펄스 인가 과정은 양극의 제1의 워드 라인 전압을 선택된 모든 워드 라인(WL1-WLm)에 제공하고, 소거 전압(Vs)을 소스 라인에 제공하고, 모든 디지트 라인으 플로팅으로 유지하여 수행된다. 모든 메모리 셀 트랜지스터(MC11-MCmn)는 소스와 기판 사이에서 야기되는 애벌런시 항복의 방법에 의해 핫 캐리어를 플로팅 게이트에 삽입으로써, 소거된다.
억압 분별은 모든 디지트라인(DL1-DLn)을 선택하고 모든 워드 라인(WL1-WLm)에 제2의 워드라인 전압을 제공함으로써 센서증폭기(8)로 수행된다.

Description

비휘발성 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 비휘발성 반도체 메모리의 실시예 1를 도시하는 회로도, 제2a도는 고압의 전원 전압(Vpp)으로부터 보다 고압 전원을 생성하기 위한 실시예의 한 회로 예를 도시하는 도면, 제3도는 본 발명의 실시예 2를 도시하는 도면.

Claims (7)

  1. 비휘발성 반도체 메모리에 있어서, 라인과 열로 배열된 메모리 셀 트랜지스터(MC11-MCmn)의매트릭스로 구성되고, 각 메모리 셀 트랜지스터(MC11-MCmn)는 전기적으로 기록 및 소거가 가능한 메모리 셀 배열(1)과, 각각이 상기 매트릭스의 상기 라인의 각각에 배열된 메모리 셀 트랜지스터의 제어 게이트에 접속되는 워드 라인(WL1-WLm)과 각각이 상기매트릭스의 상기 열의 각각에 배열된 메모리 셀 트랜지스터의 드레인에 접속되는 디지트 라인(DL1-DLn)과, 메모리 셀 트랜지스터(MC11-MCmn)의상기 매트릭스 모두의 소스에 접속된 소스 라인(SL)과, 소거 펄스 인가 과정에서 사용되는 제1의워드 라인 전압과 억압 분별 과정에서 사용되는 제2 워드 라인 전압을 포함한 워드 라인 전압을 생성하기 위한 워드 라인전압 생성기(3)와, 상기 워드 라인(WL1-WLm)모두를 선택하고 이에 상기 소거 펄스 인가 과정에서의상기 제1의 워드 라인전압과 상기 억압 분별 과정에서의 상기 2의 워드 라인 전압을 제공하기 위한, 일반적인 판독 과정과 일반적인 데이터 기록 과정에서 외부로부터 전송된 라인 어드레서 신호(ADr)에 의해 지정되는 상기 워드 라인(WL1-WLm)중 하나를 선택하고이에 워드 라인 전압 생성기(3)에 의해 생성된 상응하는 전압을 제공하기 위한 라인 디코더(2)와, 상기 소거 펄스 인가과정에서 소정 전압의 소거 펄스를 상기 소스 라인(SL)에 제공하기 위한, 그렇지 않으면 상기 소스 라인(SL)을 접지시키기 위한 소스 전원(6)과, 상기 소거 펄스 인가 과정에서 상기 모든 디지트 라인(DL1-DLn)을 플로팅으로 유지하고, 상기억압 분별 과정에서 상기 모든 디지트 라인(DL1-DLn)을 선택하고, 일반적인 판독 과정과 일반적인 데이터 기록 과정에서외부로부터 전송되는 열 어드레스신호(ADc)에 의해 지정된 상기 디지트 라인(DL1-DLn)중 하나를 선택하기 위한 열 디코더(4) 및 열 선택기(5)와, 상기 억압 분별 과정에서 선택된 상기 디지트 라인(DL1-DLn)중 상기 모두와 일반적인 판독과정에서 선택된 상기 디지트 라인(DL1-DLn)중 상기 하나의 신호 레벨을 분별하기 위한 센스 증폭기(8)와, 상기 일반적인 데이터 기록 과정에서 선택된 상기 디지트 라인(DL1-DLn)중 상기 하나에 소정의 전압을 제공하기 위한 기록 전압원(7)을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 메모리 셀 트랜지스터(MC11-MCmn)각각은 플로팅 게이트와 접지된 기판을 갖는 n-채널형 트랜지스터 전계 효과 트랜지스터로 구성되고 상기 메모리 셀 트랜지스터(MC11-MCmn)모두는 게이트에 인가된 상기제1의 워드 라인 전압으로 야기되는 애벌런시 항복의 방법으로 상기 플로팅 게이트에 핫 캐리어를 삽입함으로써 일괄적으로 소거되고, 상기 소거 펄스는 상기 소거 펄스 인가 과정에서 소스로 삽입되고, 억압상태의 메모리 셀 트랜지스터(MC11-MCmn)의 어느 것이라도, 상기 소거 펄스 인가 과정 이후에 수행되는 상기 억압 분별 과정에서, 상기 열 디코더(4)와 상기열 선택기(5)에 의해 선택된 상기 디지트 라인(DL1-DLn) 모두에 접속된 상기 센스 증폭기(8)에 의해, 제어 게이트에 제공되는 상기 제2의 워드 라인 전압에 대해 상기 디지트 라인(DL1-DLn) 모두에 흐르는 전체 전류 레벨을 분별함으로써, 일괄적으로 검출되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 워드 라인 전압 생성기(3)와 상기 기록 전압원(7)에 제공되는 메모리 제어 전압을생성시키기 위한 메모리 제어 전압원을 구비한 비휘발성 반도체 메모리로써, 고압 전원(Vpp)과 접지 단자 사이에 직렬 접속된 제1 및 제2 저항(R33 및 R34)과, 상기 제1 및 제2의 저항(R33 및 R34)사이에 접속된 게이트와 상기 고압 전원(Vpp)의 높은 전압을 갖는 하나와 상기 접지 단자에 접속된 소스를 갖는 제1의 n-채널형 트랜지스터(Q3)와, 상기 제1의 n-채널형 트랜지스터(Q3)의 소스에 접속된 드레인과, 상기 메모리 제어 전압을 제공하기 위해 출력 단자(Vo)에 접속된 소스와,제1의 n-채널형 트랜지스터(Q33) 전압(V2)을 제공받는 게이트를 갖는 제2의 n-채널형 트랜지스터(Q43)와, 상기 고압 전원(Vpp)의 낮은 전압을 갖는 다른 하나와 상기 접지 단자에 접속된 드레인과, 상기 출력 단자(Vo)에 접속된 소스와, 제2의참조 전압을 제공받는 게이트를 갖는 제3의 n-채널형 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  4. 제1항에 있어서, 상기 워드 라인 전압 생성기(3)와 상기 기록 전압원(7)에 제공되는 메모리 제어 전압을생성시키기 위한 메모리 제어 전압원을 구비한 비휘발성 반도체 메모리로써, 고압 전원(Vpp)과 접지 단자 사이에 직렬 접속된 제1 및 제 2 저항(R33 및 R34)과, 상기 제1 및 제2의 저항(R33 및 R34) 사이에 접속된 게이트와 상기 고압 전원(Vpp)의 낮은 전압을 갖는 하나와 상기 접지 단자에 접속된 소스를 갖는 제1의 n-채널형 트랜지스터(Q33a)와 상기 고압전원(Vpp)의 높은 전압을 갖는 다른 하나와 상기 접지 단자에 접속된 드레인과, 상기 메모리 제어 전압을 제공하기 위해출력 단자(Vo)에 접속된 소스와 제1의 참조 전압(V2)을 제공받는 게이트를 갖는 제2의 n-채널형 트랜지스터(Q43)와, 상기제1의 n-채널형 트랜지스터(Q33)의 소스에 접속된 드레인과, 상기 출력 단자(Vo)에 접속된 소스와, 제2의 참조 전압(V4)을 제공받는 게이트를 갖는 제3의 n-채널형 트랜지스터(Q35)를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  5. 제1항에 있어서, 소거 펄스 인가 과정 이후에 수행되는 소거 체크 과정에서 상기 센스 증폭기(8)로부터 접속 및 비접속되는 상기 디지트 라인(DL1-DLn) 모두에 온 셀 상태에서 상기 메모리 셀 트랜지스터(MC11-MCmn)의 저항값보다 충분히 큰 저항값을 갖는 저항(R10)을 통해 정상 전원 전압(Vcc)을 제공하기 위한 풀업 회로와, 제3의 워드 라인 전압이 제공되기 위해 하나씩 선택되는 상기 워드 라인(WL1-WLm)의 하나에 접속된 메모리 셀 트랜지스터의 온 셀 상태를 , 접속된 상기 디지트 라인(DL1-DLn) 모두의 신호의 OR 논리를 얻음으로써, 일괄적으로 확인하기위한 OR 게이트(11)를 더 포함하는 것은 특징으로 하는 비휘발성 반도체 메모리.
  6. 제1항에 있어서, 상기 라인 디코더(2)는 상기 워드 라인(WL1-WLm)의 모든 짝수 번호 또는 모든 홀수 번호를 선택하기 위한 제1의 짝수-홀수 선택 수단을 포함하고, 상기 열 디코더(4)는 상기 디지트 라인(DL1-DLn)의 모든 짝수번호 또는 모든 홀수 번호를 선택하기 위한 제2의 짝수 -홀수 선택 수단을 포함하고, 상기 모든 디지트 라인(DL1-DLn) 신호의 OR 논리를 얻기 위해 OR 게이트(G11)가 추가로 제공되고, 접속될 상기 열 디코더(4a)에 의해 선택된 디지트 라인(DL1-DLn)에, 온 셀 상태에서 상기 메모리 셀 트랜지스터(MC11-MCmn)의 저항값보다 충분히 큰 저항값을 갖는 저항(R10)을통해, 정상 전원 전압(Vcc)을 제공하기 위한 풀업 회로가 제공되고, 상기 메모리 셀 트랜지스터(MC11-MCmn)의라인과 열에서 모든 인접하는 두 개 중 하나를 소거하고, 상기 모든 인접하는 두 개 중 다른 하나를 상기 제1 및 제2의 짝수-홀수 선택 수단을 제어하여 기록함으로써, 인접하는 비트가 다른 상태의 시험 데이터는 기록되고, 인접하는 비트가 다른 상태의상기 시험 데이터의 기록된 메모리 셀 트랜지스터의 상태는 상기 제1의 짝수-홀수 선택 수단에 의해 순서적으로 제어되는상기 워드 라인(WL1-WLm)의 모든 짝수 번호 및 모든 홀수 번호에 인가된 워드 라인 전압으로 접속된 상기 디지트 라인(DL1-DLn)의 모두에서 전체 전류 레벨 플로팅을 검출함으로써, 상기 센서 증폭기(8)로 일괄적으로 확인되고, 인접하는 비트가 다른 상태의 상기 시험 데이터의 각 라인의 소거된 메모리 셀 트랜지스터의 상태는, 각 라인에 상응하는 워드 라인에 워드 라인 전압을 인가하면서, 상기 각 라인의 소거된 메모리 셀 트랜지스터에 상응하는 상기 디지트 라인(DL1-DLn)의1/2 에 상기 풀업 회로(10)를 접속 시키면서, 또한 상기 디지트 라인(DL1-DLn)의 1/2을 저항을 통해 접지시키면서, 상기모든 디지트 라인(DL1-DLn)신호의 OR 논리를 얻는 상기 OR 회로(11)로 하나씩 일괄적으로 확인되는 것을 특징으로 하는비휘발성 반도체 메모리.
  7. 제6항에 있어서, 상기 OR 회로(10)는, 각각이 상기 디지트 라인(DL1-DLn)와 상기 접지 단자 사이에 제공되는 풀-다운 저항(R11o-R11e)과, 상기 모든 디지트 라인(DL1-DLn) 신호의 OR 논리를 얻기 위한 OR 게이트를 포함하는 것을특징으로 하는 비휘발성 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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